TAEP Lucrare Finala

Rodica Stoian - note de curs TST - an scolar
2e07
MODUL t
lntroducere in procesele de testare

_-Testare
in sens larg veriticmea uno_r eomponente, ansambluri de circuite (placi)raparate-(produs final) pentru a vedea daca sunt sau nu in parametri. Dupa 1990 implicatiile standardelor de calitate ISO au facut ca nici un proces de productie sa nu mai poata fi realizat fara operatiunile de testare si calibrare.
De ce TEST ?
pentru pentru pentru pentru pentru
a separa unitatile bune de cele defecte a localiza defectele si a repara unitatile defecte a urmari calitatea procesului
a imbunatati procesul de labricatie a creste profitul
Proces de testare:
- -71 l) verilicarea de tip_n f6 t-/-'---t crF
testarea care
respectiv
nu face si
diagnoza identificarea
doar raportarea daca unitatea testata (Unit Under Test) este sau nu in parametri.
2) verificare completa: trece (PASS)
ci
defectului.
ESTE BLN;
nu trece (FAfL)
implica
un proces de detectie, identificare si eiiminare a defectelor

Ulterior
1.
(Troubloshooting).
se
introduce din nou in faza
Detecgie. eliminare gi
idcntificare defecie
-t-
2001
MODUL I
Proces global de fabricatie
testare placi
Detectrc, irclare, idenSifrcare
defectc
Subansamble
achizilionate din exterior
. '
Clasificarea defectelor placilor ecltipate : componente defecte: (componenta nu realizeazaperformanta ceruta) Defecte de process: - In timpul procesului de asamblare - La lipire Micsorarea Derlormantelor : - Probleme de desisn - Defecte de interactiune dinamica intre componente Statistica defectelor placilor echipate arata urmatoarea situatie generala: - Scurtcircuite si intreruoeri: 45% - Asamblare 35% - Componente defecte 10%
l0% Distributia statistica a erorilor pentru un lot de placitestate ( rata a defectelor de 0.5o/o) este: Numarul asteptat de defecte Procentulplacilor :
0
I
- Performante
61,Uyo
30,}yo
7,604 1,35
1
^ /.
1
S-a utilizat distributia Poisson pentru a prevedea procentul asteptat de placi cu 0, rata medie a defectelor pentru intergul lot de placi:
,2,3
defecte, dandu-se
P(d:x\-o-r@
)4a
Regula celor l0 - Costul corectarii defectelor Tipuri de defecte: - Defect la testarea componentelor - Defect la testarea placii - Defect la testul final - Defect in functionare Cu cat este detectat mai devreme un defect, cu atat costa mai putin corectarea lui. nr. mediu defecte Rata defectiunilor = unilate Exemplu: daca pentru 600 UUT s-au inregistrat 300 Defecte:> Rata defectelor :50%
-t
-2-
Costuri
500
50
0,J
estimate defectele ce pot apare in masura in care pot fi diminuate si definite modalitatile prin care echipamentul de testare le poate identifica. o Caracteristicile speci"fice ale unui tester : - Eficacitatea testerului (functie ... sau tip de defecte identificate) - Utilitateatesterului - Tirnpulde testare - Timpul de diagnostic - Timpul de manuire - Timpul necesar pentru reparare - Timpul de programare a testerului - Pretul de achizitie a testerului - Pretul accesoriilor o Tipuri de testere - testare placi - dupa modul de utilizare : - manuale - automate (ATE -Automatic Test Equipment)
Randament Procent LItiT cu zero defecte : Numarul de unitati care vor lucra corect in protlusut JinalExemplu : Statistica procenrului de defecte la placi: 45% - scurcircuit si intreruperi; 20% - parti defecte sau lipsa; l0% - subansamble preasamblate cumparate din exterior; 10% - componente defecte care nu sunt in parametri; 5o/o placi neechipate; Inainte de alegerea echipamentelor de testare si de construirea softului de testare trebuie intelese si
Factori care afecteaza eficacitatea testarii : testabilitatea placii (prin proiectare) adaptarea testerului la aplicatiadorita efortul de programare estimat pentru maximizarea eficacitatiitestarii
-3-
2001
MOD:L
:;t:
1:14..."
-: ):.-
:.1='
;):tirit
-..:ii:
Metode de testare a componentelor si placilor de circuite

L MDA (Manufacturing DeGct Analisys) - Analizor de Defecte G 2.ICT (ln Circuit 'l'esting) - Testare in circuit;
Fabiicatie:
3. FT (Functionaltesting) Testarea functionala: bazatape UUT de referinta; bazata pe simulare; bazata pe emulare:
Fiecare dintre metode (implicit sisteme) au avantaje respectiv dezavantaje.
2.1. Analtzor de Defecte de Fabricatie - MDA -
a UUT. Testarea
Sistemul de analiza a defectelor de fabricatie foloseste un 'pad de cuie pentru accesul la nodurile de testare se efectueaza pasiv (nealimentat). MDA permite testarea nodurilor si masurarea impedantelor la noduri, deci permite validarea nodurilor care sunt in parametri prestabiliti.
Daca in toate nodurile de pe placa, valorile obtinute sunt corespunzatoare, placa este buna. Daca nu, se elimina din circuitul de produetjs-pentru depanare.
IIAD
Y tEA9
MDA este o metoda rapida dar incompleta (nu permite identificarea componentelor defecte). Ca performante, permite identificare a 80o/o din totalul defectelor ce apar in procesul de fabricatie al placiior. E obligatoriu ca pe o linie de productie MDA sa fie urmata de procese mai complexe de testare.
Avantaje MDA:
tester rentabil al procesului de fabricatie detecteaza si localizeaza defectele introduse in proces pe placa echipata interfata cu placa testate prin "pat de cuie" Masoara caracteristicile elctrice intre nodurile circuitului fara a alimenta UUT Pregatire simpla si interactiva a testarii Localizeaza toate greselile generate de UUT intr-un singur pas.
-t-
De:avantaje MDA . - pat de cuie special pentru fiecare tip de placa - Nu activeazaplaca in timpul testului - Nu e.{ecuta teste de functionalitate a componentelor active - Nu executa teste functionale de operare a placii
2.2. Testare in
circuit - ICT -
fi prevazut cu un dispozitiv pneumatic. Utilizarea ICT se face tot in faza de echipare a placilor, in general dupa MDA, dar acum se face testarea activa a componentelor de pe placa. Pentru a fi posibil acest lucru se fo loseste tehnica gardari i.
Placa este prinsa tot pe un pad de cuie ce poate
T LSAD
ft
n
ICT va permite raportarea componentelor defecte (daca exista) si izolarea acestora. Operand dupa MDA, aceasta tehnica permite acoperirea a 80Yo din defecte, insa programarea testoarelor este diflcila.
Procesul de testare in circuit ICT, detecteaza si localozeaza greselile in timpul procesului si presupune mai intai testarea placilor pentru scurtcircuit si apoi masurarea separata a componentelor.
Avantajele testarii in circuit; ' izoleaza fiecare componenta pentru a-i masura valoarea sau performantele - poate localiza defecte multiple intr-un singur pas
Dezavantaje testarii in circuit:
pretul accesoriilor timpul necesar pentru programare necesita cel putin doi pasi daca geseste scurtcircuite Nu executa teste functionale ale placii de circuit
o Gardarea
Admitem ca se foloseste un voltmetru pentru masurarea rezistentelor dintr-o

schema complexa. In generel valoarea indicata va fi mai mica decat valoarea reala, datorita celorlalte componente ce apar in paralel. Gardarea e o tehnica folosita in testarea ICT care permite ca o componenta analogica sa poata fi izolatade celelalte componente ce apar in circuit si ar putea afecta masuratoarea.
Presupunem Rr 6.62 kf) si admitem ca in locul lui R3 s-a motat un rezistor de l kQ tehnica fara gardare (eroare >I}Vo:> neacceptabil); Daca R2 si R3 au 952Q, exista posibilitatea sa se raporteze catoate trei sunt defecte,
:> Rl :
5.238 kf2 in
Tehnica gardarii este folosita astfel: circuitul are o sursa de curent conectata de la A la C. Se foloseste un AO notat cc (numit amplificator de gardare) asupra caruia actioneaza tensiunea furnizata de sursa de curent I astfel incat oc va asigura aceeasi tensiune in punctele A si B. Ca urmare, prin R2 nu avem curent :1 Rr nu va fi influentata nici de Rz nici de R3, iar masurarile efectuate vor putea arata exact daca componenta este sau nu in parametri.
Comparatie intre metoda Analizorului de Defecte de Fabricatie (MDA) si metoda Testarii in circuit (ICT)
:
Programare
l-2 zile
nu necesita experienta nu are sintaxa de programare
Accesorii:
nu are restrictii de lungime a firelor

cablare aleatoare, fara depanare
sau accesorii
2-12 saptamani necesita experienta deosebita modelare din partea clientului depanare si reglare fina fire torsadate perechi, scurte terminatii, diafonie, refl exi i
fara cabluri de alimentare
cabluride alimentare
-3-
Testere de placifunctionale
Atantaje: - Afisare rapida MERGE,{{U MERGE - Acoperire mare a defectelor o Testeaza functionrea intregii placi -__ o Detecteaza toate tipurile de greseli
Dezavantaje: - timp mare de dezvoltare a programului de testare - oprire pe prima eroare gasita (detecteaza o singura greseala odata) - Localtzarea defectului consuma timp si capacitatea de diagnostic poate fi limitata - Pret mare de cumparare
2.3. Testarea functio nalabazata pe UUTde
referinti
Sistemul contine o placa de referinta si UUT. Asupra ambelor se aplica intr-o succesiune prestabilita prin program stimuli electrici. Daca pe baza compararii rezultatelor masuratorilor aplicate succesiv in puncte similare de pe cele doua UUT, se obtin rezultate identice, placa aflata sub test este declarata buna. Daca apar rezultate diferite in puncte similare, sistemul de testare are doua optiuni: a) raporteaza caderea placii sitermina testul:
det#
b) continua testul prin intrarea intr-un algoritm de urmarire si identificare a elementelor defectelor (ADS);
Daca este utilizat un algoritm de identificare al erorilor, ST permite semnaiizarea punctului care precede punctul in care a fost localizata eroarea. Se face din nou verificarea intre punctele n si n-l pe placa de referinaa si UUT sau intre punctele n si n -2 placa de referinta si UUr incercandu-se eliminarea , defectului- Daca nu se poate identifica acea componenta defect4 placa e declarata respinsa. Daca se poate identifica si izola, procesul poate continua.
Acest tip de testare a fost foarte mult utilizata si a fost foarte ieftin pana la aparitia cl si a microprocesoarelor. in acel moment, programele ce genereaza modul de efectuare a testarii prin comparare cu o placa de referinta au devenit foarte complexe, greoaie si costisitoare . Astfel, aceasta metoda nu se utilizeaza pentru CI. Eficienta: permite identificareaag0o/o din defecte.
-4-
Rodica Stoian - note de curs TST - an scolar 2007 Testarea functionala poate fi aplicata pentru : - subansamble
MODUL
ansamble finale testare finala.

TRECE
PROGRAM TEST FUNCTIONAL

NU TRECE
Asamblare finala & test
REPARATIE
Caracteristicile tehnicii de comparare : Monitorizarea pasiva a stimulilor si raspunsurilor (perturbatie minima a DUT/UUT) Captarea si compararea raspunsului in timp real Modelul de referinta trebuie sa fie 100% functional Metoda este aplicabila la : Dispozitive standard, de la SSI la VLSI Dispozitive la comanda (PAL, ASIC, Matrici de porti) Dispozitive programabile (ROM, DRAM)
Avantajele compararii
Analiza automata a DUT in conditiile de operare
Flexibilitate
Folosita unde se foloseste osc i I oscopul pentru circuite le Gaseste defecte ascunse
gitale
Oscilatii Intermitente Bucle de reactii intrerupte Complementarea testu lui functional

2.3.1. Testareabarzata pe tehnici de simulare
Reprezinta in starea actuala sistemul cel mai des aplicat pentru placi foarte complexe. Permite descoperirea a 99Yo din defecte si poate fi aplicat asupra ansamblelor ce contin CI de mare viteza si microprocesoare. Simulatorul ia datele de test de pe o placa reala functionala, le studiaza si simuleaza modul in care circuitele de pe placa lucreaza. Se creaza in acest mod un model software al placii cu CL Din acest model, simulatorul prezice raspunsurile in diferite puncte de pe placa, ca si cum am avea stimul real. Si in acest caz se face o comparatie intre valoarea reala masurata pe UUT si valoarea pe care simulatorul o ofera pentru comparatie. In ipoteza ca apar diferente, deci e detectata o defectiune, ST foloseste un algoritm de urmarire si identificare a defectelor care lucreaza in mod similar cu cel de la sistemeie cu placi de referinta. Deosebirea consta in faptul ca algoritmul compara rezuitatele unor masuratori effectuate fizic in punctele de pe UUT cu modelul ce exista in memoria testerului (in simulator). Algorimul este in acest caz mult mai rapid: 100 puncte masurate in 1 minut.
-5-
00 ll Ull n Bff [J
crd-
itu..rrri
Dezavantajul acestui tip de testare: - costul foarte mare; - presupune existenta unor ingineri capabili sa programeze sw. - punerea la punct a ST dureaza cateva luni; Se foloseste in tehnici militare sau aviatie.
2.3.2. Testarea emulativa
Operatiiie intre o UUT si un ST emulativ sebazeazape capabilitatea unui microprocesor de a citi si a scrie date ia o adresa.
microprocesorului.
ST ia controlul asupra microprocesorului de pe UUT SI permite operatorului sa specifice operatiile de citire si scriere oriunde in spatiul de adrese al UUT prin intermediul unei conexiuni a uUT la soclul
Cand ST este conectat la UUT, respectiv la suportul microprocesorului din UUT, sistemul de testare preia de fapt activitatea microprocesorului. Astfel se verifica si testeaza ROM, RAM, I/O SI alte circuite tegate la bus-ul microprocesorului.
Testrtrea emulativa :
avantaje :
buna pentru teste de tipul TRECE / NU TRECE si pentru izolareadefectelor simpla, accesorii ieftine reduce mult efortul programarii pentru testul functional dezavanlaje : limitata pentru microprocesoare saau placi structurate pe Bus
necesita acces la soclul microprocesorului si/sau la soclul memoriei ROM
randament mediu
-6-
2007
MODUL I
UNIT UNDER
TEST
EXEMPLU : Emularea microprocesoarelor Este folosita in mod current in sistemele de testare automata a placilor. Microprocesorul de pe placa ce trebuie testata (UUT) este inlocuit cu un modul de testare. Inlocuirea se face fie prin indepartarea mP de pe UUT, fie prin dezactivarea lui astfel incat sa nu interfere cu operatiile modulului de testare. O data
conectat, echipamentul de test da utilizatorului controlul a tot ceea ce era controlat de mP UUT.
Fiecare modul de testare rcalizeaza emujlarea si asigura posibilitatea si vizibilitatea testului, protejeaza sistemul de testare a ST de efectele daunatoare generate de un UUT defect.
in
plus
Modulul de testare comunica cu ST printr-un protocol special. Cand ceva este cerut de modul, cum ar fi o comanda W/R, ST trimite comanda modulului care interpreteaza si stocheaza comanda in memoria sa. Ulterior mP aduce instructiunea din memoria modulului si, preluand intrarile de la UUT, emite pe iiniile OUT configuratia necesara realizarii comenzii. Modulul informeaza testerul ST despre rezultatele finale.
EXEMPLU : Emularea memoriei

Emularea memoriei este o tehnica mal recenta. Realizeaza emularea ROM-ului de ne setul initial de comenzi de pornire.
UUT ce contine
ln anumite ST in loc sa se inlocuiasca mP din [IUT, ROM-ul din UUT este inlocuit de un modul de
-
--7
testare
as MT,
de
original fiind dezactivat.
ROM-ul de initializare este prima zona de memorie actionata de mP.Acum mp ULrT citeste instructiunile de la modulul de testare MT.Acesta contine un pachet de suport al procesorului ce include un nucleu propriu fiecarui procesor- Acest nucleu interpreteazacomenzile sistemului de testare si le converteste in
rnsiructrunr ale UU
l.
De ce s-a trecut la emularea memoriei ?
Necesarul de timp pentru a dezvolta emularea mp este mare. sa se tina pasul cu cercetarile noilor emulatoare.
fost practic imposibil
Fiecare mp lucreazalaviteze din ce in ce mai mari Emularea mP pentru aceste viteze devine dificila sau chiar inaccesibila. Emularea memoriei permite controlul mp de viteza mare din soclurile de ROM la , viteze rezonabile de operare.
Testerele ST bazate pe simulare si emulare pot folosi ambele metode iar alegerea modului de operare depinde de tipul aplicatiei si pe factori cum ar fi: suportul mP; tactul UUT; usurinta de folosire.
2.4. Strategia de testare

Strategia de testare pentru localizarea defectelor cuprinde doua faze..
l) Testare functionala
'
.
Esteap:'ffingffi?;,
ansamble finale;
.
2) Depanare
La
o;,"fiH""x1?l;;*" se initialize azafazaa
doua"
Izolarea defectelor poate
fi facuta in trei moduri:
a). mod imediat (tastatura pentru aplicatie) Fiecare pas este initiat de catre operator. Stimulii , raspunsurile si strategia de testare sunt analizate si determinate de catre
operator.
Dupa identificarea si remedierea fiecarui defect, placa este testata functional. Bucla depanare-testare continua pana la determinarea tuturor defectelor existente.
-8-
Rodica Stoian - note de curs TST - an scotar
2007
MODTJL I
a ----t aaaaao@c-a a-aaaaoooo aaaaco@ laaQ@o-a-aoa oa
t--t{..i
to
og
oo
b. localizare ghidata(GFI) - Este cea mai perfectionata metoda de depanare. - Testulmemoreaza: - tipulcomponentelor; - nodurile de intrare; - nodurile de iesire;
- nodurile bidirectionale; - modul de stimulare pentru ficare nod; - modul de decizie asupra corectitudinii unei masuratori; - raspunsul corect; - urmatorul punct testat La detectarea unei anomalii functionale, testerul stie unde sa caute defectul initiind
faza de depanare. Depanarea este efectuata de operator,
fiind insa ghidata
de tester.
e*ry"^**ffi'
Bucla testare-depanare continua pana la eliminarea totala a defectelor.
c. localizare neghidata (UFI) Este o depanare semiautomata, o parte din informatiile necesare fiind stocate intr-o
baza de date.
Operatorul decide care stimul e necesar, masoara raspunsul si decide daca raspunsul
e corect.
Testerul propune stimulul optim pentru un anumit punct de test, afiseaza raspunsul corect, compara raspunsul corect cu celule masurat. Dupa un pas de test operatorul decide care e urmatorul punct testat.
-9-
-lu-
Rodica Stoian - note de curs TST - an scalar
20Q7
MADUL
Echipamente de testare automata
t{j,
*': , .
:
3.1. Testarea manuala In testarea manuala tot echipamentul de test pentru o unitate testata (ULI-I') salr un grup de unitati testate sunt puse impreuna intr-o consola ce permite operatii de comutare,
interconectare si control.
Sarcinile tehnicianului ce utilizeaza un astfel de sistem manual sunt: o Conectarea cablurilor la UUT o Efectuarea masuratorilor r Inresistrarea rezultatelor In sistemul manual controlul este uman. In consecinta si erorile pot fi de natura umana citiri eronate, conexiuni incorecte, et_c,.
5 i{
ndlr
UUT
lo
I I
uuT
nrosrmrnir
--'--t-i'-"rOta.qfq-aoclir
idrrrf {t.tbos.d,CRT. p.irtr I
FIGURA
1:
Schema bloc a unui sistem de testare manuala. Echipamentul de test asigura stimulii de intrare in UUT si citeste valorile semnalului in punctele de test ale UUT.
3.2. Testarea automata - ATE (Automatic Test Equipment)

Testarea sutomala asigura transformarea operatiei de testare aflata sub controlul unui
tehnician
in cicluri de test efectuate in mod automat sub controlul unor sisteme specializate - echipamente de testare automata (ATE).
c)
a) controllerul microprocesor, calculator b) sursa de semnal (sau stimuli)

instrumente de masura sistem de comutare
Schema bloc ATE este prezentata in figura 2 si consta din: sau bus controller dedicat
d)
-1-
e)
- note de
r 2007
interfata operator
masina
Frcqutncy counlar
rt i
t:
I
-,-.
;l
I
TT-_
RS-232C bur
,Plo 16-bll bur
I I
I
Con lr e llc
I I
erta.not
pilntar I
I
FIGURA 2: Schema bloc a unui sistem ATE
controlarea fiecarui pas in ciclulde testare.
Controllerul are ca rol administrarea ciclilor de test, controlul fluxului de date, receptia rezultatelor masurate, procesarea datelor, verificarea daca acestea sunt inm limitele de toleranta prestabilite, executarea calculelor si producerea rezultatelor ce urmeaza a fi afisate pe un ecran sau printate. Contrdllerul pentru a putea functiona, necesita un soft care asigura programul de test pentru
Stimulii sau sursele de semnal asigura semnale de intrare pentru UUT. Principalele surse de semnal pot fi: surse de alimentare, generatoare de functii, convertoare D/A, sintetizatoarc de frecventa.
Instrumentele de masura vor masura semnalele de iesire in punctele testate in UUT. Ca instrumente de masura se pot folosi multimetru digital (DMM), frecventmetre, convertoare AlD,
etc.
Sistemal de comutare asigura efectuarea conexiunilor ce permit ca semnalele (intrare / iesire sa ) fie aplicate asupra UUT-ului
Intefata om - masina asigura comunicarea intre operator si controllerul sistemului ATE. Aceasta interfata poate fi o parte a controllerului, dar poate lua si forma unor comuratoare, led-uri si ecrane incluse intr-o consola de control. Pentru aplicarea informatiilor de intrare operatorul utilizeaza
-2-
Rodica Stoian - note de curs TST - an scolar comutatoare sau tastatura.
2007
MODTJL t
Rezultatele testelor pot fi afisate pe un ecran salr printate. De asemenea, actiunile operatorului, atat ln ceea ce priveste validarea actiunilor sale cat si in solicitarea de actiuni corectoare sunt aflsate vizual pe consola de control (ecran, Led-uri. etc) O schema mai detaliata a unui sistem ATE este data in t'isura 3
I Slrtcm
39O
Conlrol rub:rcllon
Oprro tor-r*ochirrc
i
Tr*l tubr|ctio<r
tJUf-rnoclri*c
i
nicrfocr
ftt.r foct
Kryboord/
dirplcy
Programrrer
Slimqlur
ao1{J16m6fil
drvlcer
drvic+r
P
J
}\
FIGURA 3:
Sistem ATE
Ceneratorul de functii asigura semnale de intrare pentru UUT. Multimetrul digital DMM si frecventmetrul (freqvency counter) efectueaza masuratori asupra punctelor de test ale UUT. DMM-ul poate masura nivele de semnal (acldc) in diferite puncte de test sau pot masura rezistenta unor componente aflate intre diferite puncte de rest de pe UUT. In figura 3 controllerul este un PC cu floppy disc pentru programul de test, ecran, tastatura cu taste cu functii speciale si printer.
Controllerul comunica in general cq unitatea de comutare, stimulii si instrumentele de masura pe un bus de 16 linii numit GPIB (General Purpose Interface Bus). Comenzile de la controller si rezultatul citirii lor de la instrumentele de masura trec prin GPIB.
Anumiti producatori de echipamente testate ofera posibilitatea ca produsele lor sa fie utilizate sub controlul GPIB.
O cerinta debazapentru ATE este ca controllerul sa aiba catevametode de comunicare cu diferite parti ale sistemului ATE. Aceste comunicatii se produc in mod obisnuit pe un bus IEEE 488', RS 232C
--t-
serial sau bus-uri paralele CPIO (Ceneral Purpose Import-Output ).
utt
Daca producatorul sistemului nu include capabilitatea de control a bus-ului, operatorul va trebui sa controleze echipamentul manual. Aceasta reduce viteza de test a ATE-utui la cea a unui sistem de testare semiautomat sau manual.
ATE-ul trebuie sa optimizeze automatizarea testarii in masura cal mai mare Cresterea vitezei se poate obtine prin utilizarea instrumentelor "inligente"
Instru mente inteligente

Incepand din 1970 producatorii de echipamente de testare automata au produs asa-numitele instrumente inteligente cu program intem si capabilitate de calcul si memorare a datelor. Taste "soft" au inlocuit controlul de la panoul frontal permitand operatorului sa introduca instructiuni de control asupra logicii de comanda a microprocesorului instrumentului. Anumite instrumente permit operatorului controllerului sa memoreze un numar de setari interne (specifice anumitor aplicaiii; ele urmand sa fie apelate ulterior prin comenzi simple.
Avantajele
instrumentelor inteligente constau oln: reducerea traficului pe bus (daca inteligenta aparatului qste utilizata corespunzator de catre programator) reducerea secventelor de masura la o singura valoare prin efectuarea calculelor asupra masuratorilor realizate. In timpul efectuarii calculelor controllerul poate indeplini atte sarcini. prin comparatie cu un instrument obisnuit, toate datele trebuie transmise una cate una De bus, ceea ce duce evident si la cresterea timpului de test.
T ----L,J I !
-l
LJ
t'-\ I r/ OuM5l I i
I
I '-rr
I rrr
Lr: r-,:
___.J*Ll_J
uild
\l-t-qJ
Aff
system
Conlro
I [o
Fig. 4 Exemplu de urilizare a unor DMM-uri inteligente pentru a diminua sarcinile controllerului ATE
Presupunem ca un sistem particular de testare necesita calculul unei valori medii pe 100 de date (masuratori efectuate). Cu un DMM inteligent, intregul program de test este memorat de un DMM la inceputul testarii si controllerul il poate apela prin utilizarea unui singur mesaj pe bus. Dupa efectuarea masuratorilor, DMM-ul calculeaza valoarea medie si memoreaza rezultatul. Controilerul poate citi
Rodica Stoian - note de curs TST - an scolar 20a7 MODUL I acest rezultat oricand are nevoie si utiliza valoarea rnedie memorata ca si cand datele ar fi fost procesate
de el insusi.
-cbntrollerul
Conform schemei din fig. 4, mai multe unitati UUT sunt introduse in camere de temperatlrra pentrlr test de fiabilizare (burn-in). Folosind DMM-uri iteiigente. masuratorile se ef-ectueaz,a la intervale de t secunde (conform programarii t: l0 sec sau t:5 sec) pe toata perioada de fiabilizare. La finalul perioadei de test se calculeaza valsarea medie si se identifica masurarile maxime si minime, citind valorile finale. Rezulta ca pe durata perioadei de test controllerul"poare el'ectua testari asupra altor UUT-uri care nu se afla in camera de fiabilizare. Desi instrumentele inteligente pot reduce timpul de test, aceasta este cu adevarat un avantai in functie de modul cum sunt utilizate de catre sistemul ATE.
Capacitatea instrumentelor inteligente de a economisi memoria programelor de test trebuie sa ia in considerare situatia in care controllerul poate cere tot atata , daca nu chiar mai multa memorie pentru setarea unei functii speciale decat ar fi necesara pentru efectuarea functiei propriu-zise. Daca instrumentul nu contine propriul sau program sau nu permite incarcarea programului de la controller pe bus sau pe suport de memorie atunci aparatul trebuie sa incarce programul de fiecare data cand instrumentul este deschis sau cand instrumentul a fost setat cu alt program. Aceasta ultima situatie apare adesea in sistemele ATE care testeaza diferite tipuri de UUT-uri.
Echipamente de fixare
Echipamen-ele de fixare (test fixture) asigura sistemelor ATE o interfata electrica si mecanica cu UUT-ul. Echipamentul de fixare poate fi un cablu care leaga sistemul ATE de conectorul UUT.
Cel mai comun mod de fixare in sistemul ICT este sistemul cu "pat de pini", care contin un numar de sonde care fac contact in diferite puncte cu
placa de circuit testata.
Fig. 5a Exemplu de sonda pentru un pat de pini.
-5-
2007
MODIJL l
+.f f+ -Fq-
t;I --11-tt tl
ff
Fig. 5b. Diferite tipuri de varfuri sunr disponibile pentru diferite aplicatii.
tl ll
tl
h\l
1t
Sonda de test face contact cu punctele de test din placa de circuit testata. Dupa arcul intern (fig 5a) asigura presiunea necesara pentru stabilirea contactuluiintre sonda si punctul cle test de pe placa de circuit. Pentru diferite aplicatii exista diferite tipuri de varfuri pentru sonde.
Sisteme de comutare
Cel mai simplu sistem de comutare este comutatorul rotativ folosit in sistemele de testare manuala pentru a conecta punctele de test ale UUT-ului cu stimulii si instrumentele de masura. Sistemele de comutare pot consta si din sisteme (matrici) de relee.
G--lnprt
Inpui ?
-o Orfpul B --
Oulput
C
Output A
OG$O;,
lnpuf lnpul
lopul 4
5
lnput 6
lrlolrtI
lnpul
lIltl \\ \\
ABCO--Fig.
6 Sisteme de comutare (1
tliil
\\\
l_r tt
ll
L_LJ
i) Il
IN -
OUT)
Conform reprezentarii schematice din figura 6 sistemele de comutare pot conecta orice numar de intrari la o iesire. Utilizatorul poate conecta un numar de puncte de test ale UUT-ului la sonde, ulterior conectand un DMM la un canal, un frecventmetru la un alt canal etc.
2007
MADUL I
Ca urmare a conexiunilor realizate de sistemul de comutare controllerul poate comanda conectarea unui punct de test al unui instrument de masura la unui din canalele de iesire.
Alte sisteme de conectare conecteaza oricare dintre intrari la mai multe iesiri simultan. In acest ultim caz rezulta ca. la un punct de test pot fi conectate simultan mai multe echipamente. Deci controllerul poate in acest ea++onecta in acelasi punct de test si in acelasi-moment de timp un DMM siun_numar_ t lrequencl counter).
Exemplul unei astfel de posibilitati de conectare este reprezentat in fisura
7.
iO
rach
lx4
cocrid sxilch Clrand
?
l xto
cocriol
i X IO
cooxiql svilch
rvibh
lO ;dF.ticd
s?oq6d
I
--ir i4,.
I -{--* x
Scoinsr A
cooricl
lx4
i xlo cocrlol
lO eoch I XIO coqrlol

sxilch
ffn
switch
sxilch
./
'l
'o
Cnonftef I ____l-\! t \ ;
.4__
=:--
N-t \
lOidenticol
sroges
I
l-..itx12-(l)10=
,'
@ox linr
/t-
Fiq.
Sist.:rn: d,: crxuut-.rre
{i
lN - J ()LJT)
Sconner B
/'/ -' ,"1
Driver-Sensor
Majoritatea sistemelor de test ICT pentru echipamente digitale folosesc driver-sensor la sondele din echipamentul de fixare a UUT-ului. Driver-ul asigura stimulul la sonda in timp ce sensorul citeste semnalul de la sonda si il transfera la sistemul de testare. Schema bloc a unui sistem tipic de sonde driver-sensor este prezentata in figura 8 . Controllerul poate programa driverul si sensorul in sistem pentru doua familii logice diferite in limitele nivelelor de tensiune disponibile astfel incat se asigura adaptarea logicii celor doua familii circuitului testat la acea sonda.
Deci sistemele ICT pot testa placi cu familii.logice diferite (duale). Controllerul transmite in general pattern de test la driverul pentru iesirea circuitului sau comanda sensorii sa citeasca semnalele la acesta
-7-
ln timpul testului dinamic,

capacitatea control lerului.
rata pattern-elor de test poate deveni ridicata, putancl chiar
depasi
necesare
Un RAM conectat la sonda asigura memoria necesara--inmagazinarii pattem-ului si

rularii tdstului la o viteza mai mare.
raspumuli-le
In multe cazuri aceasta metoda permite sistemului ATE sa testeze UUT-ul lavitezasa de onerare.
Orlva hlsh (Al
Orive
0rivr lor [Al

Iog
Oriy! i lor {8 j
tcl616nco
MPX
hrgfi {Bl
ic fomily
lqtch
.(Alor lBl
Orive r
1!t
Hig
0r.y6tlsnosor osi{n
ra f-
Tcst' slgp
ciol.
n+l
Te: !
lolch
st{te lolch
s o
lep
Hign
re{, Oolo-out Oolo-io (al

Sao:e
Sensor
e
a
ence Secsc
br.::
MFX
bus
tuqh(Al
S
high{B
Senso
Fig.
lcr {Al lor (81 Diagrama bloc a unui sisitem de sonde clriver/sensor. Fiecare pin are 4k de RAM si poate pentru familii logice duale
ense
programat
Stimulii
Intr-un sistem ATE stimulii respectiv semnalele de testare a UUT pot lua forme diferite cum ar fi: nivele logice TTL, impulsuri, semnal radiofrecventa (RF), etc. Echipamentele care asigura astfel de stimuli sunt in general: surse de alimentare, generatoare (de semnal audio, de semnal RF. de functii. de impulsuri), convertoare D/A sau sonde drivers-sensors. Sursele de alimentare. Pot fumizaatat putere de operare cat si semnal logic pentru UUT. Dupa ce programul de test a stabilit tensiunea sau curentul de iesire, se poate conecta iesirea sursei de alimentare prin intermediul sistemului de comutare la DMM urmand apoi ajustarea iesirii pana la valoarea dorita. Multe surse de alimentare pot lucra atat ca surse de tensiune cat si ca surse de curent constant. Daca
-8-
20A7
MODUL
rezistenta de sarcina satisfbce conditia

Rroa,l
voltage setting/curent setting
/x\
este posibila comutarea (crossover) automata de la modul de lucru tensiune constanta la modul de lucru curent constant. In modr"rI de lucru tensiune constanta numaratorul relatiei (*) este tensiunea constanta de iesire iar numitorul limita de curent selectata. [n modul de lucru curent constant, numaratorlrl este ---valoarea limita a tensiunii iar numitorul este valoarea curentului constant-
Dat fiind modul de functionare a unei surse de alimentare. este necesara utilizarea unei protectii pentru situatiile limita cand iesirea acesteia este in scurtcircuit sau in goi. Se fblosesc circuite de protectie. de exemplu crowbar.
Rrgulotrd
o{ tpu
Crorbor
rs fo r encc ro ltc gr
Fig.
Utllizarea unui circuit de proteeffirowbar pentru protectia sarcinii. Daca tensiunea de iesire depaseste o anumita valoare SCR intra in conductie si duce (drop) tensiunea la zero.
Generatoarele de impulsuri sunt utilizate in sistemele ATE pentru controlul sincronizarii. Pentru a asigura sincronizarea masuratorilor intr-un sistem ATE generatorul de impulsuri poate opera ca un generator de sincronizare sub GPIB. Se asigura in acest caz"trigger"-area si "gating"-ul semnalului la dispozitivele din sistemul ATE, deci se asigura controlul momentelor de timp in care aceste dispozitive opereaza. Capabilitatile unui astfel de generator de impulsuri sunt prezentate in fig. l0
ourr,rr I. I
Triggar n
Lo.ty*J
f-l
{o}
_
t
(b)
l_
Hil'il-l
k-x - ii' pulrc.J
Fig. 10. Capabilitatile unui generator de impulsuri. a) asigurarea de impulsuri intarzaiate cu perioada selectabila dupa impulsul de trigger; b) selectarea duratei impulsului; c) selectarea numarului de impulsuri.
Includerea intr-un sistem ATE a unui generator de impulsuri pentru a asigura gating-ul semnalelor este prezentata in fig. 1l
-9-
20Q7
MOD{JL I
Fig.
l.
Sistem ATE utilizand un generator de impulsuri pentru trigger-rea si ggli$g-l semnalelor.
Generatoarele de impulsuri contin un microprocesor care realizeaza diferite functii inteligente mentinand ceasul de timp real si generatorul de "time-code". Ceasul de timp real poate initia intreruperi SRQ la controller la intervale de timp specificate permitand initierea diferitelor secvente de masura. Ceasul de timp real realizeaza functiile de sincronizare a sistemului pentru ATE care in acest caz foloseste un controller ce nu mai detine aceste capabilitati de sincronizare. Controilerul va citi in acest caz timpulcod pe conexiunea GPIB.
Avantajele economice ale ATE - Costul de achizitie - Costul accesoriilor - Costul pregatirii testarii - Costulde utilizare - Service
- 10-
Masurarea de margine (BST)
Evolutia masuratorilor si testelor asupra circuitelor integrate. Fabricarea produselor electronice de inalta tehnologie este oiientata spre o varietate complexa si sofisticata a procedeelor de testare in cadrul diversificarii si dezvoltarii circuitelor integrate (C.1.) si a placilor cu cablaj imprimat (P.C.B-). Problema principala in testare datorita densitatii marite este innaccesibilitatea nodurilor de testat prin tehnicile conventionale cum ar fi '' pat de cuie.. (ca dispozitiy de fixare) si sonde mecanice. Ca rezultat- dispozitivele de testat in circuit ir.C.r.l curente, cu pat de cuie. devin mai putin folosite si sint cu limitare tehnoiogic4 fbrtind f'abricatia sa se bazeze pe o mai puternica tehnologie de testare f'uncitonala mai scumpa pentru a mentine o calitate ridicata a
produselor electronice.
o Necesitatea introducerii masuratori de margine Aceasta nevoie de accesibilitate a nodurilor de testat intilneste doua mari grupe de obstacole:
M iniaturizarea si Cresterea complex
itatii
C. I.
Succesul cu aceste dgua-tehnologii avansate fac totusi echipamentul de testare automata- devenit fbarte scump la sfirsitul anilor 90 sa afecteze serios profitul producatorilor de p.C.B. Se va arata ca metoda B.S.T. este responsabila direct cu solutionarea problemei. Aparut din dorinta predispunerii pentru testare a C.I.-urilor B.S.T.-ul poate reduce dramatic pretul de cost.
ca
Utilizarea de facilitati necesare in B.S.T. ridica doar o singura problema si anume o proiectare speciala a cipurilor si a P.C.B.-urilor. Beneficiile cistigate insa compenseaza pe deplin acesi neajuns deoa.ece costul echipamentului de testare automata si timpul de stabilire a testului sint reduse fbarte mult. Aceasta tehnologie permite scaderea cu 70Vo a costurilor echipamentelor de testare automata simultan cu fblosirea ultimelor tipuri de circuite S.M.D. in p.c.B.-uri oricit de dense .
Ceeace este revolutionar aici este nu este masurarea de margine in sine ( care era tblosita de ani de zile de unii producatori de calculaJoare mari ) ci dezvoltarea unui standard pentru a, si aceptarea rapida a
acestui standard de catre multi producatori de C.l. , echipamente de tistare automata si software de proiectare automata a circuitelor integrate .
Minioruri:area.
Obstacole in testarea conventionata Principalele doua mari grupe de obstacole sint Miniaturizarea si cresterea comptexitatii
c.I.
Distanta dintre trasee si latimile curente de pe p.c.B. sint de ordinul l00ym Inaltimea pinilor din capsula C.l. este intre 2,5-3mm lntroducerea placilor montaJe pe ambele fete (S.lvI.D.) face practic imposibil accesul dipozitivelor cu pat de cuie.
C re
terea complexitat
ii
C.
l.
A-S.l.C.-urile sint impachetaie curent in capsule cu 200 de pini sau chiar mai mult. Microprocesoarele in tehnologie V.L.S.I. pot contine mai mult de un milion de
tranzistoare.
Este clar ca cererea miniaturizarii neintrerupte (cu pasul dinter pinii C.l. de 0.3mm sau mai mic) necesita o tehnologie dificila pentu accesul la punctele de testat. Anumite tehnologii, cum ar fi de exemplu S.M.D.-urile face practic imposibila o testare conventionala. Miniafurizarea C.l. comolexe cum ar fii de exemplu A.S.I.C.-urile, necesita o secventa de test mai lunga pentru ca placile pe care se
monteaza sa fle loarte fiabile.

P-retul echipamentului de testare ( A.T-E. conventional a crescut in doar citiva ani de circa li ori . ) ajungind la milioane de dolari . lmpreuna cu cresterea costurilor de capital , rimpJ; dilu"oi*. il,r; aceste echiparlente a crescut la fel de rapid - Asta inseamna ca la timpul de dezvoltare a p.C.B.-ului dorit se adauga si timpul tot mai mare de dezvoltare a echipamentului de testare. deci timpul in care un produs ajunge pe piata ( timul real pina la o productie de misa ,t .;";i;;;;Ja..o in rimp ce ciclurite de viata ale produselor electronice noi dezvoltate devin tot mai scurte , producatorii fiind amenintati sa ajunga in situatia in care produsur lor este uzat moral de la inceperea prooucuei ae masa
de testare si-a atins limitele tehnologice in lgg5 cind s-a fbrmat Group ) - devenit ulterior J.T.A.Glprin aderarea marilor firme de peste ocean - Sub indrumarea firmei Philipi -'acest grup industrial a crescut repede si a dezvoltat un standard pentru B.S.T. care a avut un foarte rapid succis , fiind repede a<toptat de multe firme de produse electronice .
i E'T'A'G' ( Joint European Test Action
A devenil clar ca metodologia clasica
In-concluzie' progamarea echipamentelor echipamentelor automate de testare (A.-1.E.) conventionale. .cu aceste echipamente si reproiectareu pu,urui a" ;";.' i;";; dimensiuni maresc excesiv pretul de cost penJru teita.e, impunindr-r" o noua'metodade testare care sa
caiitatea testelor ce se pot face
rezolve aceste probleme.
ti extins la nivelul P'C'B' szu eventual Ia nivelui sistemului. Aceste idei revolutionare lansate de t r,itips in l9g5 au fost
pou,u
in cadrul constructiei C.l. Aceasta este caracteristica autotestarii interioare. Astfel problemele mecanice puse de testarea C.l. sint deplin inlaturat" d" usa numrtele celule masurare
de margine B.S.c- Acesta idee a facut ca principiul testarii
r Principiile B.S.T. Solutionarea'acestor probleme poate venii de la testarea funcfionala a c.I. aplicind metodologia configuraliei specifica testului. Aceasta inseamna ca proiectarea cipului insusi poate fi facuta pentru a permite
testarea
c.l. ,.
de
reunite in tehnica festarii prin masurarea de margine B.S.T.
Tehnica B'S T'-ului implica includerea de registrii de deplasare adiacente fiecarei componenre astfel incit semnaleie de ia marginea.componenteila poata fi controlate utilizind tehnrca sondarii. Se pot astfel pune orice semnale digitale pe intrarile inimii logice a c.r. si * p.t ."r"g. o.ce semnale de pe iesirile sale. chiar in conditiile izolarii de restul schemer. varianJelor posibile de masurare de margine a impus unificarea ideeilor prin standardul *Iit:lif: r.E.E.E 1149.1-1990.
B'S'T'-ul ste un model al thnicii de testare care rezolva problema accesului la nodurile de testat- In cadrul C I' (cuprinzind inima logica si buferele de intare/iesire) pentru masurarea de margine, o parte a registrilor de deplasare este plasata intre inima logica si buferele de intare/iesire adiacente fiecarui pin. Fiecare faza a registrului de deplasare ete continJta in celulele de testare de margrne (B.S.c.). Ele pot controla si observa ce se intimpla la fiecare pin de intrare sau de iesirg pentru fie;afe c.l. dintr-un montaj.
Echipamentul de test intern este direct atasat la blocurile functionale din compiexitatea constructiei , in
. pentru a coordina testele aplicate folosind echipamentele de test inteme . In unele cazuri suficienta capacitate de test poate fi creata in circuit pentru ca un test sa poata fi facut , ca .*punr ru o ,impla instructiune de tip GO de la procesorul extem . Masurarea de margine poate pune secventele de test dorite oriunde este
nevoie de ele . De asemenea
2
interiorul circuitului in sine. dar este controlat la distanta de un procesor
ie
test extern
MOD|JLtf -RodicaStoian-notedecursTST-anscolar2AO&2OAS _-, *rce mai usor de distins intre testarea.htt-rtil"t-" Un test de emulare este o tehnica de testare pentru P.C.B.-urile plantate in care procesorul de pe placa este dezactivat , in timp ce functiile sale sint emulate de catre sistemul de test . Un test functionui .rt.
un proces de test care consta in principal in simularea P.C.B.-urilor plantate prin conectorul placii
.
respective si observarea iesirilor normale ale placii Trei teste principale pot fi f,acute cu registrul de masurare de margine : testul de interconectare folosind instructiunea EXTEST (extemal test) , testul de chip folosin<i instructiunea NTEST (intemal test) si aplicarea,/citirea de semnale pe pinii circuitelor folosind instructiunea sAMLpE .
4.1. Definirea masurarii de margine
. Sondarea pinilor circuitelor integrate B.S.C--urile pentru pinii componentelor sint interconectate in maniera unui lant de registrii de deplasare numit registru de masurare de margine B.S.R^ El asigurao cale seriala in jurul inimii logice. Aceasta cale este asigurata cu ajutorul unui controlor T.A.P. ce are urmatoarele conectari externe: - intrarea datelor de test T.D.l., iesirea dateior semnalele de control.
-*
lntr-o asmenea aranjare datele de test pot fi deplasate prin calea de masurare de margine de la T.D.l- la T.D.O. pentru arealiza accesibilitatea la nodurile de testat.
:,,c"T*9lJlI91'!_
-_
Porturile de acces pentru testare

TAP Controler TDI TCK TMS TDO
Test data in Ceasul de lest Selectare mod de lest Test data oul
Fiecare celula de masurare de margine are urmatoarele atribule: - achizitioneaza datele de la intrarea paralela - actualizeazE datele la iesirea paralela - lransfera dalele catre celula vecina - izoleaza circuitul logic de exterior cind este necesat
Fig.
Masurarea de margine, principiu
Alti registrii interni

selecta testul
potrivit
minimizeaza distanta dintre pinii T.D.I. si T.D.O. ; un registru optional de identificare a C.I. (ce identifica C.l. si fabricantul); alte registre optionale date de configuratiile specifice de test care sustin diferite caracteristici in c.I. . cum ar fii testarile automate, caile de masurare, eic. operatia ansamblului de masurare de margine este conkolata de un controller al portului de acces pentru testare (T.A.P. controller).
pentru masurarea de margine a C.I. sint : un registru de instructiuni, utilizat pentru sau registrul ce poate fi accesat ori ambele deopotriva; un registru derivatie care
completa- asa cum se poate vedea in figura urmatoare. ca o altemativ4ionhguratia placii poate sa contina mai multe cai de masurare de marsine independente.
ln cadrul asamblarii P.c.B.-urilor cu mai multe C.1., registrele pentru masurarea de mar-9ine pentru componentele individuale pot fi conectate in serie pentru a forma o sin-zura cale intr-o Jonnjuruti"
Masurarea de margine la nivel p.C.B.
Fig.2. O masurare de margine curenta la nivel p-C.B.
In timpul functionarii normale a C.1.. B.S.C.-ul
Functiile celulelor pentru masurarea de margine.

este" transparent.
sondare' B'S'C.-ul este configurat pentru a permite aplicareastimulilor de test serial la intrare si apoi cules la fiecare iesire a B.S.C--urilor si apoi deplasate in alara pentru inspectare- Dependent de semnalele de control- flecare B.S.C. achizitioneaza datele de la iesire sau deplaseaza serial datele catre celulele vecine.
Cind C.l. este pus in modul de
defecte ale conexiunilor.
a) Interconectarea si testele insumate. Testul.extern este apelat prin introducerea instructiunii EXTEXT in chip-uri la fiecare terminal de control T'A'P. Patem-urile de test sint apoi deplasate prin celulele de masurare de margine caire pinii de iesire ai circuitelor si prin conexiunile d. iertut prin setarea semnalului T.M.S. Ia'nivel logic t . Raspunsul care ajunge la intrarile circuitelor est; incarcat in celulele de masurare de margine mrespuMatoare ( cind Shifi{-oad este 0 si deplasate catre iesire pentru ) examinare ( cind Shiltr{-oad este l) ' Prin selecta-rea atenta a patem-urilor ae test este posibila testarea conexiunilor chip-la-chip pentru depistarea de scurturi Ia masa sau surse scurhrri intre fire, conexiuni intrerupte si alte tipuri de ,
Rodica Stoiaa -,rnte de.clts TST , an scotar
2008-2OOg
Achizitionare paralela
--
MI)DUL tl
Actualizare paralela
t
TDI
Stimuli
+ Raspuns TDO
serial
seriali
Fig.i. Testul penrru intrerupere
sau scurt circuit.
Prin acest procedeu. aplicind diverse modele de stimuli la un capat al firelor se poate deduce care sint intrerupte si care sini in scurt intre ele sau la masa fara testere mecanice exteme.
b) Tesnl inlem al C.l.

Testarea intema a inimii logice a C.I. este realizata prin izolarea inimii logice a circuitului de stimulii primiti de la alte componente inconjuratoare atit timp cit se realizeaza testele inteme. Altemativ- daca
B.S.C.-ul are o configuratie corespunzatoare- se poate face o testare statica la limita inferioara de viteza a inimii logice. Aceasta se poate face prin folosirea stimulilor de test din B.S.C. care sint asociati cu pinii de intrare in C.l. si prin preluarea raspunsului la test al inimii logice din B.S.C- asociati cu pinii de
iesire ai C.l.
c) Colectarea de semnale.
lnstructiunea SAMPLE poate fi folosita in timpul proiectarii schemei sau in timpul verificarii functionaie. Cind acesta instructiune este selectata, eatine semnalul de T.M.S. in 0. deci semnalele curg direct intre pinii capsulei si logica cipului . Deci chip-ul este liber sa-si indeplineasca functiile normale . Cind chip-ul functioneaza normal . si nu sint in curs operatii de test , celulele de masurare de margine pot culege valorile instantanee ale semnalelor ce intra si ies din chip la momentul dorit . Alegind diverse operatii care sa le execute circuitul si colectind semnalele de pe chip |a diverse momente de timp . este posibil sa ne facem o imagine despre modul cum functioneaza circuitul "
interpretind datele deplasate la iesirea portului de test
.
Functii rezewate
Sint disponibile doua tipuri de instrumente in domeniul masurarii de margine : instrumentele cu functii publice . bine documentate in cataloagele firmelor si instrumentele cu functii rezervate folosite doar de fabricant . Proiectantii pot profita de extensibilitatea standardului pentru a oferii utilizatorilor o gama larga de auto-teste , cum ar fii testele rapide efectuate la pomirea aparatelor performante. Proieciantii pot chiar face acesibile prin portul T.A.P. blocuri functionale ale chip-ului care nu au legatura cu testarea . Se proiecteaza memorii modificabile electric care pot fii reprogramate prin portul de testare fara a mai fi scoase de pe placa circuitului .
Rodica Stoian - note de
Curs TST -
an scotar
2OO&2AO|
MODUL tl
4.2. Logica arhitecturii de testat
o Elementele logice de testare Arhitectura testului complet, prescris de standardul I.E.E.E I 149. l. are patru elemente de baza a. Portul de acces pentru testare (T.A.p.) . b. Controllerul T.A.p.-ului. c. Registrul de instructiuni (i.R.) d. Grupul registrilor de dare de rest (T.D.R.)
Registrul de instructiuni si grupul registrilor de date de test au fiecare separat registrii de deplasare bazate pe cai de acces serial conectate in paralel intre pinii T.D.l. si T.D.O. Selecterea caii este facuta de Contol ler-ul T.A. P.-ului Figura urmatoare prezinta arhitectura de masurare de margine standard. Registrele si semnalelede test optionale sint trasate cu linie intrerupta In continuare fiecare element al figurii v-a fi descris mai
detaliat.
Reg. de date de test specifice configuratiei Reg. pentru decsdare
instruftiuni
Reg. de masurare de margine
Ceasul DR Deplasare DR Aciualizare DR
Reset* Ceasrl lR
Deplasare lR Actualizare lR
Fig-4. Arhitectura pentru masurare de margine standard
'
$9dicq Stoian - note.de. curs TST - an scotar 2OO&2AO+ -
serie a B.S.C.-urilor este numita registru de masurare de margine (B.S.R.).
lchnlca masura-rii de margine de mlrrgine implica includerea seriilor de."lul. Iogic.-E p.ni1 fiecare pin al C.l- utilizat. Fiecare celula se numeste celula de masurare de margiie (B.S.C.), "...,Irrireaga
MOD.L ll
Pin al
Ct
Fig.5. Configuratia C.l. cu controller_ul T.A.p.-ului si celulele de masurare de margine
De observat ca ambele semnale seriale T.D.l. /T.D.O. si semnaiele togice paralele de pe pini sint trecute direct prin celulele de masurare de mareine . lntregul sistem delemnale de intrare ii iesire. esantionate de celulele de masurare de margine. este deplasat de la intrare la iesire pe calea seriala T.D.t. /T.D.O.
al bu-s-ului sau cu un echipament de test automat (A.T.E.). In acord cu standardul I.E.E.E. I 149.1 poate fi aplicat optional si un semnal de resetare a testului (T.R.S.T.) Detalii despre componentele schemei din fig.4. sinr date in continuare.
Operatiile B.S.C. sint controlate de semnalele din T.A.P. Controllerul T.A.p.-ului ste actionat de semnalele de selectarea modului de test (T.M.S.) si ceasul testului (T.C.K.), obtinute pe nivelul sistem
. Portul de acces pefitru testarc T'A.P--ul. sigura accesul pentru multe tipuri de teste functionale in interiorul C.l. El consta in patru conexiuni de intrare- una fiind optionala si o conexiune de iesire. Conexiunea optionala de intrare este utilizata pentru resetul asincron a testului logic definit de B.S.T. standard. Oricum acesta functie poate fi indeplinita de catre circuitul logic din controllerul T.A.P.-ului. Standardul I.E-E.E. lt49.l cere ca acesta conexiune a T.A.P.-ului sa nu fie utilizata pentru alt scop decit acest tip de reset.
Conexiunile T.A.P.-ului:
- [ntrorea de ceas pentru testare T.C.K. T.C.K. fumizeaza ceasul pentru logica testului. Un P.C.B. mai poate cuprinde componnte sau C.I--uri variate si exista ceasuri specifice pentru fiecare grub de componente. pastrarea independentei fbta de diferite frecvente de ceas face ca T.C.K.-ul sa nu interfere cu un alt sistem de ceas. Aceasta permite deplasarea datelor de test innauntru sau in afara celullor registrului de masurare de margine concurent cu functionarea operalionala a componentelor si fara sa interfere cu logica sistemului de pe chip in functionare. - Intrarea pentru selecterea modului de test (f.M.S.)
crescator al semnalului de ceas. Cind T.NI.S. nu este generat de o sursa extema- logica testului percepe semnal logic I, care este nivelul logic in satre de innactivitate. - [ntrarea datelor de test (T.D.l. ) Datele de intrare seriale, aplicate pe acest port sint furnizate intr-un registru de instructiuni ({.R.) sau intr-un registru de date de test (T.D R.) in functie de secventa aplicata in prealabil Ia intrarea T-M-S. Datele de intrare receptionate sint esantionate pe fiontul crescator al semnalului de ceas. Cind pe T.D.l. nu se genereaza nimic de la o sursa extema- logica tesfului interprereaza data de I logic_ - Iesirea datelor de test (T.D.O.) Dependent de secventa aplicata in prealabil pe T.M.S., continutul unuia dintre registrii de instructiuni (1.R.) sau registrul de date (D.R.) este deplasar serial inafara spre T.D.O. Datele ce ies de la T.D.O. sint sincrone cu lrontul negativ il impulsului de ceas. Cind nici o data nu este deplasata intre celule, driverul T.D.O. este pus intr-o stare innactiva de exemlu, de innalta impedanta- Intrarea de reset pentru testare (T.R.S.T.) Logica testului reseteaza asincron testul cind nivelul logic 0 este aplicat pe acest port. Acesta este un port optional al T.A.P.-ului pentru ca in mod normai logi"u testului este prevazuta sa poata fi resetata sub controlul semnalelor T.M.S. si T.C.K. Def-apt ultima optiune salveaza un pin al C.I. Astfei doar patru pini aditionali. marim cinci. trebuie sa fie suplimentati la capsula c.l. pentru a indeplini scopul B.S.T.-ului. Conexiunile T.A.P.-ului de intrare si de iesire pentru C.l. pot fi conectate ta nivel p.C.Bintr-un singur traseu ca-re lace testul mai perfbrmant prin reducerea traseelor pe P-C.B. In figura urrnaroare toate T.A.P.-urile C.l.-urilor sint conectate in serie pe o cale T.D.l. /T.D.O.
ului pentru alegerea oparatiuniior de test- Semnalul T.lvI.S. este esantionat pe frontul
Semnalele logice receptionate de intrarea T.VI.S. sint
MODUL tr
int".p..t"t. d. controliirul
T.,q,.p.-
T.D.t. T,M. T.C.K. T.D.O.
Fig.6. Configuratia p.C.B.-ului cu mai multe C.I. conectate in serie
In aceasta configuratie semnalele T.M.S. si T.C.K. sint conectate in paralel pentru fiecaie C.l. in timp ce pinii datelor de test (T.D.l. si T.D.O.) sint conectate astt'el incit sa'formeze o singura cale seriala pe P.C.B.
Alta configuratie de test pe_P.C.B. este deasemenea posibiia. Figura urmatoare da un exemplu cu doua cai seriale- pentru pinii datelor de test, care sint conectate in paralel.
Rodica Stoian - note deCwSfST - an scolar
2OO&2OOq
--
,.
MODIJL tl
T.D.r.
T.M,S
T.C.K.
r.D.o.
Fig.7. Configuratia P.C.B- cu doua cai de test paralele.
Configuratia paralela utilizeaza o pereche de semnale T.M.S. coordonate (T.M.S.1 si T.M.S.2). Aceasta or-qanizare poale controla de exemplu si numai o singura cale seriala pentru a fi testata- Aceasta cere un circuit td-state la pinul de iesire al tdo pentru ultimul C.l. din buclaCu semnalul de control T.A.P. este posibila izolarea oricarui pin C.l. de pe P.C.B. Sint posibile doua tipuri de masuratori de testare. In primul tip, calea de test inconjoara C.L ce trebuie testat din punct de vedere al conexiunilor cu circuitele vecine, pentru a verifica existenta intreruperilor si a scurruriloq prin aplicarea pe pinii circuitului a semnalelor de test si utalizarea rezultatelor culese la celalat capat al conexiunilor.
doilea tip de test se refera la testarea inimii logice a C.I. semnalele de test si rezultatele fiincl acum preluate din interiorul circuitului, in conditiile in care circuitul poate fi izolat de restul schemei electrice di care face parte.
Al
ControllerulT.A.P.-ului
Functia controller-ului T.A.P.-ului este de a genera ceasul si semnalele de contol cerut pentru functionarea corecta a ansamblului de registre conectate cu exteriorul, format din regislrul de
instructiuni (1.R.) si registrul de date de test (T.D.R.).
Realizarea masurarii de margine la un C.l. implica faptul ca fiecare celula de masurare de margine este conectata la un pin corespunzator iar ansambulul lor este conectat in serie pentru a forma registrul de masurare de margine" Figura urmatoare arata principiul de baza.
Rodica Stoian
- note de cure TST -
an sc.lar
2OO&2OO| Celula de masurare de margine
MOD|L t!
Registrul de date de test

r.D.R.
Intrari
Comanda
Comanda
actualizare de instructiuni l.R.
achizitionare
Te$l Acces Port
controller
TDI TMS TCK TDO

Fig.8. Controller-ul T.A.p. si registrele ce le controleaza
Optional- mai pot f-i si alte registre implicate in testare, tlar ele sint controlate printr-un decodor de instructiuni.
raspunde Ia semnalele T.M.S- si T.C.K. pentru a genera semnalele de control cerute pentru delpasarea achizitonarea sau actualizarea datelor prin registrul de instructiuni I.R. sau registiul dateloi de test T.D-R.. asa cum se poate observa in figuraCiteva din semnalele mai importante fumizate de controlerul T.A.P.-ului sint prezentate in continuare: - Achizitionarea in registrul de date ( Capture D.R.) In aceasta stare de control datele sint incarcate paralel, in registrul de date de test (T.D.R.) selectat- de la intrarile paralele. Aceasta se faie pe frontuI crescator al ceasului T.C_K. Instructiunea curnta nu se schimba in aceasta stare a controlrerului. - Deplasarea registrului de date ( Shift-D.R.) In aceasta stare a controllerului, datele incarcate anterior sint deplasate pe calea T.D.l. 1.? O. O deplasare in registrul D.R. se realizeaza la fiecare front crescalor al ceasului T-C-K. Instructiunea curenta nu se schimba in aceasta stare a controllerului. - Actualizarea datelor in registrul de dare ( Llpdate-D R.) ln momentul in care controllerul este in aceasta star, operatia de deplasare este terminata-
Controlerul T.A.P.-ului este un automat cu atri flnite care opere.va sincron cu ceasul T.C.K. El
registre de date de testare sint selectate de o instructiune, noiie dale sint memorate in latchparalele pe frontul cazator al semnalului T.C.K. Instructiunea curenta nu se schimba in aceasta stare a controllerului.
Registrii de date.de test ( T.D.R.) pot avea latch-uri pentru iesirile parelele. Aceasta impiedica citirea la iesirile paralele cit timp datele sint deplasate in T.D.R. Cind aceste
ul iesirilor
- Achizilionarea in registru! de jnstructiuni ( Capture_I.R.) In aceasta stare a controllerului, datele instructiunii sint incarcate paralel intr-un registru de deplasare al registrului de instructiuni I.R. Aceasta se realizeaza pe fronful cres'cator al ceasului T.C.K- Iesirea paralela a LR. retine starea anterioara De asemenea si T.D.R." care este selectat in instructiunea curenta retine starea lui anterioara. - Deplasarea registrului de instructiuni ( Shift-1.R)
In aceasta stare a controlterului , datele memorate sint deplasate pe calea T.D.l. -T.D.O. spre iesire- o deplasare facindu-se pe fiecare lront crescatoial T.C.k. Instructiuneacurenta nu se schimba in aceasta stare a controllerului.
l0
Rodica Stoian, TST, Modulul 5, Cursul6
2 aprilie 2009
cuRS 6 (BUILT-Ih{ SELF-TEST) BrST

Daca se proiecteaza, se fabrica si apoi se testeaza un produs, iar acesta nu trece testul.
atunci trebuie sa existe o caiiza_clara pentru esec:
( I ) testul era incorect
(2) s-au facut greseli in procesul de fabricatie (3) proiectul a fost gresit (4) exista o problema cu specificatiile.
Orice poate sa mearga prost. Rolul testarii este sa determine daca ceva nu a functionat corespunzator si rolul diagnosticarii este sa determine exact ce nu a functionat normal si unde
trebuie modificat procesul. De aceea corectitudinea si eficienta testarii este foarte imponanta pentru produsele de calitate (sinonim pentru produsele perfecte). Daca procedura de testare este buna si produsul esueaza, atunci suspectam procesul de fabricatie, proiectul sau specificatiile. Testarea distributiva pe durata unui proces de realizare a
unui produs surprinde cauzele produceriidefectuase imediat ce acestea devin active si inainte ca
acestea sa produca mai multe pagube. rcalizarea economica a produselor.
O strategie de testare bine gandita este cruciala pentru
Beneficiile testarii st;nt calitatea si economla. Aceste doua atribute nu sunt independente si nici nu pot fi definite unul fara celalalt. Calitate inseamna satisfacerea nevoilor utilizatorului la un
cost minim.
ctnPsTo cusfo,il.r?
Figura 5.1: procesul de realizare VLSI (o versiune naiva)
2 aprilie 2009
sa
Un proces de testare bun poate elimina toate produsele neconforme inainte ca acestea
va trebui sa fie recuperat din pretul cerut pe obiecte conforme. Va sa crceze un produs de catitate lara proceselor de fabricatie si testare.
ajunga la utilizator. Totusi, daca sunt prea multe produse neconforme atunci costul acelor obiecte
fi imposibil pentru
un inginer
baza
o intelegere prolunda a principiiior fizice ce srag la
5.1. Functia de autotestare incorporata (BUTLT-II\ SELF-TEST)

Frohwerk a initiat o noua era de determinare a corectitudinii unui circuit prin examinarea unei ..semnaturi", care este o proprietate statistica a circuitului. El a aplicat munca
lui
peterson
&
Weldon si Golomb despre codurile corectoare de erori si a folosit proprietatile secventelor generate de un registru de deplasare cu reactie, realizand o functie incorporata de autotestare
BIST
- (built-in self+est)
al IC.
Un sistem digital este testat si diagnosticat de numeroase ori pe timpul vietii sale. Testarea si diagnosticul trebuie sa fie rapide si sa aiba un procent cat mai mare de indicatii
corecte. Un mod de
a asigura acest lucru este sa specifici
testarea
ca una dintre functiile
sistemului, astfel incat sa devina o auto-testare.
La
ce
I mai inalt nivel al testarii sistemelor, functia de testare este implemenlata frecvent in
software. Multe din sistemele digitale create la AT&T {1987) aveau auto-testare, de obicei
implementate in soft ware.
in intretinere si in diagnosticarea pentru reparatii- Desi aceasta abordare oferea flexibilitate, avea de asemenea si dezavantaje. Procentul de
Cea mai comuna utilizare a fost
identificare a defectiunilor si rezolutia diagnosticului la aceste teste implementate prin

software nu erau atat de ridicate pe cat se dorea.
Rezolutia de diagnosticare poate sa fie slaba din cauza faptului ca software-ul trebuie
testeze componentetare.sunt
sa
dificil de testat, si de aceea se poate sa nu determine efectiv
care componenta este defecta. De asemene4 testarile software pot
fi
indelungate, incete, si
costisitoare pentru a le dezvolta.
De aceea, devine mai atractiv de construit functia auto-testare in hardware
De asemenea, este mai eficient sa iei in calcul testarea cat mai devreme posibil in ciclul proiectarii. ln caz contrar, vor rezulta cicluri de prototip costisitoare (cicluri de reproiectare
si refabricare a prototipului) si acestea vor conduce la intarzieri aie programului pentru

i
ntroducerea orodusului.
Rodica Stoian, TST, Modulul 5, Cursul
2 aprilie 2009
acopera toate nivelele de la
Sistemele concepLrte fara
o strategie de testare integrata (ce fi
sistemul intreg la componente) pot
descrise cel mai bine prin termenii ,,chip vuise antl svstem
foolish"
,_-Cu BIST conceput corespunzator, costul adaugat al unei testari hardrvare va

decat-echilibrat de beneficiile aduse de fiabilitate si costurile reduse de intretinere
.
fi mai ntult
BIST asigura:
- un efort redus de generare
a secventelor de test la toate nivelele
- efort redus de testare la toate nivelele sistemului (de la nivel cip la nivel sistem),
- imbunatatirea mentenantei si reparatiei pentru toate nivelele sistemului - i mbunatatirea reparatiei componentelor.
Gordon si Nadig au descris cresterea economica a aplicarii analizei de semnatura pe primele
sisteme care au folosit BIST: doua voltmetre digitale Hewlett-Packard . Timpul de dezvoltare si
costurile au crescut cu aproximativ lYo.
A fost o crestere de Io/o a costului
componentelor
neoesare pentru analiza semnaturii, dar costmile totale de fabricatie au scazut, din cauza unei
scaderi cu 5To la alte costuri materiale
Studiu de caz economic pentru BIST

La sfarsitului anilor '90, principalele probleme de testare la nivel de chip erau:
1.
Existenta unui raport logic-to-pin pe chip extrem de ridicata si inca in crestere.

Aceasta marire ingreuna observarea cu precizie a semnalelor pe dispozitiv, ceea ce
este esential pentru testare.
2- Dispozitivele 3. 4. 5.
VLSI erau din ce in ce mai dense si rapide cu marimi caracteristice
de ordinul sub-micronilor.
Existenta unei cresteri a timpului

de aplicatie a testului.
de
generare a modeluli de testare si a timpilor
Trebuiau stocate cantitati suficiente de informatii de testare

testare automata (ATE).
in echioamentul
de
Cresterea
dificultatii pentru efectuarea testarii la viteza folosind ATE extem.
Peritru frecvente (viieze) ce se apropie de scumpa.
GHz, testarea cu un ATE este foarte
6.
Exista o lipsa de ingineri calificati in domeniul testarii.
Complexitate. Un dezavantaj major al circuitelor WSI de mari dimensiuni este ca testarea

nu poate
fi
usor partitionata.
2 aprilie 2009
Consideram doua dispozitive pozitionate in cascada. De obicei nu e.rista o metoda sirnpla de a obtine testari pentru sistemul complet combinand testari pentru componentele individirale.
De fapt. desi fiecare parte este testabila si are un set de testare care ofera o acoperire :00yo
defeerjunilorde blocare. conexiunea in cascada a celor doua componente va avea intotdeauna hardware netestabiI si redundant si acoperire de defectiuni de blocare mult mai mica. L]u alte
cuvinte, testarea este o problema globala. Este bine cunoscut ca nu exista o metoda simpla de a crea teste pentru o intreagap laca de
circuit printata (PCB) pornind de la teste pentru cipuri de pe placa. pentru proiectarea
si
dezvoltarea testului, BIST ofera o cale pentru a descompune ierarhic sistemul electronic de testat,
astfel incat aceasta permite sub-asamblelor sa fie primele rulate printr-un ciclu BIST, si daca nu exista defecte, atunci placile din sistem sunt rulate prin ciclul BIST. In final, daca nu exista
defecte ale placii, atunci intreg sistemul poate sa fie rulat printr-un ciclu BIST.
Ca exemplrl considerati un sistem ce contine placi, care la randul lor contin cipuri.
Pentru testarea cipului, sistemul trimite un semnal de control la pCB, care apoi activeaza
auto-testarea pentru cipul dorit, si trimite rezultatele testululinapoi ia sistem.
Cand apar defectele, hardware-ul BIST ar trebui sa fie creat pentru costurile reparatiei.
a indica printr-un
semnal de eroare sau bus care sub-ansamblu este defect. Acest mod de lucru reduce semnificativ
Calitatea. Cerintele calitatii tipice sunt
98% simpla acoperire la defectiuni-blocare sau 100% acoperire defectiuni interconexiune.

de
Rata de respingere este procentajul de componente defecte din numarul total

e.g.,
componente care trec testul. Scopul testarii la multe companii este o rata de respingere scazuta,
I la 10.000,
la cost acceptabil.
Proiectul Motorola sase sigma are ca scop scaderea acestui numar
la 1 la
100.000. In
sistemele mari, aceasta este obtinuta doar pnn designul pentru testabilitate (DFD, si BIST este
forma preferata a DFT.
Protrlemele generarii testarii. Este dificil sa transporti un stimul de testare ce implica sute de
intrari ale cipului prin multe straturi de circuit catre cipul testat, si apoi sa transporti rezultatul testului inapoi prin numeroasele nivele ale circuituului catre un punct observabil. BIST
localizeaza testare4asigurind eliminarea acestor probleme.
Protrlemele aplicarii testarii. In trecut, testarea in circuit (LCT) utiliza o caracteristica ,,pat de cuie" creata special pentru PCB-urile testate. Testerui pat de cuie aplica stimuli catre punctele de
sudura de pe spatele PCB unde capetele copponentelor erau sudate de PCB. Alirnentarea era aplicata doar componentelor sub testare, toate celelalte componente din PCB erau nealimentate.
2 aprilie 2009
Era eficient pentru diagnosticarea cipului si testarile cablarii placii. Totusi, ICT nu este et-icienta
decat atunci cand PCB este indepartat din sistem
.
De asemeneq componentele tehnologiei montote pe suprafata (SMT) sunt de obicei montate dens pe ambele parti ale placii si terenul de fire al PCB este de asemenea prea mic pentru
probarea precisa de pe spatele placii de testerul pat de cuie. De aceea. ICT-iru mai este o solutie.
BIST, pe de alta parte, rezolva aceste probleme prin eliminarea costisitorului ATE, si BIST
sistemului
ne
lasa de asemenea sa utilizam aceleasi teste si circuite de testare care sunt utilizate la nivelele
. Cu BIST, poate exista practic acces nelimitat la circuit prin punctele de testare create in
circuit prin lanturi de scanare, rezultand intr-un pat de cuie electronic . Inca un avantaj al BIST
este cresterea capacitatii testarii odata cu tehnologia VLSI,
in timp ce in cazul testarii extern4
capacitatea testarii ramane in urma capacitatii tehnologiei VLSI.
de test, costul echipamentului de testare automata si costul timpului real pentru ca testarile sa fie rulate pe cipuriie de productie cu ATE, costurile componentelor (porti logice, tranzistoare) sunt relativ
ieftine
In
comparatie
cu munca
necesara pentru dezvoltarea programelor
Un beneficiu suplimentar al BIST este costul scazut de dezvoltare al testarii, deoarece BIST
poate
fi
adaugat automat la un circuit cu o unealta CAD.
De asemenea, BIST ofera in general o acoperire a defectiunii de 90 pana la 95 7o, si chiar

99%o
in cazuri exceptionale . Inginerul de testare nu trebuie sa isi mai faca griji pentru problemele
care pot perturba testarea in circuit (unde stimulii electrici furnizati in circuit defecteaz,a iesirile
portilor logice), sau cata memorie este disponibila in ATE.
Costurile autotesta rii incorporate

Tabelul
5.1
arata costurile relative BIST pentru cip, plac4
si nivelele de
impachetare ale
sistemului. BIST necesita intotdeauna circuite hardware adaugate pentru:
un controler de test ce asigura operarea procesului de testare,
hardware-ul proiectal pentru testabilitatea circuitului in scopul imbunatatirii acoperirii defectiunilor in timpul BIST, un generator hardware de secvente de test care genereaza algoritmic diferite secvente
de testare in timpul testarii,
si un hardware de compactare pentru a compacta raspunsul circuitului in timpul testarii.
Tatrel
5.
: Costurile autotestarii incorporate
Rodica Stoian, TST, Modulul 5. Cursul6
2 apriiie 2009
Nivel
Proiectare
Fabricatie
Test
produs
Test
Diagnostic
si
Intreruperea pentru service
& testare
CIPURI PLACI SISTEME +l+
intretinere
+
T
marire cost; - reducere cost; +/- marire cost
: economie cost (neutru sau econornisiie
mrcal
in costurile de fabricatie la toate cele trei nivele de impachetare a circuitului. Costul BIST este frecvent masurat in termenii zonei cip/placa adaugate, necesare
Observam
crestere pentru hardware-ul BIST.
Costurile relative ale adaugarii porlilor iogice scad, deoarece hardware-urile devin din ce in ce mai ieftine. Acest cost poate de asemenea sa includa intarzierile de circuit datorate sarcinilor
suplimentare si intarzierilor de la hardware-ul de test. De asemenea, hardware-ul de testare poate
sa consume mai multa energie, care este de asemenea un cost aditional.
Deoarece circuitul BIST foloseste zona cipului, costul final
al BIST duce la o
scadere in
fiabilitatea cipului din cauza maririi zoneii cip . Fezabilitatea BIST pentru un sistem trebuie sa fie evaluata folosind analizacost-beneficiu, in contextul evaluarii costurilor ciclurilor pentru intreaga
viata.
Tabelul 5.2 olera masuratori mai detaliate pentru evaluarea costurilor BIST.
Tabel 5.2: Masuratori pentru evaluarea BIST
Caracteristicile
defectelor
Clasele defectiune testate Blocare simpla in circuitul functional
Defectiuni secventiale in circuitul functional Defectiuni de intarziere

Blocare simpla in circuitul BIST
Acoperire defectiune % din {efectiunile detectate in circuitul functional %
din defectiunile detectate in circuitul BIST
Costurile asociate
Zona suprainaltata Zona activa si de interconexiune suplimentara
Pini suprainaltati
Cel putin
Pini suplimentari
pin'este necesar pentru a controla daca BIST olereaza
Rodica Stoian, TST, Modulul 5. Cursul6
2 aprrlie 2009
sau nu- Se por crca circuite care pun cipul in rnodut
etsf t"". *
un
utilizeze un pin suplimentar, prin aplicarea unui nivel de tensiune cc nu este utilizat in mod normal
(l2v in loc de 0 sau 5 V) pentru
pin. Pinii suplimenr_ari de intrare (iesire) pentru BISLsunt obtinutr_ p.n multiplexarea pinilor, pinii de inrrare (iesire) multiplexati in circuitul BIST cand sunt in modul BIST. MUX adauga o penalizare
de perfbrmanta minuscula.
Performanta
intarzieri adaugate de cale din cauza BIST
Pierderea profitului-
din cauza zonelor marite sau numarului
suplimentar de cipuri din sistem
Reducerea increderii- din cauza suprafetei crescute
Timp si eFort de creatie marit Testabilitatea hardware-ului BIST. comprexitatea hardware-ului BIST se mareste cand hardware-ul BIST este facut testabil. Beneficiile asociate
Costurile reduse de testare si intretinere Costuri mai mici de generare a testarii Modele de inmagazinare si intretinere a testarii reduse
ATE mai simple si mai ieftine Abilitatea de a testa mai multe unitati cost-eficienta in paralel
Timpi de aplicare
a testarii
mai mici
Abilitatea de a testa laviteza sistemului
Alte caracteristici
Grad la care structura BIST este independenta de functie Rezolutia diagnosticul ui Efectele schimbarii inginerilor in structura BIST
5.1.2 Costul zonei cip/placa vs. Costul de oprire a sistemului
Adevaratele beneficii economice ale BIST apar in ultimele trei coloane ale tabelului 15.1. Fara BIST, testarea intretinerii necesita ptezentaunui ATE costisitor la fata locului unde sistemul
a esuat, si acesta este un cost semnificativ. Cu BIST, nu mai este nevoie de un ATE. asa ca
aceasta reduce costurile testarii sistemului.
Pentru placi si sisteme, BIST reduce drastic costurile diagnosticarii si reparatiei, prin determinarea rapida si indicarea sub-componentei sau componentei defecte, fara munca
2 aprilie 2009 suplimentara si echipamentul necesare in mod normal. Aceasta reducere semnificativa a timpului de diagnosticare si reparatie conduce in mod natural la o intreruperea pentru service mult redusa. in mod particular la nivelul sistemului.
Rodica Stoian, TST, Moduiul S, Cursul6
5.2 Sistemul de testare BIST
Definitii
BILBO- Built-in-Logic-Block-observer. observatoral blocului logic built_in.

Acesta este un terasament de circuite bistabile cu hardware de testare adaugat, care pot fi configurate pentru a face bistabilele sa se comporte ca un lant compactor de raspuns bazal pe LFSR.
de scanare, un
registrtt linictr de deplasare cufeedback (LFSR) generator al patemului de test, un
Testarea concurentiala- Un proces de testare care detecteaza deieTunile in timpul operatiilor normale ale sistemului.
Testare non-concurentiala- un proces de testare care necesita

operarii normale a sistemului pentru a-l testa de defecte. CUT- circuit-sub-testare
suspendarea
Testare exhaustiva
- o abordare BIST in cadrul careia toate cele 2 n patemuri
(modele) posibile sunt aplicate la cele n intrari de circuit.
Testarea pseudo-exhaustiva- O apordare BIST in care un circuit ce are n intrari principale (Primary Inputs - PIs) este divizat in blocuri mai mici, suprapuse,
fiecare cu < n intrari. Fiecare dintre blocurile mici este testat exhaustiv.
t o
Polinom ireductibil- un poiinom boolean care nu poate
ii
factorizat..
LFSR- (Linear Feedback Shift Register) Registru linear de deplasare cu feedback.

Acesta este un hardware care genereaza o secventa exhaustiva sau pseudo-aleatoare
de modele de test, si poate
fi utilizata de asemenea ca un compactor al raspunsului.
Testarea pseudo-aleatorie- un generator BIST de patemuri de test care produce, printr-un algoritm, un subset al tuturor testelor posibile care detin maioritatea
proprietatilor testelor generate aleatoriu.
'
TPG- Hardware Test Pattern Generator, Generatorul modelelor-testare Hardware
2 aprilie 2009
Procesul BIST
Sysun
I
-8oard
l lcontrctte(l
Tr-rJ--] rJ:l 'ast I | '--' Cornroltol
Figura 5.2: ierarhia BIST
Figura 5-2arata ierarhia sistemului BIST si toate cele trei nivele de impachetare mentionate anterior. Sistemul are mai multe PCB-uri, fiecare la randul lui avand mai multe cipuri.
Controlerul de testare al sistemului poate activa auto-testarea simultan pe toate pCB-urile. Fiecare Test controler de pe fiecare PCB poate activa auto-testarea pe toate cipurile de pe pCB.
Test controlerul de pe un cip executa auto-testarea pentru acel cip, si apoi transmite rezultatul la
Test controlerul PCB, care acumuleaza rezultatele testului de la toate cipurile de pe placa
si
trimite rezultatele la Test controlerul sistemului. Test controlerul sistemului foloseste toare aceste rezultate pentru aizola defectiunile cipurilor si placilor.
Diagnosticul sistemului este eficient doar daca procedurile de auto-testare sunt complete. Pentru BIST, rata de indicare a defectiunii este o problema majora.
Alte probleme sunt zona de cipuri suprainaltate, impactul asupra profitului cipului, costul pentru pinii suplimentari necesari pentru test, diminuarea performantei datorata intarzierii
adaugate a circuitului si necesarul suplimentar de energie.
Pentru BIST, inginerii de testare modifica in mod frecvent. dar nu intotdeauna, logica cipului
pentru a face toate comutatoarele si bistabilele controlabile, probabil prin utilizarea tehnicii
scanarii.
Implementarea BIST
Figura 5.3 arata mai detaliat hardware-ul BIST tipic. Observati faptul ca firele de la pls (Primary Inputs) la Intrarea MUX si firele de la iesirile circuitului P la iesirile principale (pOs)
nu
pot fi testate de BIST.
Aceste fire, in schimb, necesita inca o metoda de testare, cum ar JTAG-BST (Boundary Scan hardware).
fi un ATE extern sau un
2 aprilie 2009
compara
Figura 5-3 arata de asemenea cum un comparator
semnatura produsa de
compactorul de informatie cu o semnatura de referinta inmagazinata in ROM in rimpul efecruarii testarii BIST.
Acest comp-ar-atoi'si hardware ROM pot fi implementate freevEnt cu o singura poarta logica
cu 32 intrari(sau mai putine).
llarciware
Patfern
Genenlor
6ood,traulry
Figura 5.3: proces BIST

Aceasta este acceptabila doar cand comparatia poate apa?ffiE rate extrem de joase de operare a circuitului, deoarece aceasta poarta logica este foarte inceata.
---1-
L.ompacler
fesponse
#"i{;
--_>
Figura 5.4: Registre cu utilizari murtipre intr-o imprementare BIST
-__
Figura 5'4 arata o implementare BIST folosind observatoare de blocuri logice incorporate (BILBOs) (Built In Logic Block Observer),
care are hardware de testare adaugat pentru a-l face sa se comporte intr-unul din cele patru moduri:
un BILBO este un terasament de D bistabile in CUT
. ' ' .
ca bistabile tip D obisnuite.
ca un registru liniar de deplasare cu feedback (LFSR) hardware generator

paternuri de test.
ca un LFSR configurat pentru a compacta raspunsul circuitului testat. ca un lant de scanare.
de
2 aprilie 2009
.-
testacurl in circuit, pe cancl BILBO2 este configurat ca un compactor de raspuns pentru a compacta raspunsurile lui CUTI In timpul acestui proces. comportamentul lui CUT2 este ignorat. BILBO2 este contigurat tu un generator LFSR de patem dqtest pentru a testa C\JT2 in circuit, pe-eandtsllBol este configurat ca un compactor de raspuns pentru u.orou.,u raspunsul lui cUT2. In timpLrl acestui proces secundaq comportamentul lui CUTI este ignorat
Pentru functiile normale ale sistemului, atat
pentru a se compofta ca simple bistabile de tip D.
BILBo I
este configurat ca un generator de model LFSR pentru a
BILBOI cat si BlLBo2 sunt confisurate
5.3 Generarea paternului de test BIST
Au fost utilizate urmatoarele abordari ale generarii hardware a patemului (secventei) de test. l'RoM' o metoda este sa memorezi un set de paternuri de test bune (clintr-un program A-l-pG) intr-un RoM de pe cip, dar aceasta este prohibitiv de scump in zona cipului, si nu va fi discutata
mai departe. alta metoda este sa folosesti un registru liniar de deplasare cu feedback (LFSR) pentru a genera secvente de test pseudo-aleatorii. Aceasta necesita frecvent o secventa
2'LFSR'
de I milion
sau
mai multe testari pentru a obtine o inalta acoperire de defecte, dar metoda foloseste fbarte putin hardware si este in prezent metoda de generare preferata patemurilor a de test BIST. 3'Numaratoare binare. Un numarator binar poate genera o secventa de testare exhaustiva,
aceasta poate conduce la un timp de testare mare daca numarul de intrari este foafte mare. De
dar
exemplu, cu un numarator cu 64 intrari si frecventa de tact fixata la i00 MHz, este nevoie de
5l '210'955'8 ore de testare pentru a genera toate cele 2 e paternuri de test, ceea ce nu este practic. De aceea, acest tip de generator de model trebuie partitionat. De asemenea, numaratorul
necesita mai mult hardware decat generatorul de model LFSR tipic.
binar
4'Numaratoare modificate. Numaratoarele modificate au fost de asemenea folosite cu succes ca generatoare de modele de testare, dar ele necesita de
asemenea secvente de testare lungr.
5'LFSR si RoM. una dintre cele mai eficiente abordari este sa utilizezi un LFSR ca modul de testare principal, si apoi sa generezi secventele de testare cu un program ATpG pentru defectiunile care nu au fost identificate de secventa de test LFSR. Aceste cateva paternuri
(secvente de testare) pot fie sa fie stocate intr-un RoM de mica dimensiune de pe cip pentru un al doilea ciciu de testare si pot fi introduse la iesirea LFSR. Aplicarea succesiva a acesror teste creste acoperirea defectelor pana la l00yo.

TAEP Lucrare Finala

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

TAEP Lucrare Finala

Încărcat de

Drepturi de autor:

Formate disponibile

Rodica Stoian - note de curs TST - an scolar

lntroducere in procesele de testare

pentru pentru pentru pentru pentru

a imbunatati procesul de labricatie a creste profitul

- -71 l) verilicarea de tip_n f6 t-/-'---t crF

un proces de detectie, identificare si eiiminare a defectelor

introduce din nou in faza

Rodica Stoian - note de curs TST - an scolar

Proces global de fabricatie

Detectrc, irclare, idenSifrcare

achizilionate din exterior

Rodica Stoian - note de curs TST - an scolar

Metode de testare a componentelor si placilor de circuite

2.1. Analtzor de Defecte de Fabricatie - MDA -

Placa este prinsa tot pe un pad de cuie ce poate

Admitem ca se foloseste un voltmetru pentru masurarea rezistentelor dintr-o

nu are restrictii de lungime a firelor

fara cabluri de alimentare

2.3. Testarea functio nalabazata pe UUTde

ansamble finale testare finala.

PROGRAM TEST FUNCTIONAL

Asamblare finala & test

Oscilatii Intermitente Bucle de reactii intrerupte Complementarea testu lui functional

2.3.2. Testarea emulativa

necesita acces la soclul microprocesorului si/sau la soclul memoriei ROM

Rodica Stoian - note de curs TST - an scolar

EXEMPLU : Emularea memoriei

original fiind dezactivat.

De ce s-a trecut la emularea memoriei ?

fost practic imposibil

2.4. Strategia de testare

o;,"fiH""x1?l;;*" se initialize azafazaa

Izolarea defectelor poate

fi facuta in trei moduri:

Rodica Stoian - note de curs TST - an scotar

a ----t aaaaao@c-a a-aaaaoooo aaaaco@ laaQ@o-a-aoa oa

fiind insa ghidata

Bucla testare-depanare continua pana la eliminarea totala a defectelor.

Rodica Stoian - note de curs TST - an scalar

Echipamente de testare automata

3.2. Testarea automata - ATE (Automatic Test Equipment)

a) controllerul microprocesor, calculator b) sursa de semnal (sau stimuli)

,Plo 16-bll bur

FIGURA 2: Schema bloc a unui sistem ATE

controlarea fiecarui pas in ciclulde testare.

Rodica Stoian - note de curs TST - an scolar comutatoare sau tastatura.

serial sau bus-uri paralele CPIO (Ceneral Purpose Import-Output ).

Instru mente inteligente

Fig. 5a Exemplu de sonda pentru un pat de pini.

Rodica Stoian - note de curs TST - an scolar

Rodica Stoian - note de curs TST - an scolar

lO eoch I XIO coqrlol

Sist.:rn: d,: crxuut-.rre

/'/ -' ,"1

ln timpul testului dinamic,

rata pattern-elor de test poate deveni ridicata, putancl chiar

Un RAM conectat la sonda asigura memoria necesara--inmagazinarii pattem-ului si

Orlva hlsh (Al

0rivr lor [Al

re{, Oolo-out Oolo-io (al

Rodica Stoian - note de curs TST - an scolar

rezistenta de sarcina satisfbce conditia

voltage setting/curent setting