Laboratoare

Laborator 02 2020/2021
1. FUNCŢII ŞI PORŢI LOGICE

Exerciţii:
1. Să se demonstreze că: A  ( A  B)  A
R: A  ( A  B)  A  A  A  B  A  A  B  A  (1  B )  A  1  A
2. Să se demonstreze că: A  B  C  A  B  C  A  B  C  A  (B  C)
R: A  B  C  A  B  C  A  B  C  A  (B  C  B  C  B  C) 
 A  (C ( B  B )  B  C )  A  (C  B  C )  A  (C  B)  (C  C )  A  ( B  C )
3. Să se exprime cu ajutorul funcţiilor ŞI şi NEGAŢIE funcţia:

f  A  B  (C  D )  ( A  B )  (C  D )
R: f  A  B C  B  D  AC  A D  B C  B  D
 A  B  (C  C )  B  ( D  D)  A  C  A  D 
 A  (1  C  D)  B  B  A  B  A  B
TEMĂ: 1.11, 1.13, 1.15, 1.21
Observaţii:
A
1. Utilizarea porţii SAU-EXCLUSIV A A A
pe post de inversor A  1  A  1  A  1  A „1”
2. Utilizarea porţii SAU-EXCLUSIV

A
pe post de operator neinversor A  0  A  0  A  0  A A A A
„0”
2. IMPLEMENTAREA FUNCŢIILOR LOGICE
Implementarea funcţiilor logice cu ajutorul porţilor logice presupune proiectarea unei scheme
electrice (având în componenţă porţi logice şi uneori anumite componente pasive) care va avea ca intrări
variabilele funcţiei şi ca ieşire valoarea funcţiei.
Exerciţiu:
1. Să se implementeze funcţia SAU EXCLUSIV f  A  B utilizând:
a.) numai porţi ŞI-NU cu două intrări;
b.) numai porţi SAU-NU cu două intrări.
a.) Funcţia se transformă cu ajutorul teoremei

lui De Morgen: A A
A B
f  A  B  A B  A  B  A B  A  B
A B  A B  f
Se implementează termen cu termen şi se obţine B B

următoarea schemă: A B
1
Observaţie: Un inversor se obţine dintr-o poartă ŞI-NU conectând ambele intrări împreună sau
conectând o intrare în permanenţă la „1” logic. Se preferă prima variantă datorită performanţelor dinamice
superioare la frecvenţe ridicate.
A
A
A „1”
A
A A
b.) Funcţia se transformă cu ajutorul teoremei lui De Morgen:

f  A B  A B  A  B  A  B  A  B
Se obţine următoarea implementare:
A A A B
A B A B
f
B B
A B
Observaţie: Un inversor se obţine dintr-o poartă SAU-NU conectând ambele intrări împreună sau
conectând o intrare în permanenţă la „0” logic. Se preferă prima variantă datorită performanţelor dinamice
superioare la frecvenţe ridicate.
A
A
A „0”
A
A A
Observaţie: Implementarea cu un număr minim de porţi se obţine dacă se consideră că:

A  B  A  B  A  A  A  (A  B )  A  A  B
A  B  A  B  B  B  B  (A  B )  B  A  B
Se obţine: f  A B  A B  A  B  A B  A  B  A A B  B  A B
Implementarea se realizează cu 4 (patru) porţi ŞI-NU cu două intrări.
Temă: Să se implementeze funcţiile:

a.) f  A  B  C utilizând porţi ŞI-NU cu 2 intrări;
b.) f  A  B  A  C  B  C b1.) cu porţi ŞI-NU cu 2 intrări;
b2.) cu porţi ŞI-NU cu oricâte intrări;
c.) f  A  C  A  B  B  D  C  D c1.) cu porţi ŞI-NU cu 2 intrări;
c2.) cu porţi SAU-NU cu 2 intrări;
d.) f  B  (A  C )  C  D d1.) cu porţi ŞI-NU cu 2 intrări.
d1.) cu cele mai potrivite porţi
3. FUNCŢIONAREA PORŢILOR LOGICE

ÎN REGIM DINAMIC
Funcţionarea porţilor logice în regim dinamic se analizează pe intervale de timp în care toate semnalele
nu-şi modifică starea logică. Pe fiecare interval se interpretează starea ieşirilor pe baza tabelelor de funcţionare.
2
Exerciţiu:
1. Pentru schema prezentată în figură se consideră variaţia semnalelor de intrare A şi C
reprezentată în diagramele de mai jos. Dacă intrările B şi D se consideră în permanenţă
conectate la „1” logic, să se reprezinte formele de undă ale semnalelor obţinute la ieşirea
tuturor porţilor logice utilizate. Se va neglija timpul de propagare al porţilor logice.
A
t
C
A Y1 t
1 Y1
B=„1”
Y3
3 t
C Y2 Y2
2
D=„1” t
Y3
4. EXPRIMAREA ALGEBRICĂ A FUNCŢIILOR LOGICE

Funcţiile logice se pot exprima în forma canonică şi în forma elementară.
4.1. Forma canonică

Forma canonică este acea formă de exprimare a funcţiilor logice în care fiecare termen
este descris de toate variabilele, în stare directă sau negată. Un asemenea termen se numeşte
termen canonic. Forma canonică poate fi: - disjunctivă (sumă de produse);
- conjunctivă (produs de sume).
4.1.1. Forma canonică disjunctivă
Forma generală a unei funcţii scrisă în forma canonică disjunctivă este:

f  a0  P0  a1  P1  ...  a m 1  Pm 1
în care: a0, …, am-1 sunt coeficienţii care iau valoarea 1 dacă termenul aparţine funcţiei
şi valoarea 0 dacă termenul nu aparţine funcţiei.
m=2n unde n reprezintă numărul de variabile care descriu funcţia
P0,…, Pm-1 sunt termenii canonici disjunctivi sau mintermenii funcţiei.
a.) termenii canonici disjunctivi ai unei funcţii de 2 variabile f ( A, B) sunt:
P0  A  B P2  A  B
P1  A  B P3  A  B
b.) termenii canonici disjunctivi ai unei funcţii de 3 variabile f ( A, B, C ) sunt:
P0  A  B  C P4  A  B  C
P1  A  B  C P5  A  B  C
P2  A  B  C P6  A  B  C
P3  A  B  C P7  A  B  C
3
c.) termenii canonici disjunctivi ai unei funcţii de 4 variabile f ( A, B, C , D) sunt:
P0  A  B  C  D P4  A  B  C  D P8  A  B  C  D P12  A  B  C  D
4.1.2. Forma canonică conjunctivă
Forma generală a unei funcţii scrisă în formă canonică conjunctivă este:

f=(a0+S0)(a1+S1)…(am-1+Sm-1)
unde: a0,…,am-1 sunt coeficienţii care iau valoarea 1 dacă termenul nu aparţine
funcţiei şi valoarea 0 dacă termenul aparţine funcţiei.
m=2n unde n e numărul de variabile care descriu funcţia.
S0,…,Sm-1 reprezintă termenii canonici conjunctivi sau maxtermenii funcţiei.
Un maxtermen se obţine dintr-un mintermen negând variabilă cu variabilă şi

înlocuind funcţia ŞI cu funcţia SAU.
De exemplu termenii canonici conjunctivi ai unei funcţii de 3 variabile f ( A, B, C ) sunt:

S0  A  B  C S4  A  B  C
S1  A  B  C S5  A  B  C
S2  A  B  C S6  A  B  C
S3  A  B  C S7  A  B  C
Observaţii: Se consideră o funcţie de 3 variabile f ( A, B, C ) .

1. P0  P1  P2  P3  P4  P5  P6  P7  1
2. Dacă f  P0  P2  P3  P7 atunci: f  P1  P4  P5  P6
sau f  S 0  S 2  S 4  S6 atunci f  S1  S 3  S 5  S7
3. f  P0  P2  P3  P7  A  B  C  A  B  C  A  B  C  A  B  C 
 A B C  A B C  A  B C  A  B C 
 S0  S 2  S 3  S7  S0  S 2  S 3  S7 
 S1  S 4  S 5  S6
4.2. Forma elementară

Forma elementară este acea formă de exprimare a funcţiilor logice în care cel puţin
un termen nu este canonic, adică nu este descris de toate variabilele. Un asemenea termen se
numeşte termen elementar.
De exemplu, funcţia: f ( A, B, C )  A  B  C  A  B  C  A  B conţine termenul elementar A  B .
Trecerea de la forma elementară la forma canonică se face prin înmulţirea termenului elementar cu
produse de forma: ( X  X )  (Y  Y )  ... unde X, Y, … reprezintă variabilele care nu aparţin termenului elementar.
Pentru funcţia de mai sus se obţine: f ( A, B, C )  A  B  C  A  B  C  A  B  (C  C ) 
A B C  A B C  A B C  A B C  A B C  A B C  A B C
Trecerea de la forma canonică la forma elementară se face prin minimizarea formelor canonice.
4
5. MINIMIZAREA FUNCŢIILOR LOGICE

Minimizarea funcţiilor logice se poate face prin metode algebrice sau grafice
5.1. Metodele algebrice de minimizare

Metodele algebrice de minimizare a funcţiilor logice se bazează pe proprietăţile, axiomele şi teoremele
algebrei binare. Aceste metode pot fi lungi şi plictisitoare, pot introduce erori şi depind foarte mult de experienţa
celui care le utilizează.
5.2. Metodele grafice de minimizare

Cea mai utilizată metodă grafică de minimizare a funcţiilor logice scrise în forme
canonice se bazează pe diagrama Veitch-Karnaugh (VK). Dacă funcţia este descrisă de
puţine variabile (în general mai puţine de cinci sau şase), diagrama VK oferă o soluţie grafică
directă şi simplă. Cu ajutorul ei, expresiile funcţiilor pot fi aduse la o formă minimă,
caracterizată de un număr minim de termeni produs (sau sumă), în care fiecare termen
conţine cel mai mic număr de variabile.
Diagrama VK este un pătrat sau un dreptunghi împărţit în celule. În fiecare celulă

se trece valoarea logică a unui termen canonic. Deasupra liniilor şi coloanelor diagramei se
indică denumirea şi polaritatea variabilelor. Celulele vecine (cele care au o latură comună
sau sunt situate pe margini sau în colţuri) conţin valorile logice a doi termeni canonici vecini.
Doi termeni canonici sunt vecini dacă sunt identici între ei cu excepţia unei singure variabile
care într-un termen apare în formă directă, iar în celălalt în formă negată.
De exemplu pentru o funcţie de patru variabile f ( A, B, C , D) :

termenul P7  A  B  C  D este vecin cu termenii: A  B  C  D  P6
A  B  C  D  P5
A  B  C  D  P3
A  B  C  D  P15
Diagrama VK pentru o funcţie de 2 variabile:

În aceste celule se trece valoarea logică a termenilor
A ce conţin pe A în formă directă.
0 1 3 2 În aceste celule se trece valoarea logică a termenilor

ce conţin pe B în formă directă.
B
În aceste celule se trece valoarea logică a termenilor ce conţin pe B .
În colţul din stânga jos se notează indicele termenului canonic a cărui valoare logică se trece în celula
respectivă.
Observaţie: Diagrama VK nu este unică. Modificând denumirea sau polaritatea
variabilelor se pot obţine alte forme ale diagramei VK.
A B B
2 3 1 0 1 3 2 0 0 2 3 1
B A A
5
Se obţin diagrame VK corecte numai dacă variabilele au şi părţi comune şi părţi disjuncte. În caz
contrar se obţin formele de mai jos în care valorile logice a anumitor termeni canonici se pot trece în două celule
iar a altor termeni în nici o celulă.
A A
0 3 3 0 1 1 2 2
B B
Termenii care îl conţin pe A
A
0 1 3 2
C 4 5 7 6
Termenii care îl conţin pe B
B
Termenii care îl conţin pe C
0 1 3 2
4 5 7 6
C
12 13 15 14
D
8 9 11 10
6

FĂRĂ TERMENI REDUNDANŢI
Exerciţii: Să se minimizeze funcţiile:
1. f(A, B,C, D)  P5  P7  A  B  C  D  A  B  C  D  A  C  D (B  B)  A  C  D
Utilizarea diagramei VK la minimizarea funcţiilor logice implică parcurgerea

următoarelor etape:
a). se înscrie valoarea logică a termenilor funcţiei în diagramă (se trece câte un 1 în
dreptul celulelor al căror termen apare în dezvoltarea funcţiei). 0 nu se trece niciodată în
diagramă.
b). se formează grupuri de termeni vecini doi câte doi între ei. Numărul de termeni
dintr-un grup trebuie să fie o putere întreagă a lui 2. Pentru a citi direct de pe diagramă
valoarea minimă a funcţiei logice se constituie cele mai mari grupuri posibile.
c). valoarea minimă a unui grup este dată de produsul variabilelor comune grupului.
Dacă s-au format mai multe grupuri, valoarea minimă a funcţiei este suma valorilor minime
ale grupurilor constituite.
A
AC  D
0 1 3 2
4 5
1 7
1 6
C
12 13 15 14
D
8 9 11 10
2. f  P5  P7  P13  P15  A  C 3. f  P4  P6  P12  P14  A  C
A A
A C
0 1 3 2
0 1 3 2
AC 1 1
4 5
1 7
1 6 C
4 5 7 6
C 1 1
12 13
1 15
1 14
12 13 15 14
D
D
8 9 11 10
8 9 11 10
B B
4. f  P0  P2  P8  P10  A  C 5. f  P1  P5  P9  P13  A  B
A A C A B A
0
1 1 3 2
1 0 1
1 3 2
4 5 7 6 4 5
1 7 6
C C
12 13 15 14 12 13
1 15 14
D D
8
1 9 11 10
1 8 9
1 11 10
B B
1
6. f  P1  P3  P5  P13  A  C  D  A  B  C
A B  D A AC  D
Observaţie:
A B C 1 1 Nu se formează toate grupuri posibile!
0 1 3 2
Se formează numai grupurile care au cel
1
C
4 5 7 6 puţin un element propriu.
12 13
1 15 14
Grupurile fără element propriu A  B  D nu
D se iau în considerare. Ele se numesc grupuri
8 9 11 10 redundante.
B
7. f  P9  P10  P11  P15  A  B  D  A  C  D  B  C  D
A
Observaţie:
0 1 3 2 Este obligatoriu ca un element să facă
4 5 7 6 A B  D parte dintr-un grup, dar dacă e nevoie, el poate
C să facă parte din mai multe grupuri.
12 13 15
1 14 Fiecare grup, însă, va trebui să aibă cel
D
1 1 1 puţin un element propriu.
8 9 11 10
B B C  D
AC  D
8. f  P5  P7  P10  P11  P13  P14  P15  A  C  B  D
0 1 3 2
A C
4 5
1 7
1 6
C BD
12 13
1 15
1 14
1
D
8 9 11
1 10
1
B
9. f  P0  P1  P2  P3  P8  P9  P10  P11  C
0
1 1
1 3
1 2
1
C
4 5 7 6
C
12 13 15 14
D
8
1 9
1 11
1 10
1
B
2
Exerciţii:
1. Se dă funcţia f  P1  P3  P4  P6  P9  P10  P13  P14 . Se cere:

a.) să se minimizeze cu diagrama VK;
b.) să se implementeze utilizând un număr minim de porţi SAU-EXCL şi ŞI-
NU cu două intrări;
c.) să se implementeze utilizând un număr minim de porţi SAU-EXCL, SAU
cu două intrări şi SAU-NU cu două intrări.
a). AC  D
AC  D A
0 1
1 3
1 2
4
1 5 7 6
1 A B  D
C
12 13
1 15 14
1
D
8 9
1 11 10
1
A B  D B
Forma minimă este: F  AC  D  AC  D  A B  D  A B  D

F  D  ( A  C )  D  ( A  B)
b). Se implementează funcţia adusă la forma: F  D  ( A  C )  D  ( A  B)

Sunt necesare două porţi SAU-EXCL şi patru porţi ŞI-NU cu două intrări (poarta care
realizează inversarea variabilei D poate fi şi de tip SAU-EXCL).
C AC
A D AC
D F
D
D A B
B A B
c). Se implementează funcţia adusă la forma: F  D  ( A  C )  D  ( A  B)

Sunt necesare două porţi SAU-EXCL cinci porţi SAU-NU şi o poartă SAU cu două intrări
(porţile folosite pe post de inversoare se pot realiza şi cu porţi SAU-EXCL).
B A B A B
A D  A B
D F
D
C D  AC
AC AC
3
2. Se dă funcţia F  S1  S7  S 9  S13  S15 . Se cere să se minimizeze cu diagrama VK şi să

se implementeze folosind un număr minim de porţi ŞI-NU cu 3 intrări.
a.) f  S1  S7  S 9  S13  S15  P0  P2  P3  P4  P5  P6  P8  P10  P11  P12  P14 Temă

Se minimizează şi se implementează ultima formă.
b). Se minimizează direct, cu diagrama VK, funcţia scrisă în forma canonică conjuctivă negând fiecare
variabilă şi înlocuind funcţiile ŞI şi SAU între ele.
A A
0 1
1 3 2 A B C 0 1
1 3 2 A B C
4 5 7
1 6 4 5 7
1 6
C C
1 1 1 1
A B D
12 13 15 14
D AC  D 12 13 15 14
D
8 9
1 11 10 8 9
1 11 10
B B
A B C A B C
Varianta 1 Varianta 2
Forma minimă este:

F1  (A  B  C)(A  B  D )(A  B  C )  A BC  A BD  ABC
F2  (A  B  C)(A  C  D )(A  B  C )  ABC  ACD  ABC
Implementarea se realizează cu şapte porţi ŞI-NU cu trei intrări în ambele variante. Spre exemplificare
s-a implementat a doua variantă.
A ABC
B
C
F
D ACD
B
A BC
C
Temă: 2.14, 2.15, 2.19, 2.20

CU TERMENI REDUNDANŢI
Termenii redundanţi sunt acei termeni care pot exista în principiu ca şi combinaţie
liniară între variabile, dar a căror valoare logică nu ne interesează. Ei se notează cu X, se trec
în diagrama VK şi ne ajută să formăm grupuri cât mai mari. Nu este obligatoriu să luăm în
grupuri toţi termenii redundanţi.
4
În cazul în care se pot forma grupuri în mai multe moduri, se vor forma acelea care
conţin mai mulţi termeni ai funcţiei (mai mulţi de „1”).
1. Se consideră funcţia F  P2  P3  P8  P11  P13 cu termenii redundanţi P0, P9, P10,

P15. Se cere:
a.) să se minimizeze cu diagrama VK, folosind atât gruparea de 1 cât şi gruparea de 0;
b.) să se implementeze utilizând un număr minim de porţi ŞI-NU cu două intrări;
c.) să se implementeze utilizând un număr minim de porţi SAU-NU.
a). A minimiza o funcţie ţinând cont de gruparea de „1” înseamnă a minimiza funcţia F.
A C A A
BC BC
0
X 1 3
1 2
1 0
X 1 3
1 2
1
4 5 7 6 A D 4 5 7 6 A D
C C
12 13
1 15
X 14 12 13
1 15
X 14
D CD D
8
1 9
X 11
1 10
X 8
1 9
X 11
1 10
X
B B
Forma minimă obţinută este: F1  B  C  A  D  A  C

F2  B  C  A  D  C  D
A minimiza o funcţie ţinând cont de gruparea de „0” înseamnă a minimiza pe F . F conţine toţi
termenii care nu aparţin lui F şi nu sunt nici redundanţi:
F  P1  P4  P5  P6  P7  P12  P14 .
BD
A
1 CD
0
X 1 3 2
4
1 5
1 7
1 6
1
C
12
1 13 15
X 14
1
D
8 9
X 11 10
X
A C
B
Forma minimă obţinută este: F3  B  D  C  D  A  C
b.) F1  B  C  A  D  A  C  BC  AD  AC (8 porţi ŞI-NU cu două intrări)
F2  B  C  A  D  C  D  BC  AD  C D (7 porţi ŞI-NU cu două intrări)

respectiv: F3  B D  CD  A C  B D  CD  A C (10 porţi ŞI-NU cu două intrări)
Obs: Numărul de porţi se poate reduce dacă se poate da factor comun o variabilă!
F1  B  C  A  D  A  C  C  ( B  A)  A  D  C  B A  AD  C  B A  AD (6 porţi ŞI-NU cu două intrări)
F2  B  C  A  D  C  D  D  ( A  C )  B  C  D  AC  BC  D  AC  BC (6 porţi ŞI-NU cu două intrări)
5
Se poate implementa oricare din ultimele două variante. Se exemplifică prima variantă:
D AD
A
AB F
B
B
C AB  C
C
c.) F1  B  C  A  D  A  C (7 porţi SAU-NU)

F2  B  C  A  D  C  D (8 porţi SAU-NU)
F3  B  D  C  D  A  C (5 porţi SAU-NU)
B BD
D
CD F
C
C
AC
A
2. Se consideră funcţia F  P0  P2  P3  P5  P6  P7  P8  P9 cu termenii redundanţi

P10, P11, P12, P13, P14, P15. Se cere:
b.) să se implementeze utilizând un număr minim de porţi SAU cu două intrări, ŞI cu
două intrări şi SAU-EXCL.
a).
A C A
B
0
1 1 3
1 2
1
A C
4 5
1 7
1 6
1
C
12
X 13
X 15
X 14
X
D
D
8
1 9
1 11
X 10
X
B
Forma minimă obţinută este: F  B  D  AC  AC  B  D  A  C

b). Implementarea se realizează cu două porţi SAU-EXCL şi două porţi SAU.
D BD
B
F
C AC
A
AC
"1"
6
3. Se dă funcţia F  P0  P2  P5  P7  P9  P10  P13  P15 cu termenii redundanţi P1, P4,

P8, P14. se cere:
b.) să se implementeze cu un număr minim de porţi ŞI-NU cu 3 intrări.
a). Minimizarea funcţiei F: Minimizarea funcţiei F  P3  P6  P11  P12 :
AC AB ABC
A A
0
1 1
X 3 2
1 0 1
X 3
1 2 AC
4
X 5
1 7
1 6
AC
4
X 5 7 6
1
C C
12 13
1 15
1 14
X 12 1 13 15 14
X
D D
8
X 9
1 11 10
1 8
X 9 11
1 10
1
B B
Se obţine:
F  AB  AC  A C  AB  A C  AC F  A C  ABC
b). Implementarea presupune utilizarea a şapte, respectiv a şase porţi ŞI-NU cu trei intrări. Se preferă
ultima variantă.
A ABC
B
C
C F F
AC
PROBLEME RECOMANDATE
4. Se consideră funcţia F  P1  P2  P5  P8  P11  P13  P14 cu termenii redundanţi P0,

P4, P7, P10, P15. Se cere: AC
A
a.) să se minimizeze cu diagrama VK 0
X 1
1 3 2
1
b.) să se implementeze folosind un nr. minim de BD AC
porţi SAU EXCLUSIV, porţi ŞI cu 2 intrări şi porţi SAU 4
X 5
1 7
X 6
C BD
cu 2 intrări. 1 X 1
12 13 15 14
D
a). Se obţine: F  AC  A C  BD  B D 8
1 9 11
1 10
X
B
b). Se implementează forma: F  AC  B  D  AC B  D
A AC
C
F
B
D BD „1”
7

P5, P8, P10, P14. Se cere:
b.) să se implementeze utilizând un număr minim de porţi SAU cu două intrări, ŞI cu
două intrări şi SAU-EXCL.
AC
A
a).
1 1 1
F  AC  A C  BD  B D 0 1 3 2
BD AC
F  AC  B  D  AC B  D 4
X 5
X 7
1 6
C BD
b). 12 13
1 15
1 14
X
D
Implementarea este identică cu cea de la X 1 X
problema precedentă. 8 9 11 10

P11, P12, P13, P14, P15. Se cere:
b.) să se implementeze utilizând un număr minim de porţi SAU cu două intrări, ŞI-NU
cu două intrări, SAU-NU cu două intrări şi SAU-EXCL.
B C A A
B C B C
0 1 3
1 2
1 0 1 3
1 2
1
B C
4
1 5
1 7 6
1 AC 4
1 5
1 7 6
1 A B
C C
12
X 13
X 15
X 14
X 12
X 13
X 15
X 14
X
D D
D
8
1 9
1 11
X 10
X D
8
1 9
1 11
X 10
X
B B
F1  D  AC  BC  BC  D  AC  B  C F2  D  AB  BC  BC  D  AB  B  C
F1  ( D  B  C )  AC respectiv: F2  ( D  B  C )  AB
Ambele variante se implementează cu cinci porţi (de exemplu: 1xSAU-NU, 1xSAU-EXCL, 3xŞI-NU).
Temă: 2.25, 2.26, 2.27, 2.28, 2.29, 2.30, 2.32, 2.37, 2.38, 2.41
8
IMPLEMENTAREA FUNCŢIILOR LOGICE CU PORŢI
În proiectarea schemelor electronice cu componente digitale apare frecvent necesitatea implementării cu

porţi logice a unei funcţii logice descrise de o expresie algebrică (booleană). Pornind de la aceasta, prin
minimizare cu metode algebrice sau cu diagrama Veitch – Karnaugh, se obţine o relaţie elementară care se va
implementa utilizând un număr minim de componente.
Ieşirea circuitului va reflecta valoarea logică a expresiei implementate, funcţie de valorile variabilelor
de intrare existente (A, B, C,...).
6.1. CONSIDERAŢII DE IMPLEMENTARE

Punctul de plecare îl constituie expresia a unei (sau a mai multor) funcţii scrise în
oricare din cele două forme canonice (sumă de produse - cu termeni produs P, produs de sume
- cu termeni sumă S).
De exemplu dacă funcţia este: F  P0  P2  P5  P7  P8  P12  P14 cu termenii
redundanţi P10 , P13, P15 , prin minimizare cu diagrama VK, se obţin următoarele expresii:
- pentru gruparea de „1”: F (1)  A  C  A  C  A  D (6.1)
- pentru gruparea de „0”: F ( 0)  A  C  C  D (6.2)
Relaţiile primare obţinute – 6.1 şi 6.2 - trebuie prelucrate astfel încât să se poată
implementa cu porţile logice aflate la dispoziţia proiectantului.
În continuare se vor analiza mai multe implementări posibile.
6.1.1. Implementarea cu porţi SAU-EXCL şi ŞI-NU cu două intrări
Pentru utilizarea acestor porţi, relaţia 6.1 se rescrie:
F (1)  A  C  A  D  A  C  A  D (6.3)
Această formă permite implementarea funcţiei folosind o poartă SAU-EXCL şi trei

porţi ŞI-NU cu 2 intrări (figura 6.1).
A U1A
B U2A
C U1C
f
U1B
D
Figura 6.1 Schema de implementare a funcţiei F cu porţi SAU-EXCL şi ŞI-NU cu două intrări.
1
Intrările circuitului sunt variabilele A, B, C şi D ale funcţiei. Se observă că deşi în

relaţia iniţială (enunţ) apare şi variabila B, aceasta nu intervine în funcţionarea circuitului,
deoarece ea nu apare relaţia minimizată 6.3.
6.1.2. Implementarea cu porţi SAU-EXCL NEGAT şi SAU cu două intrări
În acest caz, relaţia 6.1 se rescrie sub forma:
F (1)  A  C  A  D  A  C  A  D (6.4)
Această formă permite implementarea funcţiei folosind trei porţi SAU-EXCL NEGAT
şi două porţi SAU cu 2 intrări (figura 6.2).
A U1B
B
U2B
f
C U2A
U1C
D U1A
Figura 6.2 Schema de implementare a funcţiei F cu porţi SAU-EXCL NEGAT şi SAU cu două intrări.
6.1.3. Implementarea cu porţi SAU-NU cu două intrări
Pentru această implementare este mai avantajoasă utilizarea relaţiei 6.2. După
aplicarea teoremei lui de Morgen şi inversare se obţine:
F (0)  A  C  C  D (6.5)
Această formă permite implementarea funcţiei folosind cinci porţi SAU-NU cu 2

intrări (figura 6.3).
A U1A
U1C
B U2A
f
U1B
C U1D
Figura 6.3 Schema de implementare a funcţiei F cu porţi SAU-NU cu două intrări.
Indiferent ce relaţie se implementează ( F(0) sau F(1) ), funcţionarea globală a

circuitului este aceeaşi (este descrisă de acelaşi tabel de adevăr).
Semnificaţia variabilelor de intrare o reprezintă nivelul de tensiune adus în punctul

aferent fiecărei intrări (A, B, C şi D). În schemele din figurile 6.1, 6.2 şi 6.3 aceste intrări sunt
simbolizate prin comutatoare logice care permite selectarea stării “0” sau “1” logic.
2
În realitate astfel de componente nu există. Un comutator logic se poate realiza prin

conectarea unui comutator cu două poziţii (figura 6.4).
Vcc
5V
R
1k
S1
Spre intrarea porţi
Figura 6.4 Obţinerea unui comutator logic
Valoarea maximă a rezistenţei R se poate calcula pe baza unor relaţii din literatura de
specialitate (vezi anexa 1 de pe Intranet).
6.1.4. Interpretarea funcţionării circuitului
Pentru o anumită combinaţie logică de la intrare (pentru A,B,C şi D) se obţine o stare

logică la ieşire. Faptul că s-a „implementat” funcţia F înseamnă că pentru acele combinaţii
de intrare care apar în expresia iniţială a funcţiei (termenii P şi termenii X luaţi în grupuri)
ieşirea se va afla în starea „1” logic. Pentru orice altă combinaţie, ieşirea F se va afla pe „0”
logic (vezi tabelul de adevăr 6.1).
Tabelul 6.1
Stările funcţiei implementate
Termenii Starea unui LED conectat
DCBA F
funcţiei între ieşire şi masă
0000 0 1 aprins
0001 1 0 stins
0010 2 1 aprins
0011 3 0 stins
0100 4 0 stins
0101 5 1 aprins
0110 6 0 stins
0111 7 1 aprins
1000 8 1 aprins
1001 9 0 stins
1010 10 1 aprins
1011 11 0 stins
1100 12 1 aprins
1101 13 1 aprins
1110 14 1 aprins
1111 15 1 aprins
Se poate observa că pentru termenii conţinuţi în expresia funcţiei LED-ul este aprins,
iar pentru ceilalţi termeni (de exemplu P9 ) valoarea funcţiei este „0”.
6.2. SIMULAREA SCHEMEI IMPLEMENTATE

Simularea schemei implementate se va face cu ajutorul programului Circuit Maker.
Exemplificarea se face pentru schema din figura 6.2. Pentru definirea stării intrărilor, la
fiecare intrare se conectează câte un „logic switch”. Pentru a observa starea ieşirii F , se
conectează un „logic display” (LED logic, care se aprinde în starea „1” şi este stins în starea
3
„0” – figura 6.5). Această componentă nu necesită înserierea unei rezistenţe deoarece se
presupune că ea este înglobată în dispozitiv.
L1
U2B
Figura 6.5 Conectarea unui “logic display”
Starea ieşirii se poate urmării pentru fiecare combinaţie de intrare stabilită cu ajutorul
switch-urilor logice (simulare statică).
O simulare dinamică se poate realiza prin conectarea unui „Data Sequencer” (ieşirile
1 – 4 la intrările A, B, C, D) aşa cum se arată în figura 6.6 şi selectarea modului de lucru
„numărare în sus – count up” pentru 16 stări succesive (de la 0 la 15). Se va stabili viteza de
simulare la 1 şi se activează opţiunea „Trace” pentru a urmări stările logice din circuit.
U1B
DS1
Data 8 L1
Seq 7 U2B
6
5
4
3 U2A
CP1 2 U1C
CP2 1
U1A
Figura 6.6 Simularea dinamică a schemei din figura 6.2.
6.3. REALIZAREA PRACTICĂ A UNUI MONTAJ FUNCŢIONAL

Realizarea practică a unui montaj experimental pentru schema din figura 6.1 cu
ajutorul căruia se pot verifica toate stările din tabelul 6.1 necesită folosirea a trei porţi ŞI-NU
cu două intrări şi a unei porţi SAU-EXCLUSIV.
Pentru a realiza acest lucru se parcurg următoarele etape:
 se stabileşte familia şi seria de circuite integrate cu care se implementează
circuitul (se vor folosi circuite din familia CMOS, seria HCT – cea mai folosită în
momentul actual);
 se consultă un catalog de circuite numerice şi se aleg circuitele integrate care
conţin porţile necesare (în cazul de faţă sunt necesare circuitele 74HCT00 - care
conţin patru porţi ŞI-NU cu două intrări şi 74HCT86 care conţine patru porţi SAU-
EXCL);
 din foile de catalog se determină configuraţia pinilor (figura 6.7) şi tensiunea de
alimentare a circuitelor (5V în cazul nostru);
14 13 12 11 10 9 8 14 13 12 11 10 9 8
U1C U2D U2C

VDD U1D VDD
U2A U2B
U1A U1B
VSS VSS
1 2 3 4 5 6 7 1 2 3 4 5 6 7
Figura 6.7 Configuraţia pinilor şi modul de amplasare al porţilor la 74HCT00 şi 74HCT86.
4
Alimentarea circuitelor se face între pinii Vcc (+) şi VSS sau GND (-) cu o tensiune de
5V furnizată de o sursă de tensiune externă.
 se stabilesc legăturile între pinii integratelor prin notarea pe schemă a numărului
fiecărui pin aferent porţilor utilizate (figura 6.8);
Vcc
5V
R1
1k
Vcc U1A
5V S1 1
3
2
U2A
Vcc R2 1
5V 1k 3
2
S2 U1C R4
10 500
8
R3 9
1k U1B
4 D1
S3 6 LED1
5
Figura 6.8 Schema electronică completă şi numerotarea pinilor.
 pentru stabilirea stării intrărilor se vor folosi trei comutatoare cu două poziţii
(figura 6.8) S1 pentru intrarea A, S2 pentru intrarea C iar S3 pentru intrarea D
(deoarece variabila B nu intervine în funcţionarea circuitului nu este necesar şi al
patrulea comutator);
 la ieşirea circuitului se va conectat un LED şi rezistenţa R4; valoarea acesteia se va
determina conform relaţiilor din literatura de specialitate (vezi anexa 1);
 intrările neutilizate ale porţilor (U1D, respectiv U2B, U2C, U2D) se conectează la
„0” pentru scăderea puterii disipate).
6.4. CONECTAREA UNUI LED
Cea mai simplă semnalizare a unei stării logice se face cu ajutorul unei diode LED
(figura 6.9).
Figura 6.9 LED-ul: simbol, terminale, forme constructive.
Obs: Obligatoriu, în serie cu LED-ul se conectează un rezistor pentru stabilirea

curentului prin el (figura 6.10)!! Fiind joncţiune de tip pn, luminozitatea LED-ului depinde,
direct proporţional, de curentul care îl străbate.
Figura 6.10 Conectarea în circuit a unui LED şi calcule aferente.
5
În exemplul ilustrat, se consideră curentul prin LED, IF = 20mA iar căderea de

tensiune pe diodă, VF = 1,6V. Circuitul este alimentat laV+ = 6V.
Curentul IF prin LED, tensiunea VF, precum şi alţi parametri ai LED-ului diferă
funcţie de anumite caracteristici constructive (culoare, mărime, intensitate luminoasă, etc.).
6.6. DESFĂŞURAREA LUCRĂRII
Se dau funcţiile:
F1  P0  P1  P3  P5  P7  P9  P11 cu termenii redundanţi P2 , P6 ;
F2  P0  P2  P4  P6  P7  P8  P15 cu termenii redundanţi P10 , P12 , P14 ;
F3  P0  P1  P2  P5  P7  P8  P11  P13  P14 cu termenii redundanţi P4 , P10 , P15 ;
F4  P2  P5  P7  P8  P11  P15 cu termenii redundanţi P0 , P4 , P6 , P10 , P14 ;
F5  P0  P3  P5  P9  P13  P14  P15 cu termenii red: P1, P2 , P4 , P8 , P10 , P12 ;
F6  P0  P1  P5  P7  P8  P10  P14  P15 cu termenii redundanţi P2 , P3 , P11 ;
F7  P1  P2  P3  P4  P8 cu termenii red: P0 , P5 , P7 , P10 , P11, P13, P14 , P15 ;
F8  P0  P3  P5  P6  P9  P10  P12  P15 cu termenii red: P1, P2 , P8 , P11 ;
F9  P0  P3  P4  P7  P8  P10  P13  P15 cu termenii redundanţi P1, P14 ;
F10  P0  P1  P3  P4  P5  P6  P8  P9  P11  P14  P15 cu termenii red: P7 , P13 ;
F11  P0  P2  P5  P7  P10 cu termenii red: P3 , P4 , P6 , P8 , P11, P12 , P15 ;
F12  P0  P1  P4  P5  P6  P9  P10  P11  P12 cu termenii red. P7 , P8 , P14 , P15 ;
F13  P2  P5  P8  P11  P15 cu termenii red: P0 , P4 , P6 , P7 , P10 , P13 , P14 ;
F14  P0  P3  P4  P8  P13  P14  P15 cu termenii red: P1, P2 , P5 , P10 , P11, P12 ;
F15  P0  P3  P5  P9  P13  P14  P15 cu termenii red. P1, P2 , P6 , P8 , P10 , P12 ;
6.6.1. Minimizarea funcţiei ţinând cont de gruparea de „1”
Se va minimiza, cu diagrama VK, funcţia F ţinând cont de gruparea de „1”.
Valoarea minimă a funcţiei este:
F
6.4.2. Minimizarea funcţiei ţinând cont de gruparea de „0”
Se va minimiza, cu diagrama VK, funcţia /F (ţinând cont de gruparea de „0”).
6
Valoarea minimă a funcţiei este:
F
6.4.3. Implementarea funcţiei cu porţi ŞI-NU cu două intrări în număr minim
Pentru implementarea funcţiei cu porţile avute la dispoziţie se rescrie forma valorii

minime a funcţiei:
Schema electrică obţinută este:
6.4.4. Implementarea funcţiei cu porţi SAU-NU cu două intrări în număr minim

minime a funcţiei:
7
6.4.6. Implementarea funcţiei cu porţi SAU-EXCL, SAU şi ŞI-NU cu două intrări în

număr minim

minime a funcţiei:
6.4.6. Implementarea funcţiei cu un număr minim de porţi

minime a funcţiei:
6.4.7. Stabilirea schemei care se implementează cu număr minim de circuite integrate
Dintre schemele obţinute la punctele 6.4.3, 6.4.4, 6.4.5 şi 6.4.6 se alege aceea care
utilizează numărul minim de circuite integrate. Numărul minim de circuite integrate poate să
difere de numărul minim de porţi!! De exemplu dacă implementarea funcţiei se poate realiza
în două variante:
 cu 7 porţi ŞI-NU cu două intrări;
 cu o poartă SAU, o poartă SAU-EXCL şi o poartă ŞI-NU.
În primul caz sunt necesare două circuite integrate (fiecare conţine patru porţi ŞI-NU
cu două intrări) iar în al doilea caz, trei circuite integrate (unul pentru fiecare tip de poartă).
Schema care implementează funcţia F cu număr minim de circuite integrate este:
8
6.4.8. Simularea statică a funcţiei implementate
Schema obţinută la punctul 6.4.7 se simulează în CircuitMaker. La fiecare intrare se

conectează câte un „logic switch” iar la ieşire un „logic display”. Starea ieşirii se va urmării
pentru fiecare combinaţie de intrare stabilită cu ajutorul switch-urilor logice. Se va completa
tabelul 6.2.
Tabelul 6.2
Stările funcţiei implementate.
Termenii Stare „logic
DCBA F
funcţiei display”
0000 0
0001 1
0010 2
0011 3
0100 4
0101 5
0110 6
0111 7
1000 8
1001 9
1010 10
1011 11
1100 12
1101 13
1110 14
1111 15
6.4.9. Simularea dinamică a funcţiei implementate
Schema obţinută la punctul 6.4.7 se simulează în CircuitMaker. La intrări se

conectează un „Data Sequencer” (ieşirile 1 – 4 la intrările A, B, C, D) iar la ieşire un „logic
display”. Se va selecta modului de lucru „numărare în sus – count up” pentru 16 stări
succesive (de la 0 la 15). Se va stabili o viteză de simulare acceptabilă şi se vor urmări stările
logice din circuit pentru fiecare combinaţie de intrare.
Se vor desena formele de undă aferente:
9
B t
C t
D t
F t
6.4.10. Implementarea practică a funcţiei F
Implementarea practică a funcţiei F simulate anterior, presupune:

 stabilirea familiei şi seriei de circuite integrate folosite
 se vor folosi circuite din familia CMOS, seria HCT;
 alegerea – din catalog – a circuitelor integrate care conţin porţile necesare;
 determinarea – din foile de catalog - a configuraţiei pinilor pentru toate circuitele
integrate necesare;
 stabilirea legăturilor dintre pinii integratelor prin notarea pe schemă a numărului
fiecărui pin aferent porţilor utilizate (figura 6.8);
Se va desena schema electrică completa care se va realiza practic:
Schema desenată mai sus se va realiza practic pe placa experimentală. Se va verifica

funcţionarea circuitului prin urmărirea tabelului 6.2.
10
FAMILII DE CIRCUITE INTEGRATE DIGITALE
5. FAMILIA CMOS
Prima serie comercială disponibilă de circuite integrate CMOS (Complementary Symetry Metal Oxide
– Semiconductor) datează din anul 1968. Pe scară mondială, există diverşi producători de circuite logice CMOS,
cele mai utilizate coduri fiind CDxxxx, 74HCxxx, 74HCTxxx (circuitele integrate CMOS de fabricaţie
autohtonă, din seria 4000, aveau denumirea MMCxxxx).
5.1. PARAMETRII CIRCUITELOR INTEGRATE CMOS
A). Tensiunea de alimentare (VDD)
Tensiunea de alimentare a circuitelor CMOS este cuprinsă între 3V – 15V (chiar 18V
pentru unele serii). Se produc şi serii cu tensiuni de alimentare scăzute (mai mici de 3V).
B). Niveluri logice
Pentru circuitele CMOS, nivelurile logice depind de tensiunea de alimentare. Valorile

limită, în cazul general, respectiv în cazul unei tensiuni de alimentare VDD = 10V, sunt redate
în tabelul 5.1.
Tabelul 5.1
Niveluri logice garantate pentru seria CMOS. Niveluri logice garantate pentru VDD = 10V.
Valori limită Valori limită
Tensiune Tensiune
minim [V] maxim [V] minim [V] maxim [V]
ViL 0 30% × VDD ViL 0 3
ViH 70% × VDD VDD ViH 7 10
VOL 0 0,05V VOL 0 0,05V
VOH VDD-0,05V VDD VOH 9,95V 10V
C). Marginea de zgomot de curent continuu
Marginea de zgomot de curent continuu reprezintă nivelul maxim al unui semnal

perturbator aplicat la intrarea unui circuit CMOS (aflat în starea Low respectiv High) care nu
îi afectează funcţionarea (ieşirea nu comută în altă stare).
Pentru valorile limită specificate în tabelul 5.1, se deduce că valoarea marginii de
zgomot de curent continuu depinde de valoarea tensiunii de alimentare. Ea este cuprinsă între
1,45V (pentru VDD = 5V) şi 4,35V (pentru VDD = 5V) adică aproximativ 30% din VDD Această
valoare este garantată de producători dar, în practică, se constată că ea poate să atingă 50% din VDD.
1
D). Marginea de zgomot de curent alternativ
Marginea de zgomot de curent alternativ depinde de energia (durata şi amplitudinea)

impulsului perturbator. Cu cât acesta are o durata mai mică, cu atât amplitudinea sa trebuie să
fie mai mare pentru a putea determina comutarea ieşirii porţii (producătorii de circuite CMOS
pun la dispoziţia utilizatorilor grafice reflectând această dependenţă).
În general, circuitele integrate CMOS rejectează impulsuri parazite de tensiune care au amplitudinea
mai mică decât 0,45VDD, dar valoarea garantată este de 0,3VDD.
E). Sarcina capacitivă
Datorită considerentelor de ordin constructiv, tranzistoarele CMOS au capacităţi

parazite de valori însemnate al căror efect nu poate fi neglijat, afectând, semnificativ,
frecvenţa maximă de funcţionare şi puterea disipată în regim dinamic.
Se disting:
 capacitatea de intrare a circuitelor integrate CMOS care este determinată de
capacitatea terminalelor capsulei, de capacitatea reţelei de protecţie şi de
capacitatea grilă–substrat a tranzistoarelor CMOS; în regim static valoarea acestei
capacităţi este de 5pF, în timpul comutării ea creşte de 5 - 10 ori datorită efectului
Miller (determinat de capacitatea de reacţie grilă–drenă a tranzistoarelor CMOS);
 capacitatea proprie de ieşire a unui circuit CMOS - este determinată de
capacitatea terminalelor capsulei şi de capacitatea drenă-sursa a tranzistoarelor; are
valoarea de 8pF.
Un efect important, la ieşire, îl are capacitatea sarcinii conectate, care poate determina
vârfuri mari de curent. Pentru o funcţionare corectă nu se conectează sarcini având o
capacitate mai mare de 1µF.
F). Factorul de branşament la ieşire (FAN – OUT)
Datorită impedanţei de intrare foarte ridicate (>100Mohm) a unui circuit CMOS,

curentul de intrare al acesteia este neglijabil (fiind datorat numai reţelei de protecţie a intrării).
Astfel se obţin factori de branşament extrem de ridicaţi. În proiectare, se evită depăşirea unui
FAN – OUT = 100 datorită creşterii importante a capacităţii parazite rezultante ceea ce
determină creşterea sensibilă a timpului de propagare.
G). Puterea disipată
Puterea disipată pe un circuit integrat CMOS are două componente:

 puterea disipată în conducţie;
 puterea disipată în comutaţie
Puterea disipată în conducţie (regim static), este datorată numai curenţilor reziduali şi
este de ordinul nanowaţilor.
Puterea disipată în comutare este mult mai semnificativă fiind dependentă de frecvenţa
semnalului de intrare (f), de tensiunea de alimentare (VDD) şi de sarcina capacitivă de la ieşire
(CL). Pentru tensiuni de alimentare mai mici de 10V, puterea disipată în comutaţie se poate
determina cu relaţia:
2
Pd  C L VDD f (5.1)
Pentru VDD > 10V şi dacă durata fronturilor semnalului de intrare depăşeşte 200ns,
puterea disipată în comutaţie creşte peste valorile determinate cu relaţia 4.1.
2
Variaţia puterii disipate funcţie de frecvenţa semnalului de comandă aplicat este

prezentată în figura 5.1.
Figura 5.1 Variaţia puterii disipate funcţie de frecvenţă şi tensiune de alimentare.
H). Timpii de tranziţie (de comutare)
Timpii de tranziţie (de comutare) reprezintă intervalele de timp în care semnalele de

intrare sau de ieşire comută dintr-o stare în alta. Ei se măsoară, în condiţiile unor semnale de
comandă ale căror fronturi au o durată de 20ns, între două puncte de referinţă având 10%,
respectiv 90% din amplitudinea maximă a semnalului.
Timpii de tranziţie (figura 5.2), adică timpul de creştere al semnalului (tr – raise time)
şi timpul de scădere al semnalului (tf – fail time), cresc cu capacitatea de sarcină şi se
diminuează la creşterea tensiunilor de alimentare.
Figura 5.2 Timpii de tranziţie.
I). Timpul de propagare
Timpul de propagare reflectă o relaţie temporală între semnalul se intrare şi de ieşire.

El reprezintă un interval de timp între puncte de referinţă specificate pe formele de undă ale
semnalelor de intrare şi ieşire. Mai poate fi definit ca fiind întârzierea introdusă de circuit
în propagarea semnalelor de la intrare la ieşire.
Se defineşte un timp de propagare la
tranziţia din „0” în „1” a ieşirii (tpLH), un timp de
propagare la tranziţia din „1” în „0” a ieşirii (tpHL)
şi un timp mediu de propagare:
t pLH  t pHL
tp  (5.2)
2
Se determină (figura 5.3) pentru o poartă
ŞI-NU cu două intrări având semnalul de intrare ui
aplicat unei singure intrări, cealaltă fiind conectată
la nivelul UiH, în condiţii normale de temperatură
(25°C) şi tensiune de alimentare (5V). Figura 5.3 Timpul de propagare.
3
5.2. CIRCUITELE 4011 şi 74HCT00 – 4 PORŢI ŞI-NU cu 2 intrări
În cazul oricărui circuit integrat, întotdeauna pinul 1 se află în partea stângă a

marcajului (a „cheii”), numerotarea realizându-se în mod circular antiorar, astfel încât ultimul
pin să fie în dreapta cheii – figura 5.4. Privirea se face de sus, spre partea marcată (înscrisă, cu
pinii în jos).
Figura 5.4 Identificarea pinilor unui circuit integrat.
Circuitul integrat CD4011 (74HC00 sau 74HCT00) conţine 4 porţi ŞI-NU (NAND) cu
câte 2 intrări. Configuraţia pinilor capsulei şi modul de amplasare al porţilor este redată în
figura 5.5.
14 13 12 11 10 9 8 14 13 12 11 10 9 8
VDD U1D U1C

Cheia VDD U1D U1C
U1A U1B U1A U1B
VSS VSS
1 2 3 4 5 6 7 1 2 3 4 5 6 7
CD4011 74HC00, 74HCT00

Figura 5.5 Configuraţia pinilor.
Alimentarea circuitului: pinul 7 (8 sau ultimul din dreapta jos faţă de cheie) reprezintă
masa (VSS, -) iar pinul 14 (16 sau ultimul din stânga sus faţă de cheie) reprezintă plusul
tensiunii de alimentare VDD (+).
La proiectarea schemelor cu circuite logice (porţi logice) se face referire la numărul de

ordine (poziţia) fiecărei porţi, prin numele de referinţă A,B,C sau D (sau până la litera care
reprezintă ultima poartă din capsulă). Notaţia „U” („IC” sau „CI”) exprimă referinţa capsulei
(a circuitului în totalitate). De exemplu, dacă U1 este denumirea circuit integrat din figura 5.5,
atunci U1A reprezintă prima poartă, respectiv U1B, U1C şi U1D celelalte porţi.
Schemele electronice care conţin circuite digitale au marcate pe simboluri numărul

pinului – figura 5.6.
1/4 74HC00 1/4 74HC00 74HC00 74HC00

1 4 1 4
sau A B
3 6 3 5 6
2 5 2
U1A U1B U1 U1
Figura 5.6 Desenarea corectă a unei scheme cu circuite integrate digitale.
4
Analizând schema de mai sus se observă ca se foloseşte un singur circuit integrat (U1)
din care sunt folosite primele două porţi (A şi B). Intrările primei porţi sunt pinii 1 şi 2 iar
ieşirea este pinul 3. A doua poartă are ca intrări pinii 4 şi 5 iar ca ieşire pinul 6. Din schema
electrică rezultă interconectarea pinului 3 cu pinii 4 şi 5.
5.3.1. Determinarea nivelului logic şi a tensiunii de ieşire pentru o poartă CMOS (4011)
1,3V
Vo = ?
3,6V
La ieşire se obţine o tensiune: VO = VOH = 4,95  5V.
5.3.2. Determinarea tensiunii de la ieşirea porţilor CMOS în regim static
Pentru tensiunile de intrare primite, să se determine în ce interval poate varia tensiunea

de ieşire.
Poarta ŞI-NU, VDD = 6V Poarta ŞI, VDD = 8V

Intr.1 Intr.2 Ieşire Intr.1 Intr.2 Ieşire
Poarta SAU-NU, VDD = 10V Poarta SAU, VDD = 12V

Poarta SAU EXCL. NEGAT Poarta SAU EXCL

VDD = 15V VDD = 7V
5.3.3. Determinarea formelor de undă ale tensiunilor de la ieşirea porţilor CMOS în

regim dinamic
1. Să se determine forma de undă a tensiunii de la ieşirea porţii ŞI-NU cu 2 intrări, de

mai jos, dacă semnalele de intrare A şi B sunt:
A
t
B
Vo t
5
2. Să se determine forma de undă a tensiunii de la ieşirea porţii ŞI cu 2 intrări, de mai

jos, dacă semnalele de intrare A şi B sunt:
A
t
B
t
Vo
t
3. Să se determine forma de undă a tensiunii de la ieşirea porţii SAU-NU cu 2 intrări,

de mai jos, dacă semnalele de intrare A şi B sunt:
A
t
B
t
Vo
t
4. Să se determine forma de undă a tensiunii de la ieşirea porţii SAU-EXCLUSIV cu 2
intrări, de mai jos, dacă semnalele de intrare A şi B sunt:
A
t
B
Vo t
5.3.4. Porţi CMOS cu trei stări
1. Să se implementeze, folosind un număr minim de porţi ŞI-NU cu 3 intrări, circuitul

logic (CL) din figura a) astfel încât această schemă să corespundă reprezentării simbolice din
figura b.
VDD
F1
A T1 A
Y
B CL Y B
F2
E T2 E
a). b).
Soluţie: F1  A  B  E  E , F2  A  B  E .
6
2. Să se implementeze, folosind un număr minim de porţi ŞI-NU cu 2 intrări şi SAU-EXCL,

circuitul logic (CL) din figura a) astfel încât această schemă să corespundă reprezentării simbolice din
figura b.
VDD
F1
A T1 A
Y
B CL Y B
F2
E T2 E
a). b).
Soluţie: F1  E  ( A  B ) , F2  E  A  B .
5.3.5. Instalare Circuitmaker (vezi lucrarea de laborator 1) – temă pentru săpt.6
Fiecare student îşi va instala o variantă a programului Circuitmaker (din CV, de pe

intranet sau internet).
1. Se va simula funcţionarea porţi ŞI-NU cu două intrări conform schemei de mai jos. Pe
baza simulării, se va completa tabelul de funcţionare a porţii.
V1
5V
L1
Intrare 1 Intrare 2 Ieşire poartă ŞI-NU
U1A 0 0
0 1
V2
0V
1 0
1 1
2. Logic switch-ul V1 se va înlocui cu un Pulser. La intrări şi ieşire se vor ataşa elemente

„SCOPE” şi se va simula în regim dinamic. Simularea se va face pentru fiecare din cele
patru porţi menţionate mai jos. Se vor desena formele de undă obţinute.
Intrare 1
Intrare 2 t
Ieşire poartă t
ŞI-NU
Ieşire poartă t
ŞI
Intrare 1
Intrare 2 t
Ieşire poartă t
SAU-NU
Ieşire poartă t
SAU-EXCL
7
CIRCUITE LOGICE COMBINAŢIONALE

DECODIFICATOARE (DCD)
7.1. CIRCUITUL 74HCT138
Decodificatorul/demultiplexorul 74HCT138 se poate utiliza în sistemele de accesare a

memoriilor semiconductoare precum şi în distribuirea datelor binare pe mai multe linii.
Circuitul (figura 7.1) are un cod de selecţie de 3 biţi A, B, C, 3 intrări de validare: G1 – activă
pe „1”, G2 A , G2 B – active pe „0” şi 8 ieşiri Y0  Y7 active pe „0”.
74HC138 74HC138 74HC138 74HC138

1 1 1 1 1 1
G1 Y0 G1 Y0 G1 Y0 G1 Y0
0 0 0 1 0 1
G2A Y1 G2A Y1 G2A Y1 G2A Y1
0 1 0 1 0 1
G2B Y2 G2B Y2 G2B Y2 G2B Y2
1 1 1
Y3 Y3 Y3 Y3
Y4 Y4 1 Y4 0 Y4 1
1 1 0 1 0 1
A Y5 A Y5 A Y5 A Y5
0 1 0 1 1 0
B Y6 B Y6 B Y6 B Y6
0 1 1 1 1 1
C Y7 C Y7 C Y7 C Y7
Figura 7.1 Reprezentarea simbolică şi funcţionarea circuitului 74HCT138.
Funcţionarea sa este ilustrată în tabelul 7.1 (se consideră G2  G2 A  G2 B ).
Tabelul 7.1
Tabelul de funcţionare al circuitului 74HCT138.
Pentru utilizarea circuitului ca decodificator este necesară activarea simultană a celor 3

intrări de validare şi aplicarea unui cod de selecţie. În acest fel ieşirea selectată va fi activă.
Se observă că, la ieşirile circuitului, se obţin termenii canonici P0  P7 . Astfel
decodificatoarele se pot utiliza şi pentru implementarea funcţiilor logice.
Circuitul 74HCT138 se poate folosi şi pe post de demultiplexor (DMUX). În acest

caz, intrarea de date poate fi G2 A sau G2 B (se obţine un DMUX neinversor), respectiv G1
(se obţine un DMUX inversor).
1
7.2. CIRCUITUL 74HCT139

Acest circuit conţine două decodificatoare 2/4, cu intrări de validare independente.
Configuraţia pinilor şi structura funcţională este redată în figura 8.
½ 74HCT139 ½ 74HCT139 ½ 74HCT139

1 G Y0 1 0 G Y0 0 0 G Y0 1
Y1 1 Y1 1 Y1 1
A Y2 1 0 A Y2 1 0 A Y2 0
B Y3 1 0 B Y3 1 1 B Y3 1
Figura 7.2 Reprezentarea simbolică şi funcţionarea circuitului 74HCT139.
7.3. CIRCUITELE 74HCT47 şi 74HCT48

Decodificatoarele 74HCT47 şi 74HCT48 (ca şi circuitele integrate 4511 şi 4543) se
folosesc pentru comanda afişajelor cu 7 segmente.
 comanda afişajelor cu anod comun utilizând circuite 74HC47 (74HCT47):
74HC47 VCC 74HC47 VCC

1 A 1 A
Y0 a a a a
1 0 Y0
B b B b
0 Y1 f 0 Y1
C c b C c f b
0 Y2 1 Y2
D d g Anodul D d g
Y3 Y3
e Comun e
1 Y4 1 Y4
LT f e LT f e
1 Y5 c 1 Y5 c
BI g BI g
1 Y6 1 Y6
RBI d RBI d
R R
 comanda afişajelor cu catod comun utilizând circuite 74HC48 (74HCT48):
74HC48 74HC48
1 A 0 A
Y0 a a Y0 a a
1 B 1 B
Y1 b Y1 b
0 C f b 1 C f b
Y2 c Y2 c
0 D g 0 D g
Y3 d Y3 d
Catodul
1 Y4 e 1 Y4 e
Comun
LT f e LT f e
1 Y5 c 1 Y5 c
BI g BI g
1 Y6 1 Y6
RBI d RBI d
R R
Valoarea rezistoarelor R se determină în funcţie de tensiunea de alimentare şi de caracteristicile LED-

urilor afişajului (curentul şi tensiunea în conducţie directă) şi au valoarea tipică cuprinsă între 100 - 500Ω.
Intrări de validare:
 LT (Lamp Test) activă pe „0”, determină aprinderea tuturor segmentelor, permiţând astfel
verificarea afişajului;
74HC47 VCC 74HC47 VCC
X A X A
a a a a
X Y0 X Y0
B b B b
X Y1 f X Y1
C c b C c f b
X Y2 X Y2
D d g D d g Afişaj
Y3 Y3
0 Y4 e Afişaj e stins
1 Y4
LT f e aprins LT f e
1 Y5 c 0 Y5 c
BI g BI g
1 Y6 1 Y6
RBI d RBI d
R R
2
 BI/RBO este un pin care poate fi folosit şi ca intrare (BI) şi ca ieşire (RBO). Ca intrare (BI
Blanking Input) poate comanda stingerea tuturor segmentelor afişajului sau se poate folosi pentru
modulare în intensitate luminoasă a afişajului prin aplicarea unui semnal cu o frecvenţă mai mare
de 100Hz şi cu factor de umplere variabil (dacă factorul de umplere este mic, intensitatea
luminoasă va fi mică şi invers). Ca ieşire (RBO) este ieşirea corespunzătoare intrării RBI;
 RBI (Ripple Blank Input) este intrarea de mascare a zerourilor nesemnificative.
Prin legarea la masă a intrării RBI, nu se afişează cifra 0 şi, numai în acel moment, la ieşirea RBO se
obţine „0”. Pentru stingerea zerourilor nesemnificative se realizează următoarele conexiuni între
decodificatoarele care comandă afişajul: intrarea RBI a primului DCD se leagă la „0”; ieşirea sa RBO se
conectează la intrarea RBI a următorului DCD.
Funcţionare:
 afişarea oricărui număr având cifra miilor diferită de zero (de ex. 5306):
mii sute zeci unităţi
7 7 7 7
0 1 1 1 1
RBI 1 RBO RBI 2 RBO RBI 3 RBO RBI 4 RBO
74HC47 74HC47 74HC47 74HC47
Primul DCD va afişa orice cifră cu excepţia lui zero şi îşi va menţine ieşirea RBO pe „1”. Astfel
următorul DCD (şi toate celelalte) vor afişa orice cifră, inclusiv zero, şi vor avea ieşirea RBO pe „1”.
 afişarea oricărui număr având cifra miilor egală cu zero (de ex. 0308):
mii sute zeci unităţi
7 7 7 7
0 0 1 1 1
RBI 1 RBO RBI 2 RBO RBI 3 RBO RBI 4 RBO
74HC47 74HC47 74HC47 74HC47
Primul DCD nu va afişa cifră zero (va rămâne stins) şi îşi va pune ieşirea RBO pe „0”. Următorul DCD
va afişa orice cifră cu excepţia lui zero şi îşi va menţine ieşirea RBO pe „1. Astfel toate celelalte DCD vor afişa
orice cifră, inclusiv zero, şi vor avea ieşirea RBO pe „1”. În acest mod se va afişa numărul 308.
7.4.1. Decodificatorul 74HCT138
A. Desenaţi şi realizaţi practic o schemă simplă de testare a circuitului 74HCT138.

Verificaţi funcţionarea circuitului conform tabelului 7.1
3
B. Cu ajutorul DCD 74HCT138 şi a porţilor logice (la alegere) elaboraţi şi realizaţi

practic schema de implementare a funcţiilor definite prin tabelele de mai jos:
CBA F1
000 0
001 1
010 1
011 0
100 1
101 1
110 0
111 1
DCBA F2
0000 1
0001 0
0010 1
0011 1
0100 0
0101 1
0110 0
0111 0
1000 1
1001 1
1010 0
1011 1
1100 0
1101 1
1110 0
1111 1
7.4.2. Decodificatorul 74HCT(LS)47/48
A. Se va realiza, în CircuitMaker, schema de mai jos.

V1
5V
+V
V2 V3 V+
5V 0V
DISP1
abcdefg.
U1
RBI RBO
0V test
A
a
b
0V c
B A0 d
A1 e
A2 f
0V A3 g
C 74LS47
0V
D
Afişajul cu 7 segmente utilizat este cu anod comun (AC) sau cu catod comun (CC) - justificaţi de ce!
Rolul pinului RBI este:
Rolul pinului Test este:
B. Se va realiza practic o schemă pentru comanda unui afişaj cu şapte segmente cu

anodul/catodul comun.
4
CIRCUITE LOGICE COMBINAŢIONALE

MULTIPLEXOARE (MUX)
8.1. MULTIPLEXOARE
Multiplexoarele permit transmiterea datelor provenite de la o intrare de date către

unica ieşire. Selecţia intrării se face pe baza unui cod de selecţie. Unul dintre circuitele cele
mai folosite este 74HC(T)151. Acesta are 8 intrări de date selectabile cu ajutorul unui cod de
selecţie format din trei biţi A, B, C şi o ieşire (este disponibilă şi ieşirea negată). Configuraţia
pinilor este prezentată în figura 8.1.
Figura 8.1. Configuraţia pinilor pentru circuitul 74HCT151.
Funcţionarea circuitului 74HC(T)151 este prezentată în tabelul 8.1.
Pe baza ecuaţiei care descrie funcţionarea multiplexorului de tip 8/1:

Y  EN  [ D0  ( A  B  C )  D1 ( A  B  C )  D2 ( A  B  C )  D3 ( A  B  C )  D4 ( A  B  C ) 
 D5 ( A  B  C )  D6 ( A  B  C )  D7 ( A  B  C )] 
Y  EN  D0  P0  D1  P1  ...... D/  P7 
există posibilitatea utilizării multiplexoarelor pentru implementarea funcţiilor logice. În cazul
unei funcţii de trei variabile (numărul de variabile este egal cu numărul biţilor codului de
selecţie) pentru termenii care aparţin funcţiei, intrările D având acelaşi indice se conectează la
„1” iar celelalte intrări aferente termenilor care nu aparţin funcţiei se leagă la „0”.
1
De exemplu pentru funcţia F=P0+P2+P4+P7 se obţine implementarea din figura 8.2.
Figura 8.2. Implementare unei funcţii cu 74HCT151.
8.2. COMPARATOARE
Comparatoarele determină valoarea relativă a două numere binare având acelaşi

număr de biţi. Circuitul 74HC(T)682 este un comparator pentru două numere binare pe 8 biţi.
Are 16 intrări pentru biţii celor două numere P şi Q care se compară şi două ieşiri active pe
„0” care indică egalitatea celor două numere P = Q (Fe), respectiv superioritatea numărului P
faţă de Q: P>Q (Fs). În figura 8.3 se prezintă configuraţia pinilor şi tabelul de funcţionare
aferente comparatorului 74HCT682.
Figura 8.3. Circuitul 74HCT682.
Circuitul nu are ieşirea Fi (care indică inferioritatea, adică P<Q). Ea nici nu este
necesară deoarece se poate obţine simplu prin utilizarea unei porţi ŞI-NU între cele două ieşiri
existente:
Fi  Fe  Fs sau Fi  Fe  Fs
Cifru electronic realizat cu 74HCT682

Acesta permite activarea ieşirii doar dacă prin tastare (de către utilizator) se introduce
acelaşi cod de 8 biţi pe intrările Q cu cel prestabilit pe intrările P. Schema electronică a
cifrului este ilustrată în figura 8.4.
La conectorul „cifru” se vor plasa 8 comutatoare cu un pin la masă şi celălalt pin la

conector. Combinaţia de acces pentru acest caz va fi „10001111”, pentru care ieşirea P = Q va
trece pe „0” iar tranzistorul T1 va fi comandat în bază, acţionând releul care închide circuitul
de alimentare a unui motor (M1). În cazul în care combinaţia de la „cifru” e diferită faţă de
2
cea prestabilită la intrarea P, tranzistorul e blocat (P = Q fiind pe „1”) şi contactul releului este
deschis.
Figura 8.4. Cifru electronic cu 74HCT682.
Observaţie. După atingerea combinaţiei corecte, în realitate trebuie să existe un

circuit temporizator care va determina durata de alimentare a motorului până se efectuează
deschiderea uşii, apoi se resetează sistemul.
8.3. CODIFICATOARE PRIORITARE
Circuitul 74HCT148 este un codificator prioritar, prevăzut cu 8 linii de intrare (I0, …

I7), active pe „0” şi trei linii de ieşire (/A0, /A1, /A2) active tot pe „0”. Astfel circuitul este un
codificator octal – binar. Este prevăzut cu o intrare de validare EI (Enable Input) activă pe „0”
şi ieşirile GS (Group Select) respectiv EO (Enable output), ambele active pe „0”.
Circuitul este validat dacă intrarea /EI este pe „0”. Ieşirea /GS este activă (trece pe
„0”) dacă circuitul este validat şi cel puţin o intrare este activată. Dacă nici o intrare nu este
activată (toate se află pe 1 logic) dar circuitul este validat, ieşirea /EO trece pe „0”. Acest
lucru permite conectarea în cascadă a mai multor codificatoare prioritare 74HCT148.
Configuraţia pinilor şi reprezentarea simbolică a circuitului 74HCT148 sunt redate în
figura 8.5.
Figura 8.5. Circuitul 74HCT148.
Tabelul de funcţionare al acestui circuit este redat în tabelul 8.2.
3
În cazul activării simultane a mai multor intrări codificatorul prioritar va furniza la

ieşiri codul intrării cu prioritatea cea mai mare. Prin construcţie, intrarea cu indicele mai mare
are prioritate faţă de intrarea cu indice mai mic (intrarea /7 are prioritate maximă iar intrarea
/0 prioritate minimă). De exemplu, dacă se activează simultan intrările /4 şi /7, ieşirea va
furniza codul binar pentru cifra 8.
Modul de conectare al unui „push – button” la o intrare este ilustrată în figura 8.6.
Vcc
5V
U1
74148
R1 I7
1k I6
I5 A2
I4 A1
S1 I3 A0
I2
I1
I0
Figura 8.6 Conectarea unui push – button la o intrare.
La apăsarea butonului, trebuie asigurat un nivel „0”, iar la eliberarea acestuia linia de
intrare trebuie să treacă în mod automat în „1” (adusă la +Vcc).
Trebuie reţinut faptul că ieşirea furnizează cod doar atât timp cât este activată intrarea.
Altfel spus, doar atât timp avem codul pe 3 biţi la ieşire cât timp ţinem apăsat butonul. În
momentul eliberării (toate intrările pe „1”), ieşirea furnizează codul pentru cifra 0 (toate
ieşirile pe „1”).
Codificator zecimal – binar realizat cu 74HCT148

Cu ajutorul unui codificator prioritar 74HCT148 şi a unor porţi ŞI-NU cu două intrări
se obţine un codificator zecimal – binar, cu ieşirea pe patru biţi. Intrările sunt active pe „0” iar
ieşirile sunt active pe „1”.
Toate intrările vor fi conectate la „push-button”, care asigură aducerea la „0” în cazul
acţionării acestora. Codul binar de ieşire va fi afişat pe patru LED-uri.
Schema electronică a aplicaţiei este redată în figura 8.8.
R5
1k
Vcc
5V U2B R4
700 L3 L2 L1 L0
U1 R3
S1 S2 S3 74148 U2C 700
EI GS
I7
I6 A2
S4 S5 S6 I5 A1 R2
I4 A0 U2D 700
I3
I2
S7 S8 S9 I1
I0 EO
R1
S0 700
U2A
R8 R7 R6
Vcc 1k 1k 1k
5V
Figura 8.8. Codificator zecimal – binar cu 74HCT148.
În cazul acţionării unui buton (S0 – S9), codul binar aferent va fi afişat pe 4 biţi cu
ajutorul LED-urilor L0 – L3. Totodată, codul binar de la ieşire poate fi preluat de către un
4
convertor de cod pentru afişaj cu 7 segmente şi schema se poate extinde pentru afişarea
zecimală a tastei apăsate.
În cazul în care se doreşte o preluare a codului binar de către un PC, acest lucru se
poate realiza în mod simplu prin conectarea la portul paralel a celor 4 ieşiri ale circuitului din
figura 4 şi prin elaborarea unui soft de comandă aferent care permite şi afişarea pe ecranul
calculatorului numărul zecimal al tastei apăsate.
8.4.1. MUX 74HCT151
A. Cu ajutorul MUX74HCT151 şi a porţilor logice (la alegere) elaboraţi schema de

implementare a unei funcţii din cele definite mai jos:
F1  P0  P1  P3  P5  P7  P9  P11 ;
F2  P0  P2  P4  P6  P7  P8  P15 ;
F3  P0  P1  P2  P5  P7  P8  P11  P13  P14 ;
F4  P2  P5  P7  P8  P11  P15 ;
F5  P0  P3  P5  P9  P13  P14  P15 ;
F6  P0  P1  P5  P7  P8  P10  P14  P15 ;
F7  P0  P3  P5  P9  P13  P14  P15
F8  P0  P3  P5  P6  P9  P10  P12  P15 ;
F9  P0  P3  P4  P7  P8  P10  P13  P15 ;
F10  P0  P1  P3  P4  P5  P6  P8  P9  P11  P14  P15 ;
F11  P0  P3  P4  P8  P13  P14  P15 ;
F12  P0  P1  P4  P5  P6  P9  P10  P11  P12 .
B. Realizaţi practic montajul care permite implementarea funcţiei alese.
5
8.4.2. Comparatorul 74HCT682
A. Desenaţi şi adaptaţi pentru simulare schema electronică din figura 8.4.
B. Realizaţi practic un cifru electronic.
8.4.3. Codificatorul prioritar 74HCT148
A. Urmăriţi funcţionarea şi modul de activare a ieşirilor de control a circuitului de mai

jos.
I7
0V
I6 GS C B A
5V
EI U1
0V 74148
I5 EI GS
0V
I7
I6 A2
I4 I5 A1
0V I4 A0
I3
I2
I3 I1 EO
0V I0 EO
I2
0V
I1
0V
I0
0V
B. Completaţi tabelul de mai jos:
I7 I6 I5 I4 I3 I2 I1 I0 /EI /EO /GS A2 A1 A0

X X X X X X X X 1
1 1 1 1 1 1 1 1 0
0 1 1 1 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 1 1 1 1 1 0
1 1 1 0 1 1 1 1 0
1 1 1 1 0 1 1 1 0
1 1 1 1 1 0 1 1 0
1 1 1 1 1 1 0 1 0
1 1 1 1 1 1 1 0 0
1 0 1 1 1 0 1 1 0
1 1 1 0 1 1 0 0 0
C. Realizaţi practic un codificator zecimal-binar.
6
CIRCUITE BASCULANTE BISTABILE
Circuitele basculante bistabile au următoarele caracteristici:

 sunt circuite secvenţiale, starea momentană a ieşirii depinde şi de starea ei
anterioară;
 trecerea dintr-o stare în alta a ieşirii se face prin modificarea stărilor intrărilor;
 au legături între ieşiri şi intrări;
 au două ieşiri complementare;
 au două stări stabile la ieşire.
Din punct de vedere funcţional, putem distinge:
 latch-uri (circuite asincrone) – au intrare de validare, comutarea ieşirii se
realizează în momentul schimbării intrărilor dacă sunt validate;
 bistabile – flip-flop (circuite sincrone) - au intrare de tact care determină
momentul comutării ieşirilor.
9.1. TIPURI UZUALE DE BISTABILE
9.1.1. Latch-ul SR
Este cel mai simplu circuit secvenţial. Realizat cu două porţi ŞI-NU (figura 9.1), are
intrările /S (Set) şi /R (Reset) şi ieşirile Q şi /Q. La activarea lui /S, ieşirea Q trece pe „1”, iar
la activarea lui /R ieşirea Q trece pe „0”.
/S
Q
/Q
/R
Figura 9.1 Schema unui latch /S/R.
Funcţionarea latch-ului este descrisă în tabelul 9.1.
Tabelul 9.1
/S /R Q /Q
0 1 1 0
1 0 0 1
1 1 Mem.stare anterioară
0 0 1 1 Stare interzisă
În cazul activării simultane a celor două intrări /S şi /R, ambele ieşiri sunt pe „1”
circuitul ne mai funcţionând ca un latch. Aceasta este starea interzisă (se va evita în
funcţionare).
1
9.1.2. Bistabilul JK-MS (JK-Master Slave)
Acest tip de bistabil elimină, prin structura sa internă, existenţa stării interzise. El
comută pe frontul descrescător al impulsului de tact. Se notează:
 starea intrărilor/ieşirilor înainte de apariţia impulsului de tact n+1: J n , K n , Qn ;
 starea intrărilor/ieşirilor după apariţia impulsului de tact n+1: J n 1 , K n 1 , Qn 1 ;
Tabelul de funcţionare şi reprezentările simbolice (cu şi fără intrările asincrone

prioritare /S şi /R) sunt prezentate în figura 9.2.
J K Qn 1
J Q J SQ
0 0 Qn
CK CK
1 0 1 Q Q
K K R
0 1 0
1 1 /Qn
Figura 9.2. Bistabilul JK-MS.
Dacă intrarea J este activă, la apariţia unui front descrescător al tactului ieşirea Q trece
pe „1”, iar dacă intrarea K este activă, la apariţia frontului descrescător al tactului ieşirea Q
trece pe „0” (se remarcă analogia în funcţionare a intrărilor J şi K cu intrările S şi R ale unui
bistabil SR).
La activarea simultană a intrărilor J şi K ieşirea comută din starea curentă în starea
negată.
9.1.2. Bistabilul D (Delay)
Este unul dintre cele mai simple bistabile. Poate comuta pe frontul crescător al
impulsului de tact aplicat la intrarea CK (figura 9.3) sau pe frontul descrescător al impulsului
de tact.
Figura 9.3. Bistabilul D (1/2 din 74HC74) care comută pe frontul crescător al tactului.
Informaţia aflată la intrarea D este transferată la ieşirea Q pe frontul crescător al

tactului (conform tabelului 9.2). Dacă semnalul CK este pe palier (durata cât are valoarea „1”
sau „0”), semnalul aplicat la intrarea D nu influenţează ieşirea.
Tabelul 9.2
D Qn 1
0 0
1 1
Pe lângă intrarea D, circuitul are şi două intrări asincrone prioritare /S şi /R.

Funcţionarea se bazează tot pe tabelul 9.1 cu observaţia că dacă ambele intrări prioritare sunt
inactive circuitul funcţionează sincron conform tabelului 9.2.
2
9.2. APLICAŢII ALE CIRCUITELOR BASCULANTE BISTABILE
9.2.1. Bistabil D obţinut din bistabil JK-MS
Utilizând un bistabil JK-MS şi un inversor conectat între intrările J şi K, se poate

obţine un bistabil tip D, activ pe frontul descrescător al impulsului de tact (figura 9.4).
+5V
74HC76
D J SQ OUT
CK CK
Q
K R
+5V
Figura 9.4. Bistabil D obţinut din JK-MS.
9.2.2. Bistabilul T (Toggle) obţinut din bistabil JK-MS
Bistabilul de tip T se obţine legând împreună intrările J şi K ale unui bistabil JK–MS.
Acesta va comuta pe frontul descrescător al impulsului de tact (figura 9.5).
Dacă intrarea T = „1” circuitul funcţionează ca un divizor de frecvenţă cu 2, iar pentru
T = „0” starea ieşirilor rămâne neschimbată, chiar dacă se aplică impulsuri de tact.
+5V
74HC76
T J SQ OUT
CK CK
Q
K R
+5V
Figura 9.5. Bistabil T obţinut din JK-MS care comută pe frontul descrescător al semnalului de tact.
9.2.3. Bistabil T obţinut din bistabil D
Pentru a obţine un bistabil D dintr-un bistabil T este necesară conectarea ieşirii /Q la

intrarea D (figura 9.6). Acest bistabil comută pe frontul crescător al semnalului de tact.
Privind semnalul de la ieşirea Q în comparaţie cu semnalul de tact se poate interpreta acest
circuit ca un divizor de frecvenţa cu 2.
Figura 9.6. Bistabil T obţinut dintr-un bistabil D care comută pe frontul crescător al semnalului de tact.
Formele de undă aferente funcţionării bistabilului T care comută pe frontul crescător

al semnalului de tact sunt redate în figura 9.7.
CK
Q
/Q
Figura 9.7. Funcţionarea bistabilului T.
3
9.2.4. Divizor de frecvenţă cu 3, realizat cu circuite 74HC76
Cu ajutorul celor două bistabile JK-MS din componenţa circuitului 74HC76 (U1A şi
U1B), se poate realiza un divizor de frecvenţă cu 3 a semnalului de tact aplicat la intrarea /CK
(figura 9.8).
+5V +5V
U1A U1B
J SQ OUT
J SQ
CK
CK CK
Q Q
+5V K R +5V K R
+5V +5V
Figura 9.8. Divizor de frecvenţă cu 3.
Formele de undă aferente circuitului sunt prezentate în figura 9.9.
CK
OUT
Figura 9.9. Funcţionarea divizorului cu 3.
9.3.1. Latchul SR asincron
Se vor desena semnalele obţinute la ieşirile Q şi /Q ale unui latch SR. Se va realiza în
CircuitMaker schema latchului. Se va edita conţinutul Data Sequencer-ului astfel încât să se
genereze semnalele /S şi /R. Se va simula.
DS1 /S U1A
Q Q
Data 8
Seq 7
6
5
4 U1B
3 nQ
CP1 2 /Q
CP2 1 /R
/S
t
/R
Q t
t
/Q
4
9.3.2. Bistabilul JK-MS
Se va desena semnalul obţinut la ieşirea Q a unui bistabil JK-MS. Se va realiza în

CircuitMaker schema bistabilului JK-MS (74HC76 sau 74HC73). Se va edita conţinutul Data
Sequencer-ului astfel încât să se genereze semnalul de tact şi semnalele J şi K. Se va simula.
CK
K t
J t
Q t
9.3.3. Latch-ul D cu intrare de validare activă pe „1” (EN)
Se va desena semnalul obţinut la ieşirea Q a unui latch D. Se va realiza în

CircuitMaker schema latchului D (dintr-un latch SR şi un inversor). Se va edita conţinutul
Data Sequencer-ului astfel încât să se genereze semnalele EN şi D. Se va simula.
EN t
Q t
9.3.4. Bistabilul D care comută pe frontul crescător
Se va desena semnalul obţinut la ieşirea Q a unui bistabil D. Se va realiza în

CircuitMaker schema bistabilului D (cu 74HC74). Se va edita conţinutul Data Sequencer-ului
astfel încât să se genereze semnalele CK şi D. Se va simula.
CK
D t
Q t
9.3.5. Bistabilul D care comută pe frontul descrescător
Se va desena semnalul obţinut la ieşirea Q a unui bistabil D care comută pe frontul

decrescător al semnalului de tact.
5
CK
D t
Q t
9.3.6. Bistabilul T din JK-MS
Se va desena semnalul obţinut la ieşirea Q a unui bistabil T (se consideră starea iniţială
Q = 0). Se va realiza în CircuitMaker schema bistabilului T. Se va edita conţinutul Data
Sequencer-ului astfel încât să se genereze semnalele CK şi T. Se va simula.
CK
T t
Q t
9.3.7. Bistabilul T din D
Se va desena semnalul obţinut la ieşirea Q a unui bistabil T (se consideră starea iniţială
Q = 1). Se va realiza în CircuitMaker schema bistabilului T. Se va edita conţinutul Data
Sequencer-ului astfel încât să se genereze semnalele CK. Se va simula.
CLK
Q t
9.3.8. Divizor de frecvenţă cu 2
Se va proiecta schema şi se va simula!
6
10.1. CIRCUITE BASCULANTE MONOSTABILE (CBM)
CBM este un circuit basculant care generează un impuls la ieşire ca răspuns la un

semnal de comandă extern aplicat la intrarea sa. Durata semnalului generat la ieşire depinde
de un circuitul extern de temporizare (format, de regulă dintr-un rezistor R şi un condensator
C), de temperatură iar la circuitele CMOS şi de tensiunea de alimentare. Astfel CBM prezintă
la ieşire o stare stabilă în care poate să stea un timp oricât de lung şi o stare cvasistabilă în
care trece ca urmare a unei comenzi externe şi din care revine în starea stabilă după trecerea
unui interval de timp determinat de circuitul de temporizare.
Tipuri de CBM:
 redeclanşabile la care procesul cvasistaţionar poate fi reînceput chiar pe durata
stării cvasistabile;
 neredeclanşabile dacă pe durata stării cvasistabile semnalul de comandă este
ignorat;
 resetabile dacă monostabilul poate fi adus în orice moment în starea sa stabilă.
10.1.1. Monostabil realizat cu porţi
Un CBM simplu, realizat cu porţi cu trigger Schmitt (74HCT132 sau 4093), este
prezentat în figura 10.1.
P1 P2
R
ui uP1 C uC uo
Figura 10.1 CBM realizat cu porţi TTL.
Acest circuit este comandat pe frontul crescător al semnalului de intrare ui, având
starea stabilă cu ieşirea pe „1”. Funcţionarea este redată în figura 10.2.
ui
uP1 t
uC
t
VoH
V2
VoL
uo t
τ t
Figura 10.2 Formele de undă ale unui CBM declanşat pe frontul crescător.
1
Condensatorul C este iniţial încărcat la VOH. La aplicarea unui front crescător la

intrare, ieşirea u0 trece pe „0” (poarta P2 are ambele intrări pe „1”). De asemenea uP1 trece pe
„0”. Condensatorul începe să se descarce peste rezistenţa R (spre masă) şi la atingerea
pragului inferior (V2), poarta P2 comută şi ieşirea sa revine în starea stabilă „1”.
Durata stării cvasistabile se determină cu relaţia:
V V
  RC ln OH OL
V2  VOL
Dacă se utilizează:
- porţi din seria HCT: VOH = 5V, VOL = 0V, V2 = 0,9V se obţine   1,71  R  C ;
- porţi din familia TTL: VOH = 3,5V, VOL = 0,2V, V2 = 1,1V se obţine   1,3  R  C .
10.1.2. Monostabile integrate
a) 74HCT121 – CBM neredeclanşabil care permite obţinerea unor impulsuri cu

durata: Ti  40ns  40 sec . VCC R C
Monostabilul integrat comută dacă la intrarea T
apare un front crescător. Datorită reacţiei (/Q se leagă /A1
Ri
CBM
Q
intern la o intrare a porţii ŞI-NU), circuitul poate fi /A2
declanşat numai pe durata stării stabile (când /Q = „1”). B T Q
Posibilităţi de declanşare:
/A1 1 0 X B
/A2 1 x 0 t
B 1 1
Q
Durata impulsului se determină cu relaţia: Ti Ti t

Ti  0,693RC .
VCC R C
b) 74HCT122 – CBM redeclanşabil
/A1 CBM
Q
Comparativ cu circuitul anterior, lipseşte reacţia /A2
B1 TRQ
şi apar suplimentar intrările B2 şi /R (Reset). B2
B1
Intrarea R activă (pe „0”) t
determină întreruperea stării cvasi- Q

stabile şi trecerea ieşirii Q pe 0.
Ti Ti t
10.2. CIRCUITE BASCULANTE ASTABILE (CBA)

10.2.1. Astabil realizat cu o poartă cu trigger Schmitt
R
Este un CBA cu: - histereză; 74HCT132
- un singur circuit de temporizare;

- intrare de validare EN. uc C EN
uo
2
Dacă EN = „1”, la conectarea tensiunii de alimentare, C fiind descărcat (uc = 0) pune

intrarea porţii la masă. Ieşirea acesteia se poziţionează pe „1” şi prin intermediul rezistenţei R,
condensatorul C începe să se încarce. În momentul în care tensiunea pe C depăşeşte valoarea
de prag Vth+, tensiunea la ieşirea porţii devine „0”. C începe să se descarce (tot prin R) până
când tensiunea uc devine egală cu Vth- şi ieşirea comută din nou în „1”. În continuare începe
un nou proces de încărcare… (figura ).
Dacă EN = „0” ieşirea este tot timpul pe „1”.
uC
VoH
V1
V2
VOL+IiLR
t
uo
T1 T2 t
Figura 10.3 Formele de undă ale unui CBA cu poartă cu trigger Schmitt.
Duratele T1 şi T2 se determină cu relaţiile:

V  I R  VOL
T1  RC ln 1 iL sau: T1  k1 RC
V2  I iL R  VOL
V  V2
T2  RC ln OH sau: T2  k 2 RC
VOH  V1
10.2.2. Astabil realizat cu două CBM
Este compus din două CBM care se declanşează succesiv; unul (1) furnizează durata
impulsului celălalt (2) durata pauzei. Astfel, cele două durate pot fi reglate independent.
R1 C1 R2 C2 Q1
VDD VDD
C/R C C/R C Q2 t
OUT
1Q 2Q
A A
Q Q
B R VDD B R t
/Q2
VDD VDD
T1 T2 t
CBM1 furnizează la ieşirea Q1 un impuls. Terminarea acestuia (frontul descrescător)

declanşează CBM2. În momentul când se termină impulsul de la ieşirea Q2, (front crescător la
/Q) se declanşează din nou CBM1.
Semnalul, de frecvenţa dorită, se obţine la oricare din ieşirile Q1, /Q1, Q2, /Q2.
Frecvenţa semnalului generat se determină cu relaţia:
1
f  unde T1  R1C1 ln 2 şi T2  R2 C 2 ln 2 .
( R1C1  R2 C 2 )  ln 2
Se recomandă R = 1…40KΩ şi C = 0 - 1000μF.
3
10.3.1. Circuit basculant monostabil cu reţea integratoare
Pentru monostabilul din figura 10.4. (realizat cu porţi CMOS) se vor dimensiona cele
două componente pasive (R şi C) astfel încât durata stării cvasistabile să fie de 20μs. Se vor
prezenta minim 2 soluţii.
P1 P2
R
ui uP1 C uC uo
Figura 10.4 Monostabil cu reţea integratoare.
Considerând că tensiunea de intrare ui, furnizată de un generator de semnal, are

amplitudinea de 5V, perioada de 100s şi durata impulsurilor de 50s, să se deseneze formele
de undă aferente indicându-se şi intervale de timp obţinute pentru cele două soluţii de mai sus.
ui
uP1 t
uc t
t
u0
10.3.2. Circuit basculant monostabil cu reţea derivatoare
Pentru monostabilul din figura 10.5. (realizat cu porţi CMOS) se vor dimensiona cele
două componente pasive (R şi C) astfel încât durata stării cvasistabile să fie de 30μs. Se vor
prezenta minim 2 soluţii.
P1 C P2
ui uP1 R uR uo
Figura 10.5 Monostabil cu reţea derivatoare.
Considerând că tensiunea de intrare ui, furnizată de un generator de semnal, are

amplitudinea de 5V, perioada de 100s şi durata impulsurilor de 50s, să se deseneze formele
de undă aferente indicându-se şi intervale de timp obţinute pentru cele două soluţii de mai sus.
4
ui
uP1 t
uc t
t
u0
10.3.3. Circuit basculant astabil realizat cu poartă cu trigger Schmitt
Pentru astabilul din figura 10.6. se vor dimensiona cele două componente (R şi C)
astfel încât frecvenţa semnalului de ieşire să fie 100kHz.
R
74HCT132
uc C EN
uo
Figura 10.6 CBA cu poartă cu trigger Schmitt.
Se vor vizualiza şi se vor reprezenta grafic formele de undă aferente tensiunii pe

condensator şi tensiunii de ieşire.
Uc
U0 t
10.3.4 Simularea monstabilelor şi a astabilelor
Se va simula un monostabil şi un astabil (obţinute la paragrafele anterioare).
5
APLICAŢIA 11
REGISTRE DE DEPLASARE ŞI MEMORARE
Un registru este format din bistabile de tip D. El permite, pe baza impulsurilor

de tact, realizarea următoarelor funcţii:
 încărcarea – serială (bit după bit) sau paralelă (toţi biţii simultan) – a
informaţiei;
 deplasarea informaţiei într-un singur sens sau în ambele sensuri;
 citirea informaţiei – serial sau paralel (la ieşirea serială sau paralele);
 memorarea informaţiei.
Un registru care îndeplineşte două sau mai multe funcţii se numeşte registru universal.
Tipurile fundamentale de registre:
 SISO (Serial Input - Serial Output);
 SIPO (Serial Input - Parallel Output);
 PISO (Parallel Input - Serial Output);
 PIPO (Parallel Input – Parallel Output).
11.1. REGISTRU CU ÎNSCRIERE SERIALĂ SISO, SIPO
Schema unui registru de deplasare pe 4 biţi, cu intrare serială şi ieşiri paralele

şi serială este redată în figura 11.1.
Figura 11.1 Registru de deplasarer pe 4 biţi
Bistabilele D utilizate (provin din două latch-uri SR-MS) comută pe frontul

scăzător al impulsului de tact. Deplasarea informaţiei se face de la stânga spre dreapta,
de la intrarea serială SIN (Serial Input) spre ieşirea paralelă SO (Serial Output).
108 Aplicaţia 11
Funcţionarea se exemplifică cu ajutorul tabelului de funcţionare şi a formelor

de undă (figura 11.2), considerând ca date de intrare Di3= „1”, Di2= „0”, Di1= „1”,
Di3= „1”.
Figura 11.2 Funcţionarea registrului de deplasare pe 4 biţi
La intrarea SIN se aplică primul bit al informaţiei Di3 urmat de un impuls de

tact CLK, apoi următorul bit de informaţie şi un nou impuls de tact. După aducerea la
intrarea SIN a lui Di0 şi aplicarea celui de al 4-lea impuls de tact registru s-a încărcat
cu informaţia dorită.
11.2. REGISTRU DE DEPLASARE UNIVERSAL 74HCT194
74HCT194 este un registru de deplasare universal pe 4 biţi. El are intrări şi

ieşiri paralel, două intrări de date seriale pentru deplasare dreapta RIN respectiv stânga
LIN, două intrări de control al modului de operare S0, S1 şi o intrare prioritară de
ştergere CLR.
Registrul permite 4 moduri de funcţionare:
 încărcare paralelă;
 deplasarea informaţiei spre dreapta (în direcţia Q0 → Q3);
74HCT194
 deplasarea informaţiei spre stânga (în direcţia Q3 → Q0); S0

S1
 memorare. RIN
Funcţionarea registrului 74HCT194 este reliefată de tabelul: LIN Q0
CLK Q1
D 0 Q2
D 1 Q3
D2
D3
CLR
Indiferent de modul de operare selectat, înainte de fiecare front crescător a

semnalului de tact, informaţia la intrările de date paralel sau serie trebuie actualizată,
respectând timpii de stabilire şi de menţinere.
Aplicaţia 11 109
11.3. REGISTRE DE DEPLASARE CU REACŢIE LINIARĂ LFSR

(LINEAR FEEDBACK SHIFT REGISTER)
Registrele LFSR sunt registre de deplasare SISO prevăzute cu o reacţie,

realizată în general cu o poartă – sau mai multe – de tip SAU-EXCL.
Un registru LFSR de lungime L este format dintr-un registru pe L biţi la care,
la intrarea serială, se stabileşte o valoare logică determinată printr-o însumare modulo
2 a stărilor anterioare ale anumitor ieşiri.
Reacţia unui registru LFSR realizează următoarele operaţii:
 adună valorile logice ale biţiilor selectaţi;
 dacă suma rezultată este impară, ieşirea reacţiei este pe „1” iar dacă suma
rezultată este pară, ieşirea reacţiei este pe „0”.
Un LSFR de 4 biţi, realizat cu 74HCT194, care porneşte din starea 0001 este
prezentat în figura 11.3. Secvenţa de ieşire este: 0001 → 0010 → 0100 → 1001 →
0011 → 0110 → 1101 → 1010 → 0101 → 1011 → 0111 → 1111 → 1110 → 1100 →
1000 → 0001 → …
Dacă se consideră ieşirea serială Q3, se obţine secvenţa:
00010011010111100010011..
74HCT194
1
S0
0 S1
RIN
0
LIN Q0
CLK CLK Q1
1
D0 Q2
0
D1 Q3
0
D2
0
D3
1
CLR
Figura 11.3 Registru LFSR de 4 biţi
11.4. NUMĂRĂTOR ÎN INEL
Un numărător în inel este un registru universal (intrări, ieşiri seriale şi

paralele) cu reacţie directă de la ieşirea SO la intrarea SIN (figura 11.4). El generează
secvenţial semnale de comandă destinate comutării succesive a unui număr n de
circuite digitale.
110 Aplicaţia 11
Prin încărcare paralelă, numărătorul în inel se iniţializează cu un cuvânt binar

de n biţi, (în general un bit pe „1” şi ceilalţi pe „0”). Ieşirile paralel sunt necesare
pentru a obţine cele n semnale de comandă, fără a mai utiliza un decodificator.
Figura 11.4 Numărător în inel pe 4 biţi
11.5. NUMĂRĂTOR JOHNSON
Un numărător Johnson este un numărător în inel de n biţi, cu reacţie de la

ieşirea SO la intrarea SIN prin intermediul unui inversor, aşa cum se observă în figura
11.5.
Figura 11.5 Numărător Johnson pe 4 biţi
11.6.1. Registru SISO de 4 biţi realizat cu bistabile D
Se va proiecta şi se va desena schema unui registru SISO de 4 biţi cu bistabile

D. Generarea semnalelor de comandă se va face cu un Data Seq.
Aplicaţia 11 111
Se va simula funcţionarea sa şi se vor desena formele de undă obţinute.

CLK
Din
t
Q0 t
Q1
t
Q2 t
Q3
t
11.6.2. Registru universal 74HCT194 (74LS194)
Se va realiza schema de mai jos.
Se va simula şi se va reprezenta grafic funcţionarea circuitului pentru:

 deplasare dreapta
CLK
Din
t
Q0
t
Q1
t
Q2
t
Q3
t
t
112 Aplicaţia 11
 deplasare stânga
CLK
Din
t
Q0
t
Q1
t
Q2 t
Q3
t
11.6.3. Numărător în inel
Se va realiza schema de mai jos.
Se va simula şi se va reprezenta grafic funcţionarea circuitului.

CLK
S1
t
Q0
t
Q1
t
Q2
t
Q3
t
t
Aplicaţia 11 113
11.6.4. Numărător Johnson
Se va realiza un numărător Johnson pe 4 biţi utilizând un 74HCT194. Se va

desena schema şi se va simula. Se vor reprezenta grafic formele de undă obţinute.
CLK
S1
t
Q0 t
Q1
t
Q2 t
Q3
t
t
Se va realiza numărătorul Johnson pe 8 biţi din figură:
114 Aplicaţia 11
Se va simula şi se va reprezenta grafic funcţionarea circuitului.
11.6.5. Registru LSFR pe 4 biţi
Se va realiza registru LSFR de la punctul 11.3. Să se deseneze o schemă cu

care se poate simula funcţionarea acestuia.
Se vor desena formele de undă obţinute.

CLK
RIN t
Q0
t
Q1
t
Q2
t
Q3 t
t
11.6.6. Partea experimentală
a). Registru de deplasare pe patru biţi cu bistabile D
Se va realiza un registru de deplasare pe 4 biţi utilizând 4 bistabile de tip D

(două capsule 74HCT74 sau 4013). La ieşirile Q0…Q3 se vor conecta Led-uri.
Semnalul de tact va fi furnizat de un generator de semnal, semnalul de ştergere se va
conecta la „1” iar intrarea serială SIN se va conecta la „1” şi/sau la „0” pentru a genera
Aplicaţia 11 115
datele de intrare. Se va urmări funcţionarea acestui registru observând corelaţia între

ieşiri şi datele de intrare.
b). Numărător în inel bazat pe registru de deplasare pe patru biţi cu bistabile D
Schema obţinută la punctul anterior se va transforma în numărător în inel prin

conectarea ieşirii SO la intrarea serială SIN. Se va urmări funcţionarea sa prin
aplicarea la intrarea de tact a unui semnal obţinut de la generatorul de semnal, cu
frecvenţa de aproximativ 1Hz.
Obs. Funcţionarea numărătorului în inel se poate observa doar dacă cel puţin
un bistabil are ieşirea pe „1”!!!
c). Numărător Johnson bazat pe registru de deplasare pe patru biţi cu bistabile D
Schema obţinută la punctul anterior se va transforma în numărător Johnson

prin conectarea ieşirii SO la intrarea serială SIN prin intermediul unui inversor
(74HCT04). Se va urmări funcţionarea sa prin aplicarea la intrarea de tact a unui
semnal obţinut de la generatorul de semnal, cu frecvenţa de aproximativ 1Hz.
Obs. Numărătorul Johnson funcţionează conform celor prezentate în
paragraful 4.2.5.5. din curs doar dacă bistabilele sunt şterse în prealabil „1”!!!
d). Numărător în inel şi numărător Johnson pe 8 biţi
Consultând foile de catalog se va realiza un numărător în inel pe 8 biţi şi apoi

un numărător Johnson pe 8 biţi folosind registre 74HCT164, 74HCT4015 sau 4015.
Se va urmări funcţionarea lor pe Led-uri (la intrarea de tact se va aplica un
semnal obţinut de la generatorul de semnal cu frecvenţa de aproximativ 1Hz) şi pe
osciloscop (la intrarea de tact se va aplica un semnal obţinut de la generatorul de
semnal cu frecvenţa de aproximativ 10KHz). Urmăriţi pe osciloscop simultan,
utilizând cele 2 canale, forma semnalului de tact combinat cu forma semnalului unei
ieşirii.
NUMĂRĂTOARE ASINCRONE ŞI SINCRONE
12.1. INTRODUCERE
Sunt CLS-uri care numără, în binar, impulsurile aplicate la o intrare de tact. Numărul
stărilor distincte dintr-un ciclu de numărare se numeşte modulul numărătorului m.
Numărul maxim de stări distincte care se pot obţine cu n bistabile este m=2n. Pentru
atingerea sa se folosesc bistabile de tip T realizate din bistabile de tip JK-MS sau D-MS (cu
T=1 permanent) care comută pe frontul descrescător al tactului.
Clasificarea numărătoarelor:
 după modul de aplicare a impulsurilor de tact:
 asincrone – impulsul de tact se aplică numai bistabilului cu semnificaţia
minimă, următoarele bistabile au CK conectată la ieşirea Q sau /Q a
bistabilului precedent;
 sincrone – impulsul de tact (CK) se aplică simultan tuturor bistabilelor.
 după modulul m:
 binare – m= 2n;
 zecimale m=10.
 după sensul de numărare:
 directe –numără doar în sens direct, crescător;
 reversibile - numără în ambele sensuri.
12.2. NUMĂRĂTOARE ASINCRONE
Un numărător asincron binar, direct, pe 4 biţi este format din 4 bistabile de tip T
(provenite din JK-MS) cu T permanent pe „1” (figura 12.1). Impulsurile de tact se aplică doar
primului bistabil. Următoarele bistabile au ca semnal de tact ieşirea Q a bistabilului anterior
(MR – Master Reset este o denumire sinonimă cu R - Reset sau CLR - Clear).
Figura 12.1 Schema de principiu a unui numărător asincron, binar, direct pe 4 biţi.
Obs:
1). Numărătorul numără în sens crescător (direct) adică cu fiecare impuls de CK
aplicat, valoarea numărătorului creşte cu o unitate.
1
2). Numărătorul este modulo 16 (are 4 bistabile), al 16-lea impuls de tact încheie
ciclul, el aducând numărătorul pe zero. Cel de-al 17-lea tact global este primul impuls de tact
din cel de-al doilea ciclu.
3). La un moment dat, codul binar obţinut citind ieşirile corespunde cu numărul de
impulsuri de tact aplicate în ciclul respectiv (citind ieşirile după 11 tacte rezultă Q3Q2Q1Q0 =
1011 care corespunde cu numărul 13 codat binar). Aceasta este practic funcţia de numărare.
4). Bistabilele funcţionează ca divizoare de frecvenţă cu 2. Ieşirea Q0 divizează cu 2
frecvenţa tactului, Q1 divizează cu 2 frecvenţa semnalului Q0 şi cu 4 frecvenţa tactului, etc.
5). Pentru extinderea capacităţii de numărare se pot conecta mai multe numărătoare în
cascadă prin conectarea ieşirii Q3 la intrarea de tact a următorului numărător.
fCLK
fCLK/2
fCLK/4
fCLK/8
fCLK/16
Figura 12.2. Formele de undă aferente funcţionării unui numărător asincron pe 4 biţi.
Pentru obţinerea unui numărător în sens invers se leagă ieşirea /Q la intrarea de

tact CK a bistabilului următor.
Numărătorul 74xx93
Acest numărător este format din patru bistabile de tip T- A NC QA QD GND QB QC

MS şi porţi aferente conectate intern astfel încât să rezulte un
14 13
divizor cu 2 (intrare A, ieşire QA) şi un divizor cu 8 (intrare B, 12 11 10 9 8
ieşiri QB QC şi QD). 74xx93

Pentru obţinerea unui numărător binar pe 4 biţi (divizor 1 2 3 4 5 6 7
cu 16) se conectează intrarea B la ieşirea QA iar tactul se aplică
intrării A. B R0 R1 NC VCC NC NC
Circuitul are două intrări de ştergere R0 şi R1.
Funcţionarea acestora este prezentată în tabelul alăturat.
Obs.: Circuitul integrat are 4 pini neconectaţi intern NC
(Not Connected). Evident la aceşti pini nu are nici un sens să se
conecteze vreun semnal extern!!
Numărătorul 74xx90
A NC QA QD GND QB QC
Acest numărător este format din patru bistabile de tip T-

14 13 12 11 10 9 8
MS şi porţi aferente conectate intern astfel încât să rezulte un
divizor cu 2 (intrare A, ieşire QA) şi un divizor cu 5 (intrare B, 74xx90
ieşiri QB QC şi QD). 1 2 3 4 5 6 7
Pentru obţinerea unui numărător decadic (divizor cu 10)
se conectează intrarea B la QA iar tactul se aplică intrării A. B R0(1) R0(2) NC VCC R9(1) R9(2)
2
Circuitul are două intrări de ştergere R0(1), R0(2) şi două

intrări de iniţializare pe cifra 9 - R9(1), R9(2). Funcţionarea
acestora este prezentată în tabelul alăturat.
Obs.: Circuitul integrat are 1 pin neconectat intern NC
(Not Connected). Evident la acest pin nu are nici un sens să se
conecteze vreun semnal extern!!
12.3. NUMĂRĂTOARE SINCRONE
Numărătoare sincrone sunt numărătoare la care impulsul de tact se aplică simultan

tuturor bistabilelor (de tip T) permiţând, astfel, funcţionarea la frecvenţe de tact mult mai mari
(tipic 35MHz). Schema numărătorului sincron, direct, pe 4 biţi, cu T generat prin metoda
paralelă este prezentat în figura 12.3.
Figura 12.3 Numărător sincron pe 4 biţi realizat cu bistabile T.
Numărătorul 74HCT193, 74HCT192 (figura 12.4) este un numărător binar, respectiv decadic sincron,
up/down care are următoarele caracteristici:
 comută (numără) pe frontul crescător al semnalului de tact;
 prezintă două intrări de tact UP şi DOWN; pentru numărare în sens direct impulsurile de tact se
aplică intrării UP în timp ce intrarea DOWN este pe „1” iar pentru numărare în sens invers
impulsurile de tact se aplică intrării DOWN în timp ce intrarea UP este pe „1”;
 ştergere asincronă comandată de semnalul CLR;
 încărcare asincronă cu datele aflate la intrările paralel A, B, C, D comandată de /LOAD;
 ieşire /CY (CARRY) utilizată pentru cascadarea numărătoarelor, activă pe „0” în cazul numărării în
sens direct, pe durata ultimei jumătăţi a celui de-al 15-lea impuls de tact;
 ieşire /BO (BORROW) utilizată pentru cascadarea numărătoarelor, activă pe „0” în cazul numărării
în sens invers, pe durata ultimei jumătăţi a impulsul de tact numărul 0;
3
Figura 12.4 Numărătorul 74HCT193, 74HCT192.
Pentru numărare: CLR = „0”, LOAD = „1”, impulsurile de tact se aplică unei dintre intrările UP sau
DOWN, cealaltă fiind pe „1”.
Pentru cascadare se leagă:
 ieşirea /CY la intrarea UP a numărătorului următor;
 ieşirea /BO la intrarea DOWN a numărătorului următor.
Numărătorul 74HCT163, 74HCT162 este un numărător binar, respectiv decadic care are următoarele
caracteristici:
 comută (numără) pe frontul crescător al semnalului de tact aplicat la intrarea CLK;
 ştergere sincronă comandată de semnalul /CLR;
 încărcare sincronă cu datele aflate la intrările paralel A, B, C, D comandată de /LOAD;
 două intrări de validare ENT şi ENP;
 ieşire RCO activă pe „1” pe durata celui de-al 15-lea impuls de tact utilizată pentru cascadarea
numărătoarelor.
Pentru numărare (numai în sens direct): ENT = ENP = /CLR = /LOAD = „1”
Pentru cascadare:
 semnalul de tact se aplică tuturor numărătoarelor;
 ieşirea RCO se leagă la intrarea ENT a următorului numărător;
 toate intrările ENP se leagă împreună şi formează intrarea de validare a numărătorului.
4
Numărătoarele 74HCT161 şi 74HCT160 sunt identice cu numărătoarele 74HCT163, respectiv

74HCT162 cu excepţia ştergerii care se realizează asincron.
12.4. NUMĂRĂTOR MODULO 5
Realizarea unui numărător modulo 5 presupune utilizarea a trei bistabile având ieşirile
Q0...Q2. Starea p = 5 se reprezintă în binar ca şi 101. Pentru decodarea stării se foloseşte o
poartă ŞI-NU cu două intrări (figura 12.5).
Figura 12.5 Numărător modulo 5.
Datorită dispersiei timpilor de propagare tCLR-Q, bistabilul cu timpul de propagare cel

mai scurt se şterge primul şi ieşirea sa Q (care este una din intrările porţii ŞI-NU) trece pe „0”.
Astfel, ieşirea porţii trece pe „1” şi întrerupe procesul de resetare integrală a numărătorului
(celelalte bistabile nu se mai şterg).
Pentru înlăturarea acestui dezavantaj este necesar un circuit de memorare a semnalului
de ştergere /CLR (realizat cu un bistabil /S/R) pe o durată care să fie mai mică decât perioada
impulsului de tact, dar suficient de mare pentru ştergerea sigură a tuturor bistabilelor.
Funcţionarea circuitului este redată în figura 12.6.
10 20 30 40 50 60 70 80 90 100 110 120 130 140 150 160
CLK
Q0
Q1
Q2
Inp
RST
Figura 12.6. Numărătorului modulo 5, cu circuit de memorare a impulsului de ştergere
12.5.1. Numărătorul 74HCT193
Se va realiza schema de mai jos. Se vor simula, în regim digital, toate modalităţile de
funcţionare (încărcare, ştergere, numărare sens direct şi sens invers). Se vor desena formele de
undă obţinute.
5
Numărare în sens direct:

CLK
Q0 t
Q1 t
Q2 t
Q3 t
TCU t
TCD t
t
Numărare în sens invers:
CLK
Q0 t
Q1 t
Q2 t
Q3 t
TCU t
TCD t
12.5.2. Numărător pe 8 biţi cu 74HCT193
Utilizând două circuite 74HCT193, proiectaţi un numărător binar direct, pe 8 biţi. Se

va desena schema şi se va simula.
6
12.5.3. Numărătorul modulo 27
Se va proiecta şi se va realiza un numărător modulo 27 (cu 74HCT193 şi alte circuite

auxiliare).
Se va simula şi se vor reprezenta grafic formele de undă obţinute.
CLK
Q0 t
Q1 t
Q2 t
Q3 t
/RST t
12.5.4. Partea experimentală
12.5.4.1. Numărător asincron, direct pe 4 biţi
Se va proiecta schema unui numărător asincron, direct, pe 4 biţi folosind bistabile de

tip T provenite din bistabile de tip JK sau D studiate.
7
Se va realiza practic numărătorul proiectat anterior. La ieşirile Q0…Q3 se vor conecta

Led-uri. Semnalul de tact va fi furnizat de un generator de semnal. Se va urmări funcţionarea
acestui numărător observând corelaţia între ieşiri şi numărul de impulsuri de tact.
12.5.4.2. Numărător pe 4 biţi
Se va proiecta un numărător asincron sau sincron, pe 4 biţi, folosind numărătoare

dedicate pe 4 biţi, prezentate în partea teoretică a lucrării.

acestui numărător în sens direct, în sens invers (posibilă doar dacă se utilizează circuite
74HCT193 sau 74HCT192) observând corelaţia între ieşiri, intrări de comandă şi numărul de
impulsuri de tact.
12.5.4.3. Numărător modulo 13
Pe baza numărătorului anterior se va proiecta un numărător modulo 13. Se pot folosi

suplimentar porţi ŞI-NU cu 2 intrări (74HCT00) sau cu 3 intrări (74HCT10).

acestui numărător observând corelaţia între ieşiri, intrări de comandă şi numărul de impulsuri
de tact.

Laboratoare

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Laboratoare

Încărcat de

Drepturi de autor:

Formate disponibile

Laborator 02 2020/2021

1. FUNCŢII ŞI PORŢI LOGICE

3. Să se exprime cu ajutorul funcţiilor ŞI şi NEGAŢIE funcţia:

TEMĂ: 1.11, 1.13, 1.15, 1.21

2. Utilizarea porţii SAU-EXCLUSIV

2. IMPLEMENTAREA FUNCŢIILOR LOGICE

a.) Funcţia se transformă cu ajutorul teoremei

Se implementează termen cu termen şi se obţine B B

b.) Funcţia se transformă cu ajutorul teoremei lui De Morgen:

Observaţie: Implementarea cu un număr minim de porţi se obţine dacă se consideră că:

Temă: Să se implementeze funcţiile:

3. FUNCŢIONAREA PORŢILOR LOGICE

4. EXPRIMAREA ALGEBRICĂ A FUNCŢIILOR LOGICE

4.1. Forma canonică

4.1.1. Forma canonică disjunctivă

Forma generală a unei funcţii scrisă în forma canonică disjunctivă este:

a.) termenii canonici disjunctivi ai unei funcţii de 2 variabile f ( A, B) sunt:

b.) termenii canonici disjunctivi ai unei funcţii de 3 variabile f ( A, B, C ) sunt:

c.) termenii canonici disjunctivi ai unei funcţii de 4 variabile f ( A, B, C , D) sunt:

4.1.2. Forma canonică conjunctivă

Forma generală a unei funcţii scrisă în formă canonică conjunctivă este:

Un maxtermen se obţine dintr-un mintermen negând variabilă cu variabilă şi

De exemplu termenii canonici conjunctivi ai unei funcţii de 3 variabile f ( A, B, C ) sunt:

Observaţii: Se consideră o funcţie de 3 variabile f ( A, B, C ) .

4.2. Forma elementară

5. MINIMIZAREA FUNCŢIILOR LOGICE

5.1. Metodele algebrice de minimizare

5.2. Metodele grafice de minimizare

Diagrama VK este un pătrat sau un dreptunghi împărţit în celule. În fiecare celulă

De exemplu pentru o funcţie de patru variabile f ( A, B, C , D) :

Diagrama VK pentru o funcţie de 2 variabile:

0 1 3 2 În aceste celule se trece valoarea logică a termenilor

Diagrama VK pentru o funcţie de 4 variabile:

1. MINIMIZAREA FUNCŢIILOR LOGICE

Utilizarea diagramei VK la minimizarea funcţiilor logice implică parcurgerea

2. f  P5  P7  P13  P15  A  C 3. f  P4  P6  P12  P14  A  C

7. f  P9  P10  P11  P15  A  B  D  A  C  D  B  C  D

8. f  P5  P7  P10  P11  P13  P14  P15  A  C  B  D

1. Se dă funcţia f  P1  P3  P4  P6  P9  P10  P13  P14 . Se cere:

Forma minimă este: F  AC  D  AC  D  A B  D  A B  D

b). Se implementează funcţia adusă la forma: F  D  ( A  C )  D  ( A  B)

c). Se implementează funcţia adusă la forma: F  D  ( A  C )  D  ( A  B)

2. Se dă funcţia F  S1  S7  S 9  S13  S15 . Se cere să se minimizeze cu diagrama VK şi să

a.) f  S1  S7  S 9  S13  S15  P0  P2  P3  P4  P5  P6  P8  P10  P11  P12  P14 Temă

Forma minimă este:

Temă: 2.14, 2.15, 2.19, 2.20

2. MINIMIZAREA FUNCŢIILOR LOGICE

1. Se consideră funcţia F  P2  P3  P8  P11  P13 cu termenii redundanţi P0, P9, P10,

Forma minimă obţinută este: F1  B  C  A  D  A  C

Forma minimă obţinută este: F3  B  D  C  D  A  C

b.) F1  B  C  A  D  A  C  BC  AD  AC (8 porţi ŞI-NU cu două intrări)

F2  B  C  A  D  C  D  BC  AD  C D (7 porţi ŞI-NU cu două intrări)

F2  B  C  A  D  C  D  D  ( A  C )  B  C  D  AC  BC  D  AC  BC (6 porţi ŞI-NU cu două intrări)

c.) F1  B  C  A  D  A  C (7 porţi SAU-NU)

2. Se consideră funcţia F  P0  P2  P3  P5  P6  P7  P8  P9 cu termenii redundanţi

Forma minimă obţinută este: F  B  D  AC  AC  B  D  A  C

3. Se dă funcţia F  P0  P2  P5  P7  P9  P10  P13  P15 cu termenii redundanţi P1, P4,

a). Minimizarea funcţiei F: Minimizarea funcţiei F  P3  P6  P11  P12 :

4. Se consideră funcţia F  P1  P2  P5  P8  P11  P13  P14 cu termenii redundanţi P0,

5. Se consideră funcţia F  P0  P1  P2  P7  P11  P13  P15 cu termenii redundanţi P4,

6. Se consideră funcţia F  P2  P3  P4  P5  P6  P8  P9 cu termenii redundanţi P10,

IMPLEMENTAREA FUNCŢIILOR LOGICE CU PORŢI

În proiectarea schemelor electronice cu componente digitale apare frecvent necesitatea implementării cu