Lucrarea 2

MEMORIA CALCULATORULUI. TEHNOLOGII DE PROIECTARE

A. Tipuri de memorie
Astzi ntlnim dou tipuri constructive de memorie: 1. Memorie ROM (Read Only Memory) i 2. Memorie RAM (Random Access Memory). 1. Din prima categorie (ROM) fac parte memoriile aa-zis remanente, care i pstreaz informaia i n afara timpului de alimentare. Exemple: - memorii ROM Read Only Memory - care pot fi numai citite (scrierea se face de ctre productor) - memorii PROM Programable ROM memorii ROM care pot fi nscrise o singur dat de ctre utilizator - memorii EPROM Erasable PROM memorii ROM care pot fi terse (cu raze ultraviolete sau pe cale electric) i apoi rescrise de utilizator Celulele de bit (care pstreaz informaia unui bit - 0 sau 1) sunt proiectate pe baza unor tranzistoare care funcioneaz n regim de comutator. Exemple de circuite uzuale: 27256 (32kB), 27512(64kB). Timpul de acces este de 25-30 ns pentru tehnologia bipolar i 100-500 ns pentru tehnologia MOS. 2. Din cea de-a doua categorie (RAM)fac parte: - memoriile RAM statice (SRAM), care pstreaz datele att timp ct sunt alimentate; - memoriile RAM dinamice (DRAM), care menin informaia un timp limitat, necesitnd remprosptarea periodic a informaiilor (o dat la 2ms). Celula de bit este n cazul memoriei statice un circuit de tip bistabil (alctuit din 4-6 tranzistori), iar n cazul memoriei dinamice un tranzistor i un condensator ce trebuie alimentat periodic pentru a nu se descrca. Din cauza acestei tehnologii de fabricaie, circuitele SRAM sunt mai scumpe dect cele DRAM. Timpul de acces este de 10-30 ns pentru SRAM, respectiv mai mare de 30 ns pentru DRAM. Circuitele SRAM, mai rapide, se folosesc pentru memoria de tip cache, iar circuitele DRAM pentru memoria sistem de mare capacitate. Tipuri de memorie DRAM: - FPM DRAM (Fast Page Mode DRAM), care pot accesa o pagin de memorie (datele situate pe acelai rnd) mai rapid dect n cazul memoriilor DRAM uzuale. Astfel, pentru a accesa o pagin se genereaz o singur adres de rnd i mai multe adrese de coloan; - EDO DRAM (Extended Data Output DRAM), care mbuntesc timpii de acces la o pagin prin reducerea ciclului de transfer; - BEDO DRAM (Burst Extended Data Output DRAM), aici adresele de coloan generndu-se automat n interiorul circuitului; - SDRAM (Synchronous DRAM), memorii sincrone controlate de un semnal de tact.

B. Proiectarea modulelor de memorie statica SRAM

Diagramele de timp pentru accesul datelor din memorie Ciclul de citire memorie Adrese MEMRD\ Date
timp acces durata ciclului Date valide Adrese valide

Frontul cztor al semnalului de comand MEMRD\ determin extragerea datelor din circuitul de memorie pe liniile de date ale magistralei. Ciclul de scriere memorie Adrese MEMWR\ Date
timp acces durata ciclului Date valide Adrese valide

n acest caz, datele de nscris trebuie s fie prezente pe magistral, iar semnalul MEMWR\ comand circuitul de memorie pentru a scrie aceste date.

Proiectarea modulelor de memorie folosind circuite SRAM Circuitul de memorie SRAM arat n felul urmtor:
WR\ A1 ... A15 D1 ... D8 CS\

32K

n figur se prezint un circuit de 32 K x 8 bii. Locaiile de memorie sunt adresate prin 15 linii de adres (215=32K), circuitul dispunnd de 8 linii de date (att ca intrare, ct i ca ieire). Semnalul WR\ este utilizat pentru specificarea scrierii (semnal activ), respectiv a citirii memoriei (semnal inactiv). Semnalul CS\ reprezint selecia circuitului.

Aplicaie: Proiectarea unui modul de memorie static SRAM de capacitate 256 Kcuvinte (512 kB) folosind circuite de 32k x 8 bit. Adresa de nceput a modulului de memorie este: Adr_Modul = 78.0000 h.
Mag. ADRESE MEMWR\ WR\ A1 ... A15 A1 ... A15 CS\

BHE\ MEMWR\ WR\ A1

A0

CS\

32K

... A15

32K L

D1 ... D8

D1 ... D8

SELM\ A16 A17 A18 DEC E1\ Sel0\ MEMRD\ ...

SELM\ MEMRD\

Mag. DATE Sel7\

A19 ... A22 MEMRD\

SELM\

............................
BHE\ MEMWR\ MEMWR\ CS\ WR\ A1 CS\ A0

MEMWR\ WR\ A1 ... A1 ... A15 A15

32K

... A15

32K L

D1 ... D8 SELM\ MEMRD\

D1 ... D8

SELM\ MEMRD\

Mag. DATE

Modulul poate fi accesat att pe octet, ct i pe cuvnt. Semnalul de adres A0 selecteaz octetul inferior (blocurile de tip L = Low), iar semnalul BHE\ (generat de procesor) selecteaz octetul superior (blocurile de tip H = High). Modulul de memorie este constituit din 8 submodule a cte 64kB, fiecare submodul fiind alctuit din dou circuite de 32k x 8bit. Selecia submodulelor duble se face prin semnalele Sel0\ ... Sel7\ . Aceste semnale sunt generate folosind un decodificator cu intrrile A16, A17, A18, validat printr-un semnal SELM\ construit din semnalele de adres superioare (A19...A22) i condiia MEMRD .OR. MEMWR (trebuie s existe cel puin un semnal de comand memorie pentru ca modulul s fie selectat. Adresa de nceput a modulului de memorie este 78.0000h, ceea ce nseamn c modulul va fi selectat n momentul n care toate semnalele A19...A22 au valoarea 1 (78h = 0111.1000b, cu primul 1 corespunznd lui A22, iar ultimul lui A19). Semnalele de adres intr n circuitele de memorie prin intermediul unor amplificatoare unidirecionale A . Semnalele de date folosesc circuite de amplificare bidirecionale, cu semnalul de direcie comandat de MEMRD\. Amplificatoarele pentru date sunt validate de semnalul de selecie modul SELM\ , n absena cruia ieirile de date sunt decuplate de la magistral.

C. Proiectarea modulelor de memorie dinamica DRAM

Circuitul de memorie dinamic DRAM: Un circuit de memorie dinamic l putem privi ca o matrice de linii i coloane, n fiecare intersecie dintre o linie i o coloan situndu-se o locaie de memorie. Locaiile de memorie se indic prin furnizarea unei adrese de linie, respectiv a unei adrese de coloan. Cele dou tipuri de adrese se specific la intrarea circuitului pe aceleai linii de adres, dar n momente de timp diferite (succesive). Adresele de linie corespund cu semnalul de comand RAS\ (Row Address Select), iar adresele de coloan corespund cu semnalul CAS\ (Column Address Select). Spre exemplu, un circuit DRAM de capacitate 1M cu 8 bii de date arat n felul urmtor:
RAS\ CAS\ A1 ... ... A10

1M
WR\

D1 ... D8 ...

Circuitul este adresat prin 10 semnale de adres folosite n mod multiplexat (10 pentru adresa de linie, 10 pentru adresa de coloan, n total 220=1Mega). Semnalul CAS\ este folosit i ca semnal de selecie. Semnalul WR\ activ indic un ciclu de scriere memorie, iar WR\ inactiv un ciclu de citire memorie.

Diagramele de timp pentru accesul memoriei DRAM: Ciclul de citire la memoria DRAM Adrese RAS\ CAS\ Date WR\
timp acces durata ciclului Date valide Adres de linie Adres de coloan

Frontul cztor al semnalului RAS\ valideaz adresele de linie, iar frontul cztor al semnalului CAS\ valideaz adresele de coloan. Semnalul CAS\ acioneaz totodat i ca semnal de selecie a circuitului. Frontul cztor al semnalului CAS\ determin extragerea datelor din circuitul de memorie pe liniile de date ale magistralei. Semnalul WR\ este inactiv, indicnd faptul c este vorba de un ciclu de citire memorie. Ciclul de scriere al memoriei DRAM

Adrese RAS\ CAS\ Date WR\

Adres de linie

Adres de coloan

Date valide

timp acces durata ciclului

La scrierea n memorie, datele trebuie s fie prezente pe magistral naintea activrii semnalului CAS\. Frontul cztor al semnalului determin scrierea datelor n memorie. Acum semnalul WR\ este activ, indicnd un ciclu de scriere memorie.

2. Proiectarea modulelor de memorie folosind circuite DRAM Aplicaie: Proiectarea unui modul de memorie dinamic DRAM de capacitate 16 MB folosind circuite de 1M x 8 bit. Adresa de nceput a modulului de memorie este: Adr_Modul = F00.0000 h.
Mag. ADRESE MEMWR\ A1 ... A10 WR\ CAS\ A1 ... A11... A20 MX A10 RAS\ RAS\ D1 ... D8 CAS0\ BHE\ MEMWR\ WR\ CAS\ A1 ... A10 RAS\ RAS\ A0

1M

1M

AdrSel
A21 A22 A23 DEC CAS\ E1\ E2\ CAS7\

D1 ... D8

SELM\ MEMRD\

SELM\ MEMRD\

... Mag. DATE

A24 ... A27 MEMRD\

SELM\ MEMWR\

BHE\ MEMWR\

A0

MEMWR\ WR\ CAS\ A1 ... A10 A1 ... A11... A20 MX A10 RAS\ RAS\ D1 ... D8 SELM\ MEMRD\ RAS\ WR\ CAS\ A1

1M

... A10 RAS\

1M

AdrSel

D1 ... D8

SELM\ MEMRD\

Mag. DATE

Spre deosebire de cazul anterior (SRAM), circuitele de memorie dinamic se selecteaz pe intrarea CAS\ , prin semnalele de selecie CAS0\, ..., CAS7\. Adresele sunt multiplexate folosind pentru fiecare submodul cte un multiplexor MX. Astfel, adresele de linie sunt specificate prin semnalele de pe magistrala de adrese A1...A10, iar adresele de coloan prin A11...A20. Multiplexoarele comut pe liniile A11...A20 folosind semnalul de comand AdrSel\. Acest semnal de comutare va trebui dat nainte de semnalul CAS\ ( comutarea indic apariia adreselor de coloan, care trebuie s devanseze selecia circuitelor prin CAS\). Apare astfel urmtoarea diagram de timp: Adrese RAS\ CAS\ AdrSel\ MEMRD\

Adres de linie

Adres de coloan

Semnalul AdrSel\ se va activa dup semnalul RAS\, dar naintea lui CAS\. Semnalul de selecie a liniei RAS\ se va putea construi pe baza semnalelor de comand MEMRD\ sau MEMWR\ ce sunt generate de procesor. Pentru semnalul RAS\ va trebui s avem n vedere generarea acestuia i n momentul refresh-ului (considerm pentru aceasta un semnal Refresh pe care l presupunem generat n exterior). n timpul ciclului de refresh sunt validate doar adresele de linie i semnalul RAS\. Figura urmtoare indic modul de proiectare al semnalelor RAS\, respectiv CAS\ i AdrSel\ :
Refresh MEMRD\ MEMWR\ RAS\

Linie ntrziere

AdrSel\ CAS\

Bibliografie:
1. Gorgan D., Sebestyen G., Structura Calculatoarelor, Ed. Albastr, Cluj-Napoca, 2000 2. Lupu E., Sisteme cu Microprocesoare, Ed. Albastr, Cluj-Napoca, 2003