Sunteți pe pagina 1din 6

Ministerul Educaiei i Tineretului al Republicii Moldova

Universitatea Tehnic a Moldovei


________________________________________________________________________

RAPORT
Disciplina: ASDN
la lucrare de laborator Nr.1
Tema: Sinteza circuitelor logice combinaionale.

A efectuat:

A verificat:

studentul grupei C-111


Nemerenco Radu
lecotr superior
urcan Ana

Chiinu 2012
________________________________________________________________________

Scopul lucrrii:
Studierea practic i cercetarea procesului de sintez a circuitelor logice combinaionale.
Consideraii teoretice:
Orice circuit logic se caracterizeaz prin natura semnalelor de intrare, a celor de ieire, prin clasele
de funcii intrare-ieire i prin natura prelucrrilor de date ce au loc n structura sa intern.
Circuitele logice se mpart n 2 clase:
Un circuit logic combinaional (CLC) se caracterizeaz prin aceea c starea ieirilor sale la un
moment dat depinde numai de starea intrrilor sale n acest moment. legtura ntre starea intrrilor i
starea ieirilor circuitului este dat de funciile de transfer ale acestuia, denumite n acest caz funcii de
comutare, care sunt funcii booleene(logice).
CLC este circuitul care are n intrri (x1,x2,x3,,xn) i m ieiri (y1,y2,y3,,ym) la care ieirile
(x1,x2,x3,,xn)
y2= pot fi exprimate numai n dependen de variabilele de intrare:
y1=f1f2(x1,x2,x3,,xn)
...
ym=fm(x1,x2,x3,,xn)
Pentru c n acest model matematic nu intervin ca variabile independente timpul i nici mrimile de
ieire, rezult, c n structura sa un CLC nu prezint circuite de memorie i nici legturi de reacie.
Sinteza unui CLC se efectueaz n urmtoarele etape:
- descrierea necesitilor ce trebuie s le rezolve circuitul combinaional (prin text, desen,
diagrame)
- reprezentarea acestei descrieri sub forma unui table de adevr;
- deducerea funciilor logice i minimizarea acestora;
- implementarea acestor funcii minimizate sub forma unor reele de comutare prin intermediul
circuitelor integrate;
Tabelul de adevr conine n+m coloane i 2n rnduri. Fiecare rnd al
tabelului reprezint una din combinaiile posibile ale valorilor variabilelor i valorile funciilor pentru
combinaia respectiv.
Implementarea funciilor logice minimizate sub forma reelelor de comutare poate fi realizat n
forma canonic disjunctiv (I/SAU), n forma canonic conjunctiv (SAU/I) sau n orice alt form
normal, adic I-NU/I-NU, SAU/I-NU, SAU-NU/SAU, I/SAU-NU, I-NU/I, SAU-NU/SAU-NU.
Trecerea de la o form normal la alta se efectueaz prin utilizarea succesiv a formelor lui De
Morgan, avnd iniial forma canonic disjunctiv normal (I/SAU) i forma conjunctiv normal
(SAU/I) a funciei.
Mersul lucrrii:
1. Se efectueaz minimizarea funciilor logice y1i y2. Pentru ambele funcii se efectueaz sinteza
circuitului logic n setul de elemente I-NU.
2. Funcia y1 si y2 se reprezint n form disjunctiv normal perfect. Pentru forma disjunctiv
normal perfect se efectueaz sinteza circuitul logic n setul de elemente I-NU
3. Funcia y2 se reprezint n toate cele 8 forme normale.
Varianta pentru ndeplinire(13):
y1=v(0,2,4,5,6,7,9,12,13,15)
y2=v(2,3,4,5,7,8,9,10,11)

Tabelul de adevar:

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

X1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

X2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

X3
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

X4
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Y1
1
0
1
0
1
1
1
1
0
1
0
0
1
1
0
1

Y2
0
0
1
1
1
1
0
1
1
1
1
1
0
0
0
0

Minimizarea funciei y1(FDM):


X1X2
X3X4
00
01
11
10

00

01

1
1
1

11

10

4
1
1
1

2
1

4 forme pentru y1 (FDM)::


( )
(
)
( )
( )
(
)( )(
)(
)
()
( )
(
)
(
)
Minimizarea funciei y2 (FDM):
X1X2
X3X4
00
01
11
10

00

1
1

01

11

4
10

1
1

1
1
1

4 forme pentru y2 (FDM):


( )
( )
(
)
( )
(
)(
)

)(
)(

(
)
(
(
(
)

)
)

Circuit logicFDMpentru funcia y1 n setul I-SAU:

Diagrama in timp FDM pentru funciile y1 n setul I-NU/I-NU:

Minimizarea funciei y1(FCM):


X1X2
X3X4

00

01

11

10

00

01
11
10

0
0

0
0

0
1

4 forme pentru y1 (FCM):


(
) (
) (
) (
)

(
(
)
(
)
(
)
)
(
) (
) ( ) ( )

( )
(
( )
( )
)
Minimizarea funciei y2 (FCM):
X1X2
X3X4

00

00
01
11
10

01

11

0
0
0
0

0
0

10
1

4 forme pentru y2 FCM:


( )(
)(
)

(
)
(
)
) (

(
) (
) ( )

(
)
(
( )
)

Circuit logic FCM pentru funcia y2 n setul SAU-I:

Diagrama in timp FDNP pentru funciile i y2 n setul SAU/I:

Concluzie:
Efectund lucrarea data am studiat i am cercetat procesul de sintez a circuitelor logice
combinaionale. Pentru ndeplinirea scopul lucrrii, am efectuat minimizarea funciilor propuse prin
intermediul diagramelor Karnaugh, studiate la cursul de Matematica Discreta. n acest fel am descoperit
un exemplu practic, unde se poate de folosit minimizrile funciilor booleene. Prin intermediul acestei
metode am creat formele disjunctive minime, si formele conjunctive minime.
n urma obinerii formelor FCM si FDM am creat circuitele schemelor date. Acestea la rndul lor,
le-am introdus n programul LogicWorks, care mi-a permis eventual studierea practic a circuitelor
obinute.