Curs 9 PDF

Universitatea din Craiova
Facultatea de Automatic, Calculatoare i Electronic

Catedra de Ingineria Calculatoarelor i Comunicaii
Arhitectura
Calculatoarelor
Structuri de interconectare
Criterii de clasificare a calculatoarelor
Ctlina Manca Dan Manca

catalina.mancas@yahoo.it dan.mancas@netdania.net
Astzi...
Comunicaia ntre unitile calculatorului;
Structuri de interconectare;
Magistrala:
Magistrala dedicat;
Magistrala multiplexat;
Magistrala sincron;
Magistrala asincron.
Magistrala de sistem:
Magistrala de date;
Magistrala de adrese;
Magistrala de control.
ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 2

Astzi...
Clasificarea calculatoarelor
1) D.p.d.v al magistralei:
Calculatoare cu o singur magistral;
Calculatoare cu o dou magistrale;
Calculatoare cu trei magistrale;

Calculatoare cu organizare multiport/multibus.
2) Dup criteriul Flynn:

SISD;
SIMD;
MISD;
MIMD.

Comunicaia ntre unitile calculatorului

Structura n 5 uniti
Flux
Flux dede date
date
Flux
Flux dede date
date alternativ
alternativ
CPU = ALU + UC
Flux
Flux dede instruciuni
instructiuni Unitatea de
Comenzi
Linii desau linii de control
control Control
(UC)
Informatii
Linii de stare sau linii de stare
de stare
Unitatea
Unitatea de Unitatea de
Logico-
Intrare Iesire
Aritmetic
Date de (UI) (UO) Date de iesire
intrare si (ALU) sau rezultate
programe
Date
Instructiuni
DMA Unitatea de DMA

Memorie
(UM)

Structura redus la 3 uniti
Linii de
R/ W
control ALU
UC
. DEPLASATOR
Flags
BLOC DE SUMATOR/SCAZATOR
CONTROL RS
RT3
RT2
DECODIFICATOR
RT1
FUNCTIE
ACC
Incr
1........L 1........K
OPCODE ADRESA PC
RI
K
1... ..K
n
K
CPU
n
UM
UM MBR
U I/O n
n
0
UI REGISTRU INPUT
.
. R/ W
.
i
n MAR
.
UO REGISTRU OUTPUT .
K
.
.
2k x n
2k-1
U I/O UIA pe n biti

Structura de interconectare
Aceste uniti comunic ntre ele pentru a transfera:
Date;
Instruciuni;
Comenzi;
Informaii de stare.
Aceste transferuri se realizeaz prin ci de comunicaie;
Definiie:
Reuniunea tuturor cilor de comunicaie se numete

structur de interconectare.
Pentru a stabili structura de interconectare trebuie s se

identifice principalele ci de comunicaie.

Structura de interconectare
U I/O
U I/O CPU UM

Magistrala
Cea mai des folosit structur de interconectare este
magistrala;
Exist mai multe magistrale:
organizate ierarhic => structura cu magistrale multiple.
Definiie:
O magistral este ansamblul de ci de comunicaie,

grupate funcional, interconectnd mai multe dispozitive
din calculator i pe care informaia se transfer paralel.

Magistrala
Cile de comunicaie a unei magistrale: linii;
Lrgimea unei magistrale este dat de numrul de linii;
Caracteristica fundamental a unei magistrale:

interconecteaz diferite dispozitive;
Este divizat ntre mai multe dispozitive =>
magistrala este un mediu de transmisie divizat;
Din mai multe dispozitive conectate la o magistral:
Emisie: un dispozitiv odat;

Recepie: mai multe dispozitive.
Magistrala
D.p.d.v. al rolului distigem dou tipuri de magistrale:
1) Magistral dedicat;
2) Magistral multiplexat.

Magistrala dedicat
Reprezint fie:
o magistral care este fizic conectat la o unitate din
calculator sau la o submulime de uniti n mod permanent;
o magistral care ndeplinete n permanen acelai rol (ex.
magistrala de adrese).

Magistrala multiplexat
Reprezint o magistral care folosete un set de linii
pentru diferite funcii sau roluri cum ar fi, de exemplu
date i adrese;
Un element de identificare: o linie suplimentar:
dac se emite un semnal (linie activ) atunci pe liniile
magistralei exist o adres;
dac nu se emite un semnal (linie inactiv) atunci pe
magistral este o dat.
Acest tip de magistral este recomandat sistemelor mici;
Multiplexare temporal;
Avantaj: se folosesc puine linii de magistral => cost
redus;
Dezavantaj: reduce performanele globale prin reducerea
vitezei.

Magistrala
D.p.d.v. al funcionrii magistralele sunt de dou feluri:
1) Magistral sincron;
2) Magistral asincron.

Magistrala sincron
Toate evenimentele de pe magistral sunt corelate cu un
tact;
ntotdeauna exist o linie de sincronizare pe care se
transfer tactul de sistem;
Distana dintre dou fronturi de acelai tip definete ciclul
de magistral sau ciclul tactului;
Toate dispozitivele conectate la magistral pot citi linia de
sincronizare;
Toate evenimentele de pe magistral sunt corelate cu
nceputul unui ciclu de magistral.

Magistrala asincron
Producerea unui eveniment pe magistral urmeaz sau
depinde de producerea evenimentului anterior;
Un lan de evenimente interdependente; unul acioneaz
asupra urmtorului.

Magistrala sincron vs. asincron
Magistrala sincron este mai simplu de implementat i
de testat;
Mai puin flexibil ca evoluie temporal, deci vitez
limitat;
Magistrala asincron: mai dificil de implementat i de
testat;
Avantaj: flexibilitate temporal;
Mai rapid;
Exist evenimente foarte rapide care pot declana
evenimentul urmtor;
n funcionarea sincron acest lucru nu este relevant
pentru c trebuie ateptat ciclul urmtor.

Magistrala de sistem
Magistrala ce conecteaz principalele uniti ale unui
calculator;
O magistral de sistem conine 50-100 linii;
Liniile acesteia pot fi grupate n 3 grupe funcionale:

Date;
Adrese;
Linii de control.
Suplimentar, magistralele de sistem conin:

O linie de sincronizare;
O linie de distribuie a alimentrii.

CPU UM1 UMm U I/O1 U I/On
LINII DE CONTROL
LINII DE ADRESA
LINII DE DATE
MAGISTRALA DE
SISTEM

Magistrala de date: linii de date;
Magistrala de adrese: linii de adrese;
Magistrala de control: linii de control.

Magistrala de date
Grupul liniilor de date formeaz magistrala de date;
Lrgime: de regul o putere a lui 2 (8 bii, 16 bii, 32 bii,
64 bii);
Lrgimea magistralei de date determin performanele
globale ale calculatorului: cu ct lrgimea este mai mare
cu att performanele sistemului sunt mai bune.
De regul, pe magistrala de date se transport un cuvnt
calculator.

Magistrala de adrese
Grupul de linii de adres formeaz magistrala de
adrese;
Aceasta definete sursa i destinaia datelor de pe
magistrala de date;
Lrgimea magistralei de adres stabilete capacitatea
maxim a memoriei din sistem (inclusiv porturile de I/O).

Magistrala de control
Grupul liniilor de control formeaz magistrala de
control;
Mixt, conine comenzi i informaie de stare;
Utilizat pentru a controla accesul datelor i generarea
adreselor precum i pentru a transporta informaia de
stare ctre CPU;
Semnalele tipice de control sunt:
MEMORY READ;
MEMORY WRITE;
I/O READ, semnal pentru transferul dintr-un port de intrare
pe magistrala de date => operaie de input;
I/O WRITE, semnal pentru transferul de pe magistrala de
date ntr-un port de ieire => operaie de output;
BUS REQUEST, atunci cnd un dispozitiv solicit accesul la
magistral;

Magistrala de control
BUS GRANT, semnal de confirmare c un anumit dispozitiv a
primit accesul la magistral;
BUS BUSY, semnal care arat c magistrala este ocupat,
este lansat de un dispozitiv n momentul n care primete
accesul la magistral pentru a informa celelalte dispozitive
c magistrala este ocupat;
INTERRUPT REQUEST, cerere de ntrerupere a funcionrii
CPU lansat de un dispozitiv conectat la magistral;
INTERRUPT ACKNOWLEDGE, confirmare lansat de CPU c
ntreruperea a fost recunoscut;
CLOCK, semnal pentru sincronizarea evenimentelor i
definirea ciclului de magistral;
RESET, semnal destinat iniializrii dispozitivelor conectate la
magistral.
din punct de vedere al magistralei

Calculatoare cu o singur magistral
Structur relativ simpl;
Toate modulele calculatorului graviteaz n jurul magistralei
unice;
n orice comunicaie exist o surs i un receptor;
Toate comunicaiile ntre module se realizeaz prin aceasta:
vitez mare;
ntreaga informaie este vehiculat pe aceast magistral.
Magistrala unic magistrala sistem;
UNI-BUS.

La magistrala unic se conecteaz:
CPU;
modulele de memorie (memoria principal);
toate unitile de intrare-iesire.
UM1 UMm CPU U I/O1 U I/On
UNI-BUS
Memoria secundar se leag prin unitaile de I/O;

Lrgimea magistralei trebuie s fie suficient de mare
pentru a acoperi toate tipurile posibile de transfer:
transfer de date, transfer de adrese, transfer de comenzi.

Un exemplu de calculator cu o astfel de organizare:
PDP 11, al firmei DEC;
Magistrala are 56 de linii, distribuite astfel:
18 linii de adrese A0 A17 - capacitatea de adresare fizic
este de 218=256 kcuvinte;
16 linii de date D0 D15 - limea unui cuvnt calculator
este de 16 bii. Deci, magistrala de date era pe 16 bii i de
aceea PDP 11 se numea calculator pe 16 bii;
22 linii de control (comenzi), care alctuiau magistrala de
control.

Principalele comenzi sunt:
BUS REQUEST (BR - cerere de magistral);
BUS AVAILABLE (BA - magistral disponibil);
BUS BUSY (BB - magistral ocupat);
INTERRUPT REQUEST (IR - cerere de ntrerupere);
INTERRUPT AKNOWLEDGE (IA - confirmarea ntreruperii);
DATA READY (DRD dat pregtit) semnal pt transfer
asincron al datelor;
DATA RECEIVED (DRV - confirmare recepie dat) semnal
pt transfer asincron al datelor.

Transferurile ntre surs i receptor se realizeaz prin
tranziii de magistral;
Toate dispozitivele care pot prelua magistrala n vederea
transferului se numesc master potenial;
n momentul atribuirii magistralei unui master potenial,
acesta devine master curent;
Dispozitivul care ntr n comunicaie cu un master se
numeste slave.
Surs Receptor Master curent Slave
UNI-BUS
UNI-BUS

Magistrala fiind unic, att locaiile de memorie ct i
dispozitivele de intrare-ieire se adreseaz similar;
De obicei: formate distincte de instruciuni pentru
adresarea memoriei i pentru adresarea dispozitivelor de
intrare-ieire;
n cazul magistralei unice se adopt un format unic de
instruciuni, deci se folosete o tehnic de adresare
unitar;
Funcionarea pe magistrala unic este de tip asincron:
evenimentele nu sunt corelate cu un tact, ci se
condiioneaz unul pe urmtorul;
Tehnic de dialog: de tip Hand Shaking (strngere de
mn), ce reprezint un protocol impus de proiectant.

Comunicaia master-slave
Un dialog tipic pentru stabilirea legturii de comunicaie
ntre 2 dispozitive conectate la magistrala unic este
urmtorul:
1) Dispozitivul care dorete s iniieze dialogul (masterul potenial)
lanseaz semnalul de control cerere de magistral (BR);
2) Acest semnal este interpretat de controllerul de magistral
plasat n CPU;
3) Controllerul de magistral dup recepionarea unei cereri de
acces analizeaz linia BB;
4) Dac aceast linie este activ nseamn c un alt dispozitiv
folosete magistrala;
Dac linia nu este activ nseamn c magistrala este liber i
dispozitivul solicitator primeste dreptul de acces. Acest lucru
este marcat de controllerul de magistral prin activarea
semnalului BA.
5) Dup ce dispozitivul solicitator este informat prin linia BA c
poate prelua magistrala acesta devine master curent;
6) Se cupleaz la magistral i lanseaz semnalul BB;
Prin acest semnal controllerul de magistral este informat c
magistrala a fost ocupat i ca urmare anuleaz (dezactiveaz)
semnalul BA;
Dup ce dispozitivul s-a cuplat la magistral (a activat semnalul
BB) i a devenit master curent acesta lanseaz pe liniile
magistralei de adrese adresa dispozitivului cu care dorete
dialogul;
7) Dispozitivul este identificat i devine slave curent;
8) Din acest moment poate ncepe transferul datelor;
Transferul datelor este asincron, a.. un bloc de date se
transfer cuvnt dup cuvnt.

Masterul depune data pe magistrala de date i lanseaz
semnalul DRD.
9) Dispozitivul receptor (slave-ul curent) dup primirea datei
lanseaz semnalul de control DRV;
Acest dialog de tip hand shaking continu pn la transmiterea
ntregului bloc de date.
10)Dispozitivul master curent la terminarea transmiterii datelor
informeaz controllerul de magistral despre ncheierea
comunicaiei prin anularea semnalului BB;
11)Controllerul dezactiveaz linia BB i modific starea liniei BA pe
care o activeaz;
12)Magistrala este pregtit pentru urmtorul dialog hand shaking.

Observaii:
Acest dialog hand shaking este identic pentru orice
pereche de dispozitive conectate la magistrala sistem;
Pe parcursul funcionrii calculatorului un dispozitiv poate
fi uneori master, uneori slave, n funcie de natura
transferului cu excepia modulelor de memorie care sunt
ntotdeauna slave.

Condiii impuse magistralei sistem:
1) Magistrala trebuie s fie foarte rapid, adic s aib o rat
de transfer foarte mare.
Acest lucru este necesar pentru c toate dispozitivele comunic
prin aceeai magistral i deci performana global a ntregului
calculator va fi afectat puternic de timpul consumat cu
propagarea datelor.
n orice calculator numeric: rata cea mai ridicat de transfer
corespunde comunicaiei procesor-memorie.
n practic se recomand ca rata de transfer a magistralei s fie
de 2 ori mai mare dect viteza memoriei principale.
2) Lungimea magistralei trebuie s fie suficient de lung
pentru a permite cuplarea tuturor dispozitivelor (CPU,
modulele de memorie, dispozitivele de intrare-ieire).

Cuplarea se face prin metode specifice de natur mecanic i
electric, i anume prin interfee specializate care se numesc
controllere de magistral ale modulului sau dispozitivului.
3) Fiecare dispozitiv (modul) cuplat la magistral conine un
controller propriu de magistral.
Un bloc pretenios i scump cci trebuie s fie foarte rapid.
4) Fiecare controller de magistral conine n mod obligatoriu
un driver de magistral pentru depunerea informaiei care
trebuie s aib o impedan ct mai cobort i s
prezinte faciliti tri-state.
5) n sistemele moderne trebuie s se prevad faciliti de
comunicare direct ntre dispozitivele intrare-ieire i
memoria principal - controllere DMA.

Calculatoare cu dou magistrale
Pentru a simplifica diferitele transferuri ntre dispozitive,
s-a trecut la fragmentarea magistralei unice n dou
magistrale:
magistrala de memorie;
magistrala de intrare-ieire.

Magistrala de memorie
Trebuie s fie foarte rapid pentru a asigura transferul de
instruciuni i date ntre CPU i memorie;
Scump, dar compensat de faptul c magistrala este mai
scurt reducnd astfel costurile.

Magistrala de I/O
Se conecteaz dispozitivele I/O, adic echipamentele
periferice;
Poate fi mult mai lung pentru a permite cuplarea tuturor
dispozitivelor de I/O;
Dispozitivele de I/O au o vitez de lucru cobort
=> magistrala de I/O nu trebuie s ndeplineasc condiii
restrictive de rat de transfer mare;
Costul cobort;
Lent, deci nu necesit condiii speciale din punct de
vedere al funcionrii.

Magistrala de I/O
Comunic cu magistrala de memorie prin DMA;
Atunci cnd este necesar un transfer de date ntre un
periferic i memorie se activeaz DMA care asigur
transferul cu o rat de transfer mare ntre dispozitivele
I/O i memorie;
Unitatea DMA: un controller care este conectat la cele
dou magistrale;
Canal DMA;
Activitatea pe magistrala de I/O este controlat de CPU;
De obicei exist un procesor I/O (IOP) care este n
comunicaie cu CPU i magistrala I/O.

Funcionarea celor dou magistrale este independent;
Dac pe magistrala de memorie se vehiculeaz
instruciunile care se execut de CPU, pe magistrala I/O
se vehiculeaz lent date;
Atunci cnd se folosete controllerul DMA, acesta devine
master pentru magistrala de memorie, CPU elibernd
magistrala de memorie;
Avnd n vedere natura diferit a celor dou magistrale se
pot folosi formate diferite pentru instruciunile de adresare
a memoriei i cele de I/O;
D.p.d.v tehnologic se recomand ca magistrala de
memorie s fie de minim 5 ori mai rapid dect magistrala
I/O.

UM1 UM2 UMm
MAGISTRALA DE MEMORIE
Controller
CPU
DMA
MAGISTRALA I/O
U I/O1 U I/O2 U I/On
Dispozitiv Dispozitiv Dispozitiv

I/O1 I/O2 I/On

Calculatoare cu trei magistrale
Numrul de dispozitive I/O conectate la un calculator este
mare;
Dac se folosete o singur magistral I/O atunci pot fi
afectate dispozitivele I/O rapide;
Dispozitivele de I/O difer prin viteza de funcionare,
natura semnalelor, metodele de dialog;
=> gruparea dispozitivelor dup vitez i astfel crearea
mai multor magistrale de I/O.

Metodele de realizare ale transferurilor de I/O sunt
urmtoarele:
transfer programat I/O este un procedeu lent de tip
software prin execuia unor instruciuni de I/O;
transfer sub controlul mecanismului ntreruperilor;
transfer prin DMA este cel mai rapid procedeu.

Metodele de realizare ale transferurilor de I/O sunt
urmtoarele:
transfer programat I/O este un procedeu lent de tip
software prin execuia unor instruciuni de I/O;
transfer sub controlul mecanismului ntreruperilor;
transfer prin DMA este cel mai rapid procedeu.

S-a propus divizarea magistralei I/O n dou magistrale:
1) Magistrala I/O lent, la care se conecteaz
dispozitivele I/O cu transfer programat i cu transfer
dirijat prin ntreruperi;
2) Magistrala I/O rapid, la care se conecteaz
dispozitivele I/O care asigur transferul prin DMA.

UM1 UM2 UMm
Controller
CPU
DMA
MAGISTRALA I/O lenta MAGISTRALA I/O rapida
U I/O1 U I/Ok U I/O1 U I/Op
Dispozitiv Dispozitiv Dispozitiv Dispozitiv

I/O1 I/Ok I/O1 I/Op

Calculatoare cu organizare multiport/multibus
Arhitecturi recente;
Depind de existena modulelor de memorie de tip multiport,
adic memorii care au mai multe accese;
Specifice structurilor multiprocesor;
Procesoarele funcioneaz simultan fiecare executnd
anumite taskuri;
Fiecare CPU dispune de propria magistral de sistem;
Resursele calculatorului precum modulele de memorie i
dispozitivele de I/O trebuie folosite n comun;
De aceea toate magistralele de sistem trebuie s aib acces
la aceste resurse comune.

Aceasta presupune existena de porturi de acces pentru
toate magistralele de sistem;
Un modul de memorie comunic cu fiecare magistral
sistem prin portul corespunztor;
Principul general de realizare: Fiecare procesor i
controleaz propria magistral sistem la care se pot
conecta toate sau o parte din modulele de memorie i
dispozitivele de I/O;
Aceast organizare permite funcionarea simultan a
tuturor CPU i ofer o mare productivitate a sistemului;
De exemplu, n timp ce procesorul CPUi extrage o data din
modulul de memorie UMj, un alt procesor CPUk, nscrie o
dat n modulul UMp.

Funcionarea magistralelor este independent;
Fiecare procesor are acces la orice modul de memorie sau
orice dispozitiv de I/O;
Funcionarea unui astfel de sistem este complex
deoarece pe fiecare magistral se pot vehicula n acelai
moment de timp diferite date necesare diferitelor
procesoare;
Pot aprea conflicte de acces: procesoarele CPUi, CPUj
au nevoie de date n acelai moment de timp, adic n
acelai ciclu de memorie, de la aceeai memorie;
Rezolvare: se adaug fiecrui modul de memorie i
fiecrui dispozitiv de I/O un bloc de analiz a
prioritilor de acces, care s stabileasc alegerea
elementului prioritar.
magistrala
sistem 1 CPU1 CPU2
magistrala multibus
sistem 2
UM1 UMm U I/O1 U I/On
port de Bloc interfata

acces multiacces+analiza prioritatilor

dup criteriul Flynn

Criteriul Flynn
Flynn, 1969;
Criteriul fluxului de date i fluxului de instruciuni;
O clasificare modern specific sistemelor de calcul
paralel;
Clasificare bazat pe interpretarea fluxurilor de date i
instruciuni dintr-un calculator;
Flux de date (FD): o secven de operanzi codificai
binar care se vehiculeaz spre CPU n vederea prelucrrii
(procesrii);
Flux de instruciuni (FI): o secven de comenzi
codificate binar care se transfer spre CPU n vederea
interpretrii i execuiei.

Clase de calculatoare
n funcie de cele dou fluxuri exist urmtoarele patru
clase de calculatoare numerice:
1) SISD (Single Instruction Single Data) flux unic de
instruciuni, flux unic de date;
2) SIMD (Single Instruction Multiple Data) flux unic de
instruciuni, flux multiplu de date;
3) MISD (Multiple Instructions Single Data) flux multiplu de
instruciuni, flux unic de date;
4) MIMD (Multiple Instructions Multiple Data) flux multiplu de
instruciuni, flux multiplu de date.

Clasa SISD
Corespunde calculatoarelor cu flux unic de date i flux unic
de instruciuni;
O structur foarte rspndit;
Corespunde organizrii standard Neumann;
Flux de date unic => datele sunt scalari, adic clasa SISD
corespunde calculatoarelor scalare;
Flux de instruciuni unic => la un moment dat se
prelucreaz o singur instruciune, de aceea aceste tipuri
de calculatoare se mai numesc i seriale (instruciune
dup instruciune);
Foarte ieftine i au sistem de operare modest.

Clasa SISD
FI FD
UC ALU
CPU

Clasa SIMD
Corespunde calculatoarelor cu flux unic de instruciuni i
flux multiplu de date;
Se obine din SISD prin multiplicarea fluxului de date;
La un moment dat: se execut o instruciune dar n
procesul prelucrrii intervin mai multe date care sosesc
prin mai multe ci spre CPU;
Aceast clas de calculatoare corespunde calculatoarelor
vectoriale;
Fiecare instruciune acioneaz asupra unui vector;
Astfel, calculatoarele SIMD sunt eficiente n rezolvarea
numai a aplicaiilor de natur vectorial.

Clasa SIMD
Componentele unui vector trebuie prelucrate identic =>
necesitatea fragmentrii ALU n mai multe subuniti;
Subunitile funcioneaz sincron, fiecare prelucrnd cte
o component a vectorului;
Funcionarea ALU este coordonat de UC unic i asigur
prelucrarea identic, simultan n toate subunitile;
UC puternice: coordonez tot setul de instruciuni;
UC-urile din SIMD sunt mai complexe dect cele din SISD.

Clasa SIMD
FD1
ALU1
FI FD2
UC ALU2
FDn
ALUn
CPU

Clasa SIMD
Subunitile ALU comunic ntre ele printr-o reea de
interconectare numit reea interprocesor;
Prin aceast reea ALU-urile se informeaz reciproc asupra
unor stri particulare ale acestora i interschimb date
ntre memoriile ataate;
SO este mult mai complex dect cel al SISD;
Costul este ridicat;
Este nerentabil s se foloseasc un calculator SIMD pentru
a prelucra date scalare, deoarece ar funciona doar un
singur ALU.

Clasa SIMD
Structur SIMD: ILLIAC 4:
ALU1
M1
Retea de
comunicatie
ALU2 intre ALU
(retea
interprocesor)
UC M2
ALUn
Mn
MAGISTRALA DE MEMORIE spre dispozitive I/O

Clasa SIMD
ALU: n subuniti;
Implicit i MP este divizat n n module fiecare ataat unui
ALU;
Toate modulele de memorie sunt interconectate ntre ele
prin magistrala de memorie;
Aceast magistral trebuie s aib o rat de transfer
foarte mare, comparabil cu viteza de funcionare a UC;
UC este unic deoarece i fluxul de instruciuni este unic i
are o structur complex;
Instruciunile sunt citite din memoria principal i
transferate n UC care are rolul de a le interpreta;
UC decodific fluxul de instruciuni i coordoneaz
funcionarea sincron a tuturor celor n ALU.
Clasa SIMD
Instruciunile care vin spre UC sunt de dou tipuri:
de prelucrare vectorial, prin care se coordoneaz
funcionarea sincron a tuturor ALU, adic stabilesc natura
operaiei care trebuie s fie executat de ALU vectorial;
de control, care se adreseaz numai UC-ului.
n ambele cazuri fluxul de instruciuni este unic, fiecare
instruciune executndu-se secvenial;
Toate instruciunile trec prin UC;
UC-ul stabilete natura instruciunilor;
Numai n cazul n care sunt determinate instruciuni
vectoriale, acestea se transfer ctre procesoarele
aritmetice.

Clasa MISD
Corespunde calculatoarelor cu flux multiplu de instruciuni
i flux unic de date;
Natur inconsistent: acelai set de date ar trebui
prelucrat n mai multe ALU n conformitate cu fluxul de
instruciuni corespunztor;
D.p.d.v practic nu se justific.

Clasa MISD
FI1
UC1 ALU1
FI2
UC2 ALU2 FD
FIn
UCn ALUn
CPU

Clasa MIMD
Corespunde calculatoarelor cu flux multiplu de instruciuni
i flux multiplu de date;
Cele mai complexe;
Corespunde structurii multiprocesor: n UC i n ALU;
Prelucrrile sunt independente una de alta;
Procesoarele pot fi identice (structuri multiprocesor
omogene) sau diferite (structuri multiprocesor
eterogene);
n mod curent structurile MIMD se fabric cu 100-1000
procesoare;
Sunt cele mai flexibile n aplicaii, permind abordarea
unui registru mare de probleme;
Au cost ridicat.

Clasa MIMD
FI1 FD1
UC1 ALU1
FI2 FD2
UC2 ALU2
FIn FDn
UCn ALUn
CPU

Clasa MIMD
SO foarte complexe;
Trebuie sincronizate activitile celor n UC i n ALU;
ntre divesele pri ale unei structuri MIMD exist
interdependene ce se realizeaz prin reele de
interconectare de tip CROSS-BAR;
Avnd n vedere complexitatea programelor executate de
aceste sisteme de calcul, n vederea calculului adresei
efective a operanzilor, ntre procesoare i segmentele de
memorie s-au introdus un ansamblu de blocuri (HM) care
se numete harta memoriei;
Rolul unui astfel de bloc este de a face calculele de
conversii de adrese astfel nct s se asigure accesul la
segmentul de memorie corespunztor.

Clasa MIMD

M1
Retea de interconectare
Memoria M2
principala
CROSS-BAR
mxn
Mm
HM1 HM2 HMn

Harti de
memorie
Retea de ALU1
interconectare
a procesoarelor ALU2
ALUn

I/O1
Retea de interconectare
Periferice I/O2 CROSS-BAR
nxp
I/Op

Clasa MIMD
n ALU, m segmente de memorie i p canale I/O;
Interconexiuni complexe;
Fiecare ALUi poate comunica cu:
orice segment de memorie Mj;
orice dispozitiv de intrare-ieire I/Ok;
Reele de interconectare de tip CROSS-BAR:
una de dimensiune n x m (ntre ALU i segmentele de
memorie);
alta de dimensiune n x p (ntre ALU i canalele I/O).

Clasa MIMD
n realizarea unei structuri MIMD se urmrete ca numrul
segmentelor de memorie s fie cel puin egal cu numrul
procesoarelor aritmetice (nm);
Astfel, la momentul t: fiecare ALU are acces la un segment
de memorie de unde extrage o instruciune, sau extrage o
dat, sau depune o dat;
Deci, dac dou ALU cer acces simultan la acelai segment
de memorie, atunci nu este satisfcut dubla aciune;
Situaia invers este posibil: la un procesor aritmetic se
pot dirija date de la 2 sau mai multe surse (segmente de
memorie sau canale intrare-ieire).

Curs 9 PDF

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Curs 9 PDF

Încărcat de

Drepturi de autor:

Formate disponibile

Universitatea din Craiova

Facultatea de Automatic, Calculatoare i Electronic

Ctlina Manca Dan Manca

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 2

Calculatoare cu trei magistrale;

2) Dup criteriul Flynn:

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 3

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 4

DMA Unitatea de DMA

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 5

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 6

Aceste transferuri se realizeaz prin ci de comunicaie;

Reuniunea tuturor cilor de comunicaie se numete

Pentru a stabili structura de interconectare trebuie s se

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 7

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 8

O magistral este ansamblul de ci de comunicaie,

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 9

Lrgimea unei magistrale este dat de numrul de linii;

Caracteristica fundamental a unei magistrale:

Este divizat ntre mai multe dispozitive =>

magistrala este un mediu de transmisie divizat;

Din mai multe dispozitive conectate la o magistral:

Emisie: un dispozitiv odat;

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 11

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 12

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 13

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 14

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 15

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 16

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 17

Liniile acesteia pot fi grupate n 3 grupe funcionale:

Suplimentar, magistralele de sistem conin:

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 18

CPU UM1 UMm U I/O1 U I/On

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 19

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 20

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 21

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 22

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 23

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 25

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 26

UM1 UMm CPU U I/O1 U I/On

Memoria secundar se leag prin unitaile de I/O;

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 27

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 28

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 29

Surs Receptor Master curent Slave

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 30

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 31

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 33

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 34

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 35

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 36

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 37

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 38

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 39

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 40

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 41

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 42

U I/O1 U I/O2 U I/On

Dispozitiv Dispozitiv Dispozitiv

ARHITECTURA CALCULATOARELOR Structuri de interconectare. Clasificare. 43