Automate si microprogramare – note de curs 04 Eugenie Posdărăscu

A&mP 04

SISTEME NUMERICE DE ORDINUL 1

(CLS de ord. 1 – CIRCUITE DE MEMORARE)

1.5. Circuite de memorare

1.5.1. Memoria latch adresabil

Clock Intrarea de date
Un simplu latch sau un un CBB poate constitui o
memorie pentru 1 bit iar registru poate să CK D
A2
constituie o memorie pentru un cuvânt de n biţi. Selecţie
A1 LATCH
adresă ADRESABIL
Scrierea sau citirea unei locaţii de memorie a A0
unui registru nu se putea face fără implicarea şi O7 O6 O5 O4 O3 O2 O1 O0

a celorlalte celule de memorie. Înlocuirea unui bit

Ieşiri
dintr-o celulă de memorie a unui registru paralel
Figura 5.22
se poate face numai cu rescrierea celorlalţi.

Memoria latch adresabilă (figura 5.22) reprezintă o colecţie de latch-uri conectate în paralel
împreună cu CLC-uri care permit introducerea (scrierea) sau scoaterea (citirea) în mod
independent a datelor din latch-uri. Colecţia de latch-uri poate fi de tip D.

Date

A2 E
Selecţie DMUX
A1
adresă
A0
O7 O6 O5 O4 O3 O2 O1 O0

CK D CK D CK D

Q7 Q6 Q0

Figura 5.23
O7 O6 Ieşiri O0

Structură internă a latch-ului adresabil

-5-
Circuite logice secvenţiale de ordinul 1

Datele sunt disponibile la intrarea tuturor latch-urilor. Introducerea inversorului pe intrarea

de date face ca ieşirile să corespundă pe borna Q a fiecărui latch. Demultiplexorul are rolul
de a selecta celula de memorie la care se doreşte a se face transferul datelor distribuind

către acea celulă semnalul de ceas. Ceasul nu poate fi activat ( CK = 0) decât dacă intrările

de adrese sunt stabile. Dacă, în timp ce CK = 0, adresa se modifică, pot apărea fenomene
de hazard cauzate de comutarea a mai mult decât a unui bit de adresă chiar la ieşirea DMUX.

În concluzie comutarea adreselor trebuie făcută doar pe palierul în care CK = 1. Se evită

astfel asincronismul intrărilor la DMUX.

1.5.2. Memoria cu acces aleator - RAM

Denumirea de memorie cu acces aleator (random acces memory - RAM) - accesarea unei
memoriei se poate face în mod aleator.

Cele mai răspândite circuite de memorie sunt memoriile realizate în tehnologie integrată
semiconductore. Fiecare bit al memoriei poate fi memorat de un circuit bistabil realizat cu
tranzistoare bipolare (de regulă de tip npn) sau cu tranzistoare MOS ( în diferite variante
constructive). Foarte rar sunt întâlnite şi alte elemente active precum tiristori, diode tunel,
dispozitive optoelectronice, dispozitive supraconductoare, etc.). Memoriile RAM cu
tranzistoare MOS pot fi statice (SRAM) sau dinamice (DRAM).

Memoriile semiconductoare RAM realizate sub formă integrată permit obţinerea unor
capacităţi mari de informaţie. Timpii de acces sunt mici ceea ce face ca vitezele de lucru ale
acestor memorii să fie destul de ridicate, mai ales în cazul memoriilor realizate în tehnologie
bipolară. Aceste memorii sunt memorii volatile care necesită pentru păstrarea datelor o
alimentare continuuă cu energie. Întreruperea alimentării cu energie face ca informaţia
stocată să fie pierdută. Pe de altă parte, memoriile cu bistabili sunt nedistructive ceea ce
înseamnă că informaţia stocată poate fi citită ori de câte ori fără să degenereze.

Structura de principiu a memoriei cu acces aleator RAM (figura 5.24) porneşte de la structura
de latch-adresabil la care se adaugă un MUX ce permite selectarea unei informaţii memorate
atunci când primeşte comanda de citire, folosind aceeaşi adresă cu cea utilizată pentru
scriere. Memoria are, corespunzător unei adrese de n biţi, un număr de m = 2 n locaţii de
memorie. Circuitul DMUX este folosit numai la scriere, iar MUX-ul este folosit numai la citire.

O locaţie de memorie poate avea o celulă sau mai multe celule de memorie (bistabili D) în
funcţie de lungimea cuvântului de memorat (l celule). Pentru o memorie ce stochează cuvinte
de l biţi vom avea pentru fiecare adresă l celule de memorie ceea ce face ca şi ieşirea de l
biţi sa necesite l multiplexoare.

-2-
Automate si microprogramare – note de curs 04 Eugenie Posdărăscu

An-1 Activare
scriere
Selecţie DMUX WE
A1
adresă
n biţi A0
Om-1 Om-2 O1

Date
intrare

CK D CK D CK D

Qm-1 Qm-2 Q0

An-1 Dm-1 Dm-2 D1 D0 Activare

citire
A1 MUX RE
A0 O

Date
ieşire
Figura 5.24
Adrese
t1 t2
t

WE
t

tAW tW
Din
t
Formele de undă
tSU tH
atât pentru scriere
cât şi pentru citirea RE

unei memorii RAM t

Figura 5.25

-5-
Circuite logice secvenţiale de ordinul 1

La momentul t1 se face o secvenţă de scriere. Este fixată locaţia unde se doreşte a se scrie
informaţia şi, după o durată minimă de stabilizare a adresei t AW se poate face şi comanda

de scriere WE = 0. Această comandă are o durată minimă impusă de catalog t W. În mod

asemănător datele la intrare trebuie să fie stabile o durată t SU înăinte de tranziţia pozitivă a

semnalului WE şi trebuiesc menţinute un timp t H după dispariţia acestui semnal pentru ca

scrierea să fie sigură. Atâta timp cât nu există o comandă de citire ( RE = 1), ieşirea se
găseşte în starea de înaltă impedanţă. La momentul t 2 pe intrările de adresă se selectează

locaţia din care se va face o citire. Comanda de citire RE = 0 poate fi activată înainte sau
după momentul t2. Datele sunt disponibile la ieşire după un timp t R. Citirea datelor este

încheiată prin aplicarea unei comenzi RE = 1 care duce ieşirea înapoi în starea de înaltă
impedanţă.

1.5.3. Celula elementară RAM cu tranzistori bipolari

Pentru o mai uşoară adresare în vederea

VCC
înscrierii sau citirii datelor, celulele elementare de
tip bistabil într-o memorie sunt de regulă
organizate matricial. Tranzistoarele bipolare ai Rc1 Rc2

memoriilor RAM integrate sunt de regulă

tranzistoare multiemitor cu doi sau trei emitori.
T1 T2
Celula elementară a unei memorii RAM de tip
bistabil realizată cu tranzistoare bipolare este
prezentată în figura 5.26.

Un emitor este folosit pentru selecţia liniei, un Selecţie cuvânt

altul pentru selecţia coloanei iar un al treilea este
legat la liniile de scriere-citire. Datele se scriu la
Figura 5.26
intersecţia liniei şi a coloanei care conţin bistabilul
respectiv.

1.5.4. Celula elementară a memoriei SRAM

În figura 5.27 este prezentată o celulă de memorie statică de tip bistabil (5.6d) realizată cu
tranzistoare MOS. Tranzistoarele T 1, T3 şi T2, T4 formează două structuri inversoare MOS
cu tranzistoarele T3 şi T4 în saturaţie. Tranzistoarele T 5 şi T6 sunt tranzistoare de activare
(căi de comunicaţie folosite pentru citire şi scriere).

-4-
Automate si microprogramare – note de curs 04 Eugenie Posdărăscu

Pentru citire celulei (i,j) se aplică o tensiune ridicată linia de selecţie cuvânt WL i şi, astfel, se
deschid porţile de comunicaţie T 5, T6 făcând ca informaţiile înmagazinate Q sau Q să devină

accesibile pe cele două coloane de bit RC j şi RC j către circuitele de citire care vor depista

care tranzistoare sunt în conducţie.

Înscrierea unei informaţii în
Selecţie cuvânt WLi
celula (i,j) se face prin
deschiderea porţiilor de acces a
VDD
liniei WLi = 1 şi, dacă dorim să
T3 T4
înscriem 1, atunci RC j = 1 şi
Q
RC j = 0 iar, dacă dorim să
T5 T6
înscriem 0, alegem RC j = 0 şi T1 T2

Selecţie Selecţie
RC j = 1. Pentru înscrierea unei coloană
coloană
RCj
informaţii I în celula (i,j) vom RCj

aplica RC j = I şi RC j = I , Figura 5.27

asfel că în acea celulă vom avea

starea Q = I şi Q = I .

Celula din figura 5.27 poate fi

implementată şi cu inversoare CMOS D 2n/2 Matrice 2n
beneficiind de avantajul unui consum M celule
U elementare
destul de redus de energie până la circa
X
1mW/kbit.

Arhitectura unei memorii SRAM cu 2 n n/2 2x2n/2

celule elementare (2n biţi) cu un DMUX şi n/2
WE
cu două multiplexoare bidirecţionale MDX MDX MDX
n
este prezentată în figura 5.28. Structura
Adresă
matriceală este organizată pe linii şi Date

coloane 2n/2x2n/2 celule. Selecţia liniilor

Figura 5.28
este realizată cu ajutorul DMUX-ului iar
accesul la unul din biţii unei celule se va
face cu ajutorul unuia din cele două MDX-uri.

-5-
Circuite logice secvenţiale de ordinul 1

1.5.5. Memoria dinamică DRAM

Memoria dinamică DRAM are la bază arhitectura anterioară la care celula de memorare a
fost simplificată prin adăugarea unor restricţii în funcţionarea sa. Celula de memorie
dinamică se bazează pe faptul că o capacitate parazită, cum este capacitatea grilă sursă
CGS a unui tranzistor MOS, ce are la borne rezistenţe foarte mari poate să-şi păstreze sarcina
puţin alterată, deci şi un nivel de tensiune acceptabil, pe o perioadă de timp determinată.
Tensiunea la bornele capacităţii parazite C p rămâne în limitele acceptabile un timp scurt tn 
2ms după care informaţia trebuie regenerată. De aici denumirea de memorie dinamică
determinată de dependenţa de timp a funcţionării celulei de memorie. Există mai multe
variante pentru celulele unei memorii dinamice. În figura 5.29 prezentăm două variante ale
acesteia:

Selecţie linie SLi SLi

T5 T6
Tij
Tij Cp

Rj/Wj
Cp Rj
Wj

a) b)
Figura 5.29

În prima variantă (figura 5.29a) grupul de tranzistoare T 1, T2, T3 şi T4 al celulei (i,j) prezentată
în figura 5.27 este înlocuit cu un singur tranzistor T ij. Porţile de transfer date de tranzistoarele
T5 şi T6 pastrează aceleaşi funcţiuni.

Pentru a face o înregistrare în celula (i,j) se activează mai întâi linia i, SL i = 1, care transferă

informaţia de pe coloana j, prin Wj , capacităţii parazite date de condensatorul C p. Pentru

Wj = 1 capacitatea Cp este încărcată şi tranzistorul T ij e activat (intră în conducţie şi Q = 0).

Pentru Wj = 0, capacitatea Cp e descărcată prin poarta T5 şi tranzistorul Tij e blocat iar Q=1.

La citirea celulei (i,j) se activează, de asemenea, linia i, SL i = 1; tranzistorul T6 devine activ

şi transferă informaţia pe coloana j, ca R j = Q.

-6-
Automate si microprogramare – note de curs 04 Eugenie Posdărăscu

În varianta din fig.5.29b aceste porţile T 5 şi T6 dispar şi celula de memorie rămâne cu un

singur tranzistor şi reprezintă structura standard de proiectare a celulelor memoriilor DRAM.

Regenerarea informaţiei se face prin activarea liniei SL i urmată de reînscrierea informaţiei în

condensatorul celulei printr-un un amplificator Aj aflat pe coloana j. Citirea şi scrierea
informaţiilor sunt făcute de această dată pe un singur fir R j/Wj.

Noua arhitectură a memoriei dinamice este prezentată în figura 5.30.

D Matrice
LATCH0 M de
U memorie
n/2 X

Adrese RAS

Amplificator WE
n biţi CAS

n/2
LATCH1 MDX

DIN DOUT
Figura 5.30

Biţii de adresă mai puţin semnificativi parcurg o cale mai lungă, de aceea ei vor fi generaţi
primii, fiind prezenţi la intrarea circuitului suplimentar de memorare LATCH 0 activ pentru

RAS = 0. Cu o întârziere bine determinată se generează şi biţii e adresă cei mai semnificativi
prezenţi la intrarea circuitului LATCH 1 pentru CAS = 0.
Pentru o memorie de 1K rezultă n = 10biţi dar adresarea se face pe 5 pini. Pentru o memorie
de 4K = 22 x 210 = 212 = 22x6 , deci 6 pini pentru adresare.

-5-