REALIZAREA MAGISTRALELOR CU CIRCUITE LOGICE

Introducere Circuite logice cu colector deschis Circuite cu trei st ri

Introducere
Un dezavantaj important al circuitelor integrate TTL sau MOS cu structur obi nuit este c nu permit realizarea func iei I cablat, adic legarea ie irilor mpreun pentru a ob ine func ia logic I. Acest mod de lucru este destul de solicitat n construc ia sistemelor numerice, n special n elaborarea magistralelor. S consider m dou por i TTL de tip I-NU cu structur obi nuit ale c ror ie iri sunt cuplate n paralel. Dac ambele ie iri sunt simultan n 0 sau n 1 circuitul func ioneaz corect. n cazul n care o ie ire se afl n 0 i alta n 1 se realizeaz practic punerea la mas a tranzistorului Q32, curentul prin acesta fiind limitat numai de dioda D32 i rezisten a R42 de 130 . Aceasta determin disiparea unei puteri excesiv de mari n tranzistoarele Q41 i Q32 i n rezisten a R42. Parametri por ii se modific , sau se distrug tranzistoarele prin ambalare termic .

Dac ie irile a dou por i MOS se conecteaz n paralel, n cazul n care o ie ire este n 1 logic i alta n 0 logic, nivelul de tensiune de la ie ire este determinat de divizorul de tensiune format de tranzistoarele cu canal n i p aflate simultan n conduc ie Pentru a cupla n paralel mai multe por i se utilizeaz circuite de tip colector deschis respectiv dren deschis sau circuite cu trei st ri

Poarta TTL cu colector n gol

Se p streaz n ntregime etajul de intrare i separatorul de nivel utilizate n construc ia por ii fundamentale S-a modificat ns etajul de ie ire din care s-a p strat numai tranzistorul Q4 Colectoarele tranzistoarelor Q4 apar innd diferitelor circuite pot fi legate mpreun , punctul comun fiind conectat printr-o rezisten la surs Sursa poate avea valori diferite de 5V permi nd ob inerea la ie ire i a altor nivele de tensiune pentru starea 1 logic dect nivelul TTL Rezisten a comun (RC) nu este inclus n structura integrat , ea fiind calculat de proiectantul schemei n func ie de num rul por ilor conectate mpreun i de num rul por ilor TTL care trebuie comandate de c tre aceast ie ire comun O valoare mare a RC reduce consumul de putere dar m re te impedan a de ie ire m rind ntrzierea n propagarea semnalelor i sensibilitatea la zgomot Este necesar un compromis ntre timpul de comutare i consumul de putere

Calculul rezisten ei RC
Func ie de nivelul logic de la ie irea comun , de curentul debitat de por ile conectate n paralel i de curen ii absorbi i de por ile comandate n cazul nivelului 1 logic la ie ire rezulta:
Rc max = V cc min - V OH min n y I OH + N y I IH

Calculul rezisten ei RC
pentru nivelul 0 logic la ie ire:
V cc max - V OL max R c min = I OL  (n  1) I OH - N y I IL VCC=5V5% IOH=250 A IOL=16mA IIL=1.6mA IIH=40 A VOH=2.4V VOL=0.4V PD=20mW tpd=13ns

Circuite TTL cu trei st ri

Blocarea ambelor tranzistoare din circuitul de iesire Circuitul de ie ire este izolat V zut dinspre ie ire, poarta TTL se prezint ca o impedan mare Circuitul dispune de trei st ri: 0, 1 i starea de impedan mare, care las ie irea flotant atunci cnd cele dou tranzistoare sunt blocate

Inversorul TTL cu trei st ri

I=0 - inversor obi nuit I=1, J=0, D deschis, Q1 saturat, Q2 i Q4 blocate, Q3 blocat deoarece prin dioda D deschis poten ialul bazei sale coboar la 0.7V Circuitul va prezenta la ie ire o impedan mare (HZ - nalt impedan ) n regim dinamic, pe lng tpLH i tpHL apar urm tori parametri: timpii de stabilire a impedan ei ridicate plecnd din 0, tLZ, respectiv din 1, tHZ timpii de ie ire din starea de nalt impedan i trecerea n 0, tZL, respectiv n 1, tZH timpul total de propagare este aproximativ 25 ns. Aceast valoare este superioar por ilor TTL obi nuite dar este inferioar circuitelor cu colector n gol PD=16mW

Inversorul CMOS cu trei st ri

Dou tranzistoare cu canal n i dou tranzistoare cu canal p O pereche de tranzistoare p-n opereaz cu func ie de inversor standard A doua pereche func ioneaz ca un comutator nchis-deschis comandat de intrarea de validare E (enable) Dac intrarea E este n 1, MN1 i MP1 sunt deschise iar ie irea poate prezenta nivelele 1 i 0 Cnd intrarea E este n 0, MN1 i MP1 sunt blocate si indiferent de nivelele logice prezentate la intrare impedan a de ie ire este ridicat (mai mare de 1010 la 25rC).

Conectarea circuitelor la magistrala

Unui circuit legat la o magistral i se atribuie, de regul , n sistem o func ionare att de emi tor, ct i de receptor. n acest caz, intr rile de comand trebuie s permit att citirea unui cuvnt de pe magistral , ct i scrierea unui cuvnt pe magistral Printr-un semnal de comand RD\ cuvntul de pe magistral este introdus n circuit printr-un semnal de comand WR\ cuvntul din circuit este nscris pe magistral

Pentru ca atunci cnd nu exist activitate pe magistral toate liniile s aib acela i poten ial, acestea se conecteaz prin rezisten e de ridicare la 1. Dac la magistral sunt cuplate numai circuite TTL, n locul rezisten elor de ridicare, se pot utiliza terminatori de magistral (grup de rezisten e montate la extremit ile traseelor magistralei pentru adaptarea mpotriva reflexiilor).

TRANSFERUL NTRE REGISTRE I LOGICA TREI ST RI

Formarea magistralelor este posibil prin folosirea logicii cu trei st ri (Three State Logic) la realizarea ie irilor registrelor Pentru transferul informatiei pe liniile magistralelor se folosesc registre cu trei stari, amplificatoare de magistrala cu trei stari (unidirectionale sau bidirectionale) precum si decodificatoare

Registrul 74374
8 bistabile D ale c ror ie iri sunt bufferate cu circuite trei st ri, activate prin intermediul intr rii OE\ activ pe nivel cobarat Datele vor fi valide la iesire doar daca OE\ este 0 Scrierea datelor in registru se face pe frontul pozitiv al semnalului CP

Registrul 74373
8 bistabile D ale c ror ie iri sunt bufferate cu circuite trei st ri, activate prin intermediul intr rii OE\ activ pe nivel coborat Datele vor fi valide la ie ire doar dac OE\ este 0. Datele sunt transmise la ie irea bistabilelor att timp cat semnalul LE se afla in 1. La trecerea semnalului LE din 1 n 0 datele sunt memorate n latch.

4511 - latch, decodificator, driver

Comanda unor afi oare cu LED-uri 7-segmente Functii: latch, decodificator BCD la 7 segmente i driver 4 intr ri de date (DA-DD) 1 intrare de activare a latch-ului activ 0 (EL\) 1 intrare de blanking (stingerea segmentelor) activ 0 (BI\) 1 intrare de test lamp (aprinderea segmentelor) activ 0 (LT\) 7 ie iri pentru segmente active 1 (Oa-Og)

 EL\ este 0, Oa-Og sunt determinate de c tre DA DD EL\ este 1, ultimele date la DA-DD sunt memorate n latch-uri i Oa-Og sunt stabile LT\ este 0, Oa-Og sunt 1 indiferent de celelalte condi ii de intrare LT\ este 1, 0 la BI\ for eaz Oa-Og in 0 LT\ i BI\ sunt 1, Oa-Og depinde de comenzile decodificatorului

 Pentru a asigura un curent de ie ire mare dispozitivul de ie ire este un tranzistor bipolar Tensiunea de ie ire este dependent de valoarea curentului generat Pentru VDD=5V: IOH=0mA->VOHmin=4,10V,VOHtyp=4,40V IOH=10mA->VOHmin=3,60V,VOHtyp=4,25V IOH=20mA->VOHmin=2,80V,VOHtyp=4,20V

Amplificatorul unidirectional 74244

8 amplificatoare cu trei st ri ale caror iesiri sunt activate prin intermediul intr rilor 1OE\ si 2OE\ active pe 0 Intrarile de activare permit activarea independenta a cate 4 iesiri: 1Y0 1Y3 activate de catre 1OE\ iar 2Y0 2Y3 activate de catre 2OE\

Amplificatorul bidirectional 74245

16 amplificatoare cu trei st ri, cate 8 pentru fiecare sens Starea logica a intrarii DIR permite selectia grupului de 8 amplificatoare ale caror iesiri vor fi activate: DIR=1 datele sunt transmise de la Ai la Bi, DIR=0 datele sunt transmise de la Bi la Ai OE\=1 permite dezactivarea tuturor iesirilor, OE\=0 iesirile vor fi activate in functie de starea logica a intrarii DIR

Decodificatorul 74138
3 intrari de adresa, 8 iesiri active 0 si 3 semnale de validare Daca E1\=0, E2\=0 si E3=1 iesirea Yi\ corespunzatoare combinatiei binare de la intrarile de adresa A0, A1 si A2 va avea valoarea 0 restul iesirilor avand valoarea 1 Pentru orice alte valori ale intrarilor de validare toate iesirile vor avea valoarea 1 Invalidarea circuitului nu presupune trecerea iesirilor in starea de inalta impedanta ci setarea la valoarea 1 a acestora astfel incat iesirile nu vor selecta alte circuite

Informa ia din unul dintre cele patru registre A, B, C sau D, este trecut ntr-un al cincilea registru, G Magistrala comuna de 8 linii de date, fie date de ie ire ale registrelor A, B, C sau D, fie date de intrare pentru registrul G Activarea unuia dintre cele patru registre se face prin decodificarea unor linii de adres ale magistralei de adrese care face posibil activarea liniei OE\ corespunz toare Pentru selectia registrelor se folosesc toate liniile de adresa (selectie totala) Avantaj - se poate folosi tot spatiul de adrese Dezavantaj - complexitatea circuitului de selectie Scrierea datelor in registre se realizeaza pe frontul crescator al semnalelor CLK1 si CLK2 Registrul G este activat tot timpul

TRANSFERUL NTRE REGISTRE

Pentru selectia registrelor se folosesc o parte din liniile de adresa (selectie partiala) Avantaj complexitatea circuitului de selectie scade Dezavantaj numarul de adrese care poate fi folosit pentru selectia registrelor scade

Pentru selectia fiecarui registru se foloseste cate o linie de adresa (selectie liniara) Avantaj complexitatea circuitului de selectie este minima Dezavantaj numarul de adrese care poate fi folosit pentru selectia registrelor este minim

Probleme propuse
Sa se proiecteze o linie neadaptata de magistrala avand 5 transmitatori OC si 5 receptori TTL standard.
Vcc
1 2 7405 1 2 7405 R1 1k

2 7404

2 7404

1 max

!V

CC min

V OH min V OL max

5 I OH  5 I IH
CC max

} 1,6k; } 0,5k;

! V R I R ! 1k;
1 min 1

OL

 4 I OH  5 I IL

 Sa se proiecteze o linie adaptata de magistrala avand 10 transmitatori OC si 2 receptori TTL standard. Linia de magistrala are impedanta caracteristica de 250 .

1max

!V

CC min

V OH min

10 I OH  2 I IH
CC max OL max

} 910;
Vcc
1 2 7405 1 2 7405 R1 330

V V R !  9  2 } 322; I I I R ! 330; ! R R ; R ! Z R } 1k; Z R Z R R R } 3,5V !V V R R

1min OL OH IL 1 1 2 0 1 0 2 1 2 1 0 CC min 1 2 OH 2

2 7404

2 7404

R2 1k

 Sa se proiecteze o interfata de intrare/iesire care incarca magistrala unui microsistem cu o sarcina HCT si are urmatoarele porturi: 1 port intrare si un port iesire la adresa FEH, 1 port intrare si un port iesire la adresa FDH. Pentru activarea porturilor se foloseste selectia liniara. Magistrala microsistemului prezinta 16 linii de adresa, 8 linii de date si doua semnale de comanda pentru citire si respectiv scriere (RD\, WR\).

Magistrala comenzi

0
1 2 4 6 8 19 11 13 15 17

A0 A1 RD\ WT\

1G 1Y1 1A1 1Y2 1A2 1Y3 1A3 1Y4 1A4 2G 2Y1 2A1 2Y2 2A2 2Y3 2A3 2Y4 2A4 74HCT244

18 16 14 12

2 1 3 74HCT02 1

1 11 3 4 7 8 13 14 17 18

OC CLK 1D 1Q 2D 2Q 3D 3Q 4D 4Q 5D 5Q 6D 6Q 7D 7Q 8D 8Q 74HCT374

Magistrala adrese

2 5 6 9 12 15 16 19

Magistrala date

9 7 5 3

3 2 74HCT32 2 1 3 74HCT02 1 3 2 74HCT32 1 11 3 4 7 8 13 14 17 18 9 7 5 3 18 16 14 12

1G 1A1 1Y1 1A2 1Y2 1A3 1Y3 1A4 1Y4 2G 2A1 2Y1 2A2 2Y2 2A3 2Y3 2A4 2Y4 74HCT244

1 2 4 6 8 19 11 13 15 17

0
74HCT04 2 1 5 4 2 1 2 1

74HCT04 74HCT08 74HCT21 U4 19 1 2 3 4 5 6 7 8 9 G DI

OC CLK 1D 1Q 2D 2Q 3D 3Q 4D 4Q 5D 5Q 6D 6Q 7D 7Q 8D 8Q 74HCT374

2 5 6 9 12 15 16 19

A1 A2 A3 A4 A5 A6 A7 A8

B1 B2 B3 B4 B5 B6 B7 B8

18 17 16 15 14 13 12 11

18 16 14 12

1G 1Y1 1A1 1Y2 1A2 1Y3 1A3 1Y4 1A4 2G 2Y1 2A1 2Y2 2A2 2Y3 2A3 2Y4 2A4 74HCT244

1 2 4 6 8 19 11 13 15 17

74HCT245

9 7 5 3

 Sa se proiecteze o interfata de intrare/iesire care incarca magistrala unui microsistem cu o sarcina HCT si are urmatoarele porturi: 1 port intrare si un port iesire la adresa X0H, 1 port intrare si un port iesire la adresa X1H. Pentru activarea porturilor se foloseste selectia partiala. Magistrala microsistemului prezinta 8 linii de adresa, 8 linii de date si doua semnale de comanda pentru citire si respectiv scriere (RD\, WR\). La adresa X1H se conecteaza doua afisoare cu LED-uri 7-segmente anod comun si 8 taste. Pentru LED-uri se considera ILED=10mA si VLED=1,7V. Pentru tranzistoare se considera F=100. Sa se proiecteze o interfata de intrare/iesire care incarca magistrala unui microsistem cu o sarcina HCT si are urmatoarele porturi: 1 port intrare si un port iesire la adresa 70H, 1 port intrare si un port iesire la adresa 71H. Pentru activarea porturilor se foloseste selectia totala. Magistrala microsistemului prezinta 8 linii de adresa, 8 linii de date si doua semnale de comanda pentru citire si respectiv scriere (RD\, WR\). La adresa 70H se conecteaza doua afisoare cu LED-uri 7-segmente catod comun si 8 taste. Pentru LED-uri se considera ILED=10mA si VLED=1,7V.