Documente Academic
Documente Profesional
Documente Cultură
Pagina 1 din 36
n,un tip de sistem des intalnit in inginerie.Scopul sau principal era de a fi rulat pe
supercalculatoarele dezvlotate in anii 1970 si1980. In functie de carcateristicile
sistemului si a performantelor lui, precum si a scopului aplicatiei, se alege o
dimensiune a sistemului linear de ecuatii.
7. Cum se explica usurinta in implementare a algoritmului de integrare Monte Carlo?
Dar rezultatele slabe returnate de acesta?
Algoritmul de integrare Monte Carlo are ca scop determinarea numarului pi, prin
intermediului cercului unitar, prin masurarea raportului intre numarul de puncte din
interiorul cercului, respectiv numarul total de puncte. Este deosebit de usor de
implementat, deoarece se poate identifica foarte usor numarul de instructiuni in virgula
mobila efectuate de procesor pentru fiecare numar aleator, generat.Astfel procesorul
consuma trei operatii pentru generarea expresiei
8. Cum se obtine valoarea MIPS in cazul algoritmului de generare a matricelor?
Inainte de procedura de masurare a matricelor se extrage data sistemului la nivel
de milisecunda ,iar dupa terminarea procedurii se extrage data actuala a sistemului si se
compara cu prima valoare.
Odata obtinut numarul de milisecunde necesar pentru generarea aleatoare a
numarului de matrice predefinit se calculeaza numarul de instructiuni total efectuate si se
raporteaza la durata determinata anterior.
10. Cum se realizeaza comparatia intre performantele calculatorului curent si cele ale
unui calculator predefinit?
Comparatia se poate realiza utilizand indicii SPEC. Se ruleaza un altgoritm SPEC pe
calculatorul predefinit rezultand un set de indici SPEC, SPEC_1. Acelasi altgoritm se
ruleaza pe calculatorul curent rezultand un alt set de indici SPEC, SPEC_2. Pentru
evaloarea performantelor se vor compara indicii SPEC, SPEC_1 cu SPEC_2.
11. Cum se modifica rezultatele produse prin rularea unui test de performanta pentru
procesoare daca se dubleaza memoria instalata a sistemului de calcul?
Marirea spatiului de memorie se realizeaza, bineinteles, in limita numarului maxim
de adrese pe care il poate accesa procesorul. Voi considera altgoritmul Linpack, pentru o
valoare n data, astfel incat dimensiunea memoriei sa fie suficienta pentru stocarea
datelor necesare. Prin dublarea capacitatii memoriei, se poate marii dimensiunea n a
sistemului liniar, si se pot testa performantele pentru diferite valori ale lui n suficient de
mari .
12. Ce influenta are arhitectura interna a unui procesor asupra rezultatelor unui test
de tip benchmark?
Cu cat numarul de instructiuni pe secunda in cazul unui procesor este mai mare,
cu atat testul de benchmark se va incheia mai rapid (durata testului va fi mai mica).
Cu cat dimensiunea memoriei interne este mai mare, cu atat putem creste
dimensiunea sistemului liniar (altgoritm Limpack) mai mult, si putem testa rezultatele
performantei pentru diferite valori ale lui suficient de mari (in limita capacitatii memoriei
interne).
Pagina 2 din 36
14. Specificati diferentele de functionare dintre procesorul Pentium 4 si procesorul
Intel Core.
In cazul arhitecturii IntelCore, pe acelasi cip se integreaza mai multe nuclee de
prelucrare. Asadar are loc o miniaturizare semnificativa a arhitecturii multi-nucleu.
Complexitatea creste , prin urmare densitatea de componente active va creste ducand in
cele din urma la o crestere a vitezei de prelucrare a instructiunilor.
Pagina 3 din 36
Principii si metodologii de testare pentru magistrale (L1B)
Pagina 4 din 36
prin tranzactii. O tranzactie este divizata in mai multe faze. Mai mule tranzactii se pot
desfasura simltan cu conditia ca tranzactiile sa fie in faze diferite; aceasta restrictie
provine din faptul ca fiecare faza a unei tranzactii foloseste un subset din multimea
semnalelor magistralei. Teoretic la aceste magistrale factorul de crestere a vitezei este
egal cu numarul de faze in care se divide o tranzactie ( de ex: magistrale procesorului
Pentium).
Pagina 5 din 36
Benchmark pentru arhitecturi multiprocesor si multinucleu
(L1-tema pentru acasa)
Pagina 6 din 36
7. Ce reprezinta algoritmul de integrare Monte Carlo?
Algoritmul de integrare Monte Carlo reprezinta o clasa de algoritmi aleatori care
au scop determinarea solutiei unei probleme data prin intermediul scanarii spatiului de
cautare in diferite puncte alese aleator.In cazul de fata se foloseste metoda Monte Carlo
de determinare a numarului pi. Mai exact metoda de determinare se bazeaza pe
aproximarea unui sfert de disc, prin calculul raportului dintre numarul de puncte ce se
afla in interiorul cercului unitate, si numarul total de puncte generate aleator. Rezultatul
se va imparti la 4 ( existenta celor patru cadrane).
9. Care este numărul de sondări ales pentru rularea algoritmului de integrare Monte
Carlo? Explicaţi această alegere.
Pentru algoritmul implementat in aplicatia prezentata in aceasta lucrare ,numarul
de sondari este 100 de miloane. S-a ales aceasta dimensiune pentru ca mai putine
sondari duc la rezultate pentru pi eronate. S-a testat experimental si doar pentru un
numar foarte mare de sondari precum cel considerat ,aproximarea lui pi cu 4 zecimale
devine reala ( 3,1415…).
11. Cum se realizeaza comparatia intre performantele calculatorului curent si cele ale
unui calculator predefinit?
Comparatia se poate realiza utilizand indicii SPEC. Se ruleaza un altgoritm SPEC
pe calculatorul predefinit rezultand un set de indici SPEC, SPEC_1. Acelasi altgoritm se
ruleaza pe calculatorul curent rezultand un alt set de indici SPEC, SPEC_2. Pentru
evaloarea performantelor se vor compara indicii SPEC, SPEC_1 cu SPEC_2.
12. Câte moduri de paralelizare ale unui program secvenţial pot exista?
Principalele moduri de paralelizare ale unui program sunt : paralelismul temporal (
pipeline), paralelism spatial sincron ( ALU- specializate), paralelism spatial asincron
(multiprocesarea).
Pagina 7 din 36
catre un anume nucleu. In cazul in care se va bifa repartizarea, respectivul task deschis,
corespondent unui anumit procesor/nucleu, va rula cu siguranta pe procesorul caruia ii
este destinat.
Pagina 8 din 36
Solutii hardware si software de prelucrare paralela pentru CPU (L2A)
6. Cum se poate calcula diferenta de timp (Δ) intre durata totala a unor procese
prelucrate pe loturi si prin multiprogramare? Dar intre multiprogramare si diviziune in
timp?
In cazul diferentei de timp intre durata toatala a unor procese prelucrate pe loturi
si microprogramare, aceasta este data de durata intrarilor si iesirilor fiecarui proces mai
putin o intrare si o iesire.
In cazul multiprogramarii si diviziunii in timp diferenta de timp este data de
numarul proceselor cu prioritate mare si a cuantei de timp alese.
Pagina 9 din 36
Iesire- 1 unitate de timp
Proces 3 : Intrare – 1 unitate de timp
Calcul- 2 unitati de timp
Iesire- 1 unitate de timp
Durata totala : 16 unitati de timp - prelucare pe loturi ;
11 unitati de timp – Multiprogramare
9. Care este diferenta intre cele doua variante de afisare in cadrul diviziunii in timp?
Ilustrati printr-un exemplu.
Intr-o prima afisare, observam ca procesele se termina in acelasi interval de timp
(inexistenta procesului dominant). In cazul celei de-a doua afisari, procesele nu se
termina simultan ( se remarca existenta unui proces dominant caruia sistemul de operare
ii aloca o cuanta mai mare de timp).
10. Aratati care sunt resursele unei unitati centrale de calcul (CPU) implicate in fiecare
dintre etapele unui proces (intrare, calcul si iesire). Exista procese la poate lipsi etapa de
calcul?
Resursele unei unitati centrale de calcul ( CPU ) implicate in etapa de calcul sunt :
unitatile aritmetico-logice . In cazul operatiilor de intrare respectiv de iesire resursele pot
fi integrate in CPU, sau pot integrate in capsule diferite de cea CPU-ului. Componentele
ce se ocupa cu operatiile intrare/ iesire sunt controlere specializate in gestionarea
operatiilor de intrare/iesire.
14. Dati cel putin doua exemple de controlere I/O. Exista si altele in afara de cele
prezentate in lucrare? Care sunt acestea?
I/O Controller Hub (ICH) – Intel 82801
15. Care sunt considerentele pentru care s-au limitat valorile numarului unitatilor
fizice componente in cazul solutiilor hardware si al duratelor etapelor in cazul solutiilor
software?
Marind numarul de unitati fizice componente in cazul solutiilor hardware,
dimensiunea cipului ar creste. Prin urmare apare o limitare hardware. Marind durata unei
Pagina 10 din 36
cuante foarte mult, in cazul solutiilor software, tehnica time- sharing se apropie de
tehnica de prelucrare pe loturi.
Pagina 11 din 36
Notiunea de multithreading si performantele sale (L2B)
4. Cum se poate adapta tehnica diviziunii in timp pentru a face ca toate procesele
implicate in executie sa se incheie (aproximativ) in acelasi timp?
Alegerea unei cuante diferite de timp proceselor dominante fata de cuanta de timp a
celorlalte procese
Pagina 12 din 36
c) Modelul Multithread Apartament( Free Thread Apartament Model –
FTA).Presupune existenta unui singur apartament.Nu este nevoie de ordonare deoarece
toate thread urile apartin aceluias apartament si pot partaja resursele.Aceste aplicatii se
executa mai repede decat cele care implementeaza modelul unic sau STA , deoarece
sistemul este mai putin solicitat si poate fi optimizat sa elimine timpii morti.
9. Cum influenteaza durata etapelor de intrare si iesire asupra diferentei () intre
timpii totali obtinuti prin prelucrarea pe loturi si multiprogramare?
Cu cat duratele etapelor de intrare si iesire sunt mai mici cu atat
multiprogramarea se apropie de prelucrarea pe loturi. Cu cat durata operatiilor de intrare
este mai mare cu atat se simpt mai mult avantajele multiprogramarii ( prelucrarea
simultana a unei operatii de calcul si o operatie de I/O).
10. Dati exemple de instructiuni pipe-line care nu parcurg toate cele 5 etape ale
executiei unei instructiuni.
Etapele de fetch, respectiv decodare au loc pentru fiecare instructiune. Pot exista
instructiuni care nu solicita unitatea aritmetico- logica ( instructiunile de declarare a unei
variabile, instructiuni de afisare la consola, instructiuni de citire). Nu toate instructiunile
necesita accesul procesorului la memoria interna ( operanzii se pot afla in registrele
interne ale procesorului ).
11. In cazul simularii pipe-line, identificati dupa schema arhitecturii von Neumann ce
resurse sunt implicate in fiecare din etapele de executie ale unei instructiuni.
Fetch- blocul de comanda si control ce furnizeaza semnal de citire catre memoria
interna pentru aducerea codului programului curent.
Decodarea instructiunii- unitatea de decodare a CPU
Extragerea operanzilor- blocul de comanda si control ce furnizeaza semnale de
comanda memoriei interne
Prelucrarea operanzilor – unitatea ALU
Afisarea rezultatelor- procesoare specializate I/O
12. Care este parametrul esential in aprecierea eficientei unui sistem paralel?
Eficienta utilizarii calculatorului paralel este daca de formula E=S/P, unde S
reprezinta raportul dintre timpul necesar rezolvarii unei probleme pe un procesor si
timpul necesar rezolvarii aceleiasi probleme in paralel pe „p” procesoare identice si p
este nr de procesoare
Pagina 13 din 36
14. Cum poate fi pusa in evidenta prezenta unui proces dominant in aplicatia
referitoare la prioritatile multithreading?
Prezenta unui proces dominant se poate pune in evidenta prin setarea prioritatilor
threadurile in diverse trepte ( minima, subnormala, normala, peste normal si maxima).
Pagina 14 din 36
Analiza tipurilor de memorie SRAM şi DRAM (L3A)
2. Discutaţi, comparativ, cele două tipuri de memorii SRAM. Care sunt domeniile lor
de aplicabilitate?
Memoria SRAM asincronă nu necesită semnal de ceas pentru sincronizarea cu
unitatea master. Memoria SRAM sincronă necesită un semnal de ceas pentru validarea
semnalelor de control. Ceasul primit din exterior permite operarea memoriei, sincron cu
unitatea master. Memoriile asincrone sunt mai lente decât cele sincrone, dar sunt mai
ieftine şi au un consum de energie mic. Memoriile sincrone sunt foarte rapide, cu timp de
acces sub 10 ns, pot funcţiona la tensiuni de alimentare mici, dar sunt scumpe.Memoriile
SRAM asincrone sunt realizate într-o gamă foarte diversă de performanţe, cu timpi de
acces ce variază de la 50–70 ns, până la 10–15 ns.
Memoriile SRAM asincrone sunt utilizate in sistemele de calcul simple, care
necesita memorie RAM de lucru cu capacităţi mici, de zeci-sute de KB, şi care memorează
cuvinte de 8 biţi.
Memoriile SRAM sincrone sunt utilizate in sistemele de calcul performante , care necesită
viteze şi capacităţi de memorare mari. Memoriile SRAM sincrone sunt utilizate in
sistemele performante pentru implementarea conceptului de memorie cache.
Pagina 15 din 36
OE este activ (OE=0), atunci are loc o citire din memorie, deci Circuitul I/O se va
comparta ca un circuit de iesire ( acesta va furniza pe magistrala de date, data
corespunzatoare adresei de pe magistrala de adrese). Daca adresa de pe magistrala de
adrese este validata ( CE activ pe 0 ), semnalul de comanda WE este activ (WE=0), iar
pe magistrala de date este plasata o data, atunci are loc o scriere in memorie, deci
circuitul I/O se va comporta ca un circuit de intrare ( acesta va furniza o data care se
doreste a fi stocata in memorie la adresa existenta pe magistrala de adrese ) .
Pagina 16 din 36
perioada de repetiţie a ciclurilor de refresh este determinată de un ceas de timp real
extern.
c) Auto-împrospătare cu ajutorul circuitelor interne memoriei DRAM. În interior,memoria
conţine un numărător de adrese de rând, un ceas de timp real şi o logică de control
pentru generarea semnalelor #CAS şi #RAS conform metodei CBR.
Pagina 17 din 36
(COM 1) spre unitatea de memorie şi până când poate lansa o nouă comandă (COM 2) la
aceeaşi unitate de memorie.
d) Rata de transfer (rT) este inversa timpului de ciclu şi reprezintă cantitatea maximă de
informaţie (exprimată în cuvinte pe secundă), care poate fi transferată la/de la memorie
într-o secundă: rT=1/tC [cuv/s].
Intotdeauna este valabila relatia tC > tA, diferenţa lor numindu-se timp de
revenire (tR = tC – tA). Acesta reprezintă timpul minim necesar pentru inactivarea primei
comenzi, până la activarea celei de a doua. Asadar cu cat timpul de acces este mai mare,
conform inegalitatii tC > tA , timpul de ciclu va fi si el mai mare.
15. Caracterizaţi memoria DRAM şi explicaţi diferenţele faţă de memoria SRAM care
apar la conectarea cu exteriorul.
Memoria DRAM (Dynamic RAM) este o memorie volatilă cu acces aleator, care
memorează informaţia în mod dinamic. Este realizată în tehnologie CMOS
(Complementary MOS), cu consum de energie foarte mic. Datorită particularităţilor
constructive ale celulelor de memorie, informaţia 0L este memorată stabil, dar informaţia
1L se pierde în timp şi necesită împrospătarea periodică a memoriei, de unde şi
denumirea acesteia.
Indiferent de modul de realizare, memoria DRAM este mult mai lentă decât
memoria SRAM, din cauza mecanismului specific de memorare a informaţiilor. Timpul de
acces la DRAM este de 2–10 ori mai mare decât la SRAM, şi variază în funcţie de tipul
accesului la memorie.
Astfel, în acces aleator, timpul de acces este mare (zeci de ns), însă scade foarte
mult (în funcţie de tipul memoriei DRAM), dacă se restricţionează accesul în mod pagină,
putând ajunge doar de două ori mai mare decât al memoriei SRAM.
Celula de memorie este mult mai mică decât la memoria SRAM, ceea ce permite
realizarea unor densităţi mari de integrare. Circuitele de memorie DRAM au, prin urmare,
capacităţi de memorare mari, şi implicit un număr mare de linii de adresă.
Memorarea informaţiilor se bazează pe stocarea şi transferul de sarcini electrice,
şi nu pe mecanisme de comutare, ca în cazul memoriilor SRAM. Fiecare bit de informaţie
Pagina 18 din 36
este memorat prin încărcarea sau descărcarea unui condensator. Când condensatorul
este încărcat, se spune că se memorează valoarea 1L, iar când acesta este descărcat,
valoarea memorată este 0L. Faţă de celula SRAM, mecanismul de memorare nu
presupune consum de curent de la sursa de alimentare.
17. Ordonaţi tipurile de memorii descrise în lucrare după criteriul vitezei de lucru.
In cazul memoriilor dinamice asincrone, in functie de viteza de lucru, cele mai
rapide sunt memoriile tip BEDO DRAM, apoi EDO DRAM, dupa care memoriile tip FPM.
In cazul memoriilor dinamice sincrone, memoriile tip DDR SDRAM sunt mai rapide
din punct de vedere al vitezei de lucru fata de memoriile tip RDRAM.
In cazul memoriilor dinamice sincrone, in functie de viteza de lucru, cele mai
rapide memorii de tip DRDRAM sunt memoriile PC 800, apoi memoriile PC700, dupa care
memoriile PC600.
Pagina 19 din 36
Studiul memoriei cache (L3B)
5. Definiţi biţii tag, index şi offset, care ajută la formarea adresei de memorie în
cazul mapării directe.
Cei 3 biţi mai puţin semnificativi (offset) identifică un cuvânt (octet) unic în cadrul
unui bloc al memoriei principale ( se presepune ca un bloc de memorie contine 8 octeti).
Pagina 20 din 36
Câmpul de 7 biţi, numit linie (index), indică numărul blocului, modulo128. Astfel,
blocurile 0, 128, 256, …, 8064 vor fi amplasate în linia 0; blocurile 1, 129, …, 8065 vor fi
amplasate în linia 1, şi aşa mai departe, până la blocurile 127, 255, …, 8191, care vor fi
amplasate în linia 127.
Câmpul de 6 biţi, numit marcaj sau etichetă (tag), are rolul de a identifica în mod
unic blocul din linie. Astfel, blocurile 0, 128, 256, …, 8064 au numerele de marcaje 0, 1,
2, …, respectiv 63.
Pagina 21 din 36
11. De ce este important să existe o rată mare de succese (hit rate)?
Daca rata de succes (H-hit rate) este mare atunci procentajul de ratari (M-miss
rate) este mic. Atunci cand, H=1 ( cazul limita), M=0. Prin urmare, data este localizata in
memoria cache, iar durata timpului de acces la memorie coincide cu TH. In cazul in care
H=0, data este localizata in memoria lenta. Prin urmare, durata timpului de citire va
coincide cu suma dintre TM ( timpul de cautare a datei in memoria cache) si TI (timpul
de acces la memoria lenta). Bine inteles, in cazul al doilea timpul de citire este mult mai
mare fata de cazul 1. Asadar cu cat H este mai mare cu atat durata timpului de citire a
unei date va fi mai mic.
13. Care dintre metodele de înlocuire a blocurilor în memoria cache este mai
eficientă? Argumentaţi.
Pentru ştergerea datelor curente şi aducerea altora noi se aplică o politică de
înlocuire (replacement policy) a blocurilor din memoria cache, care are numeroase
variante: politica aleatoare (random), politica circulară (round robin), politica celui mai
rar folosit (least frequently used), politica primul intrat – primul ieşit (first in, first out),
politica celui mai demult folosit (least recently used), politica setului de lucru (working
set), politica optimă (optimal), politica ceasului, politica celei de-a doua şanse (second
chance) etc. În practică, sunt aplicate cu preponderenţă patru metode:
metoda RW (Random Write) sau de rescriere aleatorie: datele conţinute sunt rescrise
aleator, fără a folosi un anumit criteriu sau algoritm care să determine care bloc de date
va fi rescris;
metoda FIFO (First In – First Out): primul intrat – primul ieşit, adică primele blocuri de
date scrise în memorie sunt rescrise primele;
metoda LRU (Least Recently Used): datele folosite cel mai puţin recent; blocurile de
date care, static, au fost folosite cel mai rar sunt rescrise primele, cele folosite recent
fiind păstrate;
metoda LFU (Least Frequently Used): se înlocuieşte blocul care a fost utilizat cel mai
puţin , adică cel mai rar din punct de vedere statistic.
Metoda cea mai folosită este LRU. Cipul de memorie cache numit TAG RAM va juca rol de
contor static al frecvenţei de apelare a datelor din memoria cache, determinându-se
datele care vor fi rescrise.
Pagina 22 din 36
depune blocurile care se doresc a fi scrise , atata timp cat magistrala memoriei nu este
disponibila.
16. Cum se foloseşte tabela asociativă, TA, în cazul metodei Write Through?
Există o tabelă asociativă TA (bazată pe o memorie cu căutare asociativă, după
conţinut), asociată memoriei cache, care păstrează pentru fiecare bloc de memorie cache
o etichetă reprezentând adresa blocului din memoria principală (ABLP) stocat în blocul de
memorie cache.
Astfel, la fiecare acces la memorie, se va căuta în TA adresa cerută şi, dacă există
o etichetă cu valoarea ABLP, se va furniza adresa blocului de memorie cache care rezultă
din poziţia etichetei respective în TA. Dacă nu există, atunci se va înlocui un bloc din
memoria cache, conform unui algoritm de înlocuire. În cazul de faţă este vorba de
algoritmul LRU (Least Recently Used).
Căutarea unui bloc în TA se poate face eficient în hardware, având în vedere că se pot
realiza în paralel comparările care sunt independente.
Pagina 23 din 36
Gestionarea tranzactiilor in sisteme I/O (L4A)
Pagina 24 din 36
6. Care nivel IRQ are prioritatea cea mai mica?
Nivelele IRQ cu prioriatatea cea mai mica sunt :IRQ3–IRQ8 ( porturi seriale,
porturi paralele, floppy, ceas de timp real ).
7. Care nivel IRQ are prioritatea mai mare: IRQ3 sau IRQ10? Dar IRQ2 fata de
IRQ9?
IRQ10 este prioritar IRQ3. IRQ2 respectiv IRQ9 apartin aceluiasi nivel de
prioritate, insa cel cu IRQ mai mic este prioritar.
8. La ce folosesc nivelele IRQ? Dati exemple de dispozitive I/O si indicati ce nivel IRQ
poate folosi fiecare.
O posibila utilizare a niveleor IRQ este urmatoarea situatie: in cazul in care doua
dispozitive periferice solicita simultan accesul la microprocesor, microprocesorul va servi
dispozitivul care are un nivel IRQ mai prioritar.
Exemple de periferice : IRQ1 – Tastatura; IRQ4- conectarea seriala a unui mouse;
IRQ-14 controler IDE1 pentru HDD si CDROM.
11. Care sunt cerintele de baza de la care se porneste in proiectarea unui sistem I/O?
Arta proiectarii unui sistem I/O este de a gasi proiectul care sa indeplineasca
obiectivele de cost, dependente si varietate a dispozitivelor, si, in acelasi timp, sa se
evite scaderea performantei I/O. Pentru a evita scaderea performantei, componentele
trebuie sa fie echilibrate intre memoria principala si dispozitivele I/O.
Arhitectul trebuie sa planuiasca o extindere, atat in ceea ce priveste numarul, cat
si tipurile dispozitivelor I/O, astfel incat clientii sa poata proiecta reteaua I/O conform
necesitatilor aplicatiilor lor. De exemplu, discurile de stocare trebuie sa fie dependente de
limitarile care se pot impune proiectului.
12. Care sunt etapele care trebuie parcurse in proiectarea unui sistem I/O? Cum pot
varia acestea in functie de aplicatia specifica?
Principalele etape sunt urmatoarele:
I. enumerarea diferitelor tipuri de dispozitive I/O care se vor conecta la sistem sau
enumerarea magistralelor standard pe care le suporta sistemul;
II. enumerarea cerintelor fizice pentru fiecare dispozitiv I/O, cerintele incluzand
dimensiunea, puterea, conectorii, sloturile disponibile pe magistrala etc.;
III. luarea in calcul a costului fiecarui dispozitiv I/O, incluzand costul controlerului
necesar pentru acest dispozitiv;
IV. luarea in calcul a fiabilitatii fiecarui dispozitiv I/O si luarea in calcul a cerintelor de
memorie si de ocupare a magistralei I/O de catre fiecare dispozitiv I/O in parte. Atentie!
Pagina 25 din 36
Si atunci cand CPU nu foloseste memoria, dimensiunea memoriei principale si a
magistralei I/O este limitata;
V. estimarea performantei si disponibilitatii diferitelor modalitati de organizare a
dispozitivelor I/O, pentru ca in final sa se aleaga cea mai buna organizare;
VI. inregistrarea cererii fiecarui dispozitiv I/O de acces la resursele CPU:
numarul necesar de cicluri de ceas pentru instructiunile de initializare a
dispozitivului I/O;
suportarea operatiilor unui dispozitiv I/O, cum sunt intreruperile;
evitarea blocarii CPU cauzata de asteptarea eliberarii memoriei, magistralei
sau memoriei cache, care sunt folosite de dispozitivele I/O.
15. Cum influenteaza rata de transfer a discului sau a magistralei I/O asupra
performantelor sistemului?
Cu cat rata de transfer ( debitul binar) a discului sau a magistralei I/O este mai
mare cu atat starea de asteptare a procesorului ( care functioneaza cu o viteza mult
superioara dispozitivelor periferice) va avea o durata mai mica. Prin urmare
performantele sisitemului vor creste.
Pagina 26 din 36
Studiul tehnicilor de transmisiune seriala (L4B)
Pagina 27 din 36
Bitii per caracter (bpc) indica numarul de biti utilizati pentru a reprezenta un
singur caracter. Acest numar nu contine si informatia de sincronizare si paritate.
Un bit de paritate optional urmeaza bitii de date in cadru. Bitul de paritate, daca
este prezent, urmeaza de asemenea logica inversa: 1 pentru voltaje negative si 0 pentru
voltaje pozitive. Acest bit a fost inclus ca o metoda de detectie a erorilor.
Pagina 28 din 36
valoare minima si una maxima), acesta moduland un purtator armonic. Modulatia digitala
sau numerica poate fi considerata ca o conversie analog-digitala a unui semnal.
Pagina 29 din 36
Studiul tipurilor de magistrale (L5A)
9. In ce situatii este preferat un anume tip de magistrala dintre cele doua studiate si
de ce ?
Pentru a conecta in mod optim un ansamblu de circuite la magistrala , este
preferata arhitectura asincrona iar pentru o configuratie simpla se utilizeaza magistrala
sincrona (memoria sau circuitele I/O nu fac decat sa raspunda la solicitarile UC).
10. Care credeti ca este tipul de magistrala cel mai raspandit in cazul procesoarelor
actuale ? Justificati .
Cel mai raspandit tip in cazul procesoarelor actuale este magistrala asincrona
deoarece aceasta este independenta de timp iar dispozitivele conectate la o astfel de
magistrala pot fi usor inlocuite cu alte dispozitive mai performante pe masura ce
tehnologia avanseaza.
Pagina 30 din 36
Scheme de arbitrare a magistralei (L5B)
Pagina 31 din 36
• Daca semnalul BUS BUSY este dezactivat;
• Daca linia de arbitrare prezenta la iesirea sa este libera.
10. Cum se calculeaza timpul mediu de asteptare pentru un dispozitiv I/O pana la
obtinerea accesului la magistrala?
Se considera o durata de timp in care se desfasoara cereri de acces la magistrala
din partea tuturor perifericelor. Se elimina timpii in care nu s-au facut cereri si nici
transmisii.
Se imparte durata obtinuta la nr de cereri satisfacute.
Pagina 32 din 36
Studiul nivelului microprogramat (L6A)
3. Care este rolul registrelor RTA si RTB din schema masinii microprogramate in
format orizontal? Dar al perechii de registre RDA si RAD?
Aceasta pereche de registre contine operanzii necesari pentru efectuarea unei
operatii in ALU, si isi primesc valoarea din registrele R1-R16.
Perechea RDA si RAD, reprezinta registrul de date (citite din memorie sau ce
urmeaza a fi scrise in memorie) respectiv registrul de adrese.
Pagina 33 din 36
10. Care sunt criteriile dupa care se decide daca pentru un sistem anume se aplica
formatul orizontal sau formatul vertical al microprogramarii?
Micromasinile verticale au viteza redusa datorita numarului mare de instructiuni
ce trebuiesc rulate, insca costul de productie este mai mic si implicit mai convenabil
pentru masinile mai modeste.
Micromasinile orizontale sunt folosite in calculatoarele mari si rapide.
16. In ce relatie se afla datele de intrare, in situatia in care este mai avantajos sa se
foloseasca nanoprogramarea in detrimentul microprogramarii ? Dar in situatia in care
nanoprogramarea este mai dezavantajoasa ?
Este mai avantajos sa se foloseasca nanoprogramarea in detrimentul
microprogramarii atunci cand avem un numar mic de instructiuni frecvent folosite dar un
numar mare de microinstructiuni si de biti al microinstructiunii. Un numar mare de
microinstructiuni frecvent folosite va duce la un castig de memorie in cazul
nanoprogramarii fata de microprogramare negativ.
Pagina 34 din 36
Gestiunea memoriei virtuale (L6B)
Pagina 35 din 36
10. Care sunt nivelurile de prioritate in executie ale programelor care opereaza cu
segmente? Unde se regaseste aceasta informatie in cadrul aplicatiei?
• Nucleu SO
• Apeluri ale SO
• Biblioteci dinamice
• Program utilizator
11. Care este diferenta dintre algoritmii LRU si FIFO de inlocuire a paginilor?
LRU contorizeaza numarul de utilizare ale fiecarei pagini eliminand la nevoie cea
mai putin utilizata pagina.
FIFO contorizeaza ordinea in care paginile au fost incarcate si la nevoie elimina
prima pagina incarcata.
12. Considerati ca algoritmul LFU (Least Frequently Used)far putea fi olosit cu succes
in politica de inlocuire a paginilor?
Atat ca si implementare cat si ca si efect LFU ar fi compatibil cu necesitatile unei
politici de paginare. Posibil ca beneficiul adus fata de LRU sa fie totusi nesemnificativ prin
comparatie cu costurile aduse.
Pagina 36 din 36