Circuite Integrate Digitale Danisor Surugiu

1
ALIN DNIOR
IOAN SURUGIU
CIRCUITE INTEGRATE DIGITALE
CURS UNIVERSITAR
Constana
2012
Arhitectur Harvard Arhitectur von Neumann
Memorie
de date
CPU
Memorie
program
8 4
CPU
Memorie
de date i
program 8
A
B
B A f =
Vcc (+5V)
GND
+5V
(0,2V)
2,1V
(0,9V)
0,9V
(3,8...5V)
1,4V
(0,2V)
0,7V
(0V)
R1
4k
0,2V
(2,4...5V)
D2 D1
D
R4
1,6k
R3
1k
R2
130
T1
T2
T3
T4
+5V
A
B
f
Simbol
e
g
b
c e
f
g
a
d dp2 dp1
b
c
f
dp2 dp1
2
3
CUPRINS
Capitolul 1: Sisteme digitale ...................................................................................................7
1.1. Calculatoare electronice 7
1.2. Automate finite 10
1.2.1. Noiuni i definiii ... 10
1.2.1.1. Automat ...10
1.2.1.2. Automat determinist ....11
1.2.1.3. Automat finit ........................................................................................................... 11
1.3. Modele de automate finite ...................................................................................... 11
1.3.1. Modelul Moore 11
1.3.2. Modelul Mealy 12
1.3.3. Modelul Starke 12
1.4. Semiautomat ........................................................................................................... 12
1.5. Structura unui automat finit .................................................................................... 12
1.6. Reprezentrile funciilor caracteristice ale automatelor finite ................................ 13
1.6.1. Tabelul de tranziie ..................................................................................................13
1.6.2. Grafuri de tranziie ..................................................................................................13
1.6.3. Organigrame ........................................................................................................... 14
Capitolul 2: Algebra boolean i funcii booleene ..15
2.1. Algebra boolean .15
2.1.1. Noiuni introductive 15
2.1.1.1. Logica matematic .................................................................................................. 15
2.1.1.2. Algebra logicii .15
2.2. Funcii booleene .. 15
2.2.1. Definiie ...15
2.2.2. Operaii cu funcii booleene 16
2.3. Reprezentarea numeric a informaiei .16
2.3.1. Reprezentarea n sistem binar ..16
2.3.2. Reprezentarea n sistemele octal i hexazecimal .20
2.3.3. Conversiile reprezentrilor numerice . 20
2.4. Funcii booleene elementare. Circuite tip poart logic .21
2.5. Reprezentarea funciilor booleene ...23
2.5.1. Metode grafice .23
2.5.1.1. Tabelul de adevr 24
2.5.1.2. Diagrame VeitchKarnaugh 25
2.5.1.3. Scheme logice (logigrame) ..25
2.5.2. Metode analitice .. 26
2.5.2.1. Reprezentarea prin expresii analitice .. 26
2.5.2.2. Reprezentarea funciilor cu ajutorul codurilor 27
2.6. Minimizarea funciilor booleene ............................................................................. 27
2.6.1. Definiii ................................................................................................................... 28
2.6.2. Metode de minimizare a funciilor booleene ...29
2.6.2.1. Metoda Quine . 29
2.6.2.2. Metoda QuineMc Cluskey .29
2.6.2.3. Metoda Karnaugh ... 31
2.6.3. Funcii incomplet definite .......................................................................................32
Capitolul 3: Comenzi secveniale .........................................................................................33
3.1. Analiza i sinteza circuitelor logice combinaionale ...............................................33
4
3.1.1. Analiza circuitelor logice combinaionale ...............................................................33
3.1.1.1. Circuite combinaionale logice cu pori I, SAU, NU ... 33
3.1.1.2. Circuite combinaionale logice cu pori I-NU (NAND), SAU-NU (NOR) .. 34
3.1.2. Sinteza circuitelor logice combinaionale ............................................................... 36
3.1.2.1. Sinteza CLC cu module (pori) I, SAU, NU ........................................................ 36
3.1.2.2. Sinteza cu module (pori) INU, SAUNU ......................................................... 38
3.1.3. Hazardul n circuitele logice combinaionale ..40
3.2. Circuite logice secveniale ...40
3.2.1. Introducere ...40
3.2.2. Tipuri de circuite logice secveniale 42
3.2.3. Reprezentarea circuitelor logice secveniale .. 43
3.2.4. Analiza circuitelor logice secveniale ..44
Capitolul 4: Analiza circuitelor basculante bistabile 47
4.1. Introducere ...47
4.2. Circuite basculante bistabile asincrone ... 47
4.2.1. Circuite basculante bistabile asincrone tip RS .. 47
4.2.1.1. CBAA tip RS cu pori INU .. 47
4.2.1.2. CBBA tip RS cu pori SAUNU ...51
4.2.1.4. Concluzii asupra CBBA tip RS ............................................................................ 52
4.2.2. Circuite basculante bistabile asincrone de tip J-K ...................................................52
4.2.2.1. CBBA tip JK cu pori INU 52
4.2.2.2. CBBA tip JK cu pori SAUNU ... 54
4.2.3. Analiza circuitelor logice secveniale asincrone (CLSA) care
au circuite basculante bistabile ca elemente de memorie ... 54
4.3. Circuite basculante bistabile sincrone 56
4.3.1. Caracteristicile circuitelor basculante bistabile sincrone 56
4.3.2. Analiza circuitelor basculante bistabile sincrone ... 57
4.3.2.1. Circuite basculante bistabile sincrone de tip RS ... 57
4.3.2.2. Circuite basculante bistabile sincrone de tip T 59
4.3.2.3. Circuite basculante bistabile sincrone de tip D ... 60
4.3.2.4. Circuite basculante bistabile sincrone de tip masterslave ..63
Capitolul 5: Circuite integrate logice ...67
5.1. Caracteristicile circuitelor logice .............................................................................67
5.1.1. Introducere ...67
5.1.2. Caracteristicile circuitelor logice cu dispozitive semiconductoare 67
5.1.3. Familii de circuite integrate logice ..70
5.2. Circuite integrate logice cu tranzistoare bipolare 71
5.2.1. Generaliti . 71
5.2.2. Poarta logic fundamental pentru seria TTL normal .. 73
5.2.3. Circuite logice cu intrri expandabile . 75
5.2.3. Circuite logice cu intrri expandabile . 76
5.2.5. Circuite TTL cu colectorul n gol ... 77
5.2.6. Circuite logice cu trei stri .. 78
5.2.7. Circuite logice cu injecie I
2
L ..79
5.3. Circuite integrate logice cu tranzistoare unipolare ..................................................80
5.3.1. Caracteristicile tranzistoarelor unipolare .................................................................80
5.3.2. Circuite logice cu TECMOS . 81
5.3.2.1. Circuite logice statice . 82
5.3.2.2. Circuite logice dinamice ..83
5
5.3.3. Circuite logice cu TECCMOS ...84
5.3.3.1. Circuitul logic fundamental inversor al seriei CMOS .85
5.3.3.2. Circuite logice SAUNU (NICI) i INU (NUMAI) CU TECCMOS ...87
5.3.3.3. Comutator analogic . 88
Capitolul 6: Aplicaii ale circuitelor integrate digitale ...................................................... 91
6.1. Aplicaii cu circuite logice combinaionale .............................................................91
6.1.1. Sumatoare binare .....................................................................................................91
6.1.2. Codificatoare ... 92
6.1.3. Decodificatoare .. 93
6.1.3.1. Decodificatoare din cod binar n cod zecimal .........................................................93
6.1.3.2. Decodificatoare din zecimal codat binar (BCD)
n cod zecimal (DBCDZ) ...................................................................................... 98
6.1.3.3. Decodificatoare din zecimal codat binar (BCD) n cod 7 segmente ... 99
6.1.4. Multiplexoare ........................................................................................................ 107
6.1.4.1. Reprezentarea multiplexoarelor 107
6.1.4.2. Implementarea multiplexoarelor cu pori logice ... 108
6.1.4.3. Extinderea multiplexrii ... 109
6.1.4.4. Utilizarea multiplexoarelor n implementarea funciilor logice 110
6.1.4.5. Circuitul integrat CDB 4151 cu funcie de multiplexor ... 112
6.1.5. Demultiplexoare ... 112
6.1.5.1. Reprezentarea demultiplexoarelor .112
6.1.5.2. Implementarea demultiplexoarelor cu pori logice .. 113
6.1.5.3. Utilizarea demultiplexoarelor pentru implementarea funciilor logice 113
6.1.5.4. Extinderea demultiplexrii 114
6.1.5.5. Transmiterea la distan a informaiei binare ... 115
6.2. Registre . 116
6.2.1. Clasificarea registrelor .. 116
6.2.2. Tipuri de registre ... 116
6.2.2.1. Registre de memorare paralel . 116
6.2.2.2. Registre de deplasare .118
6.2.2.3. Circuite integrate cu bistabili 122
6.3. Numrtoare i divizoare .......................................................................................129
6.3.1. Numrtoare asincrone cu transport succesiv ....................................................... 129
6.3.1.1. Numrtoare asincrone cu linie de iniializare de tip PRESET .130
6.3.1.2. Numrtoare asincrone cu linie de iniializare de tip CLEAR (RESET) . 132
6.3.2. Numrtoare sincrone cu transport succesiv ........................................................ 132
6.3.2.1. Numrtoare sincrone cu transport paralel ............................................................133
6.3.2.2. Numrtoare sincrone cu transport succesiv ........................................................ 133
6.3.3. Circuite integrate cu funcia de numraredivizare .. 134
6.3.3.1. Circuite integrate TTL utilizate ca numrtoaredivizoare .. 134
6.3.3.2. Circuite integrate CMOS utilizate ca numrtoaredivizoare .. 141
6.4. Memorii digitale .. 142
6.4.1. Noiuni introductive .. 142
6.4.2. Tipuri de memorii ..142
6.4.2.1. Memoria ROM .. 143
6.4.2.2. Memoria RAM .. 145
6
BIBLIOGRAFIE
1) Eliodor Bistriceanu. Octavian Stnil: Matematic discret, Editura MATRIX
ROM, Bucureti, 1996.
2) Eliodor Gh. Bistriceanu: Algebre booleene i circuite digitale, Editura MATRIX
ROM, Bucureti, 1997.
3) Microelectronica Data Book, Bucureti, 1985.
4) Bneasa S.A. Full Condensed Catalog, Bucureti, 1991.
5) Nicolae Drgulnescu: Agenda electronistului, ediia a II-a, Editura Tehnic, Bucu-
reti, 1989.
6) W. D. Anderson, A. G. Douce, R. C. Grimes, W. R. Heniford, R. L. Morris, R. F.
Schweitzer, S. Wolf: Proiectarea cu circuite integrate TTL, Editura Tehnic, Bucureti,
1974.
7) Sabin Ionel, Radu Munteanu: Introducere practic n electronic, Editura de Vest, Ti-
mioara, 1994.
8) Sanada Maican: Sisteme numerice cu circuite integrate. Culegere de probleme,
Editura Tehnic, Bucureti, 1980.
9) *** Guide des circuits integres, Publitronic, 1987.
10) www.globalspec.com
11) www.crystalfontz
7
CAPITOLUL 1
SISTEME DIGITALE
n epoca noastr nu se mai poate concepe desfurarea activitilor din toate domeniile
fr circulaia informaiilor. Evoluia tiinei i tehnologiei au permis conceperea i imple-
mentarea unor sisteme performante de producerea, transmiterea i recepia semnalelor purt-
toare de informaii. Astfel comunicaiile intercontinentale, regionale sau naionale nu mai
sunt posibile, n condiii de vitez ridicat i acuratee, fr utilizarea sistemelor digitale (nu-
merice) caracterizate de semnale numerice.
1.1. Calculatoare electronice
Calculatoarele electronice au devenit un instrument indispensabil al activitii umane.
Evoluia calculatoarelor a fost posibil odat cu apariia, n anul 1854, a lucrrii The
Laws of Thought (Legile gndirii) a logicianului i matematicianului irlandez George Boole
(1815-1864), care a conceput calculul boolean bazat pe dou stri. Aceast idee a fost prelu-
at de ctre savantul american Claude Shannon pentru proiectarea circuitelor numerice ce
admit numai dou nivele de tensiune: ridicat i cobort (1938).
Primele calculatoare electronice erau complicate, avnd i o vitez foarte mic de lucru,
deoarece utilizau sistemul zecimal de reprezentare a informaiei (10 nivele de tensiune). Oda-
t cu implementarea sistemului binar de reprezentare i dezvoltarea tehnologiei s-au atins
performanele din ziua de azi (viteze de lucru ale microprocesorului de peste 3 GHz).
Definiie. Calculatorul reprezint un mijloc de calcul automat care efectueaz o serie
de operaii aritmetice i logice cu ajutorul algoritmilor, pe baza unor programe.
Algoritmul este o colecie de reguli, o secven de aciuni elementare privind efectuarea
unor operaii cu caracter aritmeticologic, asupra unor date, pentru a produce alte date ce re-
prezint rezultatele sau datele de ieire.
Efectuarea algoritmului presupune cunoaterea datelor ce trebuie prelucrate i a ins-
truciunilor ce descriu metoda de calcul.
Calculatoarele electronice se mpart n:
- calculatoare analogice;
- calculatoare numerice;
- calculatoare hibride.
I) Calculatorul analogic (CA) prelucreaz mrimi cu variaie continu n timp (m-
rimi analogice). Sunt destinate n special, pentru rezolvarea unor ecuaii difereniale ce repre-
zint soluiile unor probleme dinamice complexe.
Relaiile matematice ce descriu sistemele fizice au drept corespondent n calculator ecu-
aii similare ntre mrimi de alt natur fizic (tensiuni sau cureni).
Blocurile funcionale sunt realizate cu amplificatoare operaionale conectate n circuite
care pot efectua operaii de: adunare, scdere, nmulire, mprire, derivare, integrare, ridica-
rea la puterea a n
a
, extragerea rdcinii de ordinul n, logaritmare, antilogaritmare, nmulirea
cu o constant etc.
Calculatoarele analogice se utilizeaz pentru modelarea i simularea unor procese.
II) Calculatoarele numerice (CN) prelucreaz informaia sub form discret, codi-
ficat binar cu ajutorul celor dou stri logice 0 i 1 i care semnific valori numerice.
CN au avantajul unei precizii ridicate, rezultatele nu sunt dependente de variaiile rezo-
nabile ale tensiunii de alimentare, pot stoca datele i pot prelucra numai acele date necesare
aplicaiei respective.
CN este un ansamblu construit din resurse fizice (hardware) i de programe de sistem
(software de baz), care asigur prelucrarea informaiei n conformitate cu algoritmii specifi-
cai de utilizator prin programe de aplicaii (software de aplicaii).
Programele reprezint o succesiune de instruciuni, n care fiecare instruciune efectu-
8
eaz o operaie. n urma interpretrii instruciunilor, se obin rezultatele sau datele de ieire.
O instruciune (conine specificaii referitoare la ope-raia ce trebuie efectuat (codul
operaiei), avnd m bii cu care se codific 2
m
instruciuni i specificaia referitoare la adresa
unui operand sau a unei alte instruciuni, numit adres ce
conine n bii i cu care se poate explora un spaiu de adre-
sare n memorie de 2
n
cuvinte (figura 1.1).
Prima arhitectura a unui calculator a fost stabilit, n
anii 40 de americanul John von Neumann.
Structura unui CN (figura 1.2) este format din:
1) Unitatea central de calcul (CPU)
CPU (Central Processing Unit) opereaz cu cuvinte binare de lungime 4, 8, 16, 32
sau 64 de bii i este alctuit din:
- unitatea aritmetic i logic (UAL) sau unitatea de execuie, care are rolul de a efectua
operaii aritmetice i logice asupra operanzilor (datelor) aplicate la intrare, n conformitate cu
o comand sau cod de operaie furnizate din exterior. Ieirile UAL sunt:
- indicatorii de condiii: semnul rezultatului, rezultatul egal cu zero, paritatea rezultatului,
transportul n afara rangului de semn;
- indicatori de eroare: depirea capacitii de reprezentare a numerelor sau a rezultatului.
UAL efectueaz i transferuri de date ntre registrele ei interne, de tipul:
- registre cu operanzi;
- registre cu indicatori de condiii;
- registre de ieire cu rezultatele operaiei.
- unitatea de comand (UC), care realizeaz:
- citirea instruciunilor programului din memorie (UM) cu ajutorul registrelor de instruci-
uni i execuia lor automat;
COD
OPERAIE
(m bii)
ADRES
(n bii)
Figura 1.1: Instruciunea
Figura 1.2: Structura unui calculator numeric
M A G I S T R A L E (BUSES)
COMMAND BUS
DATA BUS
ADRESS BUS
Unitate
comand
UC
Unitate
aritmetic
i logic
UAL
Registre
Unitate central
de calcul
CPU
RAMROM
Disc
DMA
Band
Memorie
UM
Intrri/
Ieiri
numerice
Conv
A/N
N/A
Proces/
Experiment
Dispozitive
n timp real
Imprimant
Plotter
nregistrator
Scanner
Modem
Plac reea
Tuner TV
CD R/W
DVD

Terminal
Dispozitive alfa numerice
Uniti intrare ieire (UI /UE)
I/O
Indicatori de condiii
(<0, >0, =0, =0 etc.)
9
- coordonarea celorlalte uniti ale CN, prin furnizarea semnalelor de comand de ctre
contorul programului ce conine adresa instruciunii urmtoare din program.
Deci, CPU realizeaz operaii aritmetice elementare, funcii logice, transferuri ntre re-
gistrele ei interne, comand celelalte uniti ale CN i efectueaz transferuri de date n exte-
rior prin cele trei magistrale de date.
2) Unitatea de memorie (UM), care cuprinde:
- zona memoriei de tip RAM (englez: Random Acces Memory), memorie cu acces alea-
tor sau memorie nepermanent, n care CPU poate nscrie i citi cuvinte de date i schimba
informa-ia. RAM poate fi construit cu dispozitive semiconductoare, fiind volatil (la deco-
nectarea alimentrii se pierde informaia) sau cu ferite (nevolatil);
- zona memoriei de tip ROM (englez: Read Only Memory), din care CPU citete cuvin-
tele instruciunilor din program fiind o memorie de tip permanent, avnd coninutul fix dat de
productor i care nu poate fi alterat de utilizator (nu poate fi nscris de CPU);
- zona memoriei de tip DMA (englez: Direct Memory Acces), memorie cu acces direct,
la care accesul se face fr intervenia programatorului, utiliznd partea de hardware.
La aceste tipuri de memorie elementele de memorie sunt organizate sub form de registre
de memorie, de regul cu circuite basculante bistabile (CBB). Fiecare bit al unui cuvnt binar
memorat de un registru este stocat de un CBB.
- mediu de memorare de tip disc sau band magnetic, pentru stocarea extern a informa-
iei.
Capacitatea unei memorii se exprim n kilocuvinte: 1 kilocuvnt conine 2
10
= 1024 cu-
vinte, cuvntul avnd 4, 8, 16, 32 sau 64 bii.
3) Unitile intrare/ieire (I/O) sau UI/UE, formate din:
- dispozitive alfanumerice de intrareieire care permit operatorului accesul la nscrierea
de date n CN, citirea rezultatelor, verificarea i depanarea programelor cu ajutorul terminalu-
lui alfanumeric (alctuit din monitor i tastatur), tiprirea rezultatelor i reprezentri grafice
cu ajutorul imprimantei, plotter-ului, scanner-ului sau nregistratorului i introducerea de date
cu ajutorul cititorului de cartele perforate sau benzi perforate, dischetelor, compactdiscurilor
(CD) sau dispozitivelor cu memorii flash. De asemenea, se pot stabili legturi cu ceilali
utilizatori de calculatoare prin intermediul modem-ului, pentru acces la reele de calculatoare
sau Internet;
- dispozitive de intrare/ieire n timp real, numerice sau analogice care permit realizarea
unor experimente sau a controlului unor procese fizice, cu ajutorul convertoarelor analog
numerice (CAN)sau numericanalogice (CAN).
4) Magistralele de informaii
Magistralele de informaii permit schimbul de date ntre unitile componente ale unui
CN, astfel:
- magistrala de informaii (DATA BUS), bidirecional, avnd un numr de linii de date
egal cu lungimea cuvintelor binare (4, 8, 16, 32 sau 64 bii) i pe care se face schimbul de da-
te ntre CPU i celelalte uniti;
- magistrala de adrese (ADRESS BUS), unidirecional, pentru a stabili de ctre CPU cei
doi parteneri ai transferului de date, cu ajutorul cuvintelor sub form de adrese;
- magistrala de control (COMMAND BUS), ntre CPU i celelalte uniti, pentru a stabili
tipul operaiei n curs (sensul transferului spre sau dinspre CPU, deservirea unei ntreruperi,
acces direct la DMA).
Transmiterea de cuvinte binare dinspre CPU se face cu operaia de nscriere WR (en-
glez: WRite), iar transmiterea spre CPU, se realizeaz cu operaia de citire RD (ReaD).
III) Calculatoarele hibride (CH) opereaz cu informaii analogice i numerice cu
ajutorul unor blocuri funcionale numerice i analogice, conectate ntre ele prin convertoare
10
CNA i CAN.
Clasificarea calculatoarelor
O clasificare a calculatoarelor se poate face n funcie de cteva criterii i anume:
1) Din punctul de vedere al dezvoltrii (evoluiei):
- calculatoare din generaia 1 (19461957) calculatoare reale construite cu tuburi cu
vid;
- calculatoare din generaia 2 (19571967) calculatoare reale construite cu dispozitive
semiconductoare discrete (diode i tranzistoare);
- calculatoare din generaia 3 (1967...1970) calculatoare reale construite cu circuite in-
tegrate de tip SSI (Small Scale Integration) cu 12 pori logice TTL i de tip MSI (Medium
Scale Integration) cu 12...100 pori logice TTL;
- calculatoare din generaia 4 (din 1970) calculatoare reale construite cu circuite inte-
grate de tip LSI (englez: Large Scale Integration) cu peste 100 de pori logice TTL, de tip
VLSI (englez: Very Large Scale Integration) cu 50000 tranzistoare MOS pe cip i de tip SLSI
(englez: Super Large Scale Integration) cu 10
6
tranzistoare MOS/cip;
- calculatoare din generaia 5 construite pe baza unor sisteme inteligente.
2) Din punctul de vedere al utilizrii:
- calculatoare universale;
- calculatoare specializate, pentru un anumit domeniu sau domenii apropiate.
Unele dispozitive dedicate, cum ar fi microcontrolerele, pot fi realizate cu arhitectur
von Neumann (concept clasic) sau cu arhitectur Harvard (concept mai nou). n arhitectura
Harvard, magistrala de date i magistrala de adrese sunt separate (figura 1.3). Astfel poate
circula un mare volum de date prin unitatea de procesare central iar viteza de lucru este mai
mare. Prin separarea un program de memoria de date este posibil ca instruciunile s nu nece-
site cuvinte de 8 bii. Tipic pentru arhitectura Harvard este numrul mai mic de instruciuni
dect n arhitectura von Newmann iar instruciunile sunt executate uzual ntr-un ciclu.
1.2. Automate finite
1.2.1. Noiuni i definiii
Activitatea de descriere, msurare i prognozare a fenomenelor fizice sau sociale se ba-
zeaz pe modele matematice care constau n relaii ntre parametrii numerici sau logici legai
ntre ei prin diverse operaii matematice.
Calculatoarele i unele dispozitive de automatizare folosesc informaiile despre activit-
ile enumerate mai sus n reprezentare numeric.
Sistemele numerice, care opereaz cu informaii de natur numeric, pot fi reprezentate
din perspectiva teoriei generale a sistemelor cu stri finite. Un sistem cu stri finite poate fi
particularizat la o subspecie a sa numit automate finite.
1.2.1.1. Automat
Definiie. Un automat (automaton) este un cvintuplu de forma:
(1.1) A = (X, S, Z, f, g),
unde X este mulimea intrrilor (alfabet de intrare), S reprezint mulimea strilor automatu-
lui, iar Z este mulimea ieirilor (alfabet de ieire).
Mulimile X, S, Z sunt mulimi nevide.
Arhitectur Harvard Arhitectur von Neumann
Memorie
de date
CPU
Memorie
program
8 4
CPU
Memorie
de date i
program 8
Figura 1.3 Arhitecturile Harvard i von Neumann
11
Reprezentarea grafic a unui automat, caracterizat de mulimile X, S i Z, este ilustrat
n figura 1.4.
Funciile f i g sunt aplicaii ale produsului cartezian al mulimilor S i X pe mulimea
prilor nevide P* ale mulimii S, respectiv Z, astfel:
(1.2)
), ( :
) ( :
Z * X S g
S * X S f
P
P
x
x
unde f este funcia de tranziie (trecere) i g reprezint funcia de ieire (rspuns).
Din relaia (1.2) rezult c funciile f i g sunt mulimi de perechi ordonate (s, x) cu s e
S i x e X , adic f(s, x) i g(s, x).
1.2.1.2. Automat determinist
Definiie. Un automat A este determinist dac pentru () s e S i x e X avem:
=
=
, 1 ) , (
; 1 ) , (
x s
x s
g
f
(1.3)
unde ,f(s, x), i ,g(s, x), reprezint cardinalul funciilor respective.
Observaie. Dac pentru orice se S i xe X avem ,f(s, x), = 1, atunci A este un auto-
mat Sdeterminist, iar dac pentru orice s e S i xe X avem ,g(s, x), = 1, atunci A este un
automat Zdeterminist.
Concluzie. Un automat determinist este un automat Sdeterminist i Zdetermi-
nist.
1.2.1.3. Automat finit
Definiie. Un automat A este finit dac mulimile X, S, Z care aparin automatului
sunt finite.
Automatul finit poate fi reprezentat ca o cutie neagr avnd un numr de borne exteri-
oare accesibile i capabil s posede un numr finit de stri interne (elementele mulimii S).
Dac se aplic elemente ale alfabetului X la bornele de intrare, atunci automatul finit
elaboreaz un rspuns (elemente ale alfabetului Z) i trece ntr-o nou stare intern (elemente
ale mulimii S).
Rspunsul i starea n care trece automatul aparin mulimilor g(s, x) i f(s, x) unde s
este starea prezent.
Funciile caracteristice ale unui automat sunt S, f i g.
Observaie. n cazul mai multor automate care au aceleai mulimi X i Z i pentru
care folosim notaia Aut (X, Z), orice automat A e Aut (X, Z) poate fi descris de tripletul:
(1.4) A = (S, f, g).
1.3. Modele de automate finite
Automatele finite pot fi de tipul Moore, Mealy sau Starke.
1.3.1. Modelul Moore
Definiie. Un automat finit Moore este un cvintuplu de forma:
A = (X, S, Z, f, g),
avnd urmtoarele ecuaii caracteristice:
X Z S
Figura 1.4: Reprezentarea unui automat
12
=
= +
)], ( [ ) (
)] ( ), ( [ ) 1 (

s z
s x s
g
f
(1.5)
unde X, S, Z, f i g au fost definite anterior, iar:
x() este simbolul de intrare, la momentul prezent ;
s() este starea prezent, la momentul prezent ;
z() este simbolul de ieire, la momentul prezent ;
s( + 1) reprezint starea la momentul urmtor ( + 1) sau starea urmtoare.
Not . Alfabetul unei variabile reprezint mulimea de valori pe care o poate lua varia-
bila, iar simbolul este fiecare element al alfabetului.
Conform relaiei (1.5), pentru un automat Moore starea urmtoare s( + 1) este definit
de simbolul de intrare x() i de starea prezent s(), iar ieirea prezent z() a automatului
depinde numai de starea prezent s(v).
1.3.2. Modelul Mealy
Definiie. Un automat finit Mealy este un cvintuplu de forma A = (X, S, Z, f, g), cu ur-
mtoarele ecuaii caracteristice:
=
= +
)]. ( ), ( [ ) (
)] ( ), ( [ ) 1 (

s x z
s x s
g
f
(1.6)
Din definiie, rezult c, ieirea z() este determinat n prezent de starea prezent s()
i de intrarea x(), iar funcia de tranziie (starea urmtoare s( + 1)) este aceeai ca la auto-
matul Moore. De altfel, automatul Moore este un caz special al automatului Mealy (o subspe-
cie a sa).
1.3.3. Modelul Starke
Definiie. Un automat Starke este un cvadruplu de forma A = (X, S, Z, k), unde:
(1.7) ) ( : X S X S k
*
P ,
este funcia creia i apartine ieirea la momentul i starea la momentul ( + 1) n funcie de
starea i intrarea automatului la momentul .
Modelul Starke reprezint cazul general al automatelor finite, iar prin particularizarea
funciei k se obin
- modelul Moore, pentru
)] ( ), , ( [ ) , ( s x s x s g f k (1.8.a) = ,
- modelul Mealy, pentru
)] , ( ), , ( [ ) , ( x s x s x s g f k (1.8.b) = .
1.4. Semiautomat
Definiie. Un semiautomat, notat S(A), este un triplet de forma:
(1.9) S(A) = (X, S, f).
Semiautomatul este un automat la care nu intereseaz ieirea ci numai evoluia sa inter-
n mpreun cu tranziiile dintre stri.
Observaie. Unui semiautomat i se pot ataa mai multe automate prin adoptarea alfa-
betului de ieire Z i a funciei de ieire (rspuns) g, dar unui automat i se poate ataa un sin-
gur semiautomat.
1.5. Structura unui automat finit
n figura 1.5 se reprezint modelul unui automat la care strile lui sunt realizabile fizic
cu ajutorul blocului de memorie M. Blocul M determin strile interne ale automatului i este
un automat Moore.
Dac lipsete conexiunea a la blocul funciei de ieire g, structura devine un automat
Moore, iar dac lipsete blocul funciei g(s, x), se obine un automat de stare.
Un automat care are funcia de ieire de forma:
13
(1.10) )] ( ( [ )] ( ), ( [ x x s g g = ,
reprezint un automat fr memorie sau trivial. n acest caz, funcia de tranziie f i variabile-
le intermediare determinate de legtura invers b nu au nici o influen i, deci, noiunea de
stare este inutil.
Deoarece automatele fr memorie au ieirea la un moment dat determinat numai de
combinaia mrimilor aplicate la intrare n acel moment, ele se numesc automate combinaio-
nale, care sunt realizate fizic cu circuite logice combinaionale (prescurtat, CLC).
Automatele finite cu memorie sunt realizate fizic cu circuite logice secveniale (CLS),
care conin circuite logice combinaionale i elemente de memorie.
Partea de structur combinaional este reprezentat ntr-un automat netrivial (cu me-
morie) de blocurile care elaboreaz funciile f(s, x) i g(s, x).
1.6. Reprezentrile funciilor caracteristice ale automatelor finite
Funciile caracteristice f i g se pot reprezenta prin tabelul de tranziie, grafuri de tranzi-
ie sau organigrame.
1.6.1. Tabelul de tranziie
Tabelul de tranziie se construiete trecnd pe coloane variabilele de intrare ale muli-
mii X, iar pe linii componentele mulimii strilor S. Interseciile definesc funciile f i g (figu-
ra 1.6).
De exemplu, dac sistemul se afl n starea s
1
i la intrare primete variabila x
1
, automa-
tul trece n starea s
n
i la ieire are valoarea z
3
.
1.6.2. Grafuri de tranziie
n figura 1.7 este dat un exemplu de reprezen-
tare a funcionrii unui automat cu ajutorul grafurilor
de tranziie.
n noduri se trec strile strile sistemului (s
1
, s
2
,
s
3
), iar arcele orientate conin determinrile de intrare
i ieire pentru care sensul sgeii indic sensul tran-
ziiei.
Dac sistemul se afl n starea s
1
i se aplic
f(s, x)
M
seS
g(s, x)
x eX
z eZ
a
b
Figura 1.5: Structura unui automat
X x
1
x
2
x
p
S
s
1
s
n
z
3
s
2
f, g
s
n
Figura 1.6: Tabelul de tranziie
x
1
z
3
x
2
z
2
x
3
z
3
x
2
z
2
x
1
z
1
s
1
s
2
s
3
Figura 1.7: Exemplu de graf
de tranziie
14
mrimea x
1
la intrare, el va trece n starea s
2
avnd la ieire mrimea z
3
.
1.6.3. Organigrame
Pentru reprezentarea sistemelor cu ajutorul organigramelor (figura 1.8), mrimile x
1
, x
2
sunt condiii de intrare testate n vederea stabilirii evoluiei sistemului, iar alturi de strile
sistemului se trec valorile ieirilor.
n situaia n care sistemul se afl n starea s
1
i are la intrare mrimea x
1
, el trece n sta-
rea s
2
i va avea la ieire valoarea z
3
. Dac n urma testrii x
1
nu a aprut la intrare, atunci sis-
temul va rmne n starea s
1
(legtura a).
***
s
1
s
2
s
4
s
3
x
2
x
1 Nu
z
1
a
Da
z
3
z
3
z
2
Da Nu
Figura 1.8: Exemplu de organigram
15
CAPITOLUL 2
ALGEBRA BOOLEAN I FUNCII BOOLEENE
2.1. Algebra boolean
2.1.1. Noiuni introductive
2.1.1.1. Logica matematic
Logica matematic este tiina care utilizeaz metode matematice pentru soluinonarea
problemelor matematice.
2.1.1.2. Algebra logicii
Algebra logicii este un domeniu al logicii matematice care opereaz cu aseriuni simple
sau compuse.
Aseriunea reprezint o afirmaie despre care se poate spune c este fie adevrat i i se
atribuie valoarea 1, fie fals i creia i se atribuie valoarea 0.
Algebra logicii folosete metoda simbolic pentru simplificarea calculelor i anume:
a) Simboluri, pentru operaii matematice de tipul:
- disjuncie: +, SAU, (reuniune);
- conjunctie: , I, (intersecie);
- negaie: x (negarea variabilei x).
b) Litere, pentru aseriunile simple sau compuse.
Proprieti:
1) Comutativitatea
= + = +
= =
.
;
A B B A sau A B B A
A B B A sau A B B A
(2.1)
2) Asociativatatea
= + + = + +
= =
. ) ( ) ( ) ( ) (
; ) ( ) ( ) ( ) (
C B A C B A sau C B A C B A
C B A C B A sau C B A C B A
(2.2)
3) Distributivitatea
=
+ + = +
= + = +
). ( ) ( ) (
) ( ) (
; ) ( ) (
C A B A C B A
sau C A B A C B A
C A B A C B A sau C A B A C B A
(2.3)
Postulate
=
=
= +
=
= +
=
= +
=
= +
=
= =
= =
0. 1
1 0
1 0 1
0 1 0
1 1 0
0 0 1
0 0 0
1 1 1
1 1 1
0 0 0
1 0
0 1
(2.4) ; ; ; ; ;
,
,
A pentru A
A pentru A
Teoreme
. ;
) (
) (
; ; ;
=
= +
=
=
=
= +
=
= +
=
= +
0
1
0 0
1 1
1
0
(2.5)
A A
A A
A A
A A
A A A
A A A
A
A
A A
A A
Formulele lui De Morgan
= + = +
= + = +
A B A A B A A
A B A A B A A
) (
) (
(2.6)
+ + =
= + +
.
;
C B A C B A
C B A C B A
(2.7)
2.2. Funcii booleene
2.2.1. Definiie
Se consider funcia:
16
(2.8) f (x,y) = a x
2
+ b y,
n care x, y e 9; a, b e9; f (x, y) e 9, iar x, y sunt argumentele funciei f.
Pentru diferite valori ale argumentelor x i y acestora le corespunde o funcie f.
n algebra boolen, argumentele funciei i funcia f nu pot lua dect dou valori, 0 sau 1, iar
funcia f se numete funcie boolean.
Pentru n argumente se pot obine 2
n
combinaii ale valorilor acestor argumente, combi-
naii pentru care funcia boolean f nu poate lua dect valoarea 0 sau 1 (figura 2.1).
Reprezentarea de mai sus constitu-
ie tabelul de adevr al funciei booleene.
n practic pot aprea urmtoarele
situaii i anume:
1) Exist dispozitive despre care cu-
noatem modul de variaie a intrrilor
(argumentele funciei booleene) i starea
ieirii pentru toate combinaiile intrri-
lor. Cu ajutorul acestor elemente se poate
stabili tabelul de adevr, iar pe baza lui
se determin expresia funciei booleene. Aceast operaie se numete analiza dispozitivului.
2) n cazul n care se dau funcia boolean, numrul argumentelor i tabelul de adevr i
se cere dispozitivul care realizeaz practic funcia booleean, se va utiliza operaia de sintez
a dispozitivului.
3) Situaia de nedeterminare, n care pentru unele combinaii ale argumentelor, funcia
booleean nu are o valoare cert (determinat) astfel c funcia este incomplet definit. Acest
fapt se consemneaz n tabelul de adevr cu ajutorul simbolului * .
2.2.2. Operaii cu funcii booleene
Operaiile fundamentale care se pot aplica funciilor booleene sunt:
- negarea variabilei x, adic x
- reuniunea (+", disjuncie, )
- intersecia (, conjuncie, ).
2.3. Reprezentarea numeric a informaiei
2.3.1. Reprezentarea n sistem binar
n scopul prelucrrii hardware de ctre circuite adecvate, informaia trebuie s fie repre-
zentat n sistem binar, cu ajutorul celor dou cifre binare (bii): 0 i 1.
Din punct de vedere electric, cifrei 0 i se asociaz un nivel sczut de tensiune (n jurul
valorii de 0 voli), denumit nivel logic JOS sau LOW (n englez), iar cifrei binare 1 i se aso-
ciaz un nivel ridicat de tensiune (n valoare absolut), denumit nivel logic SUS (HIGH).
Cele dou cifre binare 0 i 1 aparin sistemului de numeraie binar care are baza 2,
sistem care conine cele dou simboluri:
(2.8) A
2
= {0,1}.
Un numr binar X poate fi scris sub forma
(2.9)
0
0
1
1
2
2
1
1 2
2 2 2 2 ) ( + + + + =

a a a a X
n
n
n
n
,
unde a
i
e {0,1}, i = 0, 1, ...., (n 1) sunt coeficienii reprezentrii binare.
Forma prescurtat de reprezentare a numrului binar X este
(2.10) (X)
2
=
0 1 2 1
...... a a a a
n n
, a
i
e {0,1}, i = 0, 1, ...., (n 1).
n relaia anterioar, a
n1
se numete cel mai semnificativ bit (n englez, prescurtat
MSB), iar a
0
cel mai puin semnificativ bit (LSB). Relaia conine n termeni i reprezint un
cuvnt binar cu n bii sau n ranguri.
Atenie! Inversarea poziiilor rangurilor conduce la modificarea reprezentrii iniia-
x
1
, x
2
,.....................,x
n-1
, x
n
f(x
1
,x
2
,...,x
n-1
, x
n
)
0 0...........................0 0
1
0 0...........................0 1
2
0 0...........................1 0
3
.........................................
1 1...........................1 1
n
i
e{0,1}, i = 1, 2, .., 2
n
Figura 2.1: Tabelul de adevr
17
le a numrului (cuvntului) binar!
Un cuvnt binar cu n ranguri poate reprezenta numere ntregi zecimale n gama:
(2.11) 1 2 0 s s
n
X .
Astfel, un cuvnt binar cu 8 bii, denumit i octet, poate reprezenta numerele zecimale
ntregi ntre 0 i 255 (n = 8).
Cu ajutorul relaiei (2.9) se poate efectua i operaia de decodificare (conversie) din re-
prezentarea binar n reprezentarea zecimal. De exemplu, numrul binar (octet) 11010010 l
vom reprezenta pe baza relaiei (2.9) astfel:
Observaie. Dac LSB = 0, atunci numrul zecimal corespunztor este par, iar dac
LSB = 1 numrul zecimal va fi impar.
Principalele avantaje ale utilizrii sistemului binar de reprezentare a informaiei n ra-
port cu sistemul zecimal sunt att tehnologice, ct i din punct de vedere al efecturii operaii-
lor matematice logice. Din punct de vedere tehnologic este mai uor s se realizeze dispoziti-
ve care s materializeze cele dou stri 0 i 1 ale sistemului binar dect cele 10 stri ale siste-
mului zecimal. Astfel, utilizarea dispozitivelor semiconductoare i, n special a tranzistorului,
care funcioneaz n regim de comutaie conduce, prin convenie, la alocarea cifrei binare 1
pentru starea de blocare respectiv cifrei 0 pentru starea de conducie. Aceste dispozitive sunt
elemente de comutaie statice (fr piese n micare), spre deosebire de elementele de comu-
taie dinamice (cu piese n micare) de tipul releelor electromagnetice, care au fost utilizate
iniial n schemele logice i care prezint un grad sczut de fiabilitate. Al doilea avantaj l re-
prezint simplitatea regulilor pentru operaiile matematice logice.
Operaii cu numere binare
1) Adunarea i nmulirea numerelor binare
Aceste operaii au la baz urmtoarele reguli (vezi i relaiile (2.4)):
Adunarea binar
(2.12)
= +
= +
= +
= +
1 0 1 1
1 0 1
1 1 0
0 0 0
transport de bit cu ,
nmulirea binar
(2.13)
=
=
=
=
1 1 1
0 0 1
0 1 0
0 0 0
Operaia de nmulire este o adunare repetat.
Exemplu. S se efectueze nmulirea numerelor binare: 11011 i 1011.
10
1 4 6 7
0 1 2 3 4 5 6 7
0 1 2 3 4 5 6 7
) 210 ( 2 2 2 2
2 0 2 1 2 0 2 0 2 1 2 0 2 1 2 1
) ( ) ( ) ( ) ( ) ( ) ( ) ( ) (
= + + + =
= + + + + + + +
+ + + + + + + +
a a a a a a a a
0 1 0 0 1 0 1 1
18
R.
2) Scderea numerelor binare
Operaia de scdere a dou numere binare, la care iau parte desczutul (numr pozitiv)
i scztorul (numr negativ), implic prelucrarea suplimentar a scztorului, astfel ca la
desczut s se adune un complement al scztorului. Necesitatea reprezentrii prin comple-
ment a numerelor negative deriv din observaiile pe care le putem efectua asupra reprezent-
rii prin modul i semn a numerelor negative.
- Reprezentarea numerelor negative n modul i semn
Semnul (+) sau () al unui numr binar se recunoate dup valoarea bitului cel mai
semnificativ (MSB): dac MSB = 0 numrul este pozitiv, iar dac MSB = 1 numrul va fi ne-
gativ. De exemplu, considerm numerele zecimale +11 i 11 reprezentate n binar, cu cte 8
ranguri inclusiv bitul de semn:
Aceast reprezentare are o serie de dezavantaje majore:
- biii de semn trebuie tratai separat;
- apar dou reprezentri diferite pentru zero: 000...00 pentru zero pozitiv, iar pentru
zero negativ combinaia 100...00;
- este necesar implementarea unei operaii de scdere a valorilor absolute ale numerelor.
- Reprezentarea n complementul fa de 1
Numrul negativ reprezentat prin complementul fa de 1 se obine prin nlocuirea fie-
crei cifre binare, prin complementul fa de 1 astfel: complementul fa de 1, al lui 0, este 1,
iar complementul fa de 1, al lui 1, este 0. Numrul pozitiv are n complementul fa de 1
aceeai reprezentare ca n modul i semn, bitul cel mai semnificativ fiind alocat semnului nu-
mrului binar.
i n aceast reprezentare zero are tot dou forme (vezi exemplul de mai jos), deoarece
rezultatul adunrii a celor dou numere 111111 este complementul fa de 1 a lui 000000:
Utiliznd aceast reprezentare, operaia de scdere a dou numere binare nseamn a
aduna la desczut complementul fa de 1 al scztorului, lund n considerare rangurile (bi-
Nr. binar Nr. zecimal
0 0 0 0 1 0 1 1 +11
Bii de semn
1 0 0 0 1 0 1 1 11
Nr. binar Nr. zecimal Operaie
0 1 0 1 1 0 +22 0 1 0 1 1 0 +
Bii de semn 1 0 1 0 0 1
1 0 1 0 0 1 22 1 1 1 1 1 1
1 1 0 1 1 Verificare:
1 0 1 1 (27)
10

1 1 0 1 1 (11)
10
1 1 0 1 1 (297)10
0 0 0 0 0
1 1 0 1 1
1 0 0 1 0 1 0 0 1
BT-1
BT-1 BT-1
BT-1
BT-1
BT-1
BT-1
BT-1
19
ii) de semn, iar bitul de transport aprut n urma adunrii se va aduna la rndul su la bitul
din dreapta (LSB) al rezultatului. Acest algoritm voluminos mpreun cu dubla reprezentare a
lui zero constituie dezavantaje apreciabile ale metodei de scdere prin complement fa de 1.
Operaia de scdere cu ajutorul reprezentrii prin complement fa de 1 se va exemplifi-
ca pentru operaia +(10)
10
(7)
10
:
- Reprezentarea n complementul fa de 2
Complementul fa de 2 al unui numr negativ este complementul fa de 1 al numru-
lui respectiv care include bitul de semn negativ i la care se adun o unitate la cel mai puin
semnificativ bit (LSB) al rezultatului reprezentrii.
Exemplu. S se determine complementul fa de 2 al numrului () 0001001.
R.
n aceast reprezentare, exist o singur form pentru zero, lucru ce se poate constata
din exemplul urmtor, n care se adun n complement fa de 2 numerele +5 i 5, avnd c-
te patru ranguri n cod binar:
n concluzie, adunarea codurilor complementare a dou numere se efectueaz rang cu
rang inclusiv rangurile de semn, neglijndu-se bitul de transport n afara rangului de semn.
n tabelul 2.1 se prezint codurile n complement fa de 2 ale numerelor zecimale n-
tregi cuprinse ntre +8 i 7, cu meniunea c, prin definiie, se consider c numrul +8 are
drept cod 1000 (vezi i figura 2.12).
Tabelul 2.1: Complement fa de2
(X)
10
(X)
2
(X)
10
(X)
2
8 1 0 0 0 +7 0 1 1 1
7 1 0 0 1 +6 0 1 1 0
6 1 0 1 0 +5 0 1 0 1
5 1 0 1 1 +4 0 1 0 0
4 1 1 0 0 +3 0 0 1 1
3 1 1 0 1 +2 0 0 1 0
2 1 1 1 0 +1 0 0 0 1
1 1 1 1 1 0 0 0 0 0
Nr. zecimal Nr. binar Operaie Verificare
(+10)
10
0 1 0 1 0 0 1 0 1 0 + (+10)
10
(+7)
10
0 0 1 1 1 1 1 0 0 0 + (7)
10
(7)
10
1 1 0 0 0 1 0 0 0 1 0
+
0 0 0 1 1 = (+3)
10
- Numr binar () 0 0 0 1 0 0 1
- Complement fa de 1 1 1 1 1 0 1 1 0
1 1 1 1 0 1 1 0 +
1
- Complement fa de 2 1 1 1 1 0 1 1 1
(+5)
10
0 1 0 1 0 1 1 1 +
1 0 1 0 + 1 0 1 1
1 1 0 0 0 0
(-5)
10
1 0 1 1 bit care se neglijeaz
20
Cu ajutorul a n ranguri ale cuvntului binar se pot reprezenta n complement fa de 2
numerele N n gama:
(2.14) 1 2 2
1 1
s s
n n
N .
Observaie. Verificarea operaiilor efectuate n reprezentare binar se face convertind
termenii i rezultatele n sistem zecimal.
2.3.2. Reprezentarea n sistemele octal i hexazecimal
Informaiile binare pot fi reprezentate cu un volum redus utiliznd aceste dou sisteme
de reprezentare.
- Reprezentarea octal
Reprezentarea octal utilizeaz alfabetul octal cu opt simboluri:
(2.15) A
8
= {0, 1, 2, 3, 4, 5, 6, 7}.
- Reprezentarea hexazecimal
Reprezentarea hexazecimal se bazeaz pe alfabetul hexazecimal de tip alfanumeric (16
simboluri):
(2.16) A
16
= {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F}.
2.3.3. Conversiile reprezentrilor numerice
Conversiile informaiilor numerice reprezentate n unul din cele patru sisteme: zecimal,
binar, octal i hexazecimal se pot efectua innd cont de corespondenele prezentate n tabe-
lul 2.2.
(X)
2
(X)
8
(X)
10
2
3
2
2
2
1
2
0
2
2
2
1
2
0
0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 1 1
2 0 0 1 0 0 1 0 2
3 0 0 1 1 0 1 1 3
4 0 1 0 0 1 0 0 4
5 0 1 0 1 1 0 1 5
6 0 1 1 0 1 1 0 6
7 0 1 1 1 1 1 1 7
8 1 0 0 0 8
9 1 0 0 1 9
10 1 0 1 0 A
11 1 0 1 1 B
12 1 1 0 0 C
13 1 1 0 1 D
14 1 1 1 0 E
15 1 1 1 1 F
Conversia zecimal binar
Se mparte succesiv numrul zecimal la baza 2 pn se obine un ct mai mic dect 2 (0
sau 1). Numrul binar va fi compus din valoarea ultimului ct q
n1
care este ntotdeauna egal
cu 1 i constituie MSB i valorile succesive ale resturilor obinute n urma mpririi, conside-
rate n ordinea : r
n2
, r
n3
,...., astfel nct primul rest r
0
devine LSB. De exemplu, considerm
numrul zecimal (X)
10
= 25.
(X)
16
Tabelul 2.2: Sisteme de conversie
21
Conversia binar octal
Aceast conversie recurge la mprirea cuvntului binar de la dreapta la stnga n
grupe de cte 3 bii, numite triade, iar pentru decodificarea triadelor se utilizeaz tabelul 2.2.
Conversia binar hexazecimal
Se mparte cuvntul binar n grupe de cte 4 ranguri (tetrade) de la dreapta la stnga,
care se decodific conform tabelului 2.2:
Dup cum se observ, reprezentarea octal necesit doar 4 ranguri pentru aceeai infor-
maie binar cu 10 ranguri, iar cea hexazecimal numai 3 ranguri.
Observaie. Dac, n urma decodificrii, ultima triad sau tetrad este incomplet, la
aceasta se va aduga bitul 0 n poziiile rangurilor care lipsesc deoarece grupele binare cores-
punztoare astfel completate nu-i modific valorile.
2.4. Funcii booleene elementare. Circuite tip poart logic
Funciile booleene elementare rezult din operaiile fundamentale ale algebrei booleene
pentru care exist n practic circuite electrice sau electronice, denumite pori logice (n en-
glez logic gates). Ieirile (valorile funciei booleene) sunt de forma:
a) 0 (LOW/ JOS / L), pentru poart logic blocat (nchis);
b) 1 (HIGH / SUS / H), pentru poart logic deschis.
1) Funcia direct (operator direct)
Se realizeaz cu un circuit logic neinversor i se folosete ca un dispozitiv de putere
pentru transmiterea informaiei pe linii de comunicaie de lungime considerabil (figura 2.2).
2) Funcia negaie (poart inversoare) (NU)
Aceast funcie se obine cu ajutorul unui circuit logic la ieirea cruia se elaboreaz un
A
f = A
(a) Simbol grafic (b) Tabel de adevr
Figura 2.2: Operator direct
Intrare
A
Ieire
f = A
0 0
1 1
) ( 1
1 1
2 | 3 0
) 1 0 0 1 1 ( ) 25 ( 2 | 6 0
2 | 12 ) ( 1
2 | 25
4
3
2
2 10 1
0
MSB q
r
r
r
LSB r
=
=
=
= =
=
. ) (
2
) (
2
) (
8
2 3 5 1
2
0 1 0
3
1 1 0
5
1 0 1
1
1 0 0
=
=
X
X

. ) (
2
) (
2
)
16
(
A 5 3
A
0 1 0 1
5
1 0 1 0
3
1 1 0 0
=
=
X
X

22
semnal avnd starea logic opus strii semnalului aplicat la intrarea porii (circuitul inversor
din figura 2.3).
3) Funcia disjuncie (SAU / OR / + / )
Cicuitul realizeaz o sumare a dou semnale (figura 2.4) sau a mai multor semnale bi-
nare.
4) Funcia disjuncie negat (SAUNU / SAU / NOR / NICI)
Funcia realizeaz o nmulire a semnalelor de stri opuse strilor semnalelor aplicate la
intrare (figura 2.5).
Funcia disjuncie negat se mai numete funcia PierceWebb i poate fi reprezentat
cu operatorul nici A nici B (+)
astfel:
(2.17) . B A B A B A f + = = + =
5) Funcia conjuncie
(I / AND / )
Circuitul acestei funcii n-
mulete dou semnale binare (fi-
gura 2.6), sau mai multe semnale
binare aplicate la intrri.
Figura 2.3: Inversor
Intrare
A
Ieire
f =
A
0 1
1 0
A f =
A
Figura 2.4: Operator SAU
f = A + B
A
B
Intrri
A B
Ieire
f = A + B = AB
0 0 0
0 1 1
1 0 1
1 1 1
f = B A +
Figura 2.5: Operator SAUNU
A
B
Intrri
A B
Ieire
f = B A B A B A B A = = = +
0 0 1
0 1 0
1 0 0
1 1 0
f = A B
Figura 2.6: Operator I
A
B
Intrri
A B
Ieire
f = A B = AB
0 0 0
0 1 0
1 0 0
1 1 1
23
6) Funcia conjuncie negat (INU / I / NAND / NUMAI)
La ieirea acestui
circuit se obine o nmul-
ire negat a dou semna-
le (figura 2.7) sau a mai
multor semnale aplicate
la intrri.
Funcia conjunc-
ie negat, care este nu-
mit i funcia Sheffer,
poate fi reprezentat cu
operatorul numai A sau numai B (|) astfel:
(2.18) . B A B A B A f | = + = =
7) Funcia SUM MODULO 2 ( / SAUEXCLUSIV / XOR / EXOR)
Funcia SUM MO-
DULO 2 (figura 2.8) este
utilizat n unitile aritme-
tice logice (UAL) ale micro-
procesoarelor.
Aceast funcie reali-
zeaz urmtoarea operaie
aritmetic logic:
(2.19) B A B A f + =
8) Funcia COINCIDEN ( / SAUEXCLUSIVNEGAT / NXOR)
n figura 2.8 este prezentat funcia COINCIDEN care intr de asemeanea n com-
ponena UAL, efectund urmtoarea operaie aritmetic logic:
(2.20) B A B A f + = .
2.5. Reprezentarea funciilor booleene
Reprezentarea funciilor booleene se face prin metode grafice (intuitive) sau metode
analitice.
2.5.1. Metode grafice
Metodele grafice (geometrice) sunt utilizate pentru funcii algebrice booleene cu un nu-
mr redus de argumente i pot fi:
- tabelul de adevr;
- diagrame de tip Euler, Venn, Veitch, VeitchKarnaugh;
- grafuri;
B A f =
Figura 2.7: Operator INU
A
B
Intrri
A B
Ieire
B A B A B A f = + = =
0 0 1
0 1 1
1 0 1
1 1 0
Figura 2.8: Funcia SUM MODULO 2
f = A B
A
B
Intrri
A B
Ieire
f = A B= B A B A +
0 0 0
0 1 1
1 0 1
1 1 0
f = A B
Figura 2.9: Funcia COINCIDEN
A
B
Intrri
A B
Ieire
f = A B= B A B A +
0 0 1
0 1 0
1 0 0
1 1 1
24
- scheme logice (logigrame).
2.5.1.1. Tabelul de adevr
Tabelul de adevr sau tabelul combinaional este forma cea mai complet de reprezen-
tare i conine n partea stng un numr de linii egal cu numrul combinaiilor posibile ale
valorilor argumentelor, iar n partea dreapt valorile pe care le ia funcia pentru fiecare com-
binaie de valori ale argumentelor (vezi i figura 2.1).
2.5.1.2. Diagrame VeitchKarnaugh
Cele mai utilizate sunt diagramele VeitchKarnaugh, care sunt o reprezentare tabelar
compact cu o dispunere bidirecional a celor n argumente pe 2
p
linii i 2
q
coloane, astfel c
p + q = n. Dac n este par, atunci 2
p
= 2
q
, iar dac n este impar avem 2
q
= 2
p+1
(figura 2.10
(a), (b), (c)).
Aceste diagrame au fost introduse prima dat de matematicianul Veitch n cod binar na-
tural. Mai trziu, Karnaugh propune codul Gray sau codul binar reflectat (tabelul 2.3) care,
fiind un cod continuu i ciclic, asigur adiacena ntre cmpurile diagramei, deoarece dou
cmpuri (cifre binare) respect proprietatea de adiacen dac difer prin cifra 1.
x
1
x
2
x3
0
0
0
1
1
1
1
0
0
1
f(x1, x2, x3)
n = 3
p = 1 (2 linii)
q = 2 (4 coloane)
2
3
= 8 cmpuri
x1x2
x3 x4
0
0
0
1
1
1
1
0
00
01
11
10
f(x
1
,x
2
,x
3
, x
4
)
n = 4
p = 2 (4 linii)
q = 2 (4 coloane)
2
4
= 16 cmpuri
(a) (b) (c)
x1x2 x3
x4x5
00
01
11
10
f(x
1
,x
2
,x
3
, x
4
)
n = 5
p = 2 (4 linii)
q =3 (8 coloane)
2
5
= 32 cmpuri
0
0
0
0
0
1
0
1
1
0
1
0
1
1
0
1
1
1
1
0
1
1
0
0
Figura 2.10: Diagrame VeitchKarnaugh
Tabelul 2.3: Coduri binare
Cod binar natural Cod binar Gray Cod
zec. B
3
B
2
B
1
B
0
G
3
G
2
G
1
G
0
0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 1
2 0 0 1 0 0 0 1 1
3 0 0 1 1 0 0 1 0
4 0 1 0 0 0 1 1 0
5 0 1 0 1 0 1 1 1
6 0 1 1 0 0 1 0 1
7 0 1 1 1 0 1 0 0
8 1 0 0 0 1 1 0 0
9 1 0 0 1 1 1 0 1
10 1 0 1 0 1 1 1 1
11 1 0 1 1 1 1 1 0
12 1 1 0 0 1 0 1 0
13 1 1 0 1 1 0 1 1
14 1 1 1 0 1 0 0 1
15 1 1 1 1 1 0 0 0
25
n exemplele de diagrame din figura
2.10 se constat c diagramele VeitchKar-
naugh conin n total 2
p
2
q
= 2
n
cmpuri n
care se trec valorile funciei booleene. La ca-
petele liniilor i coloanelor se trec valorile
combinaiilor argumentelor funciei.
Exemplu. S se reprezinte cu diagra-
ma VeitchKarnaugh funcia de patru argu-
mente f (x
1
x
2,
x
3
x
4
), ale crei valori sunt da-
te n tabelul 2.4.
R. Diagrama Veitch Karnaugh se
construiete innd cont c pentru patru ar-
gumente, numrul liniilor i coloanelor este 4 (vezi i fi-
gura 2.10 (b)), iar valorile funciei f pentru diferite com-
binaii ale argumentelor x
1
, x
2
, x
3
, x
4
se trec n diagram
la interseciile liniilor cu coloanele care conin grupurile
de combinaii respective (tabelul 2.5).
2.5.1.3. Scheme logice (logigrame)
n construirea schemelor logice se utilizeaz simbo-
lurile grafice corespunztoare funciilor logice elementare
prezentate n 2.4.
Exemplu. n figura 2.11 se prezint un circuit logic cu pori logice NU, SAU, I, I ,
SAU pentru care se cere forma analitic a funciei de ieire f.
R. Analiza acestui circuit logic combinaional se efectueaz determinnd funciile de
ieire f
4
, f
5
, f
6
, f
7
respectiv f
8
ale porilor logice, n sensul de la sursele de semnal (variabilele
de intrare) ctre ieirea y a schemei logice. Se obin:
1)
3 1 4
x x f =
2)
3 2 1 5
x x x f =
3)
3 1 3 1 6
x x x x f + = =
4)
2 3 1 2 4 7
x x x x f f + = + =
5)
3 1 3 2 1 6 5 8
x x x x x f f f + + = + =
6) = + + + + = + = ) ( ) (
3 1 3 2 1 2 3 1 8 7
x x x x x x x x f f y
x
1
x
2
x
3
x
4
f x
1
x
2
x
3
x
4
f
0 0 0 0 0 1 0 0 0 1
0 0 0 1 1 1 0 0 1 0
0 0 1 0 1 1 0 1 0 1
0 0 1 1 0 1 0 1 1 1
0 1 0 0 0 1 1 0 0 1
0 1 0 1 1 1 1 0 1 0
0 1 1 0 0 1 1 1 0 0
0 1 1 1 0 1 1 1 1 1
Tabelul 2.4
Tabelul 2.5
x
1
x
2
x
3
x
4
00 01 11 10
00 0 0 1 1
01 1 1 0 0
11 0 0 1 1
10 1 0 0 1
1
2
3
4
5
6
7
8
f
4
f
5
f
6
f
7
f
8
I, INU SAU, SAUNU
NU
x
1
x
2
x
3
y
Figura 2.11: Exemplu de circuit cu pori logice
26
=
3 1 3 2 1 3 1 2 3 1 3 2 1 2 3 1
) ( ) ( ) ( ) ( x x x x x x x x x x x x x x x x + + + = + + +
). ( ) (
3 2 1 3 1 3 2 2 1
x x x x x x x x x y + + =
2.5.2. Metode analitice
Metodele analitice se utilizeaz pentru funcii booleene cu un numr arbitrar de argu-
mente, sub form de expresii analitice sau coduri.
2.5.2.1. Reprezentarea prin expresii analitice
n cele ce urmeaz vom analiza cele dou forme complementare ale expresiilor unei
funcii booleene.
1) Forma canonic disjunctiv
Forma canonic disjunctiv (prescurtat FCD) se definete considernd c n funcia
f (x
1
, x
2
,, x
n
) se pun n eviden produsele:
(2.21)
n i
x x x x P
~
.....
~ ~ ~
3 2 1
= ,
pentru care funcia f ia valoarea 1, caz n care:
(2.22)
=
.
~
,
;
~
,
~
respectiv ia combina n valoarea are x dac x
x
k k
k k
k
0
1
n condiiile de mai sus, o funcie boolean f poate fi reprezentat astfel:
(2.23) f(x
1
,x
2
,...,x
n
) = P
i
,
unde P
i
este o reuniune a termenilor sub form de produse pentru care funcia f ia valoarea
1. Aceast form este forma canonic disjunctiv.
Termenii P
i
se numesc termeni canonici conjunctivi (TCC) sau termeni minimali sau
mintermeni.
Observaie. TCC sunt combinaiile variabilelor pentru care funcia f este 1, iar varia-
bilele care au valoarea 0 n combinaia respectiv se scriu negate.
Pentru exemplul din tabelul 2.4 se obine tabelul 2.6.
n coloana din stnga sunt trecui toi TCC: P
0
, P
1
, P
2
,,P
15
, dintre care numai pentru
termenii P
1
, P
2
, P
5
, P
8
, P
10
, P
11
, P
12
i P
15
funcia f(x
1
, x
2
, x
3
, x
4
) ia valoarea 1, astfel c:
Tabelul 2.6
TCC
x
1
x
2
x
3
x
4
f TCD
(P
0
) 0 0 0 0 0 TCD
1
(S
0
)
TCC
1
(P
1
) 0 0 0 1 1 (S
1
)
TCC
2
(P
2
) 0 0 1 0 1 (S
2
)
(P
3
) 0 0 1 1 0 TCD
2
(S
3
)
(P
4
) 0 1 0 0 0 TCD
3
(S
4
)
TCC
3
(P
5
) 0 1 0 1 1 (S
5
)
(P
6
) 0 1 1 0 0 TCD
4
(S
6
)
(P
7
) 0 1 1 1 0 TCD
5
(S
7
)
TCC
4
(P
8
) 1 0 0 0 1 (S
8
)
(P
9
) 1 0 0 1 0 TCD
6
(S
9
)
TCC
5
(P
10
) 1 0 1 0 1 (S
10
)
TCC
6
(P
11
) 1 0 1 1 1 (S
11
)
TCC
7
(P
12
) 1 1 0 0 1 (S
12
)
(P
13
) 1 1 0 1 0 TCD
7
(S
13
)
(P
14
) 1 1 1 0 0 TCD
8
(S
14
)
TCC
8
(P
15
) 1 1 1 1 1 (S
15
)
27
). (
) ( ) ( ) (
) ( ) ( ) (
) (
4 3 2 1
4 3 2 1 4 3 2 1 4 3 2 1
4 3 2 1 4 3 2 1 4 3 2 1
4 3 2 1 15 12 11 10 8 5 2 1
x x x x
x x x x x x x x x x x x
x x x x x x x x x x x x
x x x x P P P P P P P P f
+
+ + + +
+ + + +
+ = + + + + + + + =
2) Forma canonic conjunctiv
Forma canonic conjunctiv (prescurtat, FCC) se definete considernd c n funcia
f (x
1
, x
2
,, x
n
) se pun n eviden sumele de forma:
(2.24)
n i
x x x x S
~
.....
~ ~ ~
3 2 1
+ + + + = ,
pentru care funcia f ia valoarea 0, caz n care:
(2.25)
=
.
~
,
,
~
,
~
x
k k
k k
k
1
0
n condiiile de mai sus, o funcie boolean f poate fi reprezentat astfel:
(2.26) f(x
1
,x
2
,..., x
n
) = S
i
,
unde S
i
este o intersecie a termenilor sub form de sume pentru care funcia f ia valoarea
0. Aceast form este forma canonic conjunctiv (FCC).
Termenii S
i
se numesc termeni canonici disjunctivi (TCD) sau termeni maximali sau
maxtermeni.
Observaie. TCD sunt combinaiile argumentelor pentru care funcia f ia valoarea 0,
iar argumentele care au valoarea 1 n combinaia respectiv se scriu negate.
TCD din tabelul 2.6 sunt prezentai pe coloana din dreapta, iar funcia f are valoarea 0
pentru S
0
, S
3
, S
4
, S
6
, S
7
, S
9
, S
13
i S
14
, a stfel c:
). ( ) (
) ( ) ( ) ( ) (
) ( ) (
4 3 2 1 4 3 2 1
4 3 2 1 4 3 2 1 4 3 2 1 4 3 2 1
4 3 2 1 4 3 2 1 14 13 9 7 6 4 3 0
x x x x x x x x
x x x x x x x x x x x x x x x x
x x x x x x x x S S S S S S S S f
+ + + + + +
+ + + + + + + + + + + +
+ + + + + + = =
Observaie. Cele dou forme canonice sunt unice pentru o funcie boolean complet
definit.
2.5.2.2. Reprezentarea funciilor cu ajutorul codurilor
Despre reprezentarea funciilor booleene prin codul Gray i despre utilitatea acestuia s-
au specificat n 2.5.1.2. Alte coduri folosite sunt codurile autocomplementare i codurile
complementare.
Codul exces3 constituie un sistem autocomplementat de numere zecimale codificate
binar. Acest cod se obine prin complement fa de 1 al unui numr, inversnd toi biii acelui
numr (figura 2.12).
Codul exces3 are ase stri care nu sunt folosite niciodat. Acest avantaj poate fi ex-
ploatat n cazul aplicaiilor la care se utilizeaz diagrame Karnaugh, deoarece acestor stri
fr importan li se poate aloca valoarea 0 sau 1, n funcie de forma canonic folosit, pen-
tru a se efectua cea mai bun minimizare.
Aa cum s-a descris n 2.3.1, complementarea numerelor binare se utilizeaz n opera-
iile aritmetice numerice de scdere.
2.6. Minimizarea funciilor booleene
Minimizarea este operaia pentru obinerea expresiei celei mai simple a unei funcii
booleene care s permit folosirea unui numr ct mai redus de circuite logice standard. n
cazul circuitelor logice combinaionale, acestea conin un anumit numr (standard) de pori
logice, care au la rndul lor au un numr determinat (standard) de intrri n funcie de tipul
porii logice, aspecte ce sunt convenite ntre productorii circuitelor numerice.
28
2.6.1. Definiii
1) Termen normal conjunctiv
Termenul normal conjunctiv (TNC) este un produs de forma:
(2.27)
k
x x x x
~
.....
~ ~ ~
3 2 1
, k s n,
unde
=
,
~
,
;
~
,
~
x
i i
i i
i
0
1
n care fiecare variabil se ntlnete o singur dat.
Observaii:
a) Numrul argumentelor TNC reprezint rangul termenului respectiv;
b) Reuniunea tuturor TNC se numete forma normal disjunctiv (FND);
c) Forma normal disjunctiv care conine cel mai mic numr de argumente
i
x
~
n com-
paraie cu celelalte forme, reprezint forma disjunctiv minim.
2) Termen normal disjunctiv
Termen normal disjunctiv (TND) este o suma de forma:
(2.28)
k
x x x x
~
.....
~ ~ ~
3 2 1
+ + + + , k s n,
unde
=
,
~
,
;
~
,
~
x
i i
i i
i
1
0
n care fiecare variabil se ntlnete o singur dat.
Observaii:
a) Numrul argumentelor TND reprezint rangul termenului respectiv;
b) Intersecia tuturor TND se numete forma normal conjunctiv (FNC);
c) Forma normal conjunctiv care conine cel mai mic numr de argumente
i
x
~
n com-
paraie cu celelalte forme reprezint forma conjunctiv minim.
3) Implicanii primi
Implicanii primi ai unei funcii booleene de n argumente sunt produse de forma:
k
x x x x
~
.....
~ ~ ~
3 2 1
, k s n,
care implic funcia fr a se mai putea elimina o variabil.
Cod binar zecimal Cod exces3 Complement
fa de 1
Complement
fa de 2
Cod
zeci-
mal
0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 0
1 0 0 0 1 0 1 0 0 1 1 1 0 1 1 1 1
2 0 0 1 0 0 1 0 1 1 1 0 1 1 1 1 0
3 0 0 1 1 0 1 1 0 1 1 0 0 1 1 0 1
4 0 1 0 0 0 1 1 1 1 0 1 1 1 1 0 0
5 0 1 0 1 1 0 0 0 1 0 1 0 1 0 1 1
6 0 1 1 0 1 0 0 1 1 0 0 1 1 0 1 0
7 0 1 1 1 1 0 1 0 1 0 0 0 1 0 0 1
8 1 0 0 0 1 0 1 1 0 1 1 1 1 0 0 0
9 1 0 0 1 1 1 0 0 0 1 1 0 0 1 1 1
10 1 0 1 0 0 1 0 1 0 1 1 0
11 1 0 1 1 0 1 0 0 0 1 0 1
12 1 1 0 0 0 0 1 1 0 1 0 0
13 1 1 0 1 0 0 1 0 0 0 1 1
14 1 1 1 0 0 0 0 1 0 0 1 0
15 1 1 1 1 0 0 0 0 0 0 0 1
B
3
B
2
B
1
B
0
E
3
E
2
E
1
E
0
C
3
C
2
C
1
C
0
T
3
T
2
T
1
T
0
Figura 2.12: Coduri
29
a) Obinerea implicanilor primi din FCD
Acest lucru se realizeaz aplicnd sistematic la un numr de termeni adiaceni, egal cu
puteri ale bazei 2, operaia de alipire parial, respectiv operaia de absorbie, reprezentate de
urmtoarele dou identiti:
(2.29)
= + = +
= + = +
. ) 1 (
) (
A x A x A A
A x x A x A x A
k k
k k k k
b) Obinerea implicaiilor primi din FCC
n acest caz se utilizeaz relaiile:
(2.30)
= +
= + +
. ) (
) ( ) (
A x A A
A x A x A
k
k k
Dup gsirea implicanilor primi, prin operaia de reuniune (intersecie) a implicaiilor
primi se obine forma disjunctiv (conjunctiv) prescurtat a funciei booleene. Urmeaz eli-
minarea implicanilor redundani care implic suplimentar funcia, obindu-se implicanii
strict necesari sau implicanii eseniali. n final, prin reuniunea (intersecia) implicanilor
eseniali se obine forma minim a funciei booleene.
2.6.2. Metode de minimizare a funciilor booleene
Pentru minimizare se utilizeaz metodele QuineMc Cluskey, Quine i Karnaugh.
2.6.2.1. Metoda Quine
Exemplu. Se d urmtoarea funcie sub form canonic disjunctiv:
f (x
1
, x
2
, x
3
) = +
3 2 1
x x x +
3 2 1
x x x +
3 2 1
x x x +
3 2 1
x x x +
3 2 1
x x x
3 2 1
x x x .
R. Implicanii primi vor fi:
+
3 2 1
x x x
3 2 1
x x x =
2 1
x x
+
3 2 1
x x x
3 2 1
x x x =
3 2
x x
+
3 2 1
x x x
3 2 1
x x x =
3 1
x x
+
3 2 1
x x x
3 2 1
x x x
3 2
x x =
+
3 2 1
x x x
3 2 1
x x x =
3 1
x x
+
3 2 1
x x x
3 2 1
x x x
2 1
x x =
n acest mod s-au obinut termeni de rang 2 care aici nu mai pot fi redui, astfel c
funcia f devine:
f (x
1
, x
2
, x
3
) =
2 1
x x +
3 2
x x +
3 1
x x +
3 2
x x +
3 1
x x +
2 1
x x .
Pentru stabilirea numrului minim de implicani se construiete un tabel al implicani-
lor primi, n care fiecare linie corespunde unui implicant prim, iar fiecare coloan corespunde
unui termen canonic.
Din tabelul 2.7 rezult c fiecare termen canonic este implicat de cte doi implicani
primi rezultnd astfel dou grupuri de implicani eseniali. Aceste grupuri conduc la dou for-
me disjunctive minime:
f (x
1
, x
2
, x
3
) = +
2 1
x x
3 1 3 2
x x x x + , sau:
f (x
1
, x
2
, x
3
) = +
3 2
x x
2 1 3 1
x x x x + .
Putem observa c n cazul n care forma canonic a unei funcii are termeni muli, com-
pararea lor devine destul de greoaie i se pot face uor omisiuni. Din acest motiv Mc Cluskey
a mbuntit prima parte a metodei comparnd termenii canonici dup numrul biilor 1.
2.6.2.2. Metoda QuineMc Cluskey
Aceast metod se aplic n cazul funciilor cu un numr mare de variabile (peste ase),
permind utilizarea programelor de calcul numeric.
Exemplu. Se d funcia de 4 argumente:
30
f (x
1
, x
2
, x
3
, x
4
) =
4 3 2 1
x x x x +
4 3 2 1
x x x x +
4 3 2 1
x x x x +
4 3 2 1
x x x x +
4 3 2 1
x x x x +
+
4 3 2 1
x x x x +
4 3 2 1
x x x x +
4 3 2 1
x x x x +
4 3 2 1
x x x x +
4 3 2 1
x x x x +
4 3 2 1
x x x x .
Se cere forma disjunctiv minim a funciei f.
R. Se parcurg urmtoarele etape:
1) Reprezentarea termenilor canonici n cod binar
Se scriu termenii n cod binar dup numrul de bii cu valoarea 1.
- grupa zero cu niciun bit 1: 0000
- grupa nti cu un bit 1: 0001; 0010; 0100; 1000
- grupa a doua cu doi bii 1: 0011; 0110; 1001
- grupa a treia cu trei bii 1: 0111; 1011
- grupa a patra cu patru bii 1: 1111
2) Determinarea implicanilor primi
Implicanii primi se obin prin comparaii succesive ale fiecrui termen dintr-o grup cu
toi termenii din grupa urmtoare (termenul din grupa zero cu fiecare termen din grupa nti,
fiecare termen din grupa nti cu fiecare termen din grupa a doua .a.m.d.), aplicnd relaia
de alipire parial:
A
k
x + A
k
x =A vezi relaiile (2.29).
Se elimin rangurile celor doi termeni care se compar acolo unde biii corespunztori
rangurilor respective au valori diferite i se nlocuiesc cu semnul ().
Mai nti, se determin termenii de rang trei:
- grupa zero: 000 ; 00 0; 0 00; 000
- grupa nti: 00 1; 001; 001 ; 0 10; 01 0; 100
- grupa a doua: 0 11; 011; 011 ; 10 1
- grupa a treia: 111; 1 11
n continuare, se repet procedeul pn cnd nu mai este posibil nici o reducere. Astfel
se obin termenii de rangul doi:
- grupa zero: 00 ; 00 ; 0 0
- grupa unu: 0 1; 0 1
- grupa a doua: 11.
3) Obinerea formei minime a funciei
Se construiete tabelul de minimizare cu termenii corespunztori ultimei reduceri (n
cazul nostru, termenii de rangul doi). Termenii canonici (TC) se trec pe coloane, iar pe linii,
implicanii primi (IM). Se vor alege acei implicani primi care asigur acoperirea minimal a
termenilor canonici (tabelul 2.8).
Din analiza tabelului rezult c forma disjunctiv minim este:
4 3 4 1 3 2 4 3 2 1
) , , , ( x x x x x x x x x x f + + = .
Tabelul 2.7
Termeni canonici Implicani
primi
3 2 1
x x x
3 2 1
x x x
3 2 1
x x x
3 2 1
x x x
3 2 1
x x x
3 2 1
x x x
2 1
x x
v v
3 2
x x
v v
3 1
x x
v v
3 2
x x
v v
3 1
x x
v v
2 1
x x
v v
31
Observaie. Aceast metod poate fi aplicat i formei canonice conjuctive innd
cont de identitile:
(A + x
k
)(A +
k
x ) =A; A(A + x
k
) =A - vezi relaiile (2.30).
2.6.2.3. Metoda Karnaugh
Aceast metod este una global deoarece ambele etape ale metodei Quine se efectuea-
z simultan.
Exemplu. Se consider funcia f (x
1
, x
2
, x
3
, x
4
) ale
crei valori sunt prezentate n diagrama Karnaugh din ta-
belul 2.9.
R. Formele canonice ale funciei sunt:
a) Forma canonic disjunctiv (FCD)
FCD se obine prin reuniunea tuturor mintermeni-
lor, adic a termenilor pentru care funcia f are valoarea
1, astfel c se obine:
) , , , (
4 3 2 1
x x x x f =
4 3 2 1
x x x x +
4 3 2 1
x x x x +
+
4 3 2 1
x x x x +
4 3 2 1
x x x x +
4 3 2 1
x x x x +
4 3 2 1
x x x x +
+
4 3 2 1
x x x x +
4 3 2 1
x x x x +
4 3 2 1
x x x x +
4 3 2 1
x x x x .
b) Forma canonic conjunctiv (FCC)
Aceast form se determin n urma interseciei tu-
turor maxtermenilor (termenii pentru care funcia f ia va-
loarea 0) astfel:
) , , , (
4 3 2 1
x x x x f = ) (
4 3 2 1
x x x x + + + ) (
4 3 2 1
x x x x + + + ) (
4 3 2 1
x x x x + + +
) (
4 3 2 1
x x x x + + + ) (
4 3 2 1
x x x x + + + ) (
4 3 2 1
x x x x + + + .
Minimizarea funciei f se realizeaz n urma alipirii termenilor pentru care funcia are
aceeai valoare, 1 sau 0, termeni ce ocup cmpuri adiacente. Dou cmpuri sunt adiacente
dac combinaiile argumentelor corespunztoare lor difer prin cifra 1, pe linie sau pe coloa-
n. Alipirea a dou cmpuri adiacente conduce la eliminarea unei variabile (argument), alipi-
rea a patru cmpuri adiacente conduce la eliminarea a dou variabile etc.
Forma normal disjunctiv (FND) se obine, n cazul nostru, n urma unor alipiri marca-
te cu linii punctate:
) ( ) ( ) ( ) , , , (
4 1 4 3 2 4 3 2 1 4 3 2 1
x x x x x x x x x x x x x f + + + + + + = .
Este evident c se pot utiliza i alte perimetre de alipire, important fiind obinerea unui
numr ct mai mic numr de implicani eseniali care s aib ct mai puine argumente.
Forma normal conjunctiv (FNC), cu alipirile sugerate n figur de liniile ntrerupte, va
fi expresia:
3 2 1 4 3 1 4 2 4 1 4 3 2 1
) , , , ( x x x x x x x x x x x x x x f + + + = .
Tabelul 2.8
TC
IM
0 0
V V V V
0 0
V V V V
0 0 V V V V
0 1 V V V V
0 1
V V V V
1 1
V V V V
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
1
0
0
1
1
1
1
0
0
0
1
0
0
1
1
0
1
1
1
1
1
1
Tabelul 2.9
x
1
x
2
x
3
x
4
00 01 11 10
00 1 0 0 0
01 1 1 1 1
11 0 1 1 1
10 1 1 0 0
32
2.6.3. Funcii incomplet definite
Se consider o funcie f (x
1
, x
2
, x
3
, x
4
) ale crei valori sunt date n diagrama Karnaugh
din tabelul 2.10.
Strile nedeterminate ( ) se nlocuiesc cu valoarea 1 sau 0, n funcie de forma canoni-
c care se utilizeaz, disjunctiv sau conjuctiv, i apoi se parcurg etapele unei minimizri
obinuite. n cazul din diagramei de mai sus, strile nedeterminate s-au nlocuit cu valoarea 1
pentru a se obine forma disjunctiv minim:
4 2 1 3 2 4 3 2 1
) , , , ( x x x x x x x x x f + + = .
***
Tabelul 2.10
x
1
x
2
x
3
x
4
00 01 11 10
00 0
1
1 1
01
1
1 1
1
11 1
1
1 1
10 0 0 0
1
33
CAPITOLUL 3
COMENZI SECVENIALE
n acest capitol se vor prezenta aspecte privind analiza i sinteza circuitelor logice com-
binaionale i secveniale.
3.1. Analiza i sinteza circuitelor logice combinaionale
3.1.1. Analiza circuitelor logice combinaionale
n 1.5 s-a specificat c circuitele logice combinaionale (CLC) sunt automate finite f-
r memorie, ale cror ieiri la un moment dat sunt determinate doar de combinaia variabile-
lor de intrare aplicate n acel moment, adic:
)] ( [ )] ( ), ( [ x x s g g = vezi relaia (1.10).
n aceste circuite se consider cu aproximaie c nu intervine timpul deoarece fiecare
ieire nu depinde dect de configuraia intrrilor
(figura 3.1).
n aceste condiii, relaia (1.10) devine:
(3.1)
=
=
=
) , , , (
) , , , (
) , , , (
2 1
2 1 2 2
2 1 1 1
n m m
n
n
x x x g z
x x x g z
x x x g z
Analiza circuitele logice combinaionale se reduce la gsirea expresiilor algebrice ale

funciilor booleene pentru ieirile circuitului cunoscnd structura fizic a acestuia (tipul pori-
lor logice).
Algoritmul analizei
Etapele care se parcurg n analiza unui CLC sunt:
1) Determinarea funciilor corespunztoare ieirilor circuitului cunoscnd schema logi-
c (logigrama) a acestuia.
2) Dezvoltarea funciilor sub form canonic.
3) Stabilirea valorilor funciilor de ieire pentru toate combinaiile intrrilor, folosind o
metod oarecare de reprezentare.
4) Minimizarea funciilor pentru obinerea unui circuit echivalent mai economic (cu un
numr ct mai redus de circuite standard), dac este cazul.
3.1.1.1. Circuite combinaionale logice cu pori I, SAU, NU
Se consider circuitul din figura 3.2 pentru care se vor determina formele minime ale
funciilor de ieire y
1
i y
2
, n vederea construirii unui circuit echivalent mai economic.
x
1
CLC
x
2
x
n
z
1
z
2
z
m
Z
X
x
3
z
3
Figura 3.1: Reprezentarea unui CLC
6
7
x
1
y
1
y
2
2
x
2
x
3
f
1
f
2
f
6
f
7
1
5
4
f
3
f
4
f
5
3
Figura 3.2: Exemplu de CLC cu pori I, SAU, NU
34
R. Se vor parcurge etapele indicate anterior, utilizndu-se formele disjunctive.
1) Funciile de ieire sunt:
y
1
=f
4
+f
6
=f
3
f
5
+x
1
f
1
= = + + + ) ( ) (
3 2 1 2 1 1
x x x y f x
=
2 3 2 1 3 1 2 1 3 2 1 2 3 2 1
) ( ) ( )] ( [ y x x x x x x x x x x y x x x + + + + = + + + +
+ + =
+ + + + =
+ + + + =
+ + =
+ + =
3 1 2 1 3 2 2
3 2 1 3 2 1 3 2 1 3 1 2 1 1
2 1 3 1 3 2 3 2 1 3 1 2 1 1
3 2 1 3 2 2
3 2 1 3 2 2
) ( ) ( ) )( (
) (
) (
x x x x x x y
x x x x x x x x x x x x x y
x x x x x x x x x x x x x y
x x x x x y
x x x x x y
2) Formele canonice disjunctive ale funciilor de ieire. Deoarece ambele funcii nu
sunt dezvoltate n forma canonic disjunctiv, se aplic proprietatea 1 = +
k k
x x , astfel c:
3 2 1 3 2 1 3 2 1 3 2 2 1 3 3 2 1 1
) ( ) ( x x x x x x x x x x x x x x x x x y + + + + + + = =
=
3 2 1
x x x +
3 2 1
x x x +
3 2 1
x x x + +
3 2 1
x x x +
3 2 1
x x x +
3 2 1
x x x +
3 2 1
x x x
3 1 2 2 2 1 3 3 3 2 1 1 2
) ( ) ( ) ( x x x x x x x x x x x x y + + + + + = =
= .
3 2 1 3 2 1 3 2 1 3 2 1 3 2 1 3 2 1
x x x x x x x x x x x x x x x x x x + + + + +
Termenii redondani (subliniai) implic suplimentar funciile, astfel c se iau n consi-
derare o singur dat:
y
1
=
3 2 1
x x x +
3 2 1
x x x +
3 2 1
x x x +
3 2 1
x x x +
3 2 1
x x x +
3 2 1
x x x
.
3 2 1 3 2 1 3 2 1 3 2 1 2
x x x x x x x x x x x x y + + + =
3) Valorile funciilor de ieire. Valorile celor dou func-
ii se stabilesc pentru toate combinaiile posibile ale variabilelor
(semnalele de intrare) i se alctuiete tabelul 3.1 cu aceste va-
lori. De exemplu, pentru combinaia (*), n care x
1
= 0, x
2
= 1,
x
3
=1, rezult y
1
=0 i y
2
=1.
4) Minimizarea funciilor de ieire. Pentru minimizarea
celor dou funcii se folosete o metod oarecare, de exemplu
cu diagrame Karnaugh i se obin tabelele din figura 3.3.
n urma minimizrii, cele dou funcii devin:
3 1 2 1 3 2 2 3 2 3 2 1 1
; x x x x x x y x x x x x y + + = + + = .
Deoarece funciile obinute y
1
i y
2
sunt minime rezult c circuitul prezentat iniial (fi-
gura 3.2) este cel mai economic, avnd un numr de pori minime.
3.1.1.2. Circuite combinaionale logice cu pori I- NU (NAND), SAU-NU (NOR)
Analiza acestor circuite se realizeaz ntr-un mod asemntor circuitelor prezentate an-
terior, analiz ce se va efectua pe exemplul din figura 3.4 i n care se utilizeaz formele dis-
junctive.
Tabelul 3.1
x
1
x
2
x
3
y
1
y
2
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 1 1
1 1 0 1 1
1 1 1 1 1
*
x
1
x
2
x
3
00 01 11 10
0 0 1 1 1
1 1 0 1 1
y
1
x
1
x
2
x
3
00 01 11 10
0 0 0 1 0
1 0 1 1 1
y
2
Figura 3.3: Tabele utilizate pentru minimizare
35
R.
1) Funcia de ieire:
3 2 1
x x f = ;
3 2 2 1 2 2
x x x f x f = = ;
3 2 3 3 1 3
x x x x f f = = ;
, ,
3 2 3 2 3 2 3 3 2 2 3 2 4
x x x x x x x x x x f f f + = = = ;
3 2 1 3 1 3 2 3 1 1 3 5
x x x x x x x x x x f f + = = = ;
, ,
) ( ) (
3 2 1 3 1 3 2 3 2
3 2 1 3 1 3 2 3 2 5 4
x x x x x x x x x
x x x x x x x x x f f y
+ + =
= + + + = + =
3 2 1 3 2 1
x x x x x x y + = .
2) Forma canonic disjunctiv. Forma canonic disjunctiv a funciei y(x
1
, x
2
, x
3
) s-a
obinut la etapa anterioar; deci:
3 2 1 3 2 1
x x x x x x y + = .
3) Valorile funciei de ieire sunt date m tabelul 3.2.
4) Minimizarea funciei de ieire se efectuea-
z pe baza tabelului de adevr din figura 3.5. n ur-
ma minimizrii se obine funcia:
3 2 1 3 2 1
x x x x x x y + = ,
adic forma funciei determinat n cadrul primei eta-
pe; deci circuitul considerat iniial este minim (figu-
ra 3.4).
n cazul unor circuite complexe care conin i pori INU i SAUNU analiza devine
dificil. Atunci se mai pot folosi urmtoarele reguli bazate pe funciile acestor circuite:
a) Deoarece x x x = i x x x = + orice circuit SAUNU sau INU este un inversor lo-
gic. Rezult c semnalul care le parcurge se obine inversat dup un numr impar de nivele
logice i neinversat dup un numr par de nivele logice.
b) Pentru circuitele INU se poate scrie:
2 1 2 1
x x x x + = , de unde rezult c dup un
numr par de nivele logice se obine funcia I a variabilelor, iar dup un numr impar de ni-
vele logice se obine funcia SAU a variabilelor negate.
c) Pentru circuitele SAUNU exist relaia:
2 1 2 1
x x x x = + , ceea ce permite ca dup un
numr par de nivele logice s se obin funcia SAU a variabilelor, iar dup un numr impar
de nivele logice funcia I a variabilelor negate.
Observaie. Numerotarea nivelelor logice se face de la ieire ctre intrare.
Regulile enunate anterior s-au sintetizat n tabelul 3.3 i vor fi aplicate n exemplul din
figura 3.6, pentru care se determin expresiile funciilor de ieire:
Tabelul 3.2
x
1
x
2
x
3
y
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
x
1
x
2
x
3
00 01 11 10
0 0 0 0 0
1 1 0 1 0
Figura 3.5: Tabel de adevr
x
1
x
2
y(x
1
,x
2
,x
3
)
f
5
1
f
1
2
f
2
3
f
3
x
3
4
f
4
Figura 3.4: Exemplu de CLC cu pori INU, SAUNU
5
36
, , , , ) (
5 4 6 3 1 3 2 6 1 3 2 6 1 3 4 3 5 1
x x x x x x f x f x f x f x f f f y + + + = + + = + = = =
6 5 1 3 2 1 1
x x x x x x y + + + = .
,
) (
6 5 1 7 3 2 1
6 5 1 3 2 1 7
1 7 7 1 6 2
x x x x x x x
x x x x x x x
y x x y f y
+ + =
= + + + =
= = + = =
7 6 3 2 1
7 5 3 2 1 7 3 2 1 2
x x x x x
x x x x x x x x x y
+
+ + =
3.1.2. Sinteza circuitelor logice combinaionale
Sinteza CLC conduce la stabili-
rea structurii circuitului cunoscnd
semnalele de ieire corespunztoare
diferitelor combinaii ale valorilor de
intrare. Sinteza comport dou etape:
1) Sinteza abstract, care const
n stabilirea expresiilor funciilor de
tip Boole corespunztoare i minimi-
zarea lor.
2) Sinteza structural, prin care
se determin structura fizic a siste-
mului.
3.1.2.1. Sinteza CLC cu module (pori) I, SAU, NU
Etapele sintezei sunt:
1) Obinerea formelor minime ale funciilor booleene.
2) Realizarea circuitului sintetizat cu module standard avnd un anumit numr de intrri.
Observaie. Dac din expresiile minime ale
funciilor booleene rezult necesitatea mai multor
intrri dect are un modul standard se utilizeaz ex-
pandarea (mrirea) numrului de intrri pe baza pro-
prietii de asociativitate a operaiilor de reuniune i
intersecie.
A) Sinteza circuitelor combinaionale
care au o singur ieire
Se cere sinteza circuitului combinaional reprezentat prin diagrama Karnaugh din figu-
ra 3.7, utiliznd module I, NU, SAU, care au cel mult dou intrri.
R. n urma operaiei de minimizare rezult funcia de ieire:
3 2 2 1 2 1
x x x x x x y + + = .
Se observ c forma funciei nu
respect condiiile din enun deoarece
funcia SAU ar avea trei intrri cores-
punztoare celor trei termeni ai funciei
y i de aceea se efectueaz o regrupare a
termenilor:
2 1 3 1 2
) ( x x x x x y + + = .
Logigrama circuitului este dat n
figura 3.8.
Tabelul 3.3
Funcie realizat
Nivelul logic
Tip circuit
par impar
SAUNU (NOR)
INU (NAND)
SAU
I
I
SAU
Tipul variabilelor nenegate negate
x
1
x
2
x
3
00 01 11 10
0 0 1 1 1
1 0 1 0 1
Figura 3.7: Diagrama Karnaugh
1
4
y
5
2
3
7
6
x
1
x
2
x
3
Figura 3.8: Logigrama circuitului
x
3
y
1
4
f
3
x
6
5
f
4
6
3
2
f
2
x
1
Figura 3.6: CLC cu pori INU, SAUNU
1
f
1
x
2
x
4
x
5
x
7
impar y
1
impar y
1
impar y
2
impar y
2
par y
2
par y
2
par y
1
f
5
y
2
37
B) Sinteza circuitelor combinaionale care au mai multe ieiri
Pentru acest sintez se execut o minimizare global a unui sistem de funcii booleene
n urma parcurgerii urmtoarelor etape:
1) Se determin formele canonice ale fiecrei funcii;
2) Se stabilesc implicanii primi comuni tuturor funciilor sau comuni unor grupri de
funcii;
3) Se refac expresiile funciilor folosind implicanii comuni.
Exemplu. S se sintetizeze circuitul care are patru intrri i trei ieiri pentru care
con-diiile de funcionare sunt date de funciile:
15 14 13 12 11 10 9 8 7 6 1
P P P P P P P P P P y + + + + + + + + + = ;
11 10 9 8 7 6 3 1
2
P P P P P P P P
y
+ + + + + + + = ;
15 14 13 12 8 7 6 3 1
3
P P P P P P P P P
y
+ + + + + + + + = .
R. Se consider c se dispune de module logice cu numrul de intrri necesare, fr
restricii privind utilizarea modulelor standard.
Reprezentrile cu diagrame Karnaugh sunt artate n figura 3.9.
1) Dup minimizare funciile arat astfel:
3 2 1 1
x x x y + = ;
4 2 2 1 3 2 1 2
x x x x x x x y + + = ;
4 3 1 4 2 1 3 2 2 1 3
x x x x x x x x x x y + + + =
2) Implicanii comuni
- implicanii comuni funciilor y
1
, y
2
i y
3
:
3 2 1
x x x ,
4 3 2 1
x x x x ;
- implicantul comun al funciilor y
1
i y
2
:
2 1
x x ;
1
i y
3
:
2 1
x x ;
2
i y
3
:
4 2 1
x x x .
3) n urma reunirii acestor implicani rezult funciile de ieire:
2 1 2 1 4 3 2 1 3 2 1 1
x x x x x x x x x x x y + + + = ,
x
3
x
4
00 01 11 10
00 0 0 1 1
01 0 0 1 1
11 0 1 1 1
10 0 1 1 1
y
1
x
3
x
4
00 01 11 10
00 0 0 0 1
01 1 0 0 1
11 1 1 0 1
10 0 1 0 1
y
2
x
3
x
4
00 01 11 10
00 0 0 1 1
01 1 0 1 0
11 1 1 1 0
10 0 1 1 0
y
3
- implicanii comuni funciilor y
1
, y
2
i y
3
Figura 3.9: Reprezentarea cu diagrame Karnaugh
x
1
x
2
x
1
x
2
x
1
x
2
38
unde primii doi termeni sunt implicanii comuni funciilor y
1
, y
2
i y
3
, al treilea termen este
implicantul comun al funciilor y
1
i y
2
, iar al patrulea termen reprezint implicantul comun al
funciilor y
1
i y
3
.
n mod analog se obin i celelalte dou funcii de ieire:
4 2 1 2 1 4 3 2 1 3 2 1 2
x x x x x x x x x x x x y + + + = ;
4 2 1 2 1 4 3 2 1 3 2 1 3
x x x x x x x x x x x x y + + + = .
O schem logic a circuitului este dat n figura 3.10.
3.1.2.2. Sinteza cu module (pori) INU, SAUNU
Formele minime ale funciilor de ieire vor fi realizate cu funciile INU i SAUNU,
iar negaia va fi materializat cu module INU i SAUNU i acolo unde este cazul, se utili-
zeaz expandarea intrrilor. O variabil oarecare x poate fi exprimat sub una din formele:
(3.2) x ... x x x .... x x x + + + = = vezi 2.1.1.2relaia (2.7), sau:
(3.3) x ... x x x .... x x x + + + = = vezi 2.4(4)relaia (2.17).
(3.4) 0 0 0 0 0 0 = + + + + = ... x ... x x vezi 2.1.1.2relaia (2.7), sau:
(3.5) 0 0 0 0 0 + + + = = ... x ... x x vezi 2.4(4)relaia (2.17).
(3.6) x .... x x x x ... x x x = + + + = vezi 2.1.1.2relaia (2.7), sau:
(3.7) x ... x x x ... x x x | | | = + + + = vezi 2.4(6)relaia (2.18).
(3.8) 1 1 1 1 1 1 + + + + = = ... x ... x x vezi 2.1.1.2 relaia (2.7), sau:
(3.9) 1 1 1 1 1 1 | | | = + + + + = .... x ... x x vezi 2.4(6)relaia (2.18).
Relaiile de mai sus sunt redate grafic n figura 3.11.
6
2
3
x
1
x
2
x
3
Figura 3.10: Logigrama circuitului
4
x
4
8
4 3 2 1
x x x x
7
2 1
x x
2 1
x x
9
4 2 1
x x x
y
1
(x
1
,x
2
,x
3
,x
4
)
1 3 2 1
x x x
5
10
y
2
(x
1
,x
2
,x
3
,x
4
)
11
y
3
(x
1
,x
2
,x
3
,x
4
)
12
Figura 3.11: Expandarea intrrilor
x x
(a) (b)
x
x
x
1
0
(c) (d)
SAUNU SAUNU INU INU
x x x
39
Astfel, relaiei (3.2) i corespunde funcia SAUNU din figura 3.11(a), relaia (3.4) are
reprezentarea din figura 3.11(b), relaiei (3.6) i corespunde funcia INU din figura 3.11(c)
i relaia (3.8) este redat grafic de figura 3.11(d).
Operaia de expandare a intrrilor se efectueaz atunci cnd numrul intrrilor circui-
tului logic sintetizat este mai mare dect numrul intrrilor unui modul standard. n acest caz,
se utilizeaz attea module standard ct sunt necesare, iar intrrile nefolosite ale acestor mo-
dule se conecteaz fie la masa electric a circuitului (nivel logic 0), dac avem module SAU
NU (figura 3.11(b)), fie la polul pozitiv al sursei de alimentare (nivel logic 1) n cazul modu-
lelor INU (figura 3.11(d)).
Se va aplica operaia de expandare asupra sistemului de funcii din exemplul anterior
(3.1.2.1(B)).
R.
2 1 2 1 4 3 2 1 3 2 1 1
x x x x x x x x x x x y + + + = ,
4 2 1 2 1 4 3 2 1 3 2 1 2
x x x x x x x x x x x x y + + + = ;
4 2 1 2 1 4 3 2 1 3 2 1 3
x x x x x x x x x x x x y + + + = .
Se vor implementa module INU cu trei intrri i inversoare NU.
Se neag de cte dou ori fiecare funcie i se aplic formulele lui De Morgan vezi
2.1.1.2relaiile (2.6) i (2.7). Pentru prima funcie se obine:
2 1 2 1 4 3 2 1 3 2 1 1
x x x x x x x x x x x y = .
Pentru simplificare, se introduce notaia de tipul:
(3.10) = b a = + b a b a | funcia Sheffer (vezi i relaia 3.7).
Funcia y
1
devine:
) ( ) ( ) ( ) (
2 1 2 1 4 3 2 1 3 2 1 1
x x x x x x x x x x x y | | | | | | | | | | = .
n mod asmntor se obin i celelalte dou funcii:
) ( ) ( ) ( ) (
4 2 1 2 1 4 3 2 1 3 2 1 2
x x x x x x x x x x x x y | | | | | | | | | | | = ;
) ( ) ( ) ( ) (
4 2 1 2 1 4 3 2 1 3 2 1 3
x x x x x x x x x x x x y | | | | | | | | | | | = .
Operatorul | arat faptul c un modul INU poate avea 2, 3 sau 4 intrri.
Se efectueaz operaia de expandare a intrrilor deoarece se dispune numai de module
INU cu trei intrri, iar unii termeni ai funciilor au patru intrri. Pentru aceasta, se ine cont
de faptul c:
(3.11) 1 1 ... ...
2 1 2 1
| | | | | = | | | | =
k j i k j i
x x x x x x x x x x y .
De exemplu, pentru termenul
4 3 2 1
x x x x | | | se obine:
4 3 2 1
x x x x | | | =
4 3 2 1
x x x x | | | ,
iar pentru termenul cu dou intrri
2 1
x x | avem:
1
2 1 2 1
| | = | x x x x .
Sistemul funciilor de ieire devine:
); 1 ( ) 1 ( ) 1 ( ) (
2 1 2 1 4 3 2 1 3 2 1 1
| | | | | | | | | | | | | = x x x x x x x x x x x y
); ( ) 1 ( ) 1 ( ) (
4 2 1 2 1 4 3 2 1 3 2 1 2
x x x x x x x x x x x x y | | | | | | | | | | | | | =
). ( ) 1 ( ) 1 ( ) (
4 2 1 2 1 4 3 2 1 3 2 1 3
x x x x x x x x x x x x y | | | | | | | | | | | | | =
Aceste funcii sunt reprezentate n logigrama din figura 3.12.
Se constat c sunt necesare 11 module INU cu cte trei intrri i 7 circuite NU.
Observaie. Dac se utilizeaz module SAUNU se folosete notaia:
(3.12) = +b a = b a b a + funcia PierceWebb (vezi i relaia 3.5).
40
3.1.3. Hazardul n circuitele logice combinaionale
Hazardul este un fenomen nedorit care se petrece datorit timpului finit de comutare a
modulelor logice (1ns...10ns...40ns...80ns), care introduc ntrzieri n comutarea semnalelor.
Fenomenul datorat decalajului n timp ntre semnalele care trebuie aplicate simultan la
intrarea unui circuit logic se numete fenomen de concurs sau hazard static.
Aceste fenomene se manifest diferit, funcie de semnalul care se aplic primul.
Pentru exemplificare se consider funcia y(x
1
, x
2
, x
3
) reprezentat n figura 3.13 prin
diagrama Karnaugh i creia i corespunde circuitul logic din figura 3.14(a).
Hazardul poate aprea dac n diagramele Karnaugh exist cmpuri adiacente necuprin-
se n reuniuni comune, marcat cu linie-punct
n figura 3.13.
Variabila care poate genera hazardul
este aceea care i schimb valoarea la trece-
rea ntre cmpuri adiacente, adic x
1
i care
introduce, n cazul nostru, un semnal denu-
mit zero fals (figura 3.14(b)).
Metode de eliminare a hazardului
1) Introducera unor elemente de ntrziere pasive (rezistene i condensatoare), care s
filtreze semnalele de impulsurile datorate comutrilor false. Acest lucru afecteaz viteza de
acionare a ntregului dispozitiv, dei mpiedic transmiterea informaiei false.
2) Prin mrirea redondanei circuitului folosind module sau pori suplimentare care nu
afecteaz viteza de lucru. Se introduc implicani neeseniali rezultai n urma alipirilor supli-
mentare, respectiv modulul (poarta logic) 5 cu funcia x
2
x
3
din figura 3.14(c). Rezult c
noua funcie de ieire y va fi:
3 2 3 1 2 1
x x x x x x y + + = ' .
3.2. Circuite logice secveniale
3.2.1. Introducere
Aa cum s-a menionat deja n 1.5, la un circuit logic combinaional valorile ieirilor la
un moment t depind numai de valorile intrrilor la momentul t, dac nu se ine cont de durata
11
1
2
3
x
1
x
2
x
3
Figura 3.12: Logigrama circuitului cu intrri expandate
4
x
4
9
10
12
;
3 2 1
x x x b = ;
3 2 1
x x x a = ;
2 1
x x d = ;
2 1
x x c =
4 2 1
x x x e =
8
a
b
c
d
e
5 13
1
1
1
y
1
16
y
2
17
y
3
18
6
14
7
1
1
1
15
3 1 2 1
x x x x y + =
x
1
x
2
x
3
00 01 11 10
0 0 0 1 0
1 1 1 1 0
Figura 3.13: Exemplificarea unui hazard
hazard
41
timpului de propagare prin circuit, nu i de valorile ieirilor la momente de timp precedente
(anterioare) lui t. De exemplu, dac la momentul t se aplic semnalul logic 1 pe toate intrrile
unei pori I, atunci ieirea trece n 1 i nu conteaz valoarea pe care a avut-o ieirea nainte
de momentul t.
n cazul unui circuit logic secvenial (CLS), valorile ieirilor la un anumit moment t de-
pind nu numai de valorile intrrilor la momentul t, dar i de valorile pe care le-au avut ieirile
n momentele de timp anterioare lui t.
Definiie. Circuite logice secveniale sunt circuitele la care semnalele de ieire sunt
funcie att de semnalele aplicate la intrare la un moment dat t, ct i de semnalele aplicate la
momentele anterioare lui t.
Un circuit logic secvenial este caracterizat prin starea sa la un moment t i care repre-
zint ansamblul valorilor ieirilor sale la momentul t.
Strile circuitelor logice secveniale
Se pot defini urmtoarele stri ce pot fi evideniate de un observator extern:
1) Starea de start starea pe care o accept circuitul n momentul punerii sale n funciune.
2) Starea iniial starea n care se aduce circuitul pentru aplicarea unei secvene de in-
trare. Dac nu este specificat, aceasta coincide cu starea de start.
3) Starea final starea n care ajunge circuitul n urma aplicrii unei secvene de intrare.
4) Starea stabil starea n care, pentru anumite valori ale semnalului de intrare, elemen-
tele de memorie pstreaz aceleai valori att la intrare ct i la ieire.
5) Starea instabil starea n care, pentru anumite valori ale semnalelor de intrare, semna-
lele de ieire ale unor elemente de memorie difer de semnalele corespunztoare de intrare n
memorie. n acest caz, fr modificarea valorii semnalelor la intrare, circuitul efectueaz o
tranziie spontan n alt stare care poate fi stabil sau instabil i astfel acesta poate intra n-
tr-un regim ciclic.
Un circuit secvenial nu i poate schimba starea dect n anumite momente sau interva-
le de timp determinate de un semnal de comand specific aplicat pe una din intrri.
Circuitele secveniale considerate elemente de memorie intr n compunerea automate-
lor finite cu memorie (vezi 1.5) mpreun cu circuitele logice combinaionale (figura 3.15).
Figura 3.14: Eliminarea fenomenului de hazard
1
2 1
x x
2
4
3
x
1
x
2
x
3
y
3 1
x x
(a)
1
2 1
x x
2
4
3
x
1
x
2
x
3
y
3 1
x x
(c)
5
x
1
x
2
implicant
neesenial
(b)
x
1
x
2
x
3
y
1
x
y'
t
t
t
t
t
t
zero fals
42
Partea combinaional C furnizeaz funciile de tranziie (funciile de trecere) i funcii-
le de ieire sau funciile de rspuns, iar memoria M definete strile circuitului. Semnalele au
urmtoarele semnificaii:
- semnale de intrare (primare):
x
1
, x
2
,....., x
n
;
- semnale de ieire (de rspuns):
z
1
, z
2
, ... , z
m
;
- semnale secundare de excitaie a memoriei Y
1
, Y
2
, ..., Y
k
, care definesc strile circuitului
la momentul t
+1
(strile urmtoare);
- semnale secundare de stare: y
1
, y
2
, ..., y
k
, care definesc strile circuitului la momentul t
(starea prezent).
Evoluia circuitelor logice secveniale
Evoluia unui CLS poate fi descris prin relaii ntre semnalele de intrare, starea prezen-
t, starea urmtoare i semnalele de ieire. Ast-
fel, pot fi scrise urmtoarele sisteme de funcii
booleene:
a) pentru ieiri
(3.13)
=
=
=
) ,..., , ,..., (
) ,..., , ,..., (
) ,..., , ,..., (
1 1
1 1 2 2
1 1 1 1
k n m m
k n
k n
y y x x g z
y y x x g z
y y x x g z
b) pentru strile urmtoare

(3.14)
=
=
=
) ,..., , ,..., (
) ,..., , ,..., (
) ,..., , ,..., (
1 1
1 1 2 2
1 1 1 1
k n k k
k n
k n
y y x x f Y
y y x x f Y
y y x x f Y
3.2.2. Tipuri de circuite logice secveniale

Clasificarea CLS se efectueaz dup modul de funcionare, astfel:
1) Circuite logice secveniale asincrone (CLSA), care sunt caracterizate prin:
a) procesele de comutare au loc la momente de timp arbitrare;
b) elementele de memorie rein valorile semnalelor aplicate lor, un timp relativ scurt co-
respunztor intervalului dintre comutrile succesive ale elementelor combinaionale.
Ca elemente de memorie se folosesc circuite de ntrziere, sau circuite basculante bis-
tabile nesincronizate (asincrone).
2) Circuite logice secveniale sincrone (CLSS) caracterizate prin:
a) procesele de comutare au loc la momente de timp bine determinate marcate prin impul-
suri de comand;
b) elementele de memorie rein valorile semnalelor aplicate lor un timp relativ lung egal
cu cel puin intervalul dintre dou impulsuri de comand.
Ca elemente de memorie se folosesc circuite basculante bistabile sincronizate, mai
scumpe dar care elimin hazardul combinaional, spre deosebire de circuitele basculante bis-
tabile asincrone, aa cum se va vedea n paragrafele urmtoare.
Impulsurile de comand sunt impulsuri de tact ce se aplic, n cazul circuitelor secven-
iale sincrone, pe intrarea de tact (ceas), notat CK (IT) sau CLK (clock = ceas). Pe aceast
intrare se aplic un semnal periodic furnizat de un oscilator (generator de tact) extern, avnd
forma din figura 3.16. Circuitele secveniale asincrone nu au o intrare de tact special desem-
nat n acest scop.
x
1
C
x
2
x
n
z
1
z
2
z
m
y
1
y
2
y
k
M
Y
1
Y
2
Y
k
Figura 3.15: Structura unui CLS
43
Valorile ieirilor unui circuit secvenial
nu se pot modifica dect n anumite momente
de timp sau intervale de timp determinate de
semnalul de tact.
Unele circuite secveniale i schimb
starea n momentele trecerii tactului CK din 0
n 1, adic pe frontul cresctor (frontul ante-
rior sau front pozitiv) FA al tactului; n acest
caz, circuitele sunt cu comutare (sau active)
pe frontul cresctor al tactului. Exist de ase-
menea circuite secveniale care i pot schimba starea n momentul apariiei frontului descres-
ctor (front posterior sau front negativ) FP al tactului, adic o trecere din 1 n 0. Alte circuite
i pot schimba starea numai n intervalul de timp n care CK = 1, fiind comutate sau activate
pe palierul superior PS al tactului.
3.2.3. Reprezentarea circuitelor logice secveniale
CLS se pot reprezenta cu ajutorul tabelelor, grafurilor sau prin logigrame.
1) Reprezentarea prin tabele
Un tabel conine pe linii strile circuitului, iar n coloane se trec valorile semnalelor de
intrare. Aceste coloane sunt n numr de 2
m
, unde m reprezint numrul variabilelor de intra-
re. Se mai pot aduga coloane suplimentare pentru mrimile de ieire.
Pentru exemplificare se vor reprezenta un automat de tip Moore (vezi i 1.3.1) i un
automat de tip Mealy (vezi i 1.3.2).
Automat Moore
Fie automatul definit de:
n tabelul din figura 3.17 este artat automatul definit mai sus.
Tabelul se construiete astfel: dac circuitul se afl de exemplu, n starea s
1
i la intrare
apare semnalul (variabila) x
1
atunci, conform tabelului
funciei f, circuitul efectueaz o tranziie i ajunge n starea
s
2
. Valoarea funciei de ieire cnd circuitul se afl n
starea s
1
rezult din tabelul funciei g i este z
1
. n mod
analog se determin i celelalte elemente ale tabelului.
Automat Mealy
Se consider automatul definit prin:
n figura 3.18 este reprezentat prin tabel automatul Mealy, a crei construcie este ase-
mntoare cu cea a tabelului din exemplul anterior; de data aceasta, lng fiecare stare rezul-
tat n urma unei tranziii se trece valoarea funciei de ieire corespunztoare.
{ ;
{ ;
{ ;
=
=
=
=
2 1
3 2 1
2 1
,
, ,
,
) (
z z
s s s
x x
A
Z
S
X
g f, Z, S, X,
- mulimea intrrilor
- mulimea strilor
- mulimea ieirilor
f s
1
s
2
s
3
x
1
s
2
s
3
s
1
x
2
s
1
s
3
s
2
g s
1
s
2
s
3
z
1
z
1
z
2
Funcia de tranziie Funcia de ieire
Intrri
Stri
x
1
x
2
Ieire
s
1
s
2
s
3
s
2
s
3
s
1
s
1
s
3
s
2
z
1
z
1
z
2
Figura 3.17: Tabelul
automatului Moore
{ ;
{ ;
{ ;
=
=
=
=
2 1
3 2 1
2 1
,
, ,
,
) (
z z
s s s
x x
A
Z
S
X
g f, Z, S, X,
- mulimea intrrilor
- mulimea strilor
- mulimea ieirilor
f s
1
s
2
s
3
x
1
s
2
s
3
s
1
x
2
s
1
s
3
s
2
g s
1
s
2
s
3
x
1
z
1
z
1
z
2
x
2
z
1
z
2
z
1
Funcia de tranziie Funcia de ieire
CK (IT)
t
T
CK
FA FP
PS
T
CK
perioada impulsului de tact
Figura 3.16: Impulsuri de tact
44
2) Reprezentarea prin grafuri
Unui circuit secvenial i se poate ataa un graf orien-
tat care conine noduri (vrfuri) n care se trec strile i va-
lorile ieirilor circuitului i arce orientate cu care se mar-
cheaz tranziia de la o stare la alta a circuitului. Orientarea
arcului este de la starea determinant (cauz) ctre starea
determinat (efect), fiecare stare avnd astfel marcat i ie-
irea.
n figura 3.19 sunt reprezentate grafurile corespun-
ztoare celor dou automate definite la pct. 1).
n aceste grafuri se evideniaz:
- arcuri reflectate (arcuri care nu prsesc starea respectiv)
- arcuri divergente (arcuri care ies dintr-un nod);
- arcuri convergente (arcuri care intr n nod).
n funcie de aceste tipuri de arce se deosebesc strile particulare ale grafurilor:
a) Starea tranzitorie, care este starea ce nu are nici un arc convergent, ci cel puin un
arc divergent. Din aceast stare se poate trece n cel puin una din celelalte stri, dar nu mai
poate fi atins niciodat.
b) Starea persistent, adic starea care nu are nici un arc divergent, ci cel puin un arc
convergent. O astfel de stare odat atins nu mai poate fi prsit.
c) Stare izolat sau starea care nu are arce divergente i convergente, ci cel puin un arc
reflectat. Aceast stare nu poate fi atins nici prsit, iar dac apare n graf se poate elimina,
fiind inaccesibil.
3) Reprezentarea prin logigrame
Aceast reprezentare este asemntoare cu cea a circuitelor logice combinaionale.
3.2.4. Analiza circuitelor logice secveniale
Prin operaia de analiz, cunoscnd structura circuitului secvenial, se determin evolu-
ia semnalelor de ieire pentru anumite secvene ale semnalelor de intrare.
Pentru a putea desfura analiza este necesar s se cunoasc starea iniial a circuitului,
dup care se respect urmtorul algoritm:
1) Cunoscnd logigrama circuitului se stabilesc prile combinaionale i de memorie i
se definesc semnalele de intrare x, ieirile z i semnalele secundare Y.
2) Se stabilesc funciile booleene de ieire din partea combinaional i se dezvolt sub
forma canonic pentru reprezentarea acestora cu diagrame.
3) n funcie de combinaiile valorilor variabilelor secundare de stare se realizeaz asig-
narea strilor i se definesc strile circuitului.
Intrri
Stri
x
1
x
2
s
1
s
2
s
3
s
2
/z
1
s
3
/z
1
s
1
/z
2
s
1
/z
1
s
3
/z
2
s
2
/z
1
Figura 3.18: Tabelul
automatului Mealy
(b) Automat
Mealy
s
3
/ z
2
x
2
arc reflectat
arc divergent arc convergent
s
1
/z
1
s
2
/z
1
x
1
x
1
x
1
x
2
x
2
(a) Automat Moore
s
1
s
2
s
3
x
2
/z
1
x
2
/z
1
x
1
/z
1
x
1
/z
1
x
1
/z
2
x
2
/z
2
Figura 3.19: Grafuri de reprezentare a automatelor
45
4) Se construiete tabelul strilor (tranziiilor) sau graful ataat circuitului.
5) Pentru evoluia semnalelor de intrare i starea iniial impuse, folosind graful sau ta-
belul tranziiilor, se stabilete evoluia
semnalelor la ieire.
Exemplu. Pentru circuitul sec-
venial asincron avnd logigrama din
figura 3.20, se cere s se stabileasc
evoluia semnalelor la ieire pentru o
succesiune de (semnale) 0 i 1 aplica-
te la intrare, tiind c starea iniial
corespunde situaiei cnd semnalele
secundare au valoarea 0.
R. 1) Conform figurii, s-au evi-
deniat structura combinaional (C)
i de memorie (M) i semnalele din
cir-cuit: x semnalul de intrare, z
sem-nalul de ieire, y
1
, y
2
semnale
(varia-bile) secundare de stare
corespunz-toare celor dou bucle de
reacie i Y
1
, Y
2
semnale secundare
de excitaie a memoriei.
2) Funciile booleene corespun-
ztoare structurii combinaionale sunt:
- funcia de ieire
2 1
y y z =
2 1 2 1
y y x y y x z + = forma canonic
- funciile de excitaie (ieirile prii combinaionale)
2 1 2 1 1
y x y x y y Y + + = ;
2 1 2 1 2
y x y x y y Y + + = .
)
`
+ + + =
+ + + =
2 1 2 1 2 1 2 1 2
2 1 2 1 2 1 2 1 1
y y x y y x y y x y y x Y
y y x y y x y y x y y x Y
forme canonice
Diagramele Karnaugh ale funciilor Y
1
, Y
2
se reunesc ntr-un tabel (figura 3.21 (a)).
3) Asignarea strilor se face n funcie de cele dou variabile secundare de stare y
1
, y
2
,
iar starea iniial corespunde valorilor 0 ale acestor variabile (conform enunului) astfel: pen-
tru y
1
y
2
= 00 se aloc starea s
0
, pentru y
1
y
2
= 01 se aloc starea s
1
etc., stri ce se trec n tabe-
lul din figura 3.21(b). Se revine n dia-
grama Karnaugh unde se trec aceste
stri asignate.
4) Tabelul tranziiilor din figura
3.22(a) i/sau graful circuitului din fi-
gura 3.22(b) se construiesc innd cont
de diagrama Karnaugh i de asignarea
strilor (figura 3.21(b)).
Numrul coloanelor din tabelul
tranziiilor, n afara ieirilor, este 2
m
= 2,
unde m = 1 este numrul variabilelor de
intrare x. Numrul liniilor corespunde
Figura 3.20: Exemplu de logigram a unui CLS
D
2
x
z
C
D
1
M
Y
2
Y
1
y
2
y
1
y
1
y
2
s
0 0 s
0
0 1 s
1
1 0 s
2
1 1 s
3
(a) Diagrama Karnaugh
(b) Asignarea
strilor
y
1
y
2
x
00 01 11 10
0 00
s
0
11
s
3
11
s
3
00
s
0
1 01
s
1
01
s
1
10
s
2
10
s
2
Y
1
Y
2
stri asignate
Figura 3.21: Reprezentarea tabelar a CLS
46
numrului strilor.
Considerm starea s
0
creia i corespunde combinaia y
1
y
2
= 00, conform tabelului din
figura 3.21(b). n diagrama Karnaugh din figura 3.21(a), pentru y
1
y
2
= 00 (s
0
) i corespunde
la x = 0 un cmp din diagram care are combinaia 00 respectiv starea s
0
. La x = 1 din diagra-
m, pentru combinaia y
1
y
2
= 00, adic s
0
, i corespunde combinaia y
1
y
2
= 01, adic s
1
. n
aceast situaie, funcia de ieire z = y
1
y
2
are valoarea z = 0 0 = 0. Cele dou stri, s
0
, s
1
i va-
loarea z = 0 se trec n tabelul tranziiilor pe prima linie, apoi se continu n acelai mod com-
pletarea celorlalte linii.
Observaie. n tabel s-au marcat strile stabile.
Se poate stabili graful circuitului (figura 3.22(b)) pe baza regulilor enunate n 3.2.3
(1), n cazul unui automat Moore.
5) Pe baza grafului sau a tabelului tranziiilor putem stabili secvena de ieire n funcie
de secvena de intrare i de starea iniial.
De exemplu, pot exista urmtoarele situaii:
secvena de intrare (x): 0 1 0 1 0 1 0 1 0 1 0
strile stabile (s): s
0
s
1
s
3
s
2
s
0
s
1
s
3
s
2
s
0
s
1
s
3
secvena de ieire (z): 0 0 1 0 0 0 1 0 0 0 1
sau:
secvena de intrare (x): 1 0 0 1 0 0 1 0 0 1
strile stabile (s): s
1
s
3
s
3
s
2
s
0
s
0
s
1
s
3
s
3
s
2
secvena de ieire (z): 0 1 1 0 0 0 0 1 1 0
Se observ ciclicitatea n funcionarea circuitului, ceea ce arat c automatul este finit
deoarece are un numr finit de stri.
***
(b) Graful (a) Tabelul tranziiilor
x
s
0 1 z
s
0
s
0
s
1
0
s
1
s
3
s
1
0
s
2
s
0
s
2
0
s
3
s
3
s
2
1
stare stabil
x
x
s
0
/0
s
1
/0
x
s
3
/1
s
2
/0
x
x
x
x
x
Figura 3.22: Reprezentarea CLS
47
CAPITOLUL 4
ANALIZA CIRCUITELOR BASCULANTE BISTABILE
4.1. Introducere
Cele mai simple circuite logice secveniale sunt circuitele basculante bistabile (CBB).
Ele sunt folosite ca elemente de memorie n calculatoarele numerice, fiecare CBB memornd
un bit al cuvntului binar dat. Acestea sunt prevzute cu numai dou ieiri, notate Q i Q .
Cnd Q ia valoarea 1 (respectiv 0), Q ia valoarea 0 (respectiv 1), astfel c ieirile se pot afla
n strile: QQ = 01 i QQ = 10, adic n stri logice opuse.
Trecerea unei ieiri dintr-o stare n cealalt reprezint o tranziie i se efectueaz n ur-
ma aplicrii unor semnale de comand corespunztoare.
Denumirea de bistabil provine de la faptul c un asemenea circuit are numai dou stri
(la un anumit moment de timp, circuitul se afl n una dintre acestea) i fiecare din stri este
stabil. Faptul c o anumit stare este stabil nseamn c odat ce circuitul este adus n
aceasta, el nu va trece de la sine ntr-o alt stare; scoaterea dintr-o stare stabil se poate face
numai prin aplicarea unei anumite combinaii de valori pe intrrile circuitului, deci nu de la
sine. Denumirea de basculant provine de la faptul c la trecerea dintr-o stare n alta, fiecare
ieire trece din 0 n 1 sau din 1 n 0, ceea ce reprezint o basculare orizontalvertical.
Bistabilele nu i schimb starea lor la aplicarea repetat a unui semnal de aceeai va-
loare pe o intrare i de aceea se mai numesc i circuite cu zvorre (englez: latch).
CBB se realizeaz pe baza porilor logice INU / SAUNU, cu cel puin dou intrri.
4.2. Circuite basculante bistabile asincrone
Caracteristicile circuitelor basculante bistabile asincrone (prescurtat, CBBA) reies din
modul constructiv i funcional ale acestora i pot fi grupate astfel:
1) Comutarea CBBA se face prin aplicarea semnalelor de date (comand) la cele dou in-
trri ale sale, notate R i S sau J i K.
2) Procesele de comutare ale CBBA au loc la momente arbitrare de timp.
3) CBBA rein valorile aplicate la intrare pe perioada intervalului de timp dintre comutri-
le succesive ale elementelor combinaionale.
4.2.1. Circuite basculante bistabile asincrone tip RS
4.2.1.1. CBAA tip RS cu pori INU
n figura 4.1 este reprezentat schema logic a unui circuit basculant bistabil RS asin-
cron, care conine dou inversoare NU i dou pori
logice INU conectate astfel nct ieirea unei pori
s devin o intrare pentru cealalt poart, iar cea de a
doua intrare a porii constituie intrare de comand a
bistabilului, prin intermediul inversorului. Intrrile
bistabilului sunt R i S, iar ieirile sale sunt Q i W,
din care W va fi ntotdeauna complementul lui Q,
ceea ce justific nlocuirea lui W cu Q (notaie con-
sacrat).
Funcionarea circuitului
1) Se presupune c n momentul t se aplic la
intrare semnalele R = 0, S = 1. Atunci S = 0 i dup
un timp t
pB
(egal cu timpul de propagare prin poarta B), ieirea Q va fi egal cu 1. Apoi, pe
intrrile porii A se vor afla acum semnalele R = 1 i Q= 1, deci ieirea W va deveni 0 dup
un timp t
pA
egal cu timpul de propagare prin poarta A. Deci, comanda R = 0, S = 1 conduce la
Q =1, W = Q = 0.
R
Figura 4.1: Schema logic a
CBBA tip RS cu pori INU
S
A
R
Q W =
B
Q
S
48
Observaie. Litera S reprezint iniiala verbului to set, care nseamn a pune pe 1,
sau se spune c se seteaz circuitul (n sensul c se aduce ieirea Q n 1), dac R = 0, S = 1.
Uneori se mai utilizeaz i termenul preset.
2) Se presupune c la momentul t se aplic la intrare combinaia R = 1, S = 0. Atunci
R = 0, deci dup un timp egal cu timpul de propagare t
pA
prin poarta A, ieirea W va fi egal
cu 1. Din acest moment t + t
pA
, pe intrrile porii B se vor afla valorile stabile: W= 1 i S =1.
Rezult c dup un timp egal cu timpul t
pB
de propagare prin poarta B, ieirea Q va fi 0. Din
nou W= Q . Aadar, comanda R = 1, S = 0 aduce ieirea Q pe 0.
Observaie. Litera R este iniiala verbului to reset care nseamn a iniializa, a pu-
ne pe 0. Se mai spune c dac la momentul t se aplic pe intrri valorile R = 1, S = 0, atunci
ieirile trec n strile Q = 0, W= 1 (= Q ) i circuitul se reseteaz sau se terge (clear) .
3) Dac la intrare se aplic semnalele R = 1, S = 1, atunci R = 0, S = 0; deci, dup un
timp egal cu cel mai lung dintre timpii de propagare prin pori, ieirile vor fi W= 1, Q= 1; n
acest caz nu mai avem W=Q .
4) Cazul R = 0, S = 0 (deci R = 1, S = 1); trebuie s se in cont de valorile ieirilor n
momentul aplicrii semnalelor R = 0, S = 0 la intrare i trebuie tiut care este poarta cea mai
rapid (cu timpul cel mai mic de propagare).
4.a) Se presupune c poarta A este mai rapid dect poarta B (t
pA
< t
pB
; timpul de propa-
gare este timpul n care ieirea porii prezint hazard combinaional, dup acest timp ieirea
devenind stabil). Se observ c ieirile bistabilului RS nu pot fi simultan n 0, deoarece da-
c W = 0, Q = 0 atunci dup un timp t
pA
ieirea W ar comuta n 1 (fiindc poarta A este mai
rapid i are o intrare Q = 0). Deci ieirea W= 0, Q= 0 nu poate fi admis ca o stare stabil.
4.a1) Se aplic la intrare n momentul t semnalele R = 0, S = 0 i se presupune c n acest
moment i n cele precedente ieirile sunt W= 0, Q= 1. Atunci intrrile porii A (care este cea
mai rapid) sunt R = 1, Q = 1 deci n continuare W = 0. Apoi, rezult c intrrile porii B sunt
W= 0 i S = 1 deci ieirea va fi Q = 1. n acest caz, bistabilul memoreaz (pstreaz) starea
anterioar.
4.a2) Se aplic iar la momentul t R = 0, S = 0 i se presupune c W = 1, Q = 0. Atunci in-
trrile porii A vor fi R = 1, Q = 0, deci W rmne n continuare 1. Apoi, pe intrrile porii B
exist semnalele W = 1 i S = 1, deci n continuare Q = 0. Astfel, bistabilul memoreaz sta-
rea anterioar.
4.a3) Dac R = 0, S = 0 n momentul t i n momentele precedente, dar W = 1, Q = 1,
atunci intrrile porii A (mai rapid ca B) sunt R = 1, Q = 1, deci dup timpul t
pA
, exist si-
tuaia W = 0. Apoi intrrile lui B devin W = 0 i S = 1, deci dup timpul t
pB
, ieirea Q devine
Q = 1. n concluzie, Q = 1 i W = 0, deci nu mai este pstrat starea precedent.
4.b) Se presupune acum c poarta B este mai rapid dect A, adic t
pA
> t
pB
. Ca i la
pct. 4.a), se observ i aici c ieirea W = 0, Q = 0 nu poate fi admis ca o stare stabil.
4.b1) Se aplic la intrare R = 0, S = 0 n momentul t i presupunem c ieirile ar fi W = 0,
Q = 1 n acest moment i n cele precedente. Ca mai sus, se arat c ieirile vor fi de forma
W = 0, Q = 1, deci se memoreaz starea anterioar.
4.b2) Din nou R = 0, S = 0 la momentul t i se presupune c ieirile ar fi W = 1, Q = 0 (la
momentul t
0
anterior). Ca mai sus se arat c ieirile vor fi n continuare W = 1, Q = 0, deci se
memoreaz starea anterioar.
4.b3) Dac se aplic la intrare R = 0, S = 0 n momentul t i ieirile ar fi W = 1, Q = 1, ar
rezulta c intrrile porii B (mai rapid ca A) sunt W = 1, S = 1. Dup timpul t
pB
ieirea Q va
deveni 0. ncepnd cu momentul t + t
pB
intrrile porii A sunt stabile, astfel c R = 1 i Q = 0.
Dup timpul t
pA
ieirea W va deveni egal cu 1. Aadar, n aceast situaie Q = 0, W = 1, deci
49
nu mai este pstrat starea anterioar.
Concluzie
Analiznd situaiile 4.a1), 4.a2) i 4.b1), 4.b2) se observ c dac se aplic, n momen-
tul t, R = 0 i S = 0 i dac starea ieirilor n acel moment este diferit de Q = 1,W = 1, atunci
circuitul memoreaz starea anterioar (de exemplu dac W = 0, Q = 1 n momentul t, atunci
dup momentul t, adic t
+1
, denumit momentul urmtor, vom avea tot W = 0, Q = 1). Dac
ns starea anterioar este W = 1 i Q = 1 (starea anterioar nseamn starea la momentul t i
n momentele precedente, fiind vorba numai despre stri stabile) i dac la momentul t se
aplic R = 0 i S = 0 atunci:
- circuitul trece n starea Q = 1, W = 1, dac poarta A este mai rapid dect poarta B;
- circuitul trece n starea Q = 0, W = 1, dac poarta B este mai rapid dect poarta A;
De subliniat c starea Q = 1, W = 1 corespunde intrrilor R = 1, S = 1. Dac se dispune
de dou pori INU (figura 4.1), nu se poate spune dinainte care dintre acestea are un timp
de propagare mai scurt. De aceea dac iniial exist R = S = 1 i apoi R = S = 0, nu se poate
spune care este starea ieirilor W i Q (se poate ca W = 1, Q = 1, aa cum s-a constatat mai
sus). innd cont de aceasta, se face convenia de a nu se admite configuraia R = 1, S = 1 a
intrrilor; cu alte cuvinte, utilizatorul nu va aplica niciodat simultan valoarea 1 pe ambele
intrri R i S ale bistabilului RS asincron (fr tact).
Cauzele aceastei interdicii sunt:
- dac se aplic 1 pe ambele intrri R i S, atunci Q = 1, W = 1 i nu mai exist W=Q ;
- dac se aplic 1 pe R i S (deci Q = 1, W = 1) i apoi 0 pe ambele intrri, atunci ieirile
pot trece n una din strile Q = 1, W = 0 (sau Q = 0, W = 1), dup cum poarta A este mai rapi-
d (sau invers) dect poarta B; prin urmare, nu s-ar putea spune care este starea n care trece
bistabilul dect dac s-ar ti care dintre porile care alctuiesc bistabilul este mai rapid.
Modul de funcionare descris anterior poate fi sintetizat n tabelul de funcionare a cir-
cuitului, care reprezint totodat i tabelul de adevr al bistabilului RS asincron cu pori I
NU (tabelul 4.1).
Interpretarea tabelului trebuie efectuat astfel:
- dac n momentul t se aplic pe intrri semnalele R = 1, S = 0, atunci aproape instanta-
neu ieirile Q i Q trec n strile Q = 0, Q = 1 (operaia de resetare);
- dac n momentul t se aplic pe intrri semnalele R = 0, S = 1, atunci ieirile Q i Q trec
n strile Q = 1, Q = 0 (operaia de setare);
- dac n momentul t se aplic pe intrri semnalele R = 0, S = 0, atunci nu va aprea nici o
modificare a ieirilor Q i Q , ieiri care rmn n starea n care au fost pn atunci;
- configuraia R = 1, S = 1 nu este permis deoarece d natere la dificulti incontrolabile
Tabelul 4.1: Tabelul de adevr pentru CBAA tip RS cu pori INU
Intrri Ieiri
La momentul t La momentul t
+1
R S
Q Q+1
Observaii
0 0 Q
Q
Q
Q
Se memoreaz starea anterioar (nici o
schimbare a ieirilor)
0 1 0 1 1 0 Setarea bistabilului (nscriere)
1 0 1 0 0 1 Resetarea bistabilului (tergere)
1 1 X X 1* 1* Nu este permis aceast configuraie a
intrrilor (stare interzis*)
X stare logic indiferent (0 sau 1)
Q
1
Q
+
50
(prezentate anterior). Utilizatorul trebuie s aib grij ca R i S s nu poat lua niciodat si-
multan valoarea 1.
Tabelul de adevr al CBB tip RS
asincron se mai poate obine parcur-
gnd etapele analizei unui circuit logic
secvenial evideniate n 3.2.4. Schema
bistabilului din figura 4.1 se echivalea-
z cu circuitele corespunztoare ieirii
directe la momentul urmtor Q
+1
(figu-
ra 4.2(a)), respectiv ieirii negate la
momentul urmtor
1 +
Q (figura 4.2(b)).
1) Identificarea structurii combi-
naionale C, identificarea structurii me-
moriei M i determinarea semnalelor
circuitului. n acest caz, cele structuri se
confund astfel c semnalele au urm-
toarele semnificaii:
- semnale de intrare:
x
1
=R, x
2
=S;
- semnale de reacie (y
1
, y
2
), semna-
le secundare de excitaie a memoriei (Y
1
, Y
2
) i semnale de ieire (z
1
, z
2
):
z
1
=y
1
=Y
1
=
1 +
Q , z
2
= y
2
=Y
2
=
1 +
Q ,
deoarece ieirile celor dou circuite sunt identice cu semnalele de reacie corespunztoare,
fapt ce ne permite s afirmm c acest bistabil este un automat Moore. Ieirile fiind n stri
logice opuse relaiile anterioare devin:
Y y z = = =
1 +
Q , z =y =Y=
1 +
Q .
2) Stabilirea funciilor booleene de ieire ale prii combinaionale i reprezentarea prin
diagrame a acestora. Funciile de ieire ale bistabilului sunt:
1 +
Q S Q R = Y = ;
(4.1)
1 +
Q S Q R + = .
1 +
Q R Q S = Y = .
(4.2)
1 +
Q R Q S + = .
Relaiile (4.1) i (4.2) reprezint
ecuaiile caracteristice ale bistabilului
RS asincron cu pori INU.
Diagrama Karnaugh comun ce-
lor dou ieiri este dat n figura 4.3(a).
Se observ deja c pentru combinaia
intrrilor RS = 11 avem 1 pe ambele ie-
iri Q
+1
,
1 +
Q , fapt ce contrazice accepiunea ca ieirile s se afle n stri logice opuse, lucru
remarcat i n cazul descrierii funcionrii bistabilului.
3) Asignarea strilor. Se definesc strile circuitului ca fiind s
0
creia i corespunde iei-
rea Q=0 i s
1
pentru situaia Q =1 figura 4.3(b).
4) Tabelul strilor i graful circuitului. Tabelul strilor (tranziiilor) este prezentat n fi-
gura 4.4(a), iar graful circuitului n figura 4.4(b), n situaia funcionrii normale a bistabilu-
RS
Q
00 01 11 10
0 01
s
0
10
s
0
11
s
0
01
s
0
1 10
s
1
10
s
1
11
s
1
01
s
1
Q s
0 s
0
1 s
1
(b) Asignarea
strilor
) Q (Q Y Y
1 1 + +
stri asignate
Figura 4.3: CBAA de tip RS cu pori INU
A
R
R
B
Q
+1
= z =Y
S
S
Q
(a)
(x
1
)
(x
2
)
Q R
B
S
S
A R
R
Q
(b)
(x
2
)
(x
1
)
Q S
Figura 4.2: Circuitele echivalente ale CBAA
tip RS cu pori INU
Y z Q
1
= =
+
51
lui, fr combinaia interzis RS
= 11.
5) Obinerea tabelului de
adevr. Se construiete tabelul
de adevr al bistabilului i se ob-
serv c este sinonim cu tabelul
4.1 prezentat anterior.
4.2.1.2. CBBA tip RS
cu pori SAUNU
Un CBBA tip RS cu pori
SAUNU este dat n figura 4.5
(a). Stabilirea tabelului de ade-
vr se poate efectua pe baza cir-
cuitelor echivalente corespunz-
toare ieirilor Q
+1
, Q
+1
la momentul urmtor t
+1
, din figura 4.5(b) respectiv figura 4.5(c).
Ecuaia caracteristic a ieirii Q
+1
este:
1 +
Q = ) ( Q S R + + = ) ( Q S R + , de unde:
(4.3)
1 +
Q = ) ( Q S R + .
Pentru ieirea
1 +
Q se obine ecuaia caracteristic de forma:
1 +
Q = ) ( Q R S + + = ) ( Q R S + , sau:
(4.4)
1 +
Q = ) ( Q R S + .
Pe baza ecuaiilor caracteristice (4.3) i (4.4) se alctuiete tabelul de adevr al bistabi-
lului RS asincron cu pori SAUNU din figura 4.5(d).
s
1
/1
s
0
/0
S R
(b) Graful circuitului
S R
S R S R + S R S R +
RS
s
00 01 11 10
1
Q
+
1
Q
+
s
0
s
0
s
1
s
1
s
0
s
1
s
1
s
0
s
1
0 1
s
1
s
1
s
0
s
1
s
0
s
1
s
1
s
0
s
1
1 0
strile ieirii
1
Q
+
strile ieirii
1
Q
+
(a) Tabelul strilor
Figura 4.4: CBAA tip RS cu pori INU
Figura 4.5: CBBA tip RS cu pori SAUNU
R
Q
Q
S
B
(a) Logigrama
Q
R
S
(b) Schem echivalent
Q S+
B
A
Q
1
Q
+
S
R
(c) Schem echivalent
Q R +
A
B
I ntrri
Ieiri
La momentul t La momentul t
+1
R S
Q
Q
Q
+1
1
Q
+
Observaii
0 0 Q
Q
Q
Q
Starea ieirilor rmne
nemodificat
0 1 0 1 1 0 Setarea bistabilului
1 0 1 0 0 1 Resetarea bistabilului
1 1 X X 0* 0* Stare interzis (*)
(d) Tabel de adevr
1
Q
+
A
52
4.2.1.4. Concluzii asupra CBBA tip RS
n urma analizei tabelelor de adevr ale celor dou tipuri de circuite RS, tabelul 4.1
respectiv tabelul din figura 4.5(d), se constat urmtoarele:
1) Ieirile i schimb aproape instantaneu strile, innd cont de timpul de propagare
prin pori a semnalelor aprute la intrare.
2) Aplicarea combinaiei RS = 00 la intrri nu modific strile ieirilor bistabilului pe
care acesta le-a avut anterior apariiei acestei combinaii.
3) Prezena combinaiei RS = 01 la intrri conduce la setarea bistabilului, adic la apa-
riia configuraiei
1 +
Q
1 +
Q = 10 pe ieiri, indiferent de strile pe care ieirile le-au avut ante-
rior. Se mai spune c bistabilul a fost nscris cu valoarea 1.
4) Aducerea secvenei RS = 10 pe intrri determin trecerea ieirilor n configuraia
1 +
Q
1 +
Q = 01, indiferent de valorile pe care acestea le-au prezentat anterior. Acum se consi-
der c bistabilul a fost resetat sau a fost ters.
5) Aducerea combinaiei RS = 11 la intrri determin o configuraie a ieirilor de forma
1 +
Q
1 +
Q = 11 n cazul bistabililor cu pori INU, respectiv
1 +
Q
1 +
Q = 00 n situaia bistabili-
lor cu pori SAUNU, fapt ce nu respect cerina de opozabilitate a strilor logice ale ieirilor
unui circuit basculant bistabil. Rezult c utilizatorul va trebui s evite apariia la intrrile bis-
tabililor a acestei configuraii interzise (RS = 11), ceea ce constituie un dezavantaj major al
circuitelor. De aceea aplicaiile practice ale acestui bistabil sunt reduse, el utilizndu-se n
principal n circuite care permit eliminarea tranziiilor parazite introduse de funcionarea unui
comutator mecanic.
Simbolul unui circuit basculant bistabil asincron tip RS este prezentat n figura 4.6
(a), iar tabelul de adevr (simplificat) n figura 4.6(b).
4.2.2. Circuite basculante bistabile asincrone de tip J-K
CBBA tip JK este un automat Moore ce elimin dezavantajul CBBA tip RS prin intro-
ducerea a dou pori logice suplimentare. Intrrile bistabilului se noteaz cu J, care ndepli-
nete rolul intrrii S a bistabilului RS respectiv cu K, care joac rolul intrrii R a circuitului
RS. Funcionarea bistabilului JK este asemntoare cu cea a bistabilului RS, ieirile avnd
roluri identice.
4.2.2.1. CBBA tip JK cu pori INU
Schema logic a acestui circuit are la baz logigrama bistabilului asincron RS cu pori
INU prezentat n 4.2.1(I), figura 4.1, la care s-au implementat dou pori I (figura 4.7).
Se va analiza acest circuit logic secvenial utiliznd metodologia prezentat n 3.2.4.
1) Identificarea prii combinaionale C, identificarea structurii memoriei Mi stabilirea
semnalelor circuitului secvenial. Circuitul logic combinaional C este alctuit din dou pori
logice suplimentare 1, 2 de tip I, iar memoria o reprezint circuitul basculant bistabil asin-
cron de tip RS realizat cu pori logice INU.
R Q
S Q
Intrri Ieiri la t
+1
R S
1
Q
+ 1
Q
+
Observaii
0 0 Q
Q
Ieiri nemodificate
0 1 1 0 Setare bistabil
1 0 0 1 Resetare bistabil
1 1 * * Stri interzise (*)
(b) Tabel de adevr (a) Simbol grafic
Figura 4.6: Reprezentrile unui CBBA tip RS
53
Semnalelor circuitului secven-
ial se stabilesc astfel:
- semnale de intrare:
x
1
= K, x
2
= J;
- semnale de reacie (y
1
, y
2
), sem-
nale secundare de excitaie a memo-
riei (Y
1
, Y
2
) i de ieire (z
1
, z
2
):
z
1
=y
1
=z =
1 +
Q ,
z
2
=y
2
= = = y z
1 +
Q ,
deoarece ieirile celor dou circuite
sunt identice cu semnalele de reacie
corespunztoare. Acest fapt arat c bistabilul asincron tip JK este un automat Moore:
Y
1
=R, Y
2
=S.
2) Stabilirea funciilor booleene de ieire ale prii combinaionale i reprezentarea prin
diagrame a acestora. Funciile de ieire ale bistabilului se determin observnd c ieirile bis-
tabilului JK sunt de fapt ieirile bistabilului RS stabilite la 4.2.1(I), relaiile (4.1) respectiv
(4.2). Deci:
1 +
Q S Q R + = ,
1 +
Q R Q S + = .
Din analiza circuitului din figura 4.7 se observ c:
(4.5) R =Y
1
= Q K ; S =Y
2
= Q J .
Se inlocuiesc aceste relaii n expresiile funciilor de ieire ale bistabilului JK i se
obin ecuaiile caracteristice ale bistabilului:
1 +
Q = Q J Q Q Q K Q J Q Q K Q J Q Q K + + = + + = + ) (
(4.6)
1 +
Q = Q J Q K + .
1 +
Q = Q K Q Q Q J Q K Q Q J Q K Q Q J + + = + + = + ) (
(4.7)
1 +
Q = Q J Q K +
Diagrama Karnaugh din figura 4.8(a) s-a construit pentru cele dou ieiri ale bistabilu-
lui JK. Se observ c, indiferent de combinaia intrrilor JK, ieirile Q
+1
i
1 +
Q se afl n
stri logice opuse, deci bistabilul JK nu mai prezint stri interzise, aa cum prezenta bista-
bilul RS.
3) Asignarea strilor. Strii s
0
a
circuitului i corespunde ieirea Q = 0,
iar starea s
1
definete ieirea cu valoarea
Q =1 (figura 4.8(b)).
4) Tabelul strilor (tranziiilor)
este artat n figura 4.9(a), iar n figura
4.9(b) este dat graful circuitului.
5) Stabilirea tabelului de adevr
din figura 4.9(c) se face fie pe baza ta-
belului tranziiilor, fie pe baza grafului
fie cu ajutorul ecuaiilor caracteristice
(4.6) i (4.7). Se observ c:
- pentru combinaia la intrare JK = 00, ieirile bistabilului vor rmne n starea anterioar
aplicrii semnalelor de intrare;
- dac JK = 01, are loc resetarea (tergerea bistabilului);
- dac JK= 10, se produce setarea (ncrcarea) bistabilului;
R
S
1
2
J
K
Q= z
CBBA R-S
z Q =
y
1
y
2
Y
1
Y
2
(x
1
)
(x
2
)
C M
Q
Q
Figura 4.7: Schema logic a CBBA tip JK cu
pori INU
Q s
0 s
0
1 s
1
(a): Diagrama Karnaugh
(b) Asignarea
strilor
JK
Q
00 01 11 10
0 01
s
0
01
s
0
10
s
0
10
s
0
1 10
s
1
01
s
1
01
s
1
10
s
1
) Q (Q Y Y
1 1 + +
stri asignate
Figura 4.8: CBBA tip JK cu pori INU
54
- pentru JK= 11, ieirile vor trece n stri opuse celor avute nainte de modificarea intrri-
lor; deci se elimin strile interzise ce caracterizeaz un bistabil asincron de tip RS.
4.2.2.2. CBBA tip JK cu pori SAUNU
CBBA tip JK cu pori SAUNU se poate construi completnd schema CBBA tip RS cu
pori SAUNU din figura 4.5(a) cu dou pori logice de tip I. Se obine circuitul logic al
acestui bistabil identic cu al bistabilului JK cu pori INU, artat n figura 4.7.
Ecuaiile caracteristice ale ieirii CBBA tip JK cu pori SAUNU se determin pe baza
ecuaiilor caracteristice ale CBBA tip RS cu pori SAUNU, stabilite n 4.2.1, adic:
1 +
Q = ) ( Q S R + vezi relaia (4.3);
1 +
Q = ) ( Q R S + vezi relaia (4.4).
Deoarece:
R =Y
1
= Q K ; S =Y
2
= Q J vezi relaia (4.5)
i efectund nlocuirile corespunztoare n relaiile (4.3) respectiv (4.4) rezult:
; ) 1 (
) ( ) ( ) (
1
Q K K Q J
Q Q Q J Q K Q J K Q Q J Q K Q Q J Q K Q
+ + =
= + + + = + + = + =
+
(4.8)
1 +
Q = Q J Q K + .
; ) 1 (
) ( ) ( ) (
1
Q J J Q K
Q K Q Q Q J Q K J Q Q K Q J Q Q K Q J Q
+ + =
= + + + = + + = + =
+
(4.9)
1 +
Q = Q J Q K + .
S-au obinut aceleai forme ale ecuaiilor caracteristice ca cele ale bistabilului JK cu
pori INU. n consecin i tabelele de adevr ale celor dou bistabile sunt identice.
n figura 4.10(a) este prezentat simbolul unui CBBA tip JK, iar n figura 4.10(b) ta-
belul de adevr.
4.2.3. Analiza circuitelor logice secveniale asincrone (CLSA) care
au circuite basculante bistabile ca elemente de memorie
Analiza acestor circuite se desfoar dup acelai algoritm utilizat n paragraful anteri-
or, dar pentru a stabili evoluia semnalelor de ieire este necesar s se stabileasc evoluia
CBB n funcie de semnalele secundare de excitaie a lor.
JK
s
00 01 11 10
1
Q
+ 1
Q
+
s
0
s
0
s
1
s
0
s
1
s
1
s
0
s
1
s
0
0 1
s
1
s
1
s
0
s
0
s
1
s
0
s
1
s
1
s
0
1 0
s
1
/1
s
0
/0
(b) Graf
K J K J +
K J K J +
K J K J +
K J K J +
Intrri Ieiri la t
+1
J K
1
Q
+ 1
Q
+
Observaii
0 0 Q
Q
nemodificat
0 1 0 1 resetare
1 0 1 0 setare
1 1
Q
Q inversare
(c) Tabel de adevr
Figura 4.9: Reprezentrile CBBA tip JK cu pori INU
55
Exemplul 4.1. S se analizeze circuitul logic secvenial asincron cu schema logic din
figura 4.11, atunci cnd secvena de intrare este 0110010, iar starea iniial se consider a fi
s
0
, rezultat din asignarea strilor.
R.4.1 1) Identificarea prii combinaionale C, identificarea structurii memoriei M i
stabilirea semnalelor circuitului secvenial. Circuitul logic combinaional C este alctuit din
ase pori logice (16), iar blocul memoriei M este format din dou circuit basculante bista-
bile asincrone tip JK, notate cu A respectiv B, realizate fie cu pori logice INU, fie cu
pori logice SAUNU.
Semnalele circuitului logic secvenial asincron se stabilesc astfel:
- semnalul de intrare:
x = J
A
;
- semnalele de reacie (y
1
, y
2
, y
3
, y
4
), semnalele secundare de excitaie a memoriei (Y
1
,
Y
2
, Y
3
, Y
4
) i semnalul de ieire (z):
K Q
J Q
Intrri Ieiri la t
+1
J K
1
Q
+
1
Q
+
Observaii
0 0 Q
Q
ieiri nemodificate
0 1 0 1 resetare bistabil
1 0 1 0 setare bistabil
1 1
Q
Q ieiri inversate
(b) Tabel de adevr (a) Simbol grafic
Figura 4.10: CBBA tip JK
1
2
3
4
5
6
Q K
Q J
B
y
3
= B Y
3
=K
B
Y
4
=J
B
y
4
= B
Q K
Q J
A
y
1
=A Y
1
=K
A
Y
2
=J
A
y
2
=A
C
M
z
x
Figura 4.11: Logigrama CLC
56
y
1
=A, A y =
2
, B y =
3
, B y =
4
;
Y
1
= K
A
; Y
2
= J
A
; Y
3
= K
B
; Y
4
= J
B
;
. ) ( ) (
3 2 4 1
y y y y z =
2) Stabilirea funciilor booleene de ieire ale prii combinaionale i reprezentrile prin
diagrame
Y
1 ;
4
x B x B x y + = = =
Y
2
=x; Y
3
= x A x A x y + = =
2
; Y
4
= x ;
. ) ( ) ( B A B A B A B A z + = =
Dup cum se observ, acest circuit realizeaz funcia logic SUM MODULO 2 (SAU
EXCLUSIV) vezi 2.4(7).
Diagramele Karnaugh din figurile 4.12(a),(b) s-au construit pentru funciile semnalelor
de excitaie ale memoriei ce se aplic pe intrrile celor dou bistabile JK, n raport cu com-
binaiile ce pot aprea la ieirile directe (nenegate) ale bistabilelor. Aceste ieiri sunt conside-
rate variabile secundare de stare.
3) Asignarea strilor. Corespunztor combinaiilor valorilor variabilelor secundare de
stare se realizeaz diagrama de stare din figura 4.12(c), pe baza tabelului de adevr al unui
CBBA tip JK, care a fost prezentat n figura 4.10(b). Se definesc apoi strile circuitului ca n
figura 4.12(d).
4) Tabelul strilor. Se construiete tabelul strilor (tranziiilor) din figura 4.12(e).
5) Evoluia semnalelor la ieire. n raport cu evoluia semnalelor de intrare i starea
iniial s
0
impuse i folosind tabelul tranziiilor, se stabilete secvena de ieire astfel:
secvena de intrare (x): 0 1 1 0 0 1 0
secvena strilor (s): s
0
s
2
s
0
s
1
s
0
s
2
s
3
secvena de ieire (z): 0 1 0 1 0 1 0
4.3. Circuite basculante bistabile sincrone
4.3.1. Caracteristicile circuitelor basculante bistabile sincrone
Aa cum s-a specificat n 3.2.2, circuitele basculante bistabile sincrone (CBBS) fac
parte din circuitele logice secveniale sincrone. Acestea elimin hazardul combinaional intro-
dus de circuitele logice secveniale asincrone datorat timpului fizic de propagare a semnalelor
AB
x
00 01 11 10
0 00 0K 0K 00
1 JK JK JK JK
J
A
K
A
(a) Diagrama Karnaugh I
AB
x
00 01 11 10
0 JK JK JK JK
1 00 00 0K 0K
J
B
K
B
(b) Diagrama Karnaugh II
Figura 4.12: Reprezentarea tabelar a CLS
AB
x
00 01 11 10
0 01 00 00 11
1 10 11 00 00
A
+1
B
+1
(c) Diagrama de stare
x
s
0 1 z
s
0
s
1
s
2
0
s
1
s
0
s
3
1
s
2
s
3
s
0
1
s
3
s
0
s
0
0
(e) Tabelul tranziiilor
AB s
00 s
0
01 s
1
10 s
2
11 s
3
(d) Strile
57
prin porile logice. Acestea au, pe lng intrrile de comand, care se mai numesc i intrri
de date, intrri pentru impulsul de tact (ceas).
Caracteristicile CBBS:
1) Spre deosebire de CBBA, la CBBS o intrare de date nu modific (comut) starea unui
bistabil dect n prezena impulsurilor de tact sau de sincronizare IT (CK). Acest fapt permite
comutarea sincron predictibil a mai multor celule de memorie care intr n componena
unui circuit logic secvenial.
2) CBBS rein valorile semnalelor aplicate pe perioada intervalului dintre dou tacte.
3) Frecvena impulsurilor de tact este mai mare dect frecvena de comutare a semnale-
lor la intrrile de date, pentru ca funcionarea CBBS s fie independent de intervalul de timp
dintre dou impulsuri de tact.
4) Sincronizarea unui CBBS se poate efectua n trei moduri: n curent continuu, n cu-
rent alternativ i de tip masterslave.
a) Sincronizarea n curent continuu asigur comutarea CBB numai la tranziia din 0 n 1
(pe frontul anterior, FA, al impulsului de tact din figura 3.16 din 3.2.2) sau la tranziia din 1
n 0 (sincronizare pe frontul posterior, FP, din aceeai figur) i se face la atingerea unor anu-
mite nivele de tensiune. Este o sincronizare de mare vitez ce permite simultan accesul intr-
rilor de date i transferul datelor la ieire.
b) Sincronizarea n curent alternativ asigur comutarea CBB numai n timpul modificrii
semnalului de comand i se efectueaz printr-un cuplaj capacitiv (circuit electric cu conden-
sator), ce furnizeaz impulsuri pozitive sau negative cu ajutorul crora se produce bascularea
CBB. De aceea, aceste CBBS se mai numesc i CBB dinamice.
c) Sincronizarea masterslave permite o izolare a ieirilor de intrrile de date prin co-
manda succesiv a dou CBB conectate n serie: primul CBB se numete master (stpn), al
doilea CBB poart denumirea de slave (sclav).
5) Tipul intrrilor i ieirilor:
- intrri de date notate: T, D, SR, JK;
- intrri de tact: IT (CK) sau ENABLE;
- intrri de comand independente, de tip asincron: PRESET (notate S sau PR) i CLEAR
(R sau CL), utilizate pentru alegerea strii iniiale i care sunt prioritare n raport cu celelalte
intrri de comand. Comenzile pe aceste intrri se aplic n lipsa semnalului de tact IT (CK)
pentru evitarea erorilor de funcionare ale bistabilului.
- ieiri: Q i Q, aflate n stri logice opuse.
CBBS de tip T, D i masterslave se realizeaz fizic i se utilizeaz foarte des.
4.3.2. Analiza circuitelor basculante bistabile sincrone
Analiza circuitelor logice secveniale sincrone i implicit a circuitelor basculante bista-
bile sincrone se efectueaz asemntor analizei circuitelor asincrone cu deosebirea c n func-
ionarea lor intervin impulsurile de sincronizare (tact).
4.3.2.1. Circuite basculante bistabile sincrone de tip RS
Cel mai simplu bistabil, denumit i latch RS cu tact (ceas), se poate obine dintr-un
CBBA tip RS cu pori logice INU, la care se adaug porile logice suplimentare C i D (fi-
gura 4.13(a)).
Funcionarea schemei logice
1) Cazul CK (IT) =1
Prezena tactului cu nivel ridicat pe intrarea IT (CK) permite deschiderea porilor C i D
astfel c datele introduse pe intrrile R i S se propag inversate ctre porile A respectiv B
ale bistabilului. Rezult c n intervalele de timp n care CK (IT) = 1, circuitul funcioneaz ca
un bistabil asincron RS cu pori logice INU, (analizat n 4.2.1), astfel c i n acest caz se
interzice prezena la intrare a combinaiei RS = 11.
58
2) Cazul CK (IT) = 0
n aceast situaie, la ieirile porilor C i D apar semnale 1 indiferent de configuraia
intrrilor R i S. Dac se evit i acum combinaia RS = 11, se consider c atta timp ct IT
(CK) = 0, bistabilul RS cu tact este blocat, adic ieirile lui memoreaz (zvoresc) strile
pe care le-au avut n momentul n care IT a efectuat tranziia din 1 n 0.
Intrarea de tact se mai noteaz i cu ENABLE (to enable =a activa, a valida); deci, da-
c exist ENABLE = 1 bistabilul RS cu tact este activat i se comport ca un bistabil RS
asincron, iar dac ENABLE = 0 bistabilul R-S cu tact este dezactivat i memoreaz la ieiri
strile avute anterior trecerii intrrii ENABLE n 0. Activarea bistabilului se efectueaz pe pa-
lierul superior, PS, al impulsului de tact.
n figura 4.13(b) este prezentat tabelul de adevr al bistabilului RS cu tact i pori lo-
gice INU, iar n figura 4.13(c) se arat simbolul grafic al bistabilului cu activare pe palie-
rul superior, activare ce este marcat prin linia ngroat a palierului impulsului pe nivelul 1.
Se poate realiza bistabilul RS cu tact cu activare pe palierul inferior (nivel logic 0) al
impulsului de tact dac se introduce o poart inversoare pe intrarea de tact, aa cum este re-
prezentat n figura 4.14(a).
Simbolul grafic al acestui bistabil este artat n figura 4.14(b), n care s-a indicat printr-
o linie mai groas palierul inferior al tactului.
Observaie. Aciunea de activare pe nivel logic 0 se indic prin forma negat a simbolu-
lui variabilei care produce aceast stare. n cazul de fa variabila care ndeplinete aceast
funcie este intrarea de tact, care se va nota cu CK ( ENABLE ).
Circuitul basculant bistabil RS cu tact memoreaz starea anterioar n intervalul de
timp ct CK ( ENABLE ) = 1, iar atunci cnd CK ( ENABLE ) = 0 se comport ca un bistabil
RS fr tact.
Intrri Ieiri la t
+1
CK R S
1
Q
+ 1
Q
+
Observaii
1 0 0 Q
Q
Se memoreaz starea anterioar
1 0 1 1 0 Setare bistabil
1 1 0 0 1 Resetare bistabil
1 1 1 1* 1* Configuraia RS =11 pe intrri este interzis
0 X X Ieirile memoreaz starea pe care au avut-o n momentul
n care CK (ENABLE) a trecut din 1 n 0
X - stare logic indiferent (0 sau 1)
(b) Tabelul de adevr
R
S
R
A
Q
B
Q
S
C
D
CK (IT)
(ENABLE)
(a) Schema logic
S
R
Q
Q
(ENABLE)
CK
(c) Simbolul grafic
Figura 4.13: CBBS tip latch RS cu pori INU activat pe palierul superior
59
4.3.2.2. Circuite basculante bistabile sincrone de tip T
Un CBBS de tip T se poate construi dintr-un latch asincron RS sau JK, cu ajutorul
unor pori logice suplimentare.
n figura 4.15(a) este prezentat un bistabil sincron de tip T realizat pe baza structurii
principale a unui bistabil asincron de tip RS cu pori logice INU, notate A i B. Aceste
pori acum dispun de trei intrri. Cea de a treia intrare este utilizat drept intrare de comand
independent (asincron), denumite PRESET respectiv CLEAR.
Bistabilul este sincronizat pe palierul superior PS al impulsului de tact.
Aciunile intrrilor asincrone sunt sintetizate n tabelul de adevr din figura 4.15(b).
Utilizatorul va evita apariia combinaiei PR = 1, CL = 1 la intrrile respective. Atunci cnd
PR = 0, CL = 1, bistabilul se reseteaz, pentru PR = 1, CL = 0 bistabilul se seteaz, iar dac
PR = 0, CL = 0 ieirile pstreaz aceleai stri avute anterior prezenei acestei combinaii.
Cele trei configuraii acceptate comand (iniializeaz) bistabilul indiferent de semna-
lele aplicate pe intrarea de date T sau pe intrarea de tact (sincronizare) IT (CK).
n continuare se va analiza un CBBS tip T cu latch JK din figura 4.16(a), care poate
fi sintetizat dintr-un bistabil asincron JK fie cu pori logice INU, (vezi 4.2.2(I)), fie cu
S
R
Q
Q
( ENABLE )
CK
(b) Simbol grafic
R
S
R
A
Q
B
Q
S
C
D
IT (CK)
(ENABLE)
(a) Schema logic
Figura 4.14: CBBS tip latch RS cu pori INU activat pe palierul
inferior al impulsului de tact
R
S
A
Q
B
Q
C
D
(a) Schema logic
CK
(IT)
S
T
PRESET (PR)
CLEAR (CL)
Intrri asincr. Ieiri la t
+1
PR CL
1
Q
+ 1
Q
+
Observaii
0 0 Q
Q
Nemodificat
0 1 0 1 Resetare
1 0 1 0 Setare
1* 1* 1 1 Interzis (*)
(b) Tabel de adevr pentru intrrile asincrone
Figura 4.15: CBBS tip T cu latch RS cu pori INU activat pe palierul
superior al impulsului de tact
60
pori logice SAUNU (vezi 4.2.2(II)). n paragrafele menionate s-au stabilit ecuaiile de
funcionare (caracteristice), astfel c:
1 +
Q = Q J Q K + vezi relaia (4.8);
1 +
Q = Q J Q K + vezi relaia (4.9).
Deoarece i acest bistabil se sincronizeaz pe palierul superior al tactului, rezult c
ecuaiile intrrilor K, J ale CBBS sunt:
(4.10) K= T; J = T.
Se nlocuiesc aceste relaii n ecuaiile ieirilor i se obin expresiile:
(4.11)
1 +
Q = Q T Q T + ;
(4.12)
1 +
Q = Q T Q T + .
Tabelul tranziiilor este dat n figura 4.16(b), graful circuitului este artat n figura
4.16(c), iar n figura 4.16(d) este prezentat tabelul de adevr al unui CBBS tip JK. Simbolul
grafic al unui CBBS tip T oarecare are reprezentarea din figura 4.16(e).
Din tabelul de adevr se observ c CBBS tip T nu i schimb ieirile n absena semn-
alelor la intrarea de date (T = 0) dar i modific starea odat cu aplicarea impulsului indife-
rent de starea anterioar, adic ieirea i complementeaz starea avut anterior. Astfel, CBB
mparte la 2 semnalul aplicat la intrare i din aceast cauz se utilizeaz n circuite de num-
rare a impulsurilor sau n divizoare de frecven.
Denumirea de bistabil sincron T a fost dat de iniiala cuvntului toggle (basculare)
i se poate sintetiza din pori logice standard sau din alte bistabile sincrone.
4.3.2.3. Circuite basculante bistabile sincrone de tip D
i aceste bistabile se pot sintetiza din latch-uri RS sau JK.
n figura 4.17(a) este dat schema unui bistabil sincron tip D cu latch RS, cu acio-
nare pe palierul superior PS al tactului. Inversorul I reprezint poarta suplimentar n compa-
raie cu schema logic a CBBS tip RS cu tact din figura 4.13(a). Acest fapt conduce la eli-
minarea restriciei impus intrrilor (interzicerea apariiei combinaiei RS = 11) pentru bista-
bilul amintit (vezi 4.3.2(I)). Acum vor exista numai configuraiile RS =01 sau RS = 10.
Funcionarea schemei logice
s
0
/0
(c) Graful
s
1
/1
T
T
T
T
T
s
0 1
1
Q
+
s
0
s
0
s
1
0
s
1
s
1
s
0
1
(b) Tabelul tranziiilor
Figura 4.16: CBBS tip T cu latch JK activat pe palierul superior al
impulsului de tact
T Q
1
Q
+
Obs.
0 0 0
0 1 1
ieiri
nemodif.
1 0 1 setare
1 1 0 resetare
(d) Tabel de adevr
K
J
IT
(CK)
S
T
Q
Q
PRESET (PR)
CLEAR (CL)
(a) Schema logic CK
T
IT
Q
Q
PRESET (PR)
CLEAR (CL)
(e) Simbol grafic
61
1) Cazul IT (CK) = 0
n absena tactului semnalele R i S vor fi ambele tot mereu n 1 astfel c partea asin-
cron a bistabilului va memora starea anterioar, adic strile ieirilor avute n momentul n
care CK (IT) a trecut din 1 n 0. Circuitul este blocat indiferent de nivelul intrrii de date D,
marcat cu X n tabelul de adevr din figura 4.17(b). Se spune c bistabilul zvorete (n-
ghea) starea pe care a avut-o atunci cnd se produce tranziia 1 0 a intrrii de sincroni-
zare IT (CK), iar notaia Q W = este corect.
2) Cazul IT (CK) = 1
Pentru D = 0 valorile intrrilor vor fi RS = 10, situaie n care porile logice C i D ale
prii asincrone devin inversoare i, conform tabelului de adevr (tabelul 4.1) al CBBA RS
cu pori INU din 4.3.2.1(I), ieirile vor fi Q = 0, Q W = = 1. Dac D = 1, atunci ieirile
vor avea configuraia Q = 1, Q W = = 0 deoarece RS = 01. Se observ c ieirea Q urmrete
intrarea de date D astfel: dac D= 0 la un moment dat t, atunci Q devine 0 dup un timp scurt
de ntrziere datorat propagrii semnalului prin circuit; cnd D = 1, ieirea direct Q ia valoa-
rea 1 dup terminarea propagrii informaiei prin bistabil.
Acionarea bistabilului sincron de tip D se poate efectua i pe palierul inferior al tactu-
lui prin aplicarea acestuia la intrarea unui alt inversor, I
T
, aa cum se arat n figura 4.18(a).
Acest bistabil este blocat atta timp ct IT (CK) = 1 astfel c ieirile sale memoreaz
valorile lor pe care le-au avut din momentul cnd IT (CK) a devenit egal cu 1. n perioada de
timp ct IT (CK) = 0 ieirea Q urmrete intrarea D (dac la momentul t, D= 0 atunci Q= 0,
iar cnd D = 1 ieirea Q trece n 1, ambele basculri avnd loc dup consumarea timpilor de
propagare prin bistabil).
Denumirea de bistabil D provine de la iniiala cuvntului delay (ntrziere).
Intrri Ieiri la t
+1
CK D
1
Q
+ 1
Q
+
Observaii
0 X Q
Q
Ieirile memoreaz starea pe care au avut-o n
momentul n care CK (ENABLE) a trecut din 1 n 0
1 0 0 1 Resetare bistabil
1 1 1 0 Setare bistabil
X stare logic indiferent (0 sau 1).
(b) Tabel de adevr
Figura 4.17: CBBS tip D cu latch RS activat pe palierul superior al
impulsului de tact
(a) Schema logic
R
S
Q
Q
CK (ENABLE)
CK
(c) Simbol grafic
I
D
R
S
A
Q W =
B
Q
R
C
S
D
IT (CK)
I
D
62
Ca i n cazul CBBS de tip T, se va efectua analiza asupra unui bistabil sincron tip D
sintetizat dintr-un latch JK asincron cu pori logice SAUNU, acionat pe palierul superi-
or al impulsului de tact. Se obine logigrama din figura 4.19(a).
Efectele intrrilor asincrone, PRESET i CLEAR asupra acestui bistabil sunt aceleai ca
n cazul CBBS tip T i au fost prezentate n figura 4.15(b). Se reamintete c aciunile acestor
intrri sunt independente de strile intrrii de date i ale ieirilor, ele fixnd starea iniial a
bistabilului sincron, dac se aplic n lipsa impulsului de tact.
Ecuaiile de funcionare pentru CBBS tip D cu latch JK se determin cu ajutorul re-
laiilor (4.8), respectiv (4.9) obinute la 4.2.2, indiferent de tipul porilor logice utilizate la
sintetizarea prii asincrone a bistabilului, SAUNU sau INU.
1 +
Q = Q J Q K + vezi relaia (4.8);
1 +
Q = Q J Q K + vezi relaia (4.9).
R
S
A
Q
B
Q
C
S
D
IT (CK)
(a) Schema logic
R
S
Q
Q
CK (ENABLE)
(b) Simbol grafic
I
D
I
D
R
I
T
I
T
Figura 4.18: CBBS tip D cu latch RS activat pe palierul inferior
al impulsului de tact
CK
CK
(IT)
S
D
K
J
Q
Q
PRESET (PR)
CLEAR (CL)
(a) Schema logic
I
D
Q
0 1
0 0 1
1 0 1
1
Q
+
(b) Diagrama
Karnaugh
Figura 4.19: CBBS tip D cu latch JK activat pe palierul
superior al impulsului de tact
D
s
0 1
1
Q
+
s
0
s
0
s
1
0
s
1
s
1
s
0
1
(c) Tabelul tranziiilor
s
0
/0
(d) Graful
s
1
/1
D
D
D
D
63
Deoarece bistabil este acionat pe palierul superior al tactului, rezult c ecuaiile intr-
rilor K, J ale CBBS sunt:
(4.13) K= D ; J = D.
Se nlocuiesc aceste relaii n ecuaiile ieirilor de mai i se obin ecuaiile caracteristice
(de funcionare) ale CBBS tip D, astfel c rezult:
(4.14)
1 +
Q = D;
(4.15)
1 +
Q = D .
n figura 4.19(b) este dat diagrama Karnaugh a ieirii la momentul urmtor, Q
+1
, ta-
belul tranziiilor este prezentat n figura 4.19(c), iar graful circuitului este artat n figura
4.19(d).
Tabelul de adevr (simplificat) al unui CBBS tip D este reprezentat n figura 4.20 (a),
iar n figurile 4.20(b) sunt artate simbolurile grafice ale bistabilului cu acionare pe palierul
superior al tactului (sincronizare pe front cresctor) stnga, respectiv pentru bistabilul cu
acionare pe palierul inferior al tactului (sincronizare pe front descresctor) dreapta .
4.3.2.4. Circuite basculante bistabile sincrone de tip masterslave
Aa cum s-a artat n 4.3.1 privind modul de sincronizare de tip masterslave, un ast-
fel de CBBS este de fapt alctuit din dou latch-uri RS sau JK legate n serie, primul nu-
mindu-se MASTER (stpn), iar cel de al doilea SLAVE (sclav).
n figura 4.21 este dat un bistabil sincron MasterSlave, pe scurt CBB tip MS, realizat
cu dou circuite basculante bistabile sincrone cu latch-uri RS de tip D, pe baza schemei
logice din figura 4.17(a).
Inversorul I are rolul de a comanda n antifaz intrrile de tact ale celor dou bistabi-
le: dac CK
1
= 0, atunci i CK
2
= 1 i invers.
Funcionarea schemei
n intervalul de timp n care CK = 1 i CK
1
= 1, ieirea Q
1
a primului bistabil urmrete
valorile intrrii de date D, adic se pot introduce datele, fiind activat bistabilul M. Deoarece
CK
2
= 0, cel de al doilea bistabil este blocat i ieirile sale, care sunt totodat i ieirile CBB
MS, memoreaz strile pe care le-au avut n momentul trecerii tactului CK din 0 n 1 (inhi-
barea bistabilului S).
Dac CK trece din 1 n 0 la momentul t, primul bistabil se blocheaz (inhibarea bistabi-
lului M), deoarece CK
1
= 0, reinnd la ieire valoarea Q
1
corespunztoare nivelului intrrii D
n momentul t.
Pentru ca circuitul s funcioneze corect, intrarea D trebuie s fie fix ntr-un interval de
timp (t t
SET UP
, t + t
HOLD
), n care t
SET UP
reprezint timpul de stabilizare a intrrii D n raport
cu frontul activ t al tactului, iar t
HOLD
este intervalul de timp ct mai trebuie meninut intra-
D Q
1
Q
+
Observaii
0 0 0
0 1 0
1 0 1
1 1 1
ieirea Q
+1
urmrete
starea
intrrii D
CK
D
IT
Q
Q
PRESET (PR)
CLEAR (CL)
(b) Simboluri grafice
CK
D
IT
Q
Q
PRESET (PR)
CLEAR (CL)
Figura 4.20: CBBS tip D
(a) Tabel de adevr
64
rea D dup apariia frontului activ al tactului.
Aceast caracteristic conduce la denumirea de circuit cu eantionare i memorare a
CBB MS tip D.
Ieirile Q
1
i
1
Q ale bistabilului M, care urmresc valorile D i D ale intrrii CBB MS,
sunt transmise la intrrile S
2
, R
2
ale bistabilului S care este deschis, deoarece CK
2
=CK =1.
Fie t
p1
i t
p2
timpii de propagare a semnalelor prin primul bistabil deschis respectiv prin
al doilea bistabil deschis, iar T
CK
perioada impulsului de tact. Ieirile Q
1
i
1
Q devin stabile
dup un interval t+ t
p1
, dup care al doilea bistabil prelucreaz informaia primit pe intrrile
sale R
2
, S
2
i la ieirile sale elaboreaz informaia dup nc un timp t
p2
. Astfel, ieirile Q (=
Q
2
) i Q (=
2
Q ) ale CBB tip MS devin stabile n momentul t + t
p1
+ t
p2
. Aceste ieiri nu se
modific din momentul t + t
p1
+ t
p2
pn n momentul t + T
CK
/2, dac se consider c factorul
de umplere al tactului este 1/2. Deci, al doilea bistabil este deschis n intervalul de timp (t, t +
T
CK
/2).
n momentul t + T
CK
/2 tactul CK trece din 1 n 0, moment n care se deschide primul
CBB, iar al doilea bistabil care fusese deschis, se blocheaz acum pe durata (t+T
CK
/2, t +T
CK
).
Rezult c, ieirile Q i Q , care au fost fixe pe durata ( t + t
p1
+ t
p2
, t + T
CK
/2), rmn fixe i
n intervalul (t + T
CK
/2, t + T
CK
). Deci, ieirile Q i Q ale CBB tip MS rmn stabile pe du-
rata ( t + t
p1
+ t
p2
, t + T
CK
), iar valorile lor depind de valoarea intrrii D n momentul t al trece-
rii tactului CK din 1 n 0.
Dac timpii de propagare prin cei doi bistabili, t
p1
respectiv t
p2
, sunt foarte mici, se
poate considera c ieirile Q i Q ale CBB tip MS iau n momentul t o valoare care depinde
de valoarea intrrii D a CBB tip MS, valoare pe care o memoreaz apoi o ntreag perioad
de tact T
CK
(pn cnd frontul tactului activeaz din nou primul bistabil).
n aceste condiii, un CBB tip MS realizeaz o eantionare a intrrii D urmat de o me-
morare, eantionrile avnd loc n momentele apariiei fronturilor active ale tactului. Datele
R
1
S
1
1
Q
1
Q
IT (CK)
I
1
D
R
2
S
2
Q
Figura 4.21: Schema logic a CBBS tip MasterSlave cu latch-uri RS
Q
IT
2
(CK
2
)
I
2
Q
2
Q
M
S
C
K
1
65
eantionate sunt meninute neschimbate la ieirea Q pe o perioad a tactului. n acelai timp
circuitul realizeaz o ntrziere cu o perioad de tact a intrrii D.
n figura 4.22(a) este prezentat tabelul de adevr, ia n figura 4.22(b) simbolul grafic
al unui CBB MS tip D. Cerculeul de pe intrarea de tact indic faptul c CBB MS tip D este
activ la trecerea tactului din 1 n 0.
Intrrile de iniializare R i S au rolul intrrilor de comand asincrone CLEAR, respectiv
PRESET, ele asigurnd funcionarea bistabilului conform tabelului de adevr din figura 4.22
(a) dac sunt inactive (CL = 0, PR = 0). Atunci cnd CL = 1, PR= 0, ieirea Q este inut n 0,
indiferent de valorile intrrii de date D i a tactului CK (are loc tergerea bistabilului). Dac
CL = 0, PR = 1, ieirea Q este fixat n 1, indiferent de intrarea D i tactul CK (se nscrie va-
loarea 1 n bistabil). Se va evita combinaia interzis CL = 1, PR = 1.
n figura 4.23 sunt prezentate diagramele de semnale corespunztoare funcionrii unui
CBB tip MS activat pe frontul posterior al tactului (atunci cnd CK trece din 1 n 0).
Ieiri la (t+T
CK
) Intrare
la momentul t
D
Q
Q
0 0 1
1 1 0
(b) Simbol grafic (a) Tabel de adevr
Figura 4.22: Reprezentri ale CBBS tip MasterSlave cu
latch-uri RS
CL PR
R S
D Q
CK Q
Q
CL
PR
CK
D
Q
+1
t
t
t
t
t
Figura 4.23: Diagramele de funcionare a CBBS tip
Master Slave activat pe frontul posterior al tactului
66
n figura 4.24(a) se prezint un CBB tip MS activat pe frontul anterior (cresctor) al
tactului (atunci cnd CK trece din 0 n 1), iar n figura 4.24(b) simbolul grafic al bistabilului.
***
R
1
S
1
1
Q
1
Q
IT (CK)
I
1
D
R
2
S
2
Q
Q
(a) Schema logic
IT
2
(CK
2
)
I
2
Q
2
Q
M S
C
K
1
(b) Simbol grafic
CL PR
R S
D Q
CK Q
Q
Figura 4.24: Reprezentri ale CBBS tip MasterSlave activat pe frontul
anterior al tactului
67
CAPITOLUL 5
CIRCUITE INTEGRATE LOGICE
5.1. Caracteristicile circuitelor logice
5.1.1. Introducere
Circuitele logice constituie modelul fizic al funciilor logice bivalente, caracterizate aa
cum se cunoate, prin dou stri: adevrat, reprezentat prin numrul 1 i fals, reprezentat
prin numrul 0.
Un sistem fizic, care n funcionarea sa poate avea dou stri distincte sub aciunea unei
comenzi exterioare, poate materializa variabile sau funcii booleene. Asemenea sisteme con-
in fie piese n micare (contactele releelor electromagnetice, elemente pneumatice sau hidra-
ulice n micare), fie nu au piese n micare (dispozitive electronice, elemente pneumatice sau
hidraulice fr piese n micare, dispozitive optoelectronice, materiale magnetice cu ciclu de
histerezis dreptunghiular etc.).
Elementelor fr piese n micare (statice), care n funcionare se bazeaz pe fenomene
electrice, li se asociaz cifrele binare 0 i 1, fie nivelelor de tensiune, fie semnalelor sub for-
m de impulsuri. Astfel, n cazul nivelelor de tensiune cifra 0 corespunde unei valori sczute
a tensiunii (n jurul a zero voli), iar cifra 1 corespunde unui nivel distinct n valoare absolut
fa de nivelul atribuit cifrei 0. n cazul impulsurilor, absena impulsurilor este materializat
cu cifra 0, iar prezena impulsului cu cifra 1. Elementele statice cu fluid au asociat cifra 0
unui nivel sczut de presiune, iar cifra 1 corespunde unui nivel de presiune distinct de primul.
n concluzie, elementele statice cu aciune discret funcioneaz cu o logic de nivele.
Cele mai utilizate circuite logice cu elemente statice sunt cele care au n componen
dispozitive semiconductoare care pot funciona n regim de comutaie, avnd astfel dou stri
distincte stabile: blocat sau saturat, corespunztoare celor dou cifre binare.
5.1.2. Caracteristicile circuitelor logice cu dispozitive semiconductoare
Circuitele logice sunt sunt caracterizate n principal de: nivelele logice, factorii de n-
crcare la ieire i intrare, consumul de putere, gradul de imunitate la perturbaii i parametrii
semnalelor.
1) Nivelele logice pot corespunde logicii pozitive sau logicii negative, sub forma nive-
lelor de tensiuni (figura 5.1(a))
Logica pozitiv atribuie cifra binar 1 nivelului mai ridicat i pozitiv de tensiune (notat
V
H
/HIGH/SUS), iar cifra binar 0 se atribuie nivelului celui mai cobort i pozitiv de tensiu-
ne, apropiat de zero voli (notat V
L
/LOW/JOS). Circuitele care funcioneaz n logic poziti-
v sunt cele realizate cu tranzistoare bipolare din seria TTL (TransistorTransistorLogic) i
cu tranzistoare unipolare din seria MOS (MetalOxidSemiconductor), cu structur comple-
mentar (CMOS) sau cu structur NMOS.
Logica negativ atribuie cifra 1 nivelului de tensiune cel mai negativ (V
H
), iar cifra bi-
nar 0 se asociaz nivelului negativ apropiat de zero voli (V
L
), aa cum este cazul circuitelor
Intrri Ieire
V
A
V
B
V
C
V
L
V
L
V
H
V
L
V
H
V
H
V
H
V
L
V
H
V
H
V
H
V
L
(a) Nivele de tensiuni
Intrri Ieire
V
A
V
B
V
C
1 1 0
1 0 0
0 1 0
0 0 1
C B A = +
(b) Logica negativ
Intrri Ieire
V
A
V
B
V
C
0 0 1
0 1 1
1 0 1
1 1 0
C B A =
(b) Logica pozitiv
Figura 5.1: Nivele de tensiuni i logicile binare
68
logice realizate n tehnologie unipolar cu structur PMOS.
Un acelai circuit logic ndeplinete dou funcii logice distincte, n raport cu tipul logi-
cii utilizate. Astfel, o poart SAUNU n logic nega-
tiv (figura 5.1(b)) realizeaz funcia INU n logi-
c pozitiv (figura 5.1(c)).
Din cauza imperfeciunilor proceselor tehnolo-
gice parametrii circuitelor logice pot varia (fenome-
nul de dispersie a parametrilor), astfel c se acord o
toleran celor dou nivele (figura 5.2).
Valorile nivelelor logice de tensiune depind de
tipul familiei de circuite integrate i de tensiunea de
alimentare notat V
cc
(vezi tabelul de mai jos). O fa-
milie de circuite integrate logice este caracterizat, oricare ar fi funcia logic realizat, de un
anumit circuit component, printr-o structur de baz unic, comun tuturor circuitelor din fa-
milie, denumit poart logic.
2) Factorii de ncrcare la ieire i la intrare
Factorul de ncrcare la ieire FO (FanOut) este un numr ce reprezint capabilitatea
ieirii unui circuit numeric de a comanda intrrile altor circuite numerice similare. Pentru fie-
care familie de circuite se definete drept o unitate de sarcin ca fiind curentul de intrare al
unui cir-cuit tipic din familia respectiv garantat de productor. Astfel, FO se obine pe baza
raportului dintre valoarea curentului de ieire maxim garantat i numrul de uniti de sarci-
n comandate de ieirea circuitului respectiv. Deoarece nivelele de tensiune sunt diferite
pentru cele dou stri, atunci i FO
L
FO
H
. Astfel, la seria normal TTL FO
L
= 10, iar FO
H
= 20, rezultnd un factor global de ncrcare FO = 10. n cazul circuitelor MOS curenii de
ncrcare sunt practic neglijabili, iar intrarea are caracteristica unui condensator care poate
lua valori importante atunci cnd se ncarc o ieire a circuitului cu mai multe intrri. Se n-
rutete mult comportarea dinamic a circuitului de comand, astfel c FO limiteaz num-
rul de intrri conectate la o ieire, garantnd valoarea maxim a a timpului de propagare t
p
.
Factorul de ncrcare la intrare FI (FanInput) are valoarea egal cu unitatea, pentru in-
trarea unui circuit ce este echivalent cu o unitate de sarcin.
3) Consumul de putere
Puterea consumat depinde de starea logic n care se gsete ieirea circuitului nume-
ric. n curent continuu se definete o putere medie consumat P, de forma:
(5.1) P =
2
L H
P P +
,
unde P
H
i P
L
sunt puterile consummate pe cele dou nivele de tensiune la ieire.
Puterea consumat n regim de comutare este mai mare dect valoarea de curent conti-
nivel 1 (H)
nivel 0 (L)
zon
interzis
Figura 5.2: Toleranele nivelelor
logice
Nivelele logice de tensiune
Nivele logice Familia
logic
V
H
(V)
V
L
(V)
Tensiune de
alimentare
V
cc
(V)
TTL > 2 s 0,8 +5
3,5...4,95 0,05...1,5 +5
7...9,95 0,05...3 +10
CMOS
NMOS
11...14,95 0,05...4 +15
PMOS s 8 > 2 s 30
69
nuu deoarece crete odat cu frecvena semnalului de ieire i cu numrul de sarcini (capaci-
ti) conectate la ieire. Aceast putere are o valoare mai mic n cazul circuitelor CMOS.
Observaii:
a) Nu se vor inversa polaritile tensiunilor de alimentare deoarece se distrug circuitele.
b) Pentru circuitele CMOS tensiunea pozitiv va fi cu cel puin 0, 5V mai mare dect
tensiunea negativ.
4) Imunitatea la perturbaii reprezint amplitudinea maxim a zgomotului care, su-
prapus peste semnalul util de intrare al unui circuit numeric, nu produce comutri eronate
(false) ale semnalului de la ieirea circuitului respectiv (figura 5.3).
Productorii de circuite garanteaz valori-
le limit ale tensiunilor din circuit, astfel:
- V
IL max
tensiunea maxim recunoscut la
intrare drept nivel de tensiune V
L
;
- V
IH min
tensiunea minim acceptat la in-
trare drept nivel de tensiune V
H
;
- V
OL max
valoarea maxim a tensiunii V
L
la ieirea circuitului;
- V
OH min
valoarea minim a tensiunii V
H
la ieirea circuitului.
Pentru conectarea a dou sau mai multe
circuite n serie (cascad), trebuie satisfcute inegalitile de mai jos:
(5.2) V
IL max
> V
OL max
i V
IH min
< V
OH min
.
Imunitatea la perturbaii se exprim cu ajutorul marginii de zgomot M, n funcie de
starea logic a circuitului:
(5.3) M
L
= V
IL max
V
OL max
; M
H
= V
OH min
V
IH min
.
Pentru un circuit TTL se garanteaz o margine minim M = 0,4V.
5) Caracteristicile semnalului
Majoritatea circuitelor digitale prelucreaz i elaboreaz informaii sub form de sem-
nale dreptunghiulare (numerice), aa cum este cazul circuitelor logice combinaionale i sec-
veniale. n schimb, convertoarele analognumerice (CAN) i numericanalogice (CNA) utili-
zeaz att semnale analogice ct i numerice.
Se vor analiza att caracteristicile semnalelor circuitelor logice combinaionale ct i
ale circuitelor logice secveniale.
Se cunoate c circuitele logice combinaionale (CLC) sunt automate finite fr me-
morie, ale cror ieiri la un moment dat sunt determinate numai de combinaia semnalelor
(variabilelor) de intrare aplicate n acel moment (1.5). Se consider o poart logic inversoa-
re (NU) cruia i se aplic un semnal la intrare (figura 5.4). Pe durata funcionrii acestor cir-
cuite semnalele procesate sunt caracterizate de timpul de cretere, timpul de cdere, timpul de
propagare i timpul de tranziie.
a) Timpul de cretere t
cr
(rise time) reprezint intervalul de timp n care semnalul de in-
trare evolueaz ntre 10% i 90% din nivelul tensiunii V
H
.
b) Timpul de cdere t
c
(fall time) este intervalul de timp n care semnalul de intrare sca-
de de la 90% la 10% din valoarea tensiunii V
H
.
c) Timpul de propagare t
p
(propagation time) reprezint intervalul de timp scurs de la
aplicarea unui semnal la intrarea unui circuit logic pn la obinerea la ieire a rspunsului
corect. Se msoar experimental dou valori distincte: t
pHL
, corespunztoare trecerii din 1 n
0 a ieirii i t
pLH
, la tranziia ieirii din 0 n 1, avnd ca referin 50% din amplitudinea impul-
sului. n general, cele dou valori pot diferi, n special la circuitele CMOS. De exemplu, o
Figura 5.3: Comutare fals
t
1
0
V
OA
zgomot
comutare
fals
zgomot
V
OA
A
70
poart SAU (CMOS) are t
pHL
= 45ns, iar t
pLH
= 50ns, la o tensiune de alimentare Vcc = +15V.
n regim dinamic se ia n considerare timpul mediu de propagare t
p
:
(5.4) t
p
=
2
pLH pHL
t t +
.
Valoarea timpului de propagare depinde direct de gradul de ncrcare a ieirii circuitu-
lui, crescnd odat cu creterea numrului de sarcini, astfel c pentru poarta SAU (CMOS) va-
lorile maxime sunt t
pHL
= 90ns respectiv t
pLH
= 110ns. Circuitele TTL au t
p
= 3...35ns.
Circuitele logice secveniale (CLS) sunt caracterizate n plus fa de CLC i de timpul
de stabilire t
s
(t
sLH
respectiv t
sHL
).
Acest lucru se datoreaz faptului c semnalele de ieire ale CLS sunt funcii att de
semnalele aplicate la intrare la un moment dat, ct i de semnalele aplicate la momentele an-
terioare. Funcionarea acestor circuite poate fi condiionat de prezena impulsurilor de sin-
cronizare (tact), cum este cazul CBB sincrone din figura 5.5.
Timpul de stabilire t
s
(set-up) este intervalul de timp scurs dintre momentul apariiei in-
formaiei la o intrare de date i momentul prezenei impulsului de tact pe intrarea de tact/ceas
(clock CK). Referina se consider la valoarea de 50% din amplitudinea impulsului. Se m-
soar dou valori tipice: t
sLH
i t
sHL
, care au valori uzuale de 50ns, maxim 100ns, pentru cir-
cuitele CMOS alimentate la +15V.
Semnalul de tact este caracterizat i prin durata (limea) impulsului t
l
(pulse width), n
cele dou stri: t
lL
i t
lH
. O valoare tipic pentru circuitele n tehnologie CMOS este: t
lL
= t
lH
= 25ns, la tensiunea Vcc = +15V.
Frecvena impulsurilor de tact f
CK
se calculeaz cu relaia:
(5.5) f
CK
=
H l L l
t t +
1
.
5.1.3. Familii de circuite integrate logice
O familie de circuite integrate logice este caracterizat, oricare ar fi functia logic rea-
lizat de un anumit circuit component, printr-o structur de baz unic, comun tuturor circu-
itelor din familie, denumit poart logic. n funcie de numrul de pori logice incluse ntr-o
singur capsul de circuit integrat se determin complexitatea circuitului sau gradul de inte-
grare al acestuia:
t
cr
t
c
V
V
H
V
L
90%
50%
10%
t
1
0
V
V
H
V
L
t
pHL
t
t
tHL
t
pLH
t
tLH
1
0
90%
50%
10%
Intrare
Ieire
Figura 5.4: Caracteristicile semnalelor prin
poarta logic inversoare NU
71
1) SSI (Small Scale Integration): 112 pori logice;
2) MSI (Medium Scale Integration): 12100 pori logice;
3) LSI (Large Scale Integration): peste 100 pori logice;
Aceste familii sunt realizate prin integrarea tranzistoarelor bipolare.
4) VLSI (Very Large Scale Integration): pn la 500.000 tranzistoare/cip;
5) SLSI (Super Large Scale Integration): pn la 10
6
tranzistoare/cip;
Ambele familii au integrate tranzistoare unipolare.
6) I
2
L (Integrated Injection Logic) utilizeaz tranzistoare bipolare caracterizate prin
vitez mare de lucru i grad sczut de integrabilitate, n combinaie cu tranzistoarele unipola-
re (MOS) cu grad foarte mare de integrabilitate dar cu vitez de lucru mai redus.
Avantajele circuitelor integrate logice sunt:
- stabilitatea i imunitatea considerabil ridicate la perturbaii;
- siguran mare n funcionare, chiar atunci cnd variaz parametrii electrici ai elemente-
lor componente;
- exactitatea circuitelor, datorit absenei punctelor de ajustare sau a circuitelor de com-
pensare;
- afiare digital;
Primul circuit integrat logic a fost realizat n S.U.A. de ctre J.S. Kilby n anul 1958,
fiind o copie exact n versiune integrat, a unui circuit logic cu componente discrete.
n circuitele integrate funciile rezistoarelor, condensatoarelor, diodelor i tranzistoarelor
sunt ndeplinite de anumite configuraii realizate pe suporturi din materiale semiconductoare
(de obicei siliciul).
5.2. Circuite integrate logice cu tranzistoare bipolare
5.2.1. Generaliti
Primele circuite integrate au fost realizate cu tranzistoare bipolare, iar dezvoltarea teh-
nologiilor de integrare au permis obinerea succesiv a unor familii de circuite integrate:
a) RTL rezistortranzistorlogic;
b) RCTL rezistortranzistorlogic cu condensator de accelerare;
c) DCTL tranzistorlogic cu cuplaj direct;
t
cr
t
c
V
V
H
V
L
V
t
sLH
t
V
V
H
V
L
t
pHL
t
t
tHL
t
pLH
t
tLH
Intrare
tact
Ieire
Figura 5.5: Caracteristicile semnalelor unui
circuit basculant bistabil sincron
t
lH
Intrare
date
t
lL
t
V
H
V
L
t
sHL
72
d) DTL diodtranzistorlogic;
e) TTL tranzistortranzistorlogic.
Familia de circuite TTL este cea mai performant, avnd vitez mare de lucru (timpi
de propagare t
p
mici) i putere disipat P
d
redus.
Funcionarea acestor circuite integrate se bazeaz pe integrarea tranzistoarelor bipolare.
Tranzistoarele biploare conin dou jonciuni semiconductoare de tip pn, obinerea cu-
rentului electric de conducie datorndu-se purttorilor de sarcin majoritari i minoritari i la
care curentul de colector este controlat cu ajutorul curentului de baz.
Tranzistoarele bipolare pot fi cu structur pnp sau npn (figura 5.6).
Pentru realizarea unei structuri pnp se utilizeaz dou difuzii cu ajutorul crora se obin
cele dou jonciuni n strat p, n urma crora se definesc ariile jonciunilor emitorbaz (EB)
respectiv colectorbaz (CB) i ariile pentru contactele metalice (pad-uri) ale terminalelor E,
B, C.
Contactele metalice se utilizeaz pentru obinerea componentelor discrete, ele lipsind
n cazul unor scheme complexe ale circuitelor integrate.
La funcionarea normal, jonciunea EB este polarizat direct, iar jonciunea CB invers.
Efectul de tranzistor apare cnd grosimea bazei este mai mic dect lungimea de difuzie a
purttorilor de sarcin injectai de emitor. Purttorii majoritari de sarcin sunt golurile care
vor difuza n numr mare din emitor n baz determinnd un curent de goluri important atunci
cnd jonciunea EB este polarizat direct. Curentul determinat de difuzia electronilor din baz
n emitor este neglijabil. Cea mai mare parte a golurilor difuzate din emitor n baz trec n co-
lector, sub aciunea cmpului electric de la jonciunea CB, determinnd un curent invers al
jonciunii CB. Restul de goluri se vor recombina cu electronii din baz, ceea ce conduce la
nesatisfacerea condiiei de neutralitate electric a bazei. Baza redevine neutr dac de la surs
(emitor) vor sosi electroni n baz stabilindu-se astfel curentul de recombinare. Simultan cu
transportul golurilor din baz n colector, cmpul electric puternic al jonciunii CB va trans-
porta electronii minoritari din colector n baz determinnd un curent rezidual notat I
CB0
foar-
te mic.
n final, curentul de colector I
C
este dat de relaia:
(5.6) I
C
~ (I
E
+ I
CB0
),
unde I
E
este curentul de emitor i ctigul static (amplificarea) n curent.
n concluzie, curentul jonciunii EB, practic egal cu curentul de colector, a fost transfe-
rat dintr-un circuit avnd rezistena electric mic (jonciunea EB polarizat direct) ntr-un
circuit cu rezisten electric mare (jonciunea CB polarizat invers). Astfel, curentul invers al
jonciunii CB este comandat de curentul direct al jonciunii EB, ceea ce reprezint efectul de
+
B
C
E +
V
CE
< 0
V
BE
< 0
I
B
< 0
I
C
< 0
E B C
(a) Tranzistor pnp
+
Figura 5.6: Tranzistoare bipolare
+
B
C
E
+
V
CE
> 0
V
BE
> 0
I
B
> 0
I
C
> 0
E B C
(b) Tranzistor npn
+
+
73
tranzistor.
n mod asemntor se desfoar procesele i
n tranzistorul npn, unde purttorii majoritari de sar-
cin sunt electronii.
Funcionarea tranzistoarelor bipolare poate fi
descris i cu ajutorul caracteristicilor statice. Cea
mai important familie de caracteristici este caracte-
ristica de ieire i
C
= f (v
CE
), avnd ca parametru cu-
rentul de baz I
B
(figura 5.7).
O familie de caracteristici reprezint depen-
dena a dou mrimi, pstrnd cea de a treia mrime
constant (parametru). Tranzistorul poate funciona
ca amplificator sau oscilator n regiunea activ nor-
mal II, n care punctul A este punctul static de
funcionare de coordonate I
C
, V
CE
. Aceste funcii se utilizeaz n circuitele analogice.
n circuitele numerice se folosete regimul de comutaie al tranzistorului, caracterizat
de zona de blocare III, n care I
B
0 i zona de saturaie I, n care curentul de baz atinge
valoarea I
Bsat
. n aceast zon punctul B de pe caracteristic are coordonatele I
Csat
, V
CEsat
.
Deci, funcionarea tranzistorului n regim de comutaie presupune secvena blocatsa-
turat sau saturatblocat. Celor dou stri li se aloc cifra 1 pentru blocare respectiv cifra 0
pentru saturaie.
Familia TTL cuprinde mai multe variante (serii) vezi tabelul 5.1.
5.2.2. Poarta logic fundamental pentru seria TTL normal
Circuitul logic fundamental al familiei TTL normal l constituie poarta logic INU
(NAND), a crei schem logic este dat n figura 5.8.
Schema electric a circuitului aparine unei pori logice INU cu dou intrri, A i B,
protejate de diodele D1 respectiv D2 mpotriva unor aplicri accidentale de tensiuni negative
pe intrri. Nivelele de tensiune ce se pot aplica pe cele dou intrri sunt:
(5.7) V
IHmin
= 2V (nivel 1)
(5.8) V
ILmax
= 0,70,8V (nivel 0)
Tensiunile de ieire garantate au valorile:
(5.9) V
OLmax
= 0,40,5V (nivel 0)
(5.10) V
OHmin
= 2,42,7V (nivel 1)
i
C
v
CE
0 V
CE
I
C
I
Csat
II
III
A
I
B
=ct.
I
B
=0
I
Bsat
I
B
Figura 5.7: Familia caracteristicii
statice de ieire i
C
= f(v
CE
)| I
B
= ct.
I
CB0
I
B
V
CEsat
Tabelul 5.1: Familia TTL de circuite integrate logice
Nr.
crt.
Serie Indicativ
general
Temperatur
de funcionare
(C)
Tensiune de
alimentare
Vcc (V)
t
p
(ms)
P
d
(mW)
Indicativ
Romnia
1 Normal
(standard)
54xxx
74xxx
55..+125
0...+70
4,50..5,50
4,75..5,25
10
10
10
10
CDB4xx EM
CDB4xx E
2 Rapid 54Hxxx
74Hxxx
55...+125
0...+70
4,50..5,50
4,75..5,25
6
6
22
22
CDB4xx HEM
CDB4xx HE
3 Putere
redus
54Lxxx
74Lxxx
55...+125
0...+70
4,50..5,50
4,75..5,25
35
35
1
1
4 Schottky
normal
54Sxxx
74Sxxx
55...+125
0+70
4,50..5,50
4,75..5,25
3
3
22
22
5 Schottky de
putere redus
54LSxxx
74LSxxx
55...+125
0..+70
4,50..5,50
4,75..5,25
10
10
2
2
54LSxx
74LSxx
74
Tensiunea de alimentare este tipic Vcc = +5V, iar curenii absorbii n raport de cele do-
u stri de la ieirea circuitului sunt:
(5.11) I
c.c
= 0,63mA, pentru V
OL
(nivel 0)
(5.12) I
c.c.
= 0,22,5mA, pentru V
OH
(nivel 1)
Curenii absorbii la cele dou intrri sunt:
(5.13) I
ILmax
= 0,41,6mA (nivel 0)
(5.14) I
IHmax
= 2050A (nivel 1)
Curenii disponibili la ieirea porii au valorile:
(5.15) I
OHmin
= 420mA (nivel 1)
(5.16) I
OLmin
= 0,41mA (nivel 0)
Valorile tipice ale timpilor de propagare sunt:
(5.17) t
pLH
= 612ns
(5.18) t
pHL
= 6,510ns.
Valorile enumerate mai sus sunt caracteristice pentru circuitele romneti din seria nor-
mal, seria rapid i seria Schottky de putere redus.
Circuitul de intrare al porii conine tranzistorul T1 de tip multiemitor, n emitoarele c-
ruia sunt conectate intrrile. Tranzistorul T2 are rol de defazor i asigur comanda n contra-
timp a tranzistoarelor T3 i T4 din circuitul de ieire. Configuraia tranzistoarelor T3 i T4
este de tip totem pole, care nu permite funcionarea simultan a celor dou tranzistoare n
regim de saturaie, astfel c atunci cnd un tranzistor este blocat cellalt este saturat.
Funcionare
1) Dac ambele intrri, A i B, sunt conectate la nivelul V
H
, de exemplu la tensiunea de
alimentare Vcc = +5V, diodele D1 i D2 sunt blocate, jonciunile BE ale tranzistorului T1 sunt
polarizate invers, iar prin jonciunea BC a aceluiai tranzistor se injecteaz un curent prin re-
zistena R1, valoarea tensiunii n baza lui T1 fiind de 2,1 V. n baza tranzistorului T2 se stabi-
lete un potenial:
(5.19) U
BET2
= 2,1V U
BCT1
= 2,1V 0,7V = 1,4V,
care conduce la saturarea lui T2.
Sarcinile tranzistorului T2 sunt conectate att n colectorul ct i n emitorul su. Pentru
sarcina din emitor, T2 este n conexiune de repetor pe emitor, astfel c dac T2 este saturat
tensiunea din emitor este :
(5.20) U
ET2
= 1,4V U
BET2
= 1,4V 0,7V = 0,7V.
Aceast tensiune se regsete i n baza tranzistorului T4 i este suficient pentru ca T4
s se satureze iar la ieirea sa (n colector) s se regseasc un potenial sczut (~ 0,2V), apro-
A
B
B A f =
Vcc (+5V)
GND
+5V
(0,2V)
2,1V
(0,9V)
0,9V
(3,8...5V)
1,4V
(0,2V)
0,7V
(0V)
R1
4k
0,2V
(2,4...5V)
D2 D1
D
R4
1,6k
R3
1k
R2
130
T1
T2
T3
T4
+5V
Figura 5.8: Poarta logic fundamental pentru seria TTL normal
A
B
f
Simbol
75
piat de nivelul logic 0.
Deci, atunci cnd se aplic nivele logice 1 pe ambele intrri, la ieirea porii se obine
nivelul 0.
Pe de alt parte, colectorul lui T2 este la un potenial de aproximativ 0,9V determinat
de curentul care curge prin R4 de la Vcc i de tensiunile reziduale U
CST2
i U
BST4
. Acest po-
tenial, ns, este insuficient pentru a deschide tranzistorul T3 prin jonciunea BE i dioda D,
caz n care ar fi necesar un nivel de 1,4V deoarece:
(5.21) U
BET3
+ U
D
~ 0,7V + 0,7V = 1,4V.
Dioda D previne o eventual intrare n conducie a lui T3, astfel c T3 s rmn blocat
i tranzistorul T4 saturat.
2) Dac pe una sau ambele intrri se aplic nivele de tensiune de 0,2V, apropiate de 0,
se deschide (deschid) jonciunea BE (jonciunile BE) a (ale) lui T1, astfel nct curentul de ba-
z al lui T1 circul prin terminalul de intrare i nu prin baza lui T2, ceea ce conduce la bloca-
rea tranzistorului T2 . Potenialul din baza lui T2 este acum:
(5.22) U
BET2
= 0,9V U
BCT1
= 0,9V 0,7V = 0,2V ~ 0V.
Acest potenial sczut se regsete n emitorul lui T2 respectiv n baza lui T4, ceea ce
face ca tranzistorul T4 s se blocheze. Simultan, n baza lui T3 se stabilete un potenial ridi-
cat (~ 4 V), iar curentul de baz stabilit de rezistena R4 conduce la saturarea lui T3 i deschi-
derea diodei D. n acest mod se obine la ieirea porii nivelul logic ridicat 1 pentru care nive-
lul de tensiune V
OH
depinde de valoarea curentului de sarcin (ieire) I
OH
:
(5.23) V
OH
= Vc.c. U
CST4
+ I
OH
R
2
.
Observaie. Potenialele corespunztoare acestui caz de funcionare sunt trecute ntre
paranteze.
Rezistena R2 de 130 previne scurtcircuitarea sursei de alimentare prin circuitul T3
DT4 n regim tranzitoriu, atunci cnd semnalul de intrare trece din 0 n 1, moment n care
toate tranzistoarele conduc.
Circuitul reprezint una din cele patru pori logice INU cu cte dou intrri ale circu-
itului integrat SN 7400 (CDB 400/E/EM) seria TTL normal. Aceste circuite pot asigura un
numr FO = 10 pentru nivelul 0 i FO = 20 pentru nivelul 1.
5.2.3. Circuite logice cu intrri expandabile
Configuraia circuitelor logice expandabile permite mrirea numrului de intrri cu aju-
torul unor pori logice specializate. n figura 5.9 sunt prezentate dou circuite logice legate n
cascad: CDB 450 (SN 7450) i CDB 460 (SN 7460), structur care permite mrirea numru-
lui de intrri ale circuitului CDB 450 de la 4 la 8 cu ajutorul circuitului expandor CDB 460.
Primul circuit realizeaz separat funcia logic ISAUNU de forma:
A
B
Vcc (+5V)
GND
4k
D2 D1
D
1,6k
1k
130
T1 T2
T5
T6
GND
T3 T4
C
D
D3 D4
4k
e
e
f
e
e
4k
E
F
G
=
G
H
D1
CDB 450 E CDB 460 E
Vc.c. (+5V)
D2 D3 D4
T1
T2
Figura 5.9: Expandarea intrrilor
76
(5.24) D C B A f + = .
La ieirea f se obine f = 0 atunci cnd tranzistorul T6 este n conducie, dac T3 sau
T4 conduce. Acest lucru se ntmpl dac cel puin unul din produsele logice A B (pentru
T3) sau C D (pentru T4) au valoarea 1. Dac T3 sau T4 sunt blocate intr n conductie T5 i
la ie-ire se obine f = 1. Funcia logic f de la ieirea circuitului CDB 450 poate fi
amplificat prin conectarea n punctele de expandare e i e a ieirilor circuitului CDB 460. n
acest caz, se obine funcia logic:
(5.25) H G F E D C B A f + + = = H G F E D C B A .
Circuitul expandor CDB 460 este o poart fundamental incomplet care i ndepline-
te funcia logic numai conectat cu circuitul CDB 450.
5.2.4. Circuite logice cu vitez mare de comutare
Din aceste circuite fac parte seria TTL rapid, seria ECL i seria Schottky.
1) Seria TTL rapid
Obinerea unui timp de rspuns ct
mai redus permite mrirea vitezei de co-
mutare. Seria TTL rapid are la baz cir-
cuitul porii logice standard n configura-
ia totem pole din figura 5.10.
n comparaie cu poarta logic fun-
damental INU a seriei TTL normale
apare perechea de tranzistori T2T5 n
montaj Darlington, care nlocuiete tran-
zistorul T3 din seria normal din figura
5.8. Tranzistorul T5 asigur blocarea fer-
m a lui T3 cnd T4 este n conducie, el
ndeplinind rolul diodei D din circuitul
porii seriei normale. Viteza de comutare
crete n comparaie cu circuitul standard astfel c timpii de comutaie scad de la 11 ns la 6
ns, n cazul tranziiei 0 1 i de la 7 ns la 6 ns la comutarea 1 0.
Consumul de putere este ns ceva mai ridicat: 22mW fa de 10mW pentru seria TTL
normal. Acest circuit se regsete n capsulele CDB 400 HE/HEM.
2) Seria ECL
Timpi de comutare sub 5ns se obin cu circuite logice cu cuplaj n emitor (englez:
ECL Emitter Coupled Logic) care funcioneaz cu tranzistoare nesaturate, fapt ce conduce
la valori de 14 ns.
Circuitul ECL din figura 5.11 este o poart logic SAUNU cu dou intrri.
Baza tranzistorului T3 este conectat la
sursa de referin U
ref
a crei valoare este sub
nivelul 1 i asigur conducia acestui tranzis-
tor. Rezistena de cuplaj R
E
asigur o surs de
curent constant.
Dac intrrile A i B sunt n 0 tranzistoa-
rele T1 i T2 sunt blocate. Tranzistorul T4 intr
n conducie i la ieirea f se obine nivelul lo-
gic 1 deoarece T4 este n montaj de repetor pe
emitor. Dac la una din intrri, de exemplu A,
se aplic semnal 1 mai mare dect U
ref
, atunci
T1 intr n conducie i comut o parte din cu-
rentul care parcurge circuitul R
E
T3 . Acest lu-
A
B
B A f =
Vcc (+5V)
GND
D2 D1
760
470
58
T1
T2
T3
T4
Figura 5.10: Poarta logic standard INU
pentru seria TTL rapid
T5
2,8k
4k
A
B
B A f + =
Vcc (+5V)
GND
R
E
U
ref
T1
T2 T3
T4
Figura 5.11: Poarta logic SAUNU
pentru seria ECL
+
U
ref
t
V
O
1
0 t
V
I
1
0
U
ref
77
cru conduce la scderea potenialului colectorului lui T1i n consecin ncepe blocarea lui
T4. Pragul de comutare este egal cu U
ref
, iar la ieire se obine nivelul 0. Cuplajul prin emitor
nu permite saturarea tranzistoarelor, iar comutarea curentului asigur o variaie mic (0,8V) la
trecerea de la un nivel logic la cellalt. n acest mod timpii de comutare se reduc considerabil,
iar numrul de FO ajunge la 25. Dezavantajul principal este creterea semnificativ a puterii
consumate, care poate ajunge la 50mW.
3) Seria Schottky
Circuitele din aceast serie combin viteza de comuta-
ie a schemelor ECL cu consumul relativ redus al circuitelor
TTL, prin utilizarea tranzistoarelor Schottky. Un astfel de tran-
zistor se obine dintr-un tranzistor normal caruia i se conec-
teaz o diod Schottky, notat DS, ntre baz i colector (figu-
ra 5.12). Prezena diodei Schottky nu permite saturarea tran-
zistorului la care este conectat, astfel c timpul de comutare
este foatre redus din cauza timpului de stocare al diodei Schottky (sub 1 ns) i a tensiunii de
deschidere de 0,30,4V, mai mic dect
cea a jonciunii tranzistorului.
n figura 5.13 este prezentat un
circuit INU cu dou intrri, care coni-
ne tranzistoare Schottky. Structura aces-
tui circuit este asemntoare cu cea a se-
riei TTL rapide (figura 5.10), cu deose-
birea c tranzistoarele T1, T2, T4, T5
sunt de tip Schottky i se utilizeaz n
plus tranzistorul T6 care accelereaz co-
mutarea tranzistorului T4. Tranzistorul
T3 este unul normal deoarece, fiind n
conexiune de tip Darlington cu tranzisto-
rul T5 nu se satureaz. Timpii de comu-
tare sunt de aproximativ 3 ns, iar puterea
disipat de cca 20 mW.
5.2.5. Circuite TTL cu colectorul n gol
Circuitele logice cu colectorul n gol (open collector) se utilizeaz n magistrale de date
la care se leag ieirile unui numr mare de circuite, caz n care nu se pot folosi structurile
logice cu etaje totem pole.
n figura 5.14 se prezint o poart INU cu dou intrri i ieire cu colector n gol din
C
B
DS
E
C
E
B
Figura 5.12: Tranzistorul

Schottky
A
B
B A f =
Vcc (+5V)
GND
D2 D1
760
470
55
T1
T2
T3
T4
Figura 5.13: Poarta logic standard INU
pentru seria Schottky
T5
2,8k
3,5k
370
T6
A
B
B A f =
Vc.c. (+5V)
GND
D2 D1
1,6k
1k
T1
T2
T3
Figura 5.14: Poarta logic standard INU pentru seria
TTL cu colector n gol
R
S
4k
R
S
A
B f
Vc.c. (+5V)
*
Simbol
78
integratul CDB 403. Aceast poart se obine din
circuitul corespunztor porii INU al seriei
TTL normal (figura 5.8) prin eliminarea tran-
zistorului T3 i a diodei D. Deoarece ieirea f a
porii este n gol, se conecteaz obligatoriu o
rezisten de sarcin R
S
, calculat n raport de
ncrcarea porii.
Circuitele cu colectorul n gol se utilizeaz
pentru obinerea funciei logice Icablat care
const n legarea mpreun a ieirilor mai multor
circuite cu colectorul n gol (figura 5.15). Acest
mod de cablare reduce timpul de propagare i se
economisesc nivele de logic dac s-ar utiliza pori normale I-NU.
5.2.6. Circuite logice cu trei stri
Circuitele (porile) logice cu trei stri (TSL Tri State Logic) se utilizeaz n magistrale
comune de transport a informaiei, la care sunt conectai receptori i surse de semnal numeric.
Circuitul TSL este un invertor derivat dintr-o poart logic standard cu o intrare, avnd
n plus o intrare de comand denumit INHIBIIE (I) figura 5.16.
Fa de poarta standard apar tranzistoarele T5 i T6, dioda d i rezistena R5. Dac in-
trarea I este n starea logic 0, T6 se deschide i blocheaz tranzistorul T5 i dioda d i circui-
tul TSL funcioneaz ca o poart inversoare fa de intrarea A: dac A este comandat cu nivel
logic 1, T2 se satureaz datorit potenialului din colectorul lui T1, T4 se satureaz iar la iei-
re se obine f = 0. n cazul n care la intrarea de comand I se aduce semnal 1, T6 este blocat
i T5 conduce la saturaie, se deschide jonciunea corespunztoare BE a lui T1, iar T2 i T4
sunt blocai. Curentul circul prin R4 spre baza lui T3 i este deviat prin dioda d deschis.
Tensiunea de circa 0,9 V din anodul diodei determin blocarea lui T3. Deoarece T2 este blo-
cat ca i T3, circuitul se comport la ieire cu o impedan mare, indiferent de starea intrrii
logice A. Tabelul de adevr din figura 5.16 pune n eviden cele trei stri n care se poate g-
si ieirea f, n care HiZ (High Z) reprezint ieirea n stare de mare impedan. Circuitul inte-
grat reprezentativ este SN 74125.
Utilizarea circuitelor TSL pe magistral este dat n figura 5.17, unde sunt conectate
mai multe surse de semnal TSL (emitori) E
1
, E
2
, E
3
i mai muli receptori R
1
, R
2
, Comen-
zile de inhibiie I
1
, I
2
, I
3
, sunt furnizate n sistem astfel nct n orice moment toi emito-
rii, mai puin unul, se afl n starea Hi Z.
R
S
Figura 5.15: Funcia logic Icablat
Vcc (+5V)
A
B
*
C
D
*
E
F
*
F E D C B A f =
Figura 5.16: Poarta logic inversoare TSL
A
I
Vcc (+5V)
GND
+0,9V
R5
D
R1
R3
R2
T1
T2
T3
T4
T6
T5
d
R4
f
A
I
f
Simbol
A I f
0 0 1 ()
1 0 0 ()
X 1 Hi Z
Tabel de adevr
79
5.2.7. Circuite logice cu injecie I
2
L
Circuitele I
2
L (Integrated Injection Logic) au aprut ca urmare a necesitii creterii
gradului de integrabilitate prin eliminarea zonelor de izolare ntre componentele circuitului
integrat. S-a perfecionat poarta TTL standard (cu tranzistoare multiemitor), prin nlocuirea
rezistoarelor (care necesitau zone de izolare n procesul tehnologic de execuie a circuitelor),
cu tranzistoare de sarcin (figura 5.18) avnd rolul de generator de curent, iar tranzistoarele
multiemitor cu tranzistoare multicolector. Generatorul de curent sau injectorul de curent ge-
nereaz purttori minoritari n baza tranzistorului multicolector i este un tranzistor tip pnp.
Suprafaa ocupat de o structur I
2
L este mult mai mic deoarece baza tranzistorului pnp T1
este identic cu emitorul tranzistorului npn (T),
colectorul lui T1 este identic cu baza lui T iar emi-
torul lui T1, numit injector, poate fi comun pentru
toate circuitele de pe cip.
Se pot modifica n limite largi timpul de co-
mutare (ntre 1 ns i zeci ms) i puterea disipat
(ntre 1nW i10W pe circuit), iar alimentarea se
face cu tensiuni mai mari de 0,85V pentru a se
deschide jonciunea EB a lui T1.
Ca exemple de circuite I
2
L se prezint func-
ia INU cu dou intrri (figura 5.19(a)) i funcia SAUNU (f
1
) respectiv SAU cu dou in-
trri (f
2
) (figura 5.19(b)).
R
1
E
1
I
1
E
2
I
2
R
2
E
3
I
3
Figura 5.17: Exemplu de utilizare a circuitelor TSL
BUS
Figura 5.18: Etaj din circuitul I
2
L
Vcc
R
T
T1 injector
de curent
pnp
Vcc
npn
B A f
1
+ =
T2
T1
Vcc
A
T4
T3
Vc.c.
B
f
2
= A + B
T6
T5
Vcc
Figura 5.19: Pori logice cu circuite I
2
L
T
T'
Vcc
B A f =
A
B
(a) INU (b) SAUNU (f
1
); SAU (f
2
)
80
Funcionare
Funcia INU se obine astfel: dac la una din intrri (A) se aplic nivel logic 0, egal
cu U
CEsatT
, curentul de injector al lui T este dirijat spre mas prin intrarea A, iar T este
blocat, astfel c la ieirea acestuia se obine nivel logic 1; dac la ambele intrri se aplic ni-
vel logic 1, egale cu U
BEsatT
, curentul injectorului asigur saturarea lui T i la ieire se obine
nivel logic 0.
5.3. Circuite integrate logice cu tranzistoare unipolare
5.3.1. Caracteristicile tranzistoarelor unipolare
Apariia tranzistoarelor unipolare sau cu efect de cmp (TEC) (englez: FET Field
Effect Transistor) a permis realizarea unor noi circuite integrate cu performane superioare
celor cu tranzistoare bipolare, fapt ce rezult i din comparaia efectuat ntre cele dou tipuri
de circuite integrate atunci cnd se consider n conexiune emitor comun (EC), pentru tran-
zistoare bipolare respectiv surs comun (SC), pentru tranzistoare cu efect de cmp. Astfel,
exist deosebiri n ceea ce privete conducia electric, familia caracteristicii statice de ieire,
impedana de intrare, gradul de integrare, imunitatea la perturbaii, regimul de comutare, co-
manda tranzistorului i utilizarea ca rezisten de sarcin.
1) Conducia curentului electric. n cazul tranzistoarelor bipolare, la conducia curen-
tului electric particip att electronii ct i golurile iar controlul curentului care l strbate se
realizeaz n urma fenomenelor de injecie n baz a purttorilor minoritari i de difuzie a
acestor purttori ctre colector.
La tranzistoarele cu efect de cmp, la conducia curentului electric particip numai un
tip de purttori, cei majoritari, fie electroni sau goluri. Controlul asupra curentului se realizea-
z cu ajutorul unui cmp electric care modulez conductana (inversul rezistenei) cii de tre-
cere a curentului. Acest cmp este dirijat perpendicular pe calea de trecere sau canalul de
conducie, canal ce se realizeaz n volumul sau la suprafaa unui semiconductor (siliciul).
Canalul reprezint partea activ a TEC i poate fi de tip n sau tip p i este delimitat de surs
(S) i dren (D). Cmpul electric aplicat din exterior cu ajutorul grilei (G) determin valoarea
curentului electric.
Canalul de conductan realizat n
volumul semiconductorului caracterizeaz
tranzistorul cu efect de cmp cu gril jonc-
iune (TECJ) i poate fi cu canal de tip n
(substrat de tip p) figura 5.20(a), sau cu
canal de tip p (substrat de tip n) figura
5.20(b). Tranzistorul cu efect de cmp cu
gril izolat se obine prin izolarea grilei
fa de substrat, iar canalul de conducie
este realizat la suprafaa semiconductorului. Izolarea grilei se face printr-un izolator, tranzis-
torul numindu-se TECMIS (englez: Metal Insulator Semiconductor), iar dac izolatorul este
bioxidul de siliciu, tranzistoarele sunt
denumite TECMOS (Metal Oxid Se-
miconductor). i aceste tranzistoare
sunt cu canal de tip n sau de tip p, cu
canal indus (figura 5.21) sau cu ca-
nal iniial.
Tipurile de tranzistoare unipo-
lare (cu efect de cmp) prezentate
sunt i cele mai utilizate n tehnolo-
gia circuitelor integrate logice. Prin
combinarea TECMOS cu canal n cu
V
DS
> 0
V
GS
< 0
I
DS
> 0
(a) TECJ canal n
Figura 5.20: Tranzistoare unipolare cu
gril jonciune (TECJ)
V
DS
> 0
V
GS
> 0
I
DS
> 0
(b) TECJ canal p
G
D
S
G
D
S
Figura 5.21: Tranzistoare unipolare MOS cu
gril izolat i canal indus
V
DS
> 0
V
GS
> 0
V
SS
< 0
I
DS
> 0
(a) TECMOS cu
canal indus n
G
D
S
SS
V
DS
< 0
V
GS
< 0
V
SS
> 0
I
DS
< 0
G
D
S
SS
(b) TECMOS cu
canal indus p
81
TECMOS canal p se obin circuite complementare denumite TECCMOS.
2) Caracteristica static de ieire i
DS
= f (v
DS
), V
GS
= constant, trece prin originea
axelor deoarece la TEC nu exist jonciuni n calea curentului de dren. Aceast caracteristic
este asemntoare n cazul celor dou tipuri de tranzistoare cu efect de cmp: TECJ i TEC
MOS, de exemplu, cu canal de tip n (figura 5.22). Aceast caracteristic permite ca semnalul
logic 0 s aib valoarea de 0 voli.
3) Impedana de intrare a tranzistoare-
lor cu efect de cmp este mult mai mare dect a
tranzistoarelor bipolare: 10
8
10
9
O pentru TEC
J i 10
9
10
14
O pentru TECMOS.
4) Gradul de integrare al tranzistoare-
lor cu efect de cmp este net superior celui al
tranzistoarelor bipolare deoarece rezistoarele i
condensatoarele sunt tot tranzistoare cu efect de
cmp, nefiind astfel necesar izolarea tranzistoa-
relor pe acelai suport, cu excepia circuitelor
CMOS.
5) Imunitatea la perturbaii a circuitelor cu tranzistoare cu efect de cmp este mult
mai mare dect a circuitelor cu tranzistoare bipolare deoarece exist tensiuni de prag (pinch-
off) V
p
= 0,66V, de la care se deschide tranzistorul cu efect de cmp, iar nivelele logice i
tensiunile de alimentare sunt mai mari. Consumul de energie este mai redus la tranzistoarele
cu efect de cmp.
6) Regimul de comutare. Tranzistorul cu
efect de cmp poate fi considerat ca un comutator
comandat n tensiune (figura 5.23).
Dac |V
GS
|< V
p
, rezistena drensurs r
DS
este de ordinul 10
8
10
12
O (cu 23 ordine de m-
rime mai mare dect rezistena colectoremitor r
CE
a tranzistorului bipolar) i tranzistorul este blocat
(comutator deschis). n stare de conducie, atunci
cnd |V
GS
|> V
p
, comutatorul este nchis, iar r
DSsat
= 21000 O (mai mare dect rezistena
r
CE
= 130 O a a tranzistorului bipolar). Totui, raportul r
DSbloc
/r
DSsat
~ 10
7
10
10
, ceea ce
apropie tranzistorul cu efect de cmp de funcionarea unui comutator ideal. Tensiunea V
p
este
pozitiv pentru TECMOS canal n i negativ pentru TECMOS canal p.
7) Comanda tranzistoarelor cu efect de cmp se realizeaz cu nivele de tensiune
aplicate ntre gril i surs, n cazul montajelor n conexiune SC (surs comun). Pentru TEC
J intrarea n conducie are loc la V
GS
= 0V, iar blocarea cu o tensiune invers V
GS
mai mare
dect V
p
. La TECMOS cu canal indus (cel mai utilizat), conducia se petrece la V
GS
> V
p
, iar
blocarea atunci cnd V
GS
= 0V.
8) Utilizarea TECMOS ca rezistor de sarcin. Datorit tehnologiei mai complexe
i a suprafeelor relativ mari ocupate de rezistoare, acestea se nlocuiesc n circuitele integrate
cu structuri TECMOS de la care se utilizeaz rezistena canalului de conducie ce funcio-
neaz fie n regiunea saturat, fie n cea nesaturat a caracteristicii. Valoarea rezistenei se
controleaz prin tensiunea de gril, iar din punct de vedere constructiv rezistorul de tip TEC
MOS se realizeaz prin conectarea grilei cu drena, sau prin conectarea grilei la o surs separa-
t (5.3.2.1).
5.3.2. Circuite logice cu TECMOS
Se vor analiza unele pori logice n tehnologie PMOS (canal p).
Figura 5.22: Familia caracteristicii
statice de ieire i
DS
= f(v
DS
)| V
GS
= ct.
i
DS
v
DS
0 V
p
V
GS
V
DS
= V
GS
V
p
G
D
S
Figura 5.23: Funcia de comutator
comandat n tensiune a unui TEC
G
D
S
SS
V
GS V
GS
82
5.3.2.1. Circuite logice statice
Aceste circuite sunt conectate permanent la tensiunea de alimentare.
1) Circuitul logic static inversor
Elementul de baz al circuitelor PMOS l reprezint circuitul logic invertor (jnversor)
static NU (figura 5.24), cu care se realizeaz funcii logice complexe. Tranzistoarele T2 sunt
utilizate ca rezistene de sarcin R, iar T1 sunt tranzistoare de prelucrare logic, ambele fiind
cu canal p.
n figura 5.24(a) grila este
conectat la dren i V
GS
= V
DS
=
=V
DD
, iar T2 va funciona saturat
deoarece |V
DS
| > |V
GS
V
p
| (vezi
caracteristica din figura.5.22). n
acest caz tensiunea obinut pe D
T1
cnd tranzistorul T1 este blocat va
fi mai mic dect V
DD
cu valoarea
V
p
. Dac grila se conecteaz la o
surs separat V
GG
mai mare dect
V
DD
cu cel puin V
p
, astfel nct
|V
DS
| s |V
GS
V
p
|, tranzistorul T2
va funciona pe poriunea nesaturat a caracteristicii, semnalul de ieire fiind apropiat de V
DD
(figura 5.24(b)). Sursa suplimentar V
GG
este de valoare foarte mic asigurnd numai polari-
zarea, ceea ce nltur neajunsul prezenei sursei de alimentare. Circuitele lucreaz n logic
negativ (nivel 0 potenialul masei; nivel 1 potenial ridicat de valoare negativ), astfel
c, dac la intrarea logic se aplic nivel 0, tranzistorul T1 se blocheaz i ia natere un curent
rezidual de D
T1
i S
T2
, cu sensul de la substrat la sursa V
DD
. Acest curent produce o cdere
de tensiune pe T2 egal cu valoarea de prag V
p
. Deci, la ieire semnalul va fi mai mic dect
V
DD
cu valoarea V
p
. Pentru comanda etajului urmtor este necesar un semnal V
DD
3 V
p
. n
cazul circuitului din figura 5.24(b) la ieire se obine nivel 1 egal cu V
DD
.
Dac la intrarea A se aplic nivel logic 1 cu nivel de tensiune |V
IH
| > V
p
, atunci T1 se
satureaz i la ieire se obine nivel 0.
Circuitele logice realizate n tehnologie cu tranzistoare TECMOS canal n au acelai
principiu de funcionare ca al circuitelor cu TECMOS canal p, innd cont de faptul c circu-
itele TECMOS canal n se alimenteaz cu + V
DD
fa de potenialul masei V
SS
. n acest caz
TECMOS canal n conduce pentru V
DS
> 0, V
GS
> 0 i este blocat pentru V
GS
< 0.
Familia de circuite integrate TECMOS cuprinde dou serii:
- seria TECMOS canal n (NMOS), avnd indicativul n variant romneasc MMN xxx;
- seria TECMOS canal p (PMOS), cu indicativul romnesc MMP xxx.
2) Circuitele logice statice SAUNU i INU
Pe baza structurilor circuitului inversor din figura 5.24 porile SAUNU (NICI) cu do-
u intrri A i B i INU (NUMAI) cu dou intrri A i B, sunt reprezentate de schemele
electrice practice din figura 5.25(a) respectiv figura 5.25(b), avnd sursa suplimentar V
GG
pentru tranzistoarele conectate ca rezistene de sarcin.
Porile logice sunt coninute n capsulele MMP106 (SAUNU), MMP107 (INU), care
au cte patru pori logice cu cte dou intrri. Caracteristicile electrice ale acestor pori sunt:
a) Tensiuni:
- tensiunea de gril:
(5.26) V
GG
= 27V (25 28V)
Figura 5.24: Poarta logic inversoare PMOS
V
DS
< 0
V
GS
< 0
I
DS
< 0
G
D
S
SS
T1
T2
R
D
S
V
DD
A f =
A
G
D
S
SS
T1
T2
R
D
S
V
DD
A f =
A
V
GG
(a) (b)
G G
83
- tensiunea de dren:
(5.27) V
DD
= 13V (11,513,5V)
- tensiunea de intrare:
(5.28) V
I
= 25V
- tensiunea de ieire n starea 0:
(5.29) V
OL
= min. 10V, la V
IH
> 2V; V
IL
s 9V
- tensiunea de ieire n starea 1:
(5.30) V
OH
= max. 1V, la V
IH
> 2V; V
IL
s 9V
b) Curentul de intrare:
(5.31) I
I
= max. 10A, la V
I
= 25V.
d) Timpii de propagare:
(5.32) t
pLH
= 320ns
(5.33) t
pHL
= 120ns.
Porile logice funcioneaz cu logic negativ.
Cu aceast tehnologie se mai obin comutatoare analogice, divizoare statice de frecven-
, registre statice etc.
5.3.2.2. Circuite logice dinamice
Circuitele dinamice TECMOS au un consum redus de energie deoarece sunt alimenta-
te numai n momentul transmiterii informaiei. Principiul de funcionare se bazeaz pe ncr-
carea i descrcarea capacitii de gril C
G
a intrrii urmtorului operator logic B din figura
5.26. Semnalul transmis de la intrarea A pe grila
tranzistorului T3 se aplic prin intermediul ntre-
ruptorului I realizat cu T2 i va ncrca conden-
satorul C
G
dintre gril i mas. Cnd I este
deschis C
G
rmne ncrcat i polarizeaz pe T3.
Comanda ntreruptorului I (T2), numit i poart
de transmisie se face cu un semnal de tact u, ca-
re atunci cnd este n nivel 1, ntreruptorul tre-
(b) Funcia INU
V
GG
(a) Funcia SAUNU
V
SS
B A f + =
A
V
DD
B
V
SS
V
SS
R
V
SS
V
SS
V
SS
B
A
V
GG
R1
V
SS
V
SS
R2
V
DD
B A f =
V
SS
V
SS
V
SS
V
SS
V
SS
Figura 5.25: Pori logice statice PMOS
I
T3
V
DD
A
B
T1
u
C
G
T2
Figura 5.26: Principiul de funcionare
al unui circuit dinamic TECMOS
V
SS
V
SS
V
SS
V
SS
84
buie s fie deschis pentru a se transmite informaia de la circuitul A (T1) la circuitul B (T3).
Dac u este n 0 atunci se izoleaz cele dou circuite.
1) Circuitul logic dinamic inversor monotact
n figura 5.27 este prezentat poarta dinamic inver-
soare NU monotact. Dac semnalul de tact u este 0, tranzis-
toarele T 1 i T2 sunt blocate. Dac u este 1, atunci T 1 i
T2 sunt n conducie i la ieire apare un nivel logic n funcie
de semnalul aplicat la intrare. Dac T1 conduce (intrarea A =
1), potenialul drenei sale este apropiat de al masei i dac
condensatorul C
G
a fost ncrcat cu semnal 1 acum este adus
la 0. Datorit conectrii tranzistorului de sarcin T 1 numai
n timpul semnalului de tact consumul de energie este foarte
redus.
O variant mai complex a acestui circuit o reprezint poarta logic NU dinamic bi-
tact, la care ncrcarea condensatorului C
G
este comandat de un tact u pe front pozitiv, iar
descrcarea lui C
G
se produce la trecerea n 0 a tactului u
1
simultan cu apariia tactului u
2
.
Un dezavantaj n plus al circuitului logic l reprezint necesitatea unor circuite auxiliare
pentru formarea secvenei semnalelor u
1
i u
2
. Aceste circuite se utilizeaz n microproce-
soare, memorii RAM, registre de deplasare, care aveau nivelul de integrare LSI MOS dinamic.
2) Circuitele logice dinamice SAUNU i INU
Se vor prezenta cele dou circuite (pori) logice, avnd cte dou variabile de intrare A
i B, figura 5.28 (a) respectiv figura 5.28 (b).
n ambele circuite, tranzistoarele TA i TB realizeaz prelucrarea logic, tranzistorul
T1 este tranzistor (rezisten) de sarcin, iar T2 formeaz circuitul de tact. La ieirile circuite-
lor se obin funciile logice corespunztoare numai n prezena impulsurilor de tact u. Astfel,
pentru circuitul SAUNU, dac intrrile A i B sunt n starea 0, atunci TA i TB sunt blocate i
la ieire se obine f = 1. n cazul n care A = 1, B = 1, ambele tranzistoare TA i TB sunt n
conducie iar ieirea f trece n starea 0. Dac una din intrri este n starea 1, tranzistorul de
prelucrare logic corespunztor este n conducie iar la ieire se obine nivelul logic 0.
5.3.3. Circuite logice cu TECCMOS
Circuitele TECCMOS sau TECCOS /MOS (COmplementary Symmetric MOS) conin
pe un acelai substrat semiconductor att tranzistoare MOS cu canal n, ct i tranzistoare
MOS cu canal p, constituind astfel circuite complementare MOS.
Principalele caracteristici ale acestor circuite sunt:
T1
T'1
T2
Figura 5.27: Poarta logic
dinamic NU
V
DD
A
A f =
u
C
G
V
SS
V
SS
V
SS
V
SS
(b) Funcia INU (a) Funcia SAUNU
Figura 5.28: Pori logice dinamice PMOS
T'1
T2
V
DD
B A f + =
u
TA
A
TB
B
T'1
T2
V
DD
B A f =
u
TA
A
TB
B
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
85
1) Consumul static de putere este foarte redus (10nW/poart) ntr-un domeniu de varia-
ie a tensiunii de alimentare de V
DD
= +3 +15V, deoarece, indiferent de starea n care se
afl, un tranzistor este n conducie iar tranzistorul complementar este blocat, astfel nct cu-
plul de tranzistoare complementare este parcurs numai de curentul rezidual al tranzistorului
blocat (avantaj).
2) Imunitatea la perturbaii este mare, astfel nct marginea de zgomot M poate atinge
45% din valoarea tensiunii de alimentare (avantaj).
3) Funcioneaz cu logic pozitiv.
4) Consumul de putere crete rapid odat cu creterea frecvenei semnalului la ieire,
ajungnd la 1mW/poart la o frecven de 1MHz (dezavantaj);
5) Caracteristicile dinamice (timpii de propagare t
p
) sunt mai sczute dect la circuitele
TTL (dezavantaj);
6) Procesul tehnologic este mai complex dect n cazul circuitelor TECMOS, deoarece
este necesar izolarea celor dou structuri complementare, dar este mai simplu dect cel apli-
cat circuitelor bipolare.
Familia de circuite logice TECCMOS conine dou serii logice:
- seria cu indicativul, de exemplu CD /HEF 4xxx, cu varianta romneasc MMC 4xxx;
- seria 54/74 Cxxx.
A doua serie este compatibil cu seria TTL, fiind echivalent funcional i din punct de
vedere al dispunerii terminalelor la capsul cu circuitele TTL ce poart acelai indicativ. n
cazul n care sunt alimentate la +5V, aceste circuite CMOS pot comanda direct dou uniti de
sarcin TTL din seria de putere redus 54/74 Lxxx.
5.3.3.1. Circuitul logic fundamental inversor al seriei CMOS
Circuitul inversor (fundamental) NU este prezentat n figura 5.29(a).
Tranzistorul cu canal n (T1) are sursa i substratul conectate la mas, iar tranzistorul
cu canal p (T2) are sursa (S) i substratul (SS) legate la polul pozitiv al sursei de alimentare
V
DD
. Intrarea A a operatorului atac cele dou grile ale tranzistoarelor cu ajutorul circuitului
de protecie. Acest circuit, constituit din diodele D1, D2, D3 i rezistena R realizeaz protec-
ia inversorului mpotriva distrugerii accidentale prin acumularea de sarcini electrice pe grile-
le tranzistoarelor.
Datorit procesului tehnologic, se realizeaz o mperechere foarte bun a caracteristici-
A f =
i
DS
v
DS
0
V
GS
= V
DD
V
GS
~ 0
TEC canal p
TEC canal n
V
I
= 0 V (0)
T2
canal p
A
+V
DD
D1
T1
canal n
D2
D3
R
circuit de
protecie
(a)
(b)
i
DS
v
DS
0
V
GS
= +V
DD
V
GS
~ 0
TEC canal n
TEC canal p
V
I
= 0 V (1)
(c)
Figura 5.29: Poarta logic fundamental NU pentru CMOS
V
SS
86
lor de transfer individuale ale tranzistoarelor, caracterizat prin egalitatea n valoare absolut
ale tensiunilor de prag V
p
.
Funcionare
Dac la intrarea A se aplic un semnal 0 (V
I
= 0V), tensiunea V
GS
a TEC canal p T2
este negativ i i asigur conducia. Tranzistorul cu canal n T1 este blocat deoarece V
GS
= 0.
n aceast situaie potenialul drenei tranzistorului cu canal n (T1) este egal cu potenia-
lul sursei V
DD
i la ieire se obine f = 1 (V
O
~ V
DD
). Starea circuitului este definit de inter-
secia caracteristicilor statice ale celor dou tranzistoare, pentru A = 0 (figura 5.29(b)).
Dac la intrarea A se aduce un semnal 1 (V
I
= V
DD
) TEC cu canal p (T2) se blocheaz
deoarece V
GS
= 0V iar TEC cu canal n (T1) intr n conducie, avnd V
GS
~ +V
DD
astfel c la
ieire se obine f = 0 (V
O
= 0V). Aceast situaie este ilustrat n figura 5.29(c).
Dup cum se observ, n cursul funcionrii fiecare din cele dou tranzistoare devine
sarcin pentru tranzistorul complementar deoarece sunt nseriate. Caracteristica de transfer a
inversorului este foarte abrupt (figura 5.30).
Valoarea ridicat a marginii de zgomot M se datoreaz faptului c tranziia ieirii de la
V
OH
la V
OL
se efectueaz cu mare precizie la V = V
DD
/2.
Circuitul are o rezistena de ieire sczut, indiferent de nivelul tensiunii V
O
determina-
t de tranzistorul aflat n conducie. Prin urmare,
timpii de propagare t
p
determinai de constantele
de timp ale etajului de ieire sunt mult mai mici
dect la circuitele logice MOS.
Consumul de putere (puterea disipat) P
d
depinde de consumul necesar ncrcrii i des-
crcrii capacitilor parazite C n timpul comu-
tri, de frecvena f i de tensiunea de alimentare
V
DD
:
(5.34) P
d
= P
d0
+
2
DD
V f C,
unde P
d0
este puterea consumat n regim staio-
nar (pentru V
DD
= 10V i I
DS
~ 1nA rezult P
d0
~
~ 10nW).
Puterea P
d0
are o valoare redus deoarece
n regim static unul din tranzistoare este blocat. n timpul comutrii exist un anumit interval
de timp n care ambele tranzistoare sunt deschise, iar curentul se nchide prin ele ntre sursa
de tensiune de alimentare (V
DD
) i mas (V
SS
).
Varianta romneasc cu indicativul MMC 4069 conine ase astfel de circuite inversoa-
re pe capsul. Principalele caracteristici electrice ale unui inversor la temperatura ambiant
T
A
= +25C, sunt date mai jos:
a) Tensiunile de alimentare :
(5.35) V
DD
= 0,5...+18 (20)V, cu valori uzuale de +3...+15 (18)V
b) Puterea disipat:
- pe capsul: P
d
= 200mW
- de tranzistorul de ieire, la temperatura maxim de funcionare (+125C): P
d
= 100 mW
c) Nivelele de tensiune:
(5.36) V
IHmin
= 4V (V
DD
= 5V); 8V (V
DD
= 10V); 12,5V (V
DD
= 15V)
(5.37) V
ILmax
= 1V (V
DD
= 5V); 2V (V
DD
= 10V); 2,5V (V
DD
= 15V)
(5.38) V
OLmax
= 0,05V (indiferent de valoarea V
DD
)
0 2 4 6 8 10 12 14 16 [V]
14
2
10
4
6
8
12
V
O
[V]
V
I
Figura 5.30: Caracteristica de transfer
V
DD
= 15V
V
DD
= 10V
V
DD
= 5V
16
87
(5.39) V
OHmin
= 4,95V (V
DD
= 5V); 9,95V (V
DD
= 10V); 14,95V (V
DD
= 15V)
d) Curenii absorbii la intrare:
(5.40) I
ILmax
= I
IHmax
= 0,1 0,3A
e) Curenii disponibili la ieire:
(5.41) I
OLmin
= 0,51mA (V
DD
= 5V); 1,3mA (V
DD
= 10V); 3,4mA (V
DD
= 15V)
(5.42) I
OHmin
= 0,44mA (V
DD
= 5V); 1,1mA (V
DD
= 10V); 3mA (V
DD
= 15V)
f) Curentul rezidual:
(5.43) I
r
=10nA (indiferent de V
DD
)
g) Timpii de propagare:
(5.44) t
pLH
, t
pHL
= 55110ns (V
DD
= 5 V); 3060ns (V
DD
= 10V); 25..50ns (V
DD
= 15V)
h) Timpii de tranziie:
(5.45) t
tLH
, t
tHL
= 100200ns (V
DD
= 5V); 50100ns (V
DD
= 10V ); 4080ns (V
DD
=
15 V)
i) Capacitatea de intrare:
(5.46) C
i
= 57,5pF (pentru oricare intrare)
j) Timpul de cretere t
cr
i timpul de cdere t
c
:
(5.47) t
cr
, t
c
= 20ns.
5.3.3.2. Circuite logice SAUNU (NICI) i INU (NUMAI) CU TECCMOS
n figura 5.31(a) este reprezentat poarta logic SAUNU cu TECCMOS, iar n figu-
ra 5.31(b) poarta logic INU cu TECCMOS.
T3p
T1n
+V
DD
B A f + =
A
B
Schema electric
A
B
f
Simbol
A
B
f
Simbol
Intrri
A B
Ieire
f
0 0 1
0 1 0
1 0 0
1 1 0
Tabel de adevr
+V
DD
B A f =
A
B
Schema electric
Intrri
A B
Ieire
f
0 0 1
0 1 1
1 0 1
1 1 0
Tabel de adevr
T4p
T2n T2n
T1n
T3p
T4p
(a) Funcia SAUNU (b) Funcia INU
Figura 5.31: Pori logice CMOS
V
SS
V
SS V
SS
88
Schema logic de principiu a porii logice SAUNU se obine dintr-o combinaie detip
serie a dou tranzistoare MOS cu canal p (T3 i T4) i de tip paralel a dou tranzistoare MOS
cu canal n (T1 i T2). Deoarece tranzistoarele canal p sunt nseriate fa de tensiunea de ali-
mentare +V
DD
, aceste tranzistoare vor intra n conducie simultan numai dac intrrile A i B
sunt n starea 0, astfel c la ieirea f va apare nivelul logic 1. n acest fel, cele dou comuta-
toare T3 i T4 nseriate sunt n stare nchis n regiunile drensurs (vezi i figura 5.23).
Schema electric a porii INU conine o combinaie paralel fa de tensiunea de ali-
mentare +V
DD
a tranzistoarelor MOS cu canal p (T3 i T4) i o combinaie serie a tranzistoa-
relor MOS cu canal n (T1 i T2). Fa de poarta SAUNU se observ o inversare a rolurilor
celor dou tipuri de tranzistoare: la ieirea f se obine nivel logic 1 (~ V
DD
) pentru toate com-
binaiile la intrrile A i B care determin conducia cel puin a unui tranzistor MOScanal p.
Starea f = 0 apare cnd ambele tranzistoare MOScanal n intr n conducie, adic pe cele
dou intrri A i B se aduce simultan nivelul V
H
(nivel logic 1).
Din punct de vedere tehnologic schemele electrice ale porilor logice CMOS sunt mai
complexe. n figura 5.32 este reprezentat schema electric i logigrama uneia din cele patru
pori logice SAUNU cu cte dou intrri coninute de circuitul integrat MMC 4001.
Dup cum se constat, poarta rezultat mai sus conine un numr mare de tranzistoare
n comparaie cu circuitele TECMOS statice (figura 5.26) respectiv circuitele TECMOS di-
namice (figura 5.28).
Dac notm cu n numrul intrrilor, circuitele TECMOS dinamice conin 2n tranzis-
toare, pe cnd circuitele TECCMOS cu aceeai funcie conin 4n + 2 tranzistoare. Acest de-
zavantaj este compensat de cellalte avantaje amintite anterior (consum redus, imunitate foar-
te mare la perturbaii).
5.3.3.3. Comutator analogic
Aa cum s-a artat, valoarea rezistenei drensurs (r
DS
) variaz cu mai mult de ase
ordine de mrime la trecerea tranzistorului din starea blocat n starea de conducie, astfel c
Figura 5.32: Schema electric complet a porii
logice SAUNU cu tranzistoare CMOS
p
+V
DD
B A f + =
n
A
n
p
n
B
p
n
p
n
p
V
SS
B
A
B A f + =
2 x NU INU NU
89
r
DS bloc
/r
DS sat
~ 10
7
, n care r
DS sat
are o valoare medie de 20 O. Datorit acestei proprieti
s-au realizat circuite comutatoare de semnale analogice comandate n tensiune cu tranzistoare
CMOS. Circuitul MMC 4016 conine patru astfel de comutatoare analogice bilaterale coman-
date n tensiune (figura 5.33).
Comutatorul se utilizeaz pentru transmiterea sau multiplexarea semnalelor numerice
sau analogice. El conine dou etaje inversoare, primul etaj fiind comandat pe intrarea de co-
mand I i un etaj comutator realizat cu tranzistoarele T5 i T6 ale cror drene sunt conectate
mpreun constituind intrarea de date A, iar sursele legate n paralel asigur terminalul ieirii
f. Circuitul format din diodele D1, D2, D3, D4 i rezistena R formeaz circuitul de protecie.
Dac pe intrarea de comand I se aplic un semnal cu nivel de tensiune V
H
(nivel logic
1), inversorul T1T2 comand intrarea n conducie a tranzistoarelor T5T6 astfel nct sem-
nalul aplicat pe intrarea de date A/ f se regsete la ieirea f /A, comutatorul avnd o impedan-
de ieire sczut (r
DS sat
~ 280 O).
Cnd pe I se aduce nivel V
L
(nivel logic 0) inversorul T1T2 este blocat, ieirea f /A
este deconectat fa de intrarea A/ f prezentnd i o impedan mare de ieire r
DS bloc
(starea
de nalt impedan HiZ din tabelul de adevr).
Comutatorul este bilateral deoarece se pot inversa ntre ele rolurile intrrii de date A i
a ieirii f, n aceleai condiii de funcionare. Nivelul semnalelor aplicate la intrarea A poate fi
de maxim V
DD
n cazul semnalelor numerice sau V
DD
/2 (valoare vrf la vrf) n cazul sem-
nalelor analogice. Frecvena acestor semnale poate fi de maxim 40MHz.
Multiplexarea semnalelor se realizeaz prin legarea n paralel a comutatoarelor n nu-
mr egal cu numrul semnalelor supuse mixrii (multiplexrii), iar comanda acestor comuta-
toare pe intrrile I se aplic astfel nct, ntr-un interval de timp determinat s nu fie n con-
ducie dect un singur comutator.
O alt aplicaie o constituie, ca i n cazul circuitelor TSL din familia TTL, utilizarea
comutatoarelor TECCMOS pe magistralele de date (figura 5.34).
Modul de conectare a celor dou comutatoare C1 i C2 permite cuplarea unei surse de
informaii S i a unui receptor logic R la magistrala comun M, ct i cuplarea direct a aces-
tora, fr afectarea magistralei. Astfel, dac intrrile de comand I1 i I2 sunt n stare logic 0
att sursa ct i receptorul nu sunt conectate (C1 deschis, C2 deschis). Cnd I1 = 1 i I2 =
0, informaiile sursei sunt preluate de receptor (C1 nchis, C2 deschis). Pentru I1 = 0 i I2
= 1, sursa este blocat, astfel c informaiile de pe magistral ajung la receptor (C1 deschis,
C2 nchis). Atunci cnd C1 este nchis iar C2 tot nchis, datele furnizate de surs trec n re-
ceptor i pe magistral (I1 = 1 i I2 = 1).
I
+V
DD
D1 D2
D3
R
Protecie NU NU Comutator
T1p
T2n
D4
T3p
T4n
T5p
T6n
A/f
f/A
Figura 5.33: Comutator analogic bilateral CMOS
I f
0 Hi Z
1 A
Tabel de adevr
Simbol
I
f/A A/f
V
SS
90
***
I1
M
BUS
R
I2
S
I1 I2 Mod de funcionare
0 0 S, R deconectate
1 0 S R
0 1 M R
1 1 S R, M
C2
C1
Figura 5.34: Utilizarea comutatoarelor TECCMOS pe
magistralele de date
91
CAPITOLUL 6
APLICAII ALE CIRCUITELOR INTEGRATE DIGITALE
6.1. Aplicaii cu circuite logice combinaionale
6.1.1. Sumatoare binare
Circuitele de nsumare binar se pot realiza cu semisumatoare (notate 1/2 S), care au
dou intrri A i B, corespunztoare numerelor binare de adunat i ieirile formate din bitul
sum S i bitul de transport T (A i B sunt numere binare cu un singur rang). n figura 6.1.1
(a) este reprezentat schema logic a unui semisumator format, de exemplu dintr-unul din ce-
le patru circuite cc funcia SUM MODULO 2 ( ) coninute de circuitul integrat din seria
TTL tip CDB 486 (SN 7486) i o poart logic I, care aparine circuitului integrat CDB 408
(SN 7408). Din seria CMOS se pot utiliza MMC 4030/4070 ( ) respectiv MMC 4019 (I).
Tabelul de adevr sau de funcionare este dat n figura 6.1.1(b), iar simbolul unui se-
misumator n figura 6.1.1(c).
Practic, operaia de adunare a dou numere binare A
i
i B
i
(cu cte un rang) se efectu-
eaz cu sumatoare complete (SC), fiecare sumator fiind format din dou semisumatoare, nota-
te 1/2 S
1
respectiv 1/2 S
2
i o poart logic SAU (figura 6.1.2(a)).
Din tabelul de adevr (figura 6.1.2(b)) reiese c un sumator complet pentru un rang are
trei intrri: intrrile de date A
i
i B
i
i bitul de transport de la etajul anterior T
i
, precum i dou
ieiri: S
i
(suma corect) i T
i+1
(bitul real de transport).
Funcionarea sumatorului poate fi descris n trei etape:
(a) Conectarea a dou semisumatoare (b) Tabel de adevr
Figura 6.1.2: Sumator complet SC pentru adunarea numerelor binare
Intrri Ieiri
T
i
A
i
B
i
S
i
T
i+1
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
A
1
S
1
B
1
T
1
1/2 S
1
A
i
B
i
A
2
S
2
B
2
T
2
1/2 S
2
1 i
T
+
' '
1 i
T
+
'
T
i
i
S'
SAU
S
i
T
i+1
SC
S = A B =
= B A B A +
A
B
1/4 CDB 486
T = A B
1/4 CDB 408
(a) Schema logic (b) Tabel de adevr (c) Simbol
Figura 6.1.1: Semisumatorul logic 1/2 S
Intrri Ieiri
A B
Suma
A B S T
0 0 0 + 0 0 0
0 1 0 + 1 1 0
1 0 1 + 0 1 0
1 1 1 + 1 0 1
A B
T
S
1/2 S
92
- se adun A
i
cu B
i
, obinndu-se rezultatele intermediare
i
S' (sum) i
1 +
'
i
T (transport).
- se adun
i
S' cu T
i
, n urma creia rezult suma corect S
i
i bitul intermediar de trans-
port
1 +
' '
i
T .
- se adun cei doi bii intermediar de transport,
1 +
'
i
T i
1 +
' '
i
T , astfel c la ieirea porii logi-
ce se obine bitul real de transport T
i+1
.
Pentru adunarea numerelor binare cu mai multe ranguri, se nseriaz un numr de su-
matoare complete, egal cu numrul rangurilor. n figura 6.1.3 este prezentat un sumator para-
lel pentru numere binare cu cte opt ranguri, care se noteaz A7 : 0 i B7 : 0.
La ieirile sumatoarelor se obine suma: S
7
+ S
6
+ S
5
+ S
4
+ S
3
+ S
2
+ S
1
+ S
0
i trans-
portul T
8
. Practic, acest sumator se poate construi de exemplu cu dou circuite integrate tip
CDB 483 (SN 7483), care reprezint sumatoare complete pe 4 bii (ranguri).
Prin completarea schemei sumatorului cu circuite logice suplimentare, asupra operanzi-
lor binari se pot efectua i alte operaii aritmetice i logice. Selecia operaiilor se realizeaz
cu ajutorul semnalelor de comand. Un astfel de circuit complet st la baza UAL (Unitatea
Aritmetic Logic).
6.1.2. Codificatoare
Un codificator transform un caracter uzual (liter, cifr, semn de punctuaie sau semn
algebric) n cuvnt binar.
n figura 6.1.4(a) este dat un codificator de adres CA, care are 7 intrri (A
6
, , A
0
) i
3 ieiri: f
2
, f
1
, f
0
.
Funcionare. Dac o intrare A
i
, 0 s i s 6, se gsete n starea logic 1, iar celelalte in-
trri sunt n starea 0, atunci ieirile furnizeaz codul binar al numrului zecimal i. De exem-
plu, dac este necesar codificarea cifrei zecimale 1, reprezentat n baza 10 prin 1
(10)
, la intr-
A
7
B
7
S
7
T
8
SC7
A
6
B
6
S
6
T
7
SC6
T
6
A
1
B
1
S
1
T
2
SC1
A
0
B
0
S
0
T
1
SC0
T
0
Figura 6.1.3: Sumator paralel cu opt ranguri
Intrri Ieiri
A
6
A
5
A
4
A
3
A
2
A
1
A
0
f
2
f
1
f
0
0 0 0 0 0 0 1 0 0 1
0 0 0 0 0 1 0 0 1 0
0 0 0 0 1 0 0 0 1 1
0 0 0 1 0 0 0 1 0 0
0 0 1 0 0 0 0 1 0 1
0 1 0 0 0 0 0 1 1 0
1 0 0 0 0 0 0 1 1 1
(b) Tabel de adevr
A
6
A
5
A
4
A
3
A
2
A
1
A
0
CA
f
2
f
1
f
0
(a) Schemabloc
Figura 6.1.4: Codificator de adrese
93
rile circuitului ajunge combinaia A
6
A
5
A
4
A
3
A
2
A
1
A
0
= 0 0 0 0 0 0 1, astfel c la ieiri va
apare combinaia f
2
f
1
f
0
= 0 0 1 etc. vezi tabelul de adevr din figura 6.1.4(b).
Pentru a implementa un asemenea codifica-
cator cu pori logice, din tabelul de adevr se ob-
serv mai nti c dac una din intrrile A
6
, A
5
, A
4
sau A
3
este n starea 1, atunci i ieirea f
2
= 1. De
asemenea, dac A
6
A
5
A
4
A
3
= 0 0 0 0 atunci i f
2
= 0. Rezult c pentru implementarea funciei f
2
se poate utiliza o poart logic SAU cu 4 intrri
A
6
, A
5
, A
4
, A
3
(figura 6.1.5). n mod analog se in-
troduce poarta logic SAU cu intrrile A
6
, A
5
, A
2
,
A
1
i ieirea f
1
, precum i poarta logic SAU cu
intrrile A
6
, A
4
, A
2
, A
0
i ieirea f
0
.
Din examinarea tabelului de adevr din fi-
gura 6.1.4(b) se constat c sunt nscrise numai 7
combinaii ale intrrilor, din cele 2
7
= 128 com-
binaii posibile. Aceast observaie arat de fapt
i dezavantajul codificatorului: nu se poate aduce
niciodat simultan pe dou sau mai multe intrri nivelul logic 1. n caz contrar ieirea f
2
f
1
f
0
ar avea o combinaie neconform cu tabelul de adevr. De exemplu, dac A
6
A
5
A
4
A
3
A
2
A
1
A
0
= 0 0 0 0 0 1 1 atunci, pe baza schemei din figura 6.1.5, ar rezulta f
2
f
1
f
0
= 0 1 1. Aceast
combinaie a ieirii ar corespunde (conform tabelului) unui cuvnt binar la intrare de forma
A
6
A
5
A
4
A
3
A
2
A
1
A
0
= 0 0 0 0 1 0 0. Dar, intrarea A
2
nici nu a fost mcar activat (adi-c
trecut pe nivelul logic 1), aceast stare fiind prezent numai la intrrile A
1
i A
0
.
Dezavantajul menionat mai sus se poate elimina atunci cnd se utilizeaz un codifica-
tor prioritar. Astfel, se consider c o intrare A
j
are o prioritate mai mare dect intrarea A
k
dac j > k. n acest caz intrarea A
6
are cea mai mare prioritate iar A
0
cea mai mic.
Revenind la combinaia A
6
A
5
A
4
A
3
A
2
A
1
A
0
= 0 0 0 0 0 1 1 analizat anterior, acum va
fi luat n consideraie starea A
6
A
5
A
4
A
3
A
2
A
1
A
0
= 0 0 0 0 0 1 0 deoarece A
1
> A
0
, astfel c
la ieiri va aprea starea corect f
2
f
1
f
0
= 0 1 0.
Codificatorul din figura 6.1.5 se poate realiza cu porile SAU din circuitul MMC 4072.
6.1.3. Decodificatoare
Decodificatorul este un circuit logic care transform o informaie dintr-un anumit cod
n alt cod recunoscut de receptor. Se vor analiza decodificatoare care efectueaz convertirea
din cod binar n cod zecimal (DBZ), decodificatoare pentru trecerea din zecimal codat bi-
nar (BCD Binary Coded Decimal vezi i 6.1.3.2) n cod zecimal (DBCDZ) i decodi-
ficatoare care transform codul BCD n cod 7 segmente (DBCD7).
6.1.3.1. Decodificatoare din cod binar n cod zecimal
A) Reprezentarea decodificatoarelor din cod binar n cod zecimal
Aceste decodificatoare dispun de n intrri de selecie (I
n1
, I
n2
, , I
1
, I
0
) i 2
n
ieiri f
i
(i = 2
n
1, 2
n
2, , 2
1
, 2
0
). Intrarea I
n1
reprezint cea mai semnificativ intrare de selecie.
Modul cum se realizeaz decodificarea este ilustrat n figura 6.1.6. Tabelul de adevr
din figura 6.1.6(b) este reprezentat pentru n = 3.
n cazul general, dac numrul binar (I
n1
, I
n2
, , I
1
, I
0
)
2
este egal cu numrul zecimal
(k)
10
(0 s k s 2
n
1), atunci ieirea f
k
= 1 (este activat), iar restul ieirilor este n starea 0 (ie-
iri inactive). Se spune c decodificatorul binarzecimal (DBZ) este activ pe nivelul logic 1,
deoarece ieirea este n 1 corespunztoare combinaiei de la intrare pe care o decodific.
De exemplu, dac decodificatorul are dou intrri de selecie, I
1
cea mai semnificativ
i I
0
, atunci ieirile f
i
sunt n numr de 2
2
= 4, notate f
3
f
2
f
1
f
0
.
f
2
A
6
A
5
A
4
A
3
A
2
A
1
A
0
Figura 6.1.5: Codificator de adrese
cu pori logice SAU
f
1
f
0
94
Secvenele de funcionare sunt:
- dac I
1
I
0
= 0 0 atunci f
3
f
2
f
1
f
0
= 0 0 0 1, deoarece (00)
2
= (0)
10
- dac I
1
I
0
= 0 1 atunci f
3
f
2
f
1
f
0
= 0 0 1 0, deoarece (01)
2
= (1)
10
- dac I
1
I
0
= 1 0 atunci f
3
f
2
f
1
f
0
= 0 1 0 0, deoarece (10)
2
= (2)
10
- dac I
1
I
0
= 1 1 atunci f
3
f
2
f
1
f
0
= 1 0 0 0, deoarece (11)
2
= (3)
10
.
Observaie. Decodificatorul realizeaz funcia invers funciei pe care o elaboreaz co-
dificatorul de adres.
Decodificatorul binarzecimal (DBZ) din figura 6.1.7 este activ pe nivel logic 0, adi-
c ieirea care decodific combinaia corespunztoare aplicat intrrilor de selecie trece (se
ac-tiveaz) n starea 0 cnd se produce operaia de decodificare, restul ieilor fiind pe nivel 1.
De exemplu, dac decodificatorul are dou intrri de selecie (I
1
i I
0
) respectiv ieirile
f
3
f
2
f
1
f
0
atunci rezult urmtoarele secvene de funcionare:
- dac I
1
I
0
= 0 0 atunci f
3
f
2
f
1
f
0
= 1 1 1 0, deoarece (00)
2
= (0)
10
- dac I
1
I
0
= 0 1 atunci f
3
f
2
f
1
f
0
= 1 1 0 1, deoarece (01)
2
= (1)
10
- dac I
1
I
0
= 1 0 atunci f
3
f
2
f
1
f
0
= 1 0 1 1, deoarece (10)
2
= (2)
10
- dac I
1
I
0
= 1 1 atunci f
3
f
2
f
1
f
0
= 0 1 1 1, deoarece (11)
2
= (3)
10
.
Decodificatorul cu n intrri de selecie i 2
n
ieiri se mai numete i decodificator 1 din
2
n
, deoarece se activeaz numai o singur ieire care depinde de nivelele logice aplicate la
intrrile de selecie.
Intrri de selecie Ieiri
I
2
I
1
I
0
f
7
f
6
f
5
f
4
f
3
f
2
f
1
f
0
0 0 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 1 0 0 0 0 0 0 1 0 0
0 1 1 0 0 0 0 1 0 0 0
1 0 0 0 0 0 1 0 0 0 0
1 0 1 0 0 1 0 0 0 0 0
1 1 0 0 1 0 0 0 0 0 0
1 1 1 1 0 0 0 0 0 0 0
(b) Tabel de adevr pentru n = 3
I
n1
I
1
I
0
DBZ
1 2
n
f
f
1
f
0
(a) Schemabloc
Figura 6.1.6: Decodificator din cod binar n cod zecimal activ pe nivel logic 1
I
n2
Intrri de
selecie
Ieiri
I
2
I
1
I
0
7 f 6 f 5 f 4 f 3 f 2 f 1 f 0 f
0 0 0 1 1 1 1 1 1 1 0
0 0 1 1 1 1 1 1 1 0 1
0 1 0 1 1 1 1 1 0 1 1
0 1 1 1 1 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1 1
1 0 1 1 1 0 1 1 1 1 1
1 1 0 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1 1
Figura 6.1.7: Decodificator din cod binar n cod zecimal activ pe nivel logic 0
I
n1
I
1
I
0
1 2
n
f
1 f
0 f
(a) Schemabloc
I
n2
DBZ
95
B) Proiectarea cu pori logice a decodificatoarelor binarzecimal
Implementarea porilor logice pentru realizarea decodificatorului const n parcurgerea
etapelor corespunztoare sintezei circuitelor logice combinaionale atunci cnd se cunosc st-
rile intrrilor i ieirilor (3.1.2).
Exemplul 6.1.1. S se sintetizeze cu pori logice un decodificator binarzecimal activ
pe nivel logic 0 i care are trei intrri de selecie (I
2
, I
1
, I
0
).
R 6.1.1. Schemabloc este analog cu cea prezentat n figura 6.7(a), cu meniunea
c intrrile de selecie sunt I
2
, I
1
i I
0
, iar ieirile se noteaz cu f
7
, f
6
, f
5
, f
4
f
3
, f
2
, f
1
i f
0
.
Aceste notaii se regsesc i n tabelul de adevr din figura 6.1.7(b) al noului decodificator .
Se construiesc diagramele Karnaugh corespunztoare celor opt ieiri (figura 6.1.8(a)).
n urma efecturii minimizrii funciilor logice de ieire se obin expresiile:
(6.1.1)
+ + = + + = + + = + + =
+ + = + + = + + = + + =
0 1 2 0
0
1 2 1 0
1
2 2
0 1
2 3
0 1
2
4
0
1
2
5 0
1 2
6
0 1 2
7
; ; ;
; ; ; ;
I I I f I I I f I I I f I I I f
Aceste funcii se pot implementa direct cu pori de tip NU (CDB 404/MMC 4049) i cu
pori SAU cu cte dou intrri (CDB 432/MMC 4075).
Dac se utilizeaz pori logice INU n locul porilor SAU se ine cont de faptul c re-
laia lui De Morgan:
(6.1.2) B A B A = + ,
se poate scrie (dup negarea ei) sub forma:
(6.1.3) B A B A B A = + = + ) ( .
Se aplic aceast form relaiilor (6.1). Rezult:
I
2
I
1
I
0
00 01 11 10
0 1 1 1 1
1 1 1 0 1
f
7
=
2 I +
1 I +
0 I
I
2
I
1
I
0
00 01 11 10
0 1 1 0 1
1 1 1 1 1
f
6
=
2 I +
1 I +
0
I
I
2
I
1
I
0
00 01 11 10
0 1 1 1 1
1 1 1 1 0
f
5
=
2 I +
1
I +
0 I
I
2
I
1
I
0
00 01 11 10
0 1 1 1 0
1 1 1 1 1
f
4
=
2 I +
1
I +
0
I
I
2
I
1
I
0
00 01 11 10
0 1 1 1 1
1 1 0 1 1
f
3
=
2
I +
1 I +
0 I
I
2
I
1
I
0
00 01 11 10
0 1 0 1 1
1 1 1 1 1
f
2
=
2
I +
1 I +
0
I
I
2
I
1
I
0
00 01 11 10
0 1 1 1 1
1 0 1 1 1
f
1
=
2
I +
1
I +
0 I
I
2
I
1
I
0
00 01 11 10
0 0 1 1 1
1 1 1 1 1
f
0
=
2
I +
1
I +
0
I
I
2
I
1
I
0
(a) Tabelele de adevr ale ieirilor (b) Schema logic
Figura 6.1.8: Decodificator cu pori logice INU
0 f
1 f
2 f
3 f
4 f
5 f
6 f
7 f
96
(6.1.4)
= = = =
= = = =
. ; ; ;
; ; ; ;
0 1 2
0 0
1 2
1
0
1
2
2 0 1
2
3
0 1
2 4 0
1
2 5
0
1 2 6 0 1 2 7
Schema logic a decodificatorului cu porile logice INU (CDB 410/MMC 4023) care
realizeaz funciile logice (6.1.4) este dat n figura 6.1.8.(b).
C) Implementarea funciilor logice cu ajutorul decodificatoarelor binarzecimal
Din tabelul de adevr al decodificatorului binarzecimal activ pe nivel logic 1 (figura
6.1.6(b)) se constat c ieirea f
0
ia valoarea 1 numai dac intrrile de selecie sunt n starea:
I
n1
I
n2
I
1
I
0
= 0 0 0 0, n caz contrar avnd valoarea 0. Funcia f
0
se poate considera un
termen ce se poate reprezenta n form canonic disjunctiv, constituind astfel minterme-nul
(termen canonic conjuctiv/termen minimal) P
0
:
(6.5) P
0
= 1 n I 2 n I 1 I 0 I ,
deoarece variabilele (intrrile de selecie)
k
I
~
care au n combinaia respectiv valoarea 0 se
scriu negate (vezi 2.5.2.1(1))
n mod asemntor se scrie i mintermenul P
1
, care corespunde ieirii f
1
atunci cnd
cuvntul de intrare este I
n1
I
n2
I
1
I
0
= 0 0 0 1:
(6.6) P
0
= 1 n I 2 n I 1 I
0
I etc.
Deci, n general ieirea f
k
implementeaz mintermenul P
k
(0 s k s 2
n
1).
n cazul decodificatorului binarzecimal activ pe nivel logic 0 (figura 6.1.7), se deduce
c ieirea f
k
implementeaz termenul k P (0 s k s 2
n
1), care este complementar mintermenu-
lui P
k
de mai sus.
Deoarece o funcie logic cu n variabile (intrri) se poate scrie sub forma unei sume lo-
gice de mintermeni, rezult c acea funcie logic poate fi realizat cu un decodificator binar
zecimal cu n intrri de selecie i cu o poart logic, poart ce va implementa suma logic a
mintermenilor.
Exemplul 6.1.2. S se implementeze cu ajutorul unui decodificator binarzecimal (ac-
tiv pe nivel logic 1) funcia y (x
2
, x
1
, x
0
) al crei tabel de adevr este dat n figura 6.1.9(a).
R 6.1.2. Cele trei intrri de selecie I
2
, I
1
i I
0
ale decodificatorului corespund variabi-
lelor de intrare x
2
(cea mai semnificativ), x
1
i x
0
.
Pe baza tabelului de adevr se construiete diagrama Karnaugh din figura 6.1.9 (b),
cu ajutorul creia se efectueaz operaia de minimizare, astfel c funcia de ieire y va fi:
(6.1.7) y =
0 1 2 0 1 2
x x x x x x + .
Intrri Ieire
x
2
x
1
x
0
P
k
y
0 0 0 P
0
0
0 0 1 P
1
1
0 1 0 P
2
1
0 1 1 P
3
0
1 0 0 P
4
0
1 0 1 P
5
0
1 1 0 P
6
0
1 1 1 P
7
0
(a) Tabel de adevr
(c) Schema logic
implementat
Figura 6.1.9: Exemplu de utilizare a unui decodificator binarzecimal (activ pe
nivel logic 1) pentru implementarea funciei logice y
x
1
x
0
D
B
Z
f
1
f
0
x
2
f
7
f
6
f
5
f
4
f
3
f
2
y
x
2
x
1
x
0
00 01 11 10
0 0 1 0 0
1 1 0 0 0
y =
0 1 2 0 1 2
x x x x x x +
(b) Diagrama Karnaugh
97
Se constat c expresia (6.1.7) este totodat i forma canonic disjunctiv a funciei y.
Din tabelul de adevr se constat c cei doi termeni ai funciei minimizate y corespund
mintermenilor P
1
(implementat de ieirea f
1
), respectiv P
2
(implementat de ieirea f
2
); deci:
(6.1.8) y = P
1
+ P
2
.
Aceast funcie se obine la ieirea unei pori logice SAU (CDB 432/MMC 4075), ale
crei intrri sunt conectate la ieirile f
1
respectiv f
2
ale decodificatorului (figura 6.1.9(c)).
Exemplul 6.1.3. S se implementeze cu ajutorul unui decodificator binarzecimal (ac-
tiv pe nivel logic 0) funcile y
1
(x
2
, x
1
, x
0
) i y
2
(x
2
, x
1
, x
0
) ale cror tabele de adevr sunt date
n figura 6.1.10(a).
R 6.1.3. Intrrile de selecie I
2
, I
1
i I
0
ale decodificatorului corespund variabilelor de
intrare x
2
(cea mai semnificativ), x
1
i x
0
.
Din diagramele Karnaugh (figura 6.1.10(b)) se obin expresiile minimizate ale celor
dou ieiri:
(6.1.9) y
1
=
0 2 1 2
x x x x + ; y
2
=
1 2
x x .
Formele canonice disjunctive ale funciilor de ieire se determin astfel:
y
1
=
0 1 1 2 0 0 1 2
) ( ) ( x x x x x x x x + + + =
0 1 2 0 1 2 0 1 2 0 1 2
x x x x x x x x x x x x + + +
y
2
= ) (
0 0 1 2
x x x x + =
0 1 2 0 1 2
x x x x x x + ,
(6.1.10)
+ = + =
+ + = + + =
3 2 0 1 2 0 1 2 2
2 1 0 0 1 2 0 1 2 0 1 2 1
P P x x x x x x y
P P P x x x x x x x x x y
Dac se folosesc pori logice INU pe ieirile decodificatorului, atunci se aplic rela-
iile (6.1.2) respectiv (6.1.3) n ecuaiile sistemului de mai sus, obinndu-se formele negate:
(6.1.11)
= + =
= + + =
3 2 3 2 2
2 1 0 2 1 0 1
P P P P y
P P P P P P y
i dublu negate:
(6.1.12)
= =
= =
3 2 2 2
2 1 0 1 1
P P y y
P P P y y
Implementarea funciile logice de ieire y
1
i y
2
este reprezentat de schema logic din
figura 6.1.10(c).
Intrri Ieiri
x
2
x
1
x
0
P
k
y
1
y
2
0 0 0 P
0
1 0
0 0 1 P
1
1 0
0 1 0 P
2
1 1
0 1 1 P
3
0 1
1 0 0 P
4
0 0
1 0 1 P
5
0 0
1 1 0 P
6
0 0
1 1 1 P
7
0 0
(c) Schema logic
implementat
Figura 6.1.10: Exemplu de utilizare a unui decodificator binarzecimal (activ pe
nivel logic 0) pentru implementarea funciilor logice y
1
i y
2
(b) Diagrame Karnaugh
x
2
x
1
x
0
00 01 11 10
0 1 1 0 0
1 1 0 0 0
y
1
=
0 2 1 2
x x x x +
x
2
x
1
x
0
00 01 11 10
0 0 1 0 0
1 0 1 0 0
y
2
=
1 2
x x
(a) Tabel de adevr
x
1
x
0
D
B
Z
x
2
y
2
y
1
f 7
f 6
f 5
f 4
f 3
f 2
f 1
f 0
98
6.1.3.2. Decodificatoare din zecimal codat binar (BCD)
n cod zecimal (DBCDZ)
Codul zecimal codat binar (BCD Binary Coded Decimal) const n transformarea
unei cifre zecimale de la 0 la 9 n cod binar cu patru ranguri: 2
3
, 2
2
, 2
1
, 2
0
.
Decodificatoarele utilizate n acest scop au 4 intrri binare D, C, B, A (2
3
, 2
2
, 2
1
, 2
0
) i
10 ieiri n cod zecimal f
9
, f
8
, f
7
, f
6
, f
5
, f
4
, f
3
, f
2
, f
1
, f
0
. Ele pot fi active (la ieiri) pe nivel
logic 0 (figura 6.1.11(a) pentru CDB 442), sau pe nivel logic 1 (figura 6.1.11(b) pentru cir-
cuitul MMC 4028). Intrrile corespund la 16 combinaii (n = 4), dar se folosesc n mod obi-
nuit numai primele 10 pentru decodificarea numerelor zecimale de la 0 la 9. De asemenea,
ambele decodificatoare se pot utiliza i ca decodificatoare din BCD n cod octal, atunci cnd
intrarea D este n starea logic 0 (pentru a se decodifica numai primele 8 numere zecimale),
precum i n operaiile de demultiplexare (vezi i 6.1.5).
n figura 6.1.11(c) este dat tabelul de adevr pentru decodificatorul activ pe nivel logic
0 (CDB 442), n care sunt marcate ultimele 6 combinaii care nu se utilizeaz, precum i pri-
mele 8 combinaii necesare codului octal de reprezentare. Pentru decodificatorul activ pe ni-
Figura 6.11: Decodificatoare din zecimal codat binar (BCD) n cod zecimal
Intrri Iei ri
D C B A
f 9 f 8 f 7 f 6 f 5 f 4 f 3 f 2 f 1 f 0
Af iare
nr. zec.
0 0 0 0 1 1 1 1 1 1 1 1 1 0 0
0 0 0 1 1 1 1 1 1 1 1 1 0 1 1
0 0 1 0 1 1 1 1 1 1 1 0 1 1 2
0 0 1 1 1 1 1 1 1 1 0 1 1 1 3
0 1 0 0 1 1 1 1 1 0 1 1 1 1 4
0 1 0 1 1 1 1 1 0 1 1 1 1 1 5
0 1 1 0 1 1 1 0 1 1 1 1 1 1 6
0 1 1 1 1 1 0 1 1 1 1 1 1 1 7
1 0 0 0 1 0 1 1 1 1 1 1 1 1 8
1 0 0 1 0 1 1 1 1 1 1 1 1 1 9
1 0 1 0 X X X X X X X X X X X
1 0 1 1 X X X X X X X X X X X
1 1 0 0 X X X X X X X X X X X
1 1 0 1 X X X X X X X X X X X
1 1 1 0 X X X X X X X X X X X
1 1 1 1 X X X X X X X X X X X
(c) Tabelul de adevr pentru CDB 442
(a) CDB 442
D
B
C
D
Z
f
1
f0
f
7
f
6
f5
f4
f
3
f
2
f
8
f9
C B D A
(b) MMC 4028
D
B
C
D
Z
C B D A
f 7
f 6
f 5
f 4
f 3
f 2
f 1
f 0
f 8
f 9
99
vel logic 1 tabelul de adevr se construiete n mod asemmtor, cu deosebirea c ieirea care
decodific se afl n starea logic 1 iar restul ieirilor n starea logic 0.
6.1.3.3. Decodificatoare din zecimal codat binar (BCD) n cod 7 segmente
Aceste decodificatoare, notate DBCD7, sunt utilizate pentru comandarea afioarelor
cu 7 segmente, care pot s afieze informaii alfa (litere) numerice (cifre n cod zecimal).
Din punct de vedere tehnologic segmentele afioarelor se realizeaz cu diode electrolu-
miniscente (LED Light Emitting Diode), cu cristale lichide (LCD Liquid-Cristal Display),
cu tuburi (fluorescente, cu descrcri n gaze sau incandescente).
1) Afioarele cu LED-uri au un pol comun: fie format din catozii segmentelor, care
se leag la borna a sursei de alimentare (GND) (figura 6.1.12(a)), fie format din anozii
segmentelor, care se conecteaz la borna + a sursei de alimentare (Vcc) (figura 6.1.12(b)).
Ele au i un segmentpunct zecimal (dp) situat n dreapta sau n stnga lor, sau dou puncte
zecimale (dp1, dp2).
Segmentele (notate a, b, c, d, e, f, g, n sens orar) i punctele zecimale se conecteaz la
ieirile decodificatorului prin intermediul unor rezistoare R de limitare a curentului prin dio-
dele segmentelor.
Comanda afioarelor cu catod comun, conectat la masa circuitului (GND), se poate
realiza cu decodificatorul MMC 4511 (activ pe nivel logic 1). Tabelul de adevr este dat n fi-
gura 6.1.13. Se vor aprinde segmentele corespunztoare pentru a indica cifra zecimal deco-
dificat (de exemplu cifra 2, care corespunde codului aplicat la intrare avnd secvena D C B
A = 0 0 1 0), n momentul cnd primesc nivel logic 1 de la ieirile decodificatorului. n acest
mod se alimenteaz anozii respectivi (n cazul de fa, a, b, g, e, d). Restul anozilor (c i f)
vor n starea logic 0, astfel c acetia nu se vor aprinde.
n afara celor patru intrri tip BCD (D, C, B, A), decodificatorul mai are i alte trei in-
trri: BI , LT , LE.
Intrarea LT (Lamp Test) activ pe nivel logic 0, permite testarea tuturor LED-urilor
prin aprinderea cifrei 8, indiferent de strile (notate cu X) n care se afl celelalte ase intrri.
D
B
C
D
7
M
M
C

4
5
1
1
C B D A
c
d
e
f
g
R
b
a
GND
a
d
(a) Conectarea unui DBCD -7 activ pe ni-
vel logic 1 la un afior cu catozii comuni
Figura 6.1.12: Utilizarea decodificatoarelor BCD 7 segmente
D
B
C
D
7
C
D
B

4
4
6
/
4
4
7
C B D A
Vc.c.
a
b
c
d
e
f
g
R
(b) Conectarea unui DBCD -7 activ pe ni-
vel logic 0 la un afior cu anozii comuni
BI LE LT LT RBI RBO
dp
dp2 dp1
b
c e
f
g
a
b
c
d
e
f
g
100
Intrarea BI (Blanking Input) adus n starea logic 0 (cnd LT = 1) comand
modularea intensitii luminii (stingerea) LED-urilor, indiferent de strile intrrilor BCD. Se
mai numete i instruciunea de tergere, fiind reprezentat n tabel de poziia Blanc. Aceast
poziie mai corespunde i codurilor BCD > 1 0 01 nerecunoscute de decodificator.
Intrarea LE / STROBE (Latch Enable or STROBE) este folosit pentru blocarea ieirilor
(dac la intrri apare codul BCD) atunci cnd este pe nivel logic 0 simultan cu LT = 1, BI = 1
(starea STROBE), sau pentru memorarea codului BCD aplicat la intrare cnd este n starea
logic 1 simultan cu LT = 1 i BI = 1 (starea LE). Strile notate cu asterisc (*) depind de
codul BCD aplicat anterior atunci cnd intrarea LE era n starea logic 0.
Comanda afioarelor cu anod comun se poate efectua cu circuitul integrat CDB 446
care are etajele de ieire cu colector n gol ce se pot alimenta la +15 V, sau cu CDB 447 (cu
etaje de ieire cu colector n gol la +30 V). Ieirile acestor circuite sunt active n starea logic
0. Tabelul de adevr comun celor dou circuite este dat n figura 6.1.14. Pe lng intrrile de
tip BCD, circuitele mai dispun i de intrrile notate BI / RBO, RBI i LT .
BI / RBO(Blaking Input/Ripple Blank Output) reprezint intrarea de tergere ( BI ) i
/sau ieirea de tergere succesiv ( RBO). Pentru afiarea cifrelor 09 trebuie ca BI = 1, iar
RBI s fie n starea logic 1 n timpul aplicrii semnalului la intrarea zecimal 0 (nota
(1)
).
Cnd se aplic semnal logic 0 la intrarea de tergere BI (condiia de forare), toate ie-
irile decodificatorului devin 1, indiferent de starea celorlalte ase intrri (nota
(2)
din tabel).
Intrarea RBI (Ripple Blank Input) este o intrare de tergere succesiv. Cnd RBI = 0 i
la intrrile de date exist combinaia DCBA = 0 0 0 0, atunci toate ieirile devin 1, iar RBO
trece pe nivel logic 0, ceea ce corespunde condiiei de rspuns (nota
(3)
).
Cnd intrarea LT (Lamp Test) este adus n 0 se testeaz LED-urile segmentelor (se
aprinde cifra 8) atunci cnd BI / RBO= 1 (sau n gol) i indiferent de starea intrrii RBI (
(4)
).
Figura 6.1.13: Tabelul de adevr al circuitului MMC 4511
Intrri Ieiri
LE
BI LT
D C B A a b c d e f g
Afiare
X X 0 X X X X 1 1 1 1 1 1 1 8
X 0 1 X X X X 0 0 0 0 0 0 0 blanc
0 0 1 0 0 0 0 1 1 1 1 1 1 0 0
0 0 1 0 0 0 1 0 1 1 0 0 0 0 1
0 0 1 0 0 1 0 1 1 0 1 1 0 1 2
0 0 1 0 0 1 1 1 1 1 1 0 0 1 3
0 0 1 0 1 0 0 0 1 1 0 0 1 1 4
0 0 1 0 1 0 1 1 0 1 1 0 1 1 5
0 0 1 0 1 1 0 1 0 1 1 1 1 1 6
0 0 1 0 1 1 1 1 1 1 0 0 0 0 7
0 0 1 1 0 0 0 1 1 1 1 1 1 1 8
0 0 1 1 0 0 1 1 1 1 1 0 1 1 9
0 0 1 1 0 1 0 0 0 0 0 0 0 0 blanc
0 0 1 1 0 1 1 0 0 0 0 0 0 0 blanc
0 0 1 1 1 0 0 0 0 0 0 0 0 0 blanc
0 0 1 1 1 0 1 0 0 0 0 0 0 0 blanc
0 0 1 1 1 1 0 0 0 0 0 0 0 0 blanc
0 1 1 1 1 1 1 0 0 0 0 0 0 0 blanc
1 1 1 X X X X * *
101
Decodificatoarele SN 7448 i SN 7449 sunt active pe nivel logic 1, neputnd ns co-
manda direct segmmentele afioarelor cu catod comun. Circuitul SN 7448 are ieirea cu sarci-
n rezistiv, iar circuitul SN 7449 nu dispune de intrrile BI / RBO, RBI i LT . Tabelele de
adevr ale acestor circuite sunt asemntoare cu cele ale circuitelor CDB 446 /447, cu deose-
birea c nivelele logice ale ieirilor sunt acum inversate. Astfel, pentru cifra 3 combinaia la
ieire este a b c d e fg = 1 1 1 1 0 0 1, n loc de
0 0 0 0 1 1 0.
Sinteza cu pori logice a unui decodifi-
cator pentru afioare cu catod comun
Exemplul 6.1.4. S se proiecteze un de-
codificator BCD 7 segmente activ pe nivel
logic 1, la care cifrele zecimale vor fi formate
din urmtoarele segmente: 0 (a b c d e f), 1 (b
c), 2 (a b d e g), 3 (a b c d g), 4 (b c f g), 5 (a c
d f g), 6 (a c d e f g), 7 (a b c), 8 (a b c d e f g),
9 ( a b c d f g). Tabelul de adevr este dat n fi-
gura 6.1.15.
R 6.1.4. Pe baza tabelului de adevr se
stabilesc diagramele Karnaugh pentru funciile
de ieire a, b, c, d, e, f i g, care au variabilele
de intrare D C B A (2
3
2
2
2
1
2
0
). Combinaiile
de intrare aferente decodificrii cifrelor zeci-
male 1015 corespund unor termeni redon-
dani astfel c strile ieirilor marcate cu X vor
fi considerate ca avnd starea 1 (figura 6.1.16).
Intrri Ieiri
LT RBI RBO / BI
D C B A a
b
c
d
e
f
g
Afiare
X X 0 X X X X 1 1 1 1 1 1 1
(2)
1 0 0 0 0 0 0 1 1 1 1 1 1 1
(3)
1 1 1 0 0 0 0 0 0 0 0 0 0 1 0
(1)
1 X 1 0 0 0 1 1 0 0 1 1 1 1 1
(1)
1 X 1 0 0 1 0 0 0 1 0 0 1 0 2
1 X 1 0 0 1 1 0 0 0 0 1 1 0 3
1 X 1 0 1 0 0 1 0 0 1 1 0 0 4
1 X 1 0 1 0 1 0 1 0 0 1 0 0 5
1 X 1 0 1 1 0 0 1 0 0 0 0 0 6
1 X 1 0 1 1 1 0 0 0 1 1 1 1 7
1 X 1 1 0 0 0 0 0 0 0 0 0 0 8
1 X 1 1 0 0 1 0 0 0 0 1 0 0 9
1 X 1 1 0 1 0 1 1 1 1 1 1 1
1 X 1 1 0 1 1 1 1 1 1 1 1 1
1 X 1 1 1 0 0 1 1 1 1 1 1 1
1 X 1 1 1 0 1 1 1 1 1 1 1 1
1 X 1 1 1 1 0 1 1 1 1 1 1 1
1 X 1 1 1 1 1 1 1 1 1 1 1 1
0 X 1 X X X X 0 0 0 0 0 0 0 8
(4)
(1) (2) (3) (4)
vezi explicaiile din text
Figura 6.1.14: Tabel de adevr comun circuitelor CDB 446/447
Intrri Ieiri
D C B A a b c d e f g
Afi-
are
0 0 0 0 1 1 1 1 1 1 0 0
0 0 0 1 0 1 1 0 0 0 0 1
0 0 1 0 1 1 0 1 1 0 1 2
0 0 1 1 1 1 1 1 0 0 1 3
0 1 0 0 0 1 1 0 0 1 1 4
0 1 0 1 1 0 1 1 0 1 1 5
0 1 1 0 1 0 1 1 1 1 1 6
0 1 1 1 1 1 1 0 0 0 0 7
1 0 0 0 1 1 1 1 1 1 1 8
1 0 0 1 1 1 1 1 0 1 1 9
1 0 1 0 X X X X X X X X
1 0 1 1 X X X X X X X X
1 1 0 0 X X X X X X X X
1 1 0 1 X X X X X X X X
1 1 1 0 X X X X X X X X
1 1 1 1 X X X X X X X X
Figura 6.1.15: Tabel de adevr
102
Operaia de minimizare se efectueaz pentru formele normale disjunctive ale funciilor
de ieire. Se obin expresiile:
(6.1.13)
+ + + =
+ + + =
+ + + =
+ + + =
= + + + + =
+ + + =
+ + + =
+ + + =
D C B D B A C B g
C B A D C B A B A f
B A C A D B D C e
C B C B A D Y
C B C B A D B A C A d
D B A C B c
B A D B A C b
C A D B C A a
) (
O variant de implementare cu pori logice a decodificatorului este artat n figura
6.1.17. Practic, decodificatorul poate fi realizat fizic cu circuite integrate din seria CMOS: un
inversor MMC 4049 (6 pori/capsul, 2 pori nefolosite), trei integrate cu pori I cu cte
dou intrri MMC 4081 (4 pori/capsul) i patru integrate cu pori SAU cu cte patru intrri
MMC 4072, n total opt circuite integrate.
Observaie. Pentru a asigura o poart SAU cu patru intrri i pentru funcia de ieire d
s-a utilizat poarta intermediar SAU, cu funcia de ieire B A C A Y + = .
D C
B A
00 01 11 10
00 1 0 X 1
01 0 1 X 1
11 1 1 X X
10 1 1 X X
Segmentul a
D C
B A
00 01 11 10
00 1 1 X 1
01 1 0 X 1
11 1 1 X X
10 1 0 X X
Segmentul b
D C
B A
00 01 11 10
00 1 1 X 1
01 1 1 X 1
11 1 1 X X
10 0 1 X X
Segmentul c
D C
B A
00 01 11 10
00 1 0 X 1
01 0 1 X 1
11 1 0 X X
10 1 1 X X
Segmentul d
D C
B A
00 01 11 10
00 1 0 X 1
01 0 0 X 0
11 0 0 X X
10 1 1 X X
Segmentul e
D C
B A
00 01 11 10
00 1 1 X 1
01 0 1 X 1
11 0 0 X X
10 0 1 X X
Segmentul f
D C
B A
00 01 11 10
00 0 1 X 1
01 0 1 X 1
11 1 0 X X
10 1 1 X X
Figura 6.1.16: Diagramele Karnaugh pentru exemplul 6.1.4
Segmentul g
103
Un alt mod de implementare cu pori logice se bazeaz pe utilizarea relaiilor (6.1.2)
respectiv (6.1.3) n ecuaiile sistemului (6.1.13). Aceast reprezentare permite folosirea pori-
lor logice INU, cu cte dou sau patru intrri i a inversoarelor NU, coninute de circuitele
integrate din seria TTL.
Schema logic din figura 6.1.17 se poate utiliza i pentru comanda afioarelor cu anod
comun, prin adugarea unei pori inversoare (NU) la fiecare ieire a decodificatorului, rezul-
tnd un total de nou circuite integrate (rmne liber numai o poart inversoare).
2) Afioarele LCD se pot comanda direct de la ieirile unor circuite integrate realiza-
te n tehnologie CMOS: MMC 4054, MMC 4055 i MMC 4056, precum i MMC 4543.
2a) MMC 4054, MMC 4055, MMC 4056
MMC 4054 este un circuit de comand (driver) pentru afior cu cristale lichide cu 4
segmente dedicate afirii punctului zecimal, coloanei, polaritii sau altor linii similare. Cir-
cuitul integrat MMC 4055 reprezint un decodificator/circuit de comand (driver) BCD 7
segmente cu ieire Frecven afiaj, iar MMC 4056 este un decodificator/circuit de coman-
d (driver) BCD 7 segmente cu funcie (intrare) STROBE pentru blocarea intrrilor BCD.
Circuitele MMC 4055 i MMC 4056 sunt prevzute cu funcii de modificare a nivelelor
de tensiune. Aceast caracteristic permite variaia (excursia) V
DD
V
SS
a semnalului BCD de
intrare, n acelai fel sau n mod diferit cu excursia V
DD
V
EE
a semnalului de ieire, unde
V
DD
este tensiunea pozitiv de alimentare, V
EE
reprezint tensiunea negativ de alimentare i
V
SS
este potenialul mai sczut n raport cu V
DD
. Dac V
DD
V
EE
> 15V atunci V
DD
V
SS
>
a
D C B A
B A
C A
D C
B A
B A
C B
D B
D C
C A
g
C B A
C B A
D C B
b
c
d
e
f
Figura 6.1.17: Implementarea cu pori logice a unui decodificator
BCD 7 segmente activ pe nivel logic 1
Y
B A C A Y + =
104
> 4V. Practic, dac tensiunea pe afior este V
DD
V
EE
= 18V, aceasta se dubleaz pe segmen-
tul selectat (decodificat), ajungnd la valoarea efectiv de 36V.
Ieirile de comand ale segmentelor sunt controlate de intrarea Frecven afiaj (DF
Display Frequency) care determin ca ieirile s fie n strile logice 0 (1), sau sub form de
impulsuri dreptunghiulare (necesare afioarelor cu cristale lichide). Astfel, cnd DF = 0, iei-
rea selectat de intrrile BCD corespunztoare trece n starea logic 1. Dac DF = 1, ieirea
selectat de intrrile BCD respective este pe nivel logic 0, iar cnd la intrarea DF se aduc im-
pulsuri dreptunghiulare atunci la ieiri apar tot impulsuri dreptunghiulare dar defazate cu
180. Frecvena impulsurilor este de 30...200Hz.
Circuitul MMC 4055 are o ieire Frecven afiaj (DF) cu nivel ridicat de tensiune
necesar comandrii afioarelor cu cristale lichide cu electrod comun.
Circuitele MMC 4055 i MMC 4056 permit afiarea informaiilor alfa (literele L, P, H,
A) numerice (cifrele 0...9) i a poziiei Blanc.
Circuitul MMC 4054 este complementar celorlate dou circuite, avnd intrrile DF i
STROBE, corespunztoare celor patru segmente de afiare ale unor semne specifice (punct
zecimal, coloan, polaritate, sau altele asemntoare), cu aceleai funciuni descrise mai sus.
2b) MMC 4543
Acest decodificator/circuit de comand (driver) cu latch se utilizeaz n special pentru
afioare cu cristale lichide, dar i pentru alte tipuri de afioare. El realizeaz i funciile unui
latch de memorare pe patru bii, avnd posibilitatea de inversare a nivelelor logice ale com-
binaiilor de la ieire. Tabelul de adevr este prezentat n figura 6.1.18.
n afara celor patru intrri n cod BCD, circuitul mai dispune i de alte trei intrri: Ph,
BI i LD.
Figura 6.1.18: Tabelul de adevr al decodificatorului MMC 4543
Intrri Ieiri
LD BI Ph* D C B A a b c d e f g
Afiare
X 1 0 X X X X 0 0 0 0 0 0 0 blanc
1 0 0 0 0 0 0 1 1 1 1 1 1 0 0
1 0 0 0 0 0 1 0 1 1 0 0 0 0 1
1 0 0 0 0 1 0 1 1 0 1 1 0 1 2
1 0 0 0 0 1 1 1 1 1 1 0 0 1 3
1 0 0 0 1 0 0 0 1 1 0 0 1 1 4
1 0 0 0 1 0 1 1 0 1 1 0 1 1 5
1 0 0 0 1 1 0 1 0 1 1 1 1 1 6
1 0 0 0 1 1 1 1 1 1 0 0 0 0 7
1 0 0 1 0 0 0 1 1 1 1 1 1 1 8
1 0 0 1 0 0 1 1 1 1 1 0 1 1 9
1 0 0 1 0 1 0 0 0 0 0 0 0 0 blanc
1 0 0 1 0 1 1 0 0 0 0 0 0 0 blanc
1 0 0 1 1 0 0 0 0 0 0 0 0 0 blanc
1 0 0 1 1 0 1 0 0 0 0 0 0 0 blanc
1 0 0 1 1 1 0 0 0 0 0 0 0 0 blanc
1 0 0 1 1 1 1 0 0 0 0 0 0 0 blanc
0 0 0 X X X X * **
1 Se inverseaz combinaiile
reprezentate mai sus
Afirile indi-
cate pt. Ph = 0
X stare indiferent; se repet combinaiile reprezentate mai sus
*, ** vezi explicaiile din text
105
Intrarea Ph (Phase) asigur comanda afioarelor cu LED-uri cu catod comun cnd Ph =
0 (decodificator activ pe nivel logic 1), sau cu anod comun atunci cnd Ph = 1 (decodificator
activ pe nivel logic 0). n cazul afioarelor cu cristale lichide se aplic impulsuri dreptunghiu-
lare ntre borna Ph i stratul de baz comun al afiorului (Common Backplane). Modul de
utilizare a intrrii Ph este indicat n tabelul de adevr cu (*).
Intrarea BI (Blanking Input) comand singerea afiorului (poziia Blanc) cnd BI = 1 i
Ph = 0, pentru LED-uri cu catod comun (sau 1, pentru LED-uri cu anod comun).
Intrarea LD (Latch Disable) memoreaz codul BCD aplicat anterior pe intrri cnd este
n starea logic 0 simultan cu Ph = 0 (1) i BI = 0. Strile notate cu (**) depind de codul BCD
aplicat anterior atunci cnd LD era n starea logic 1.
Decodificatorul comand segmnetele afiorului sau poziia Blanc atunci cnd LD = 1,
BI = 0 i Ph = 0 (1).
Conectarea decodificatorului MMC 4543 la dispozitivele de afiare
n figura 6.1.19 se prezint modalitile de conectare a ieirilor decodificatorului MMC
4543 la diferite dispozitive de afiare.
a) Comanda afioarelor cu LED-uri a fost analizat anterior, pe baza schemelor prezen-
tate n figura 6.1.12. Dac tensiunea de alimentare V
DD
< 10V, sau curentul de aprindere I
sg
a
diodelor unui segment este mai mare de 10 mA, se vor utiliza etaje suplimentare cu tranzis-
toare bipolare pentru fiecare segment, care vor fi comandate de ieirile decodificatorului.
Exist o varietate mare de afioare cu LED-uri, unele de uz general iar altele cu desti-
naie special (calculatoare de birou, calculatoare de buzunar, instrumentaie etc.), cu unul,
dou, patru sau mai muli digii. n continuare se vor prezenta cteva din aceste afioare, une-
le fiind de producie intern:
Circuit monolitic care conine un digit pentru afiarea numerelor zecimale de la 0 la 9,
cu unul sau dou puncte zecimale (figura 6.1.20(a)), cu anod comun sau catod comun, de cu-
loare roie sau verde, substana emisiv fiind fosfura de galiu (GaP). Terminalele circuitului
sunt dispuse la fel ca la circuitele integrate uzuale (DIL) (MDE 21012104 R/V; MDE 2111..
..2114 R/V cu nlimea de 0,3 inch). Conectarea unui segment este dat n figura 6.1.19(a).
(d) Afior fluorescent
MMC
4543
Ph
ieire
strat de baz
comun
Impulsuri
dreptunghiulare
V
SS
V
DD
(b) Afior cu cristale lichide
segment
(a) Afioare cu LED-uri
Dac V
DD
< 10V sau I
sg
> 10mA se prevd tran-
zistoare bipolare pentru comanda segmentelor.
MMC
4543
Ph
ieire
Afior cu
catod comun
segment
V
SS
V
SS
MMC
4543
Ph
ieire
Afior cu
anod comun
segment
V
DD
V
DD
segment
V
A
MMC
4543
Ph
ieire
V
SS
V
SS
(c) Afior cu descrcri n gaze
segment
V
f
MMC
4543
Ph
ieire
V
SS
V
SS
(e) Afior cu incandescen
segment
V
b
MMC
4543
Ph
ieire
V
SS
V
SS
Figura 6.1.19: Modul de conectare a afioarelor la decodificatorul MMC 4543
106
Circuit monolitic care conine doi digii, pentru afiarea numerelor zecimale de la 0 la 9,
cu cte un punct zecimal pentru fiecare digit (n dreapta figura 6.1.20(b) sau n stnga),
restul caracteristicilor fiind la fel ca cele enumerate pentru circuitele cu un digit. Segmentele
pot fi conectate n paralel, selecia unui digit realizndu-se prin activarea electrodului comun
(anod sau catod) de ctre un alt circuit prevzut cu aceast funcie.
Circuit imprimat pe care sunt implementai patru digii cu anod sau catod comun, dis-
pui n grupe de cte doi, fr puncte zecimale dar cu dou LED-uri care despart cele dou
grupe (figura 6.1.20(c)), de culoare roie sau verde, din GaP (MDE 2573 R/V, MDE 2574
R/V; MDE 2583 R/V, MDE 2584 R/V, cu nlimea de 7,6 mm). Selecia electrodului comun
se efectueaz de un alt circuit. Se utilizeaz n general ca afioare pentru ceasuri digitale.
Circuit monolitic care conine un afior cu cinci segmente pentru reprezentarea semnu-
lui +, semnului , a coloanei, precum i dou puncte zecimale (figura 6.1.20(d)), cu
anod comun sau catod comun, de culoare roie sau verde, substana emisiv fiind GaP (MDE
2201 2204 R/V; MDE 2211.. 2214 R/V, cu nlimea de 7,6 mm = 0,3 inch). Terminalele
circuitului sunt dispuse la fel ca la circuitele integrate uzuale (DIL).
b) Comanda afioarelor cu cristale lichide
Afioarele cu cristale lichide (LCD) au cunoscut o dezvoltare dosebit n ultima perioa-
d, fiind de departe cele mai utilizate dispozitive de afiare alfanumerice, datorit n primul
rnd consumului foarte redus de energie (se pot alimenta de la baterie), a dimensiunilor mici
de gabarit i a capabilitilor de implementare n sistemele tehnice complexe care necesit
afiarea informaiilor. De obicei nu sunt introduse ntr-o carcas i de aceea pot fi ncorporate
mai uor ntr-un dispozitiv complex. Ele se produc sub form de module standard sau module
inteligente.
Modulele standard sunt destinate afirii caracterelor alfanumerice sau a graficii. Mo-
dulele standard pentru caractere pot reprezenta un numr de 8, 12, 16, 20, 24 sau 40 caracte-
re, dispuse pe unul, dou, sau patru rnduri. Modulele standard pentru grafic au ncorporate
controlere, reprezentarea grafic putnd fi asigurat de existena a 122 320 de caractere pe
fiecare din cele 32 64 rnduri.
Modulele inteligente sunt prevzute cu interfa serial (RS232), sau cu magistral
serial universal (Universal Serial Bus USB), cu ajutorul crora se pot conecta la PC-uri n
Figura 6.1.20: Afioare cu LED-uri
e
g
(a) afior zecimal
cu un digit
b
c e
f
g
a
d dp2 dp1
b
c
f
(b) afior zecimal
cu doi digii
(d) afior de
semne cu un digit
(c) afior zecimal cu patru digii
dp2 dp1
107
vederea programrii. Caracterele pot fi n numr de 16 (dispuse pe 2 rnduri) sau de 20x4
rnduri la LCD cu interfa serial respectiv 16x2, 20x2 sau 20x4 la LCD cu interfa USB.
Din punct de vedere tehnologic s-au dezvoltat pn n prezent LCD cu cristale lichide
nematice (rotite, suprarotite i cu pelicul compensat de cristale suprarotite), precum i cu
cristale lichide colesterice.
La afioarele cu cristale lichide cu un numr mic de caractere, cum este cazul celor uti-
lizate la ceasurile digitale sau la calculatoarele de buzunar, exist un singur contact electric
pentru fiecare segment care este comandat de un circuit dedicat acestui scop, cum ar fi MMC
4543 (figura 6.1.19(b)). n dispozitivele de afiare de dimensiuni mari pixelii sunt organizai
n matrici pasive sau active, fiecare pixel fiind adresat pe linie i pe coloan.
Dispozitivele de afiare cu tuburi cu descrcare n gaze (figura 6.1.19(c)), cu tuburi
fluorescente (figura 6.1.19(d)) sau cu incandescen (figura 6.1.19(e)) sunt mai puin utiliza-
te n sistemele moderne de afiare.
6.1.4. Multiplexoare
Multiplexorul sau selectorul de date primete informaia binar n paralel la intrrile de
date pe care o transmite pe o singur linie de ieire, cu ajutorul unor intrri de comand.
6.1.4.1. Reprezentarea multiplexoarelor
n figura 6.21(a) este prezentat schemabloc a multiplexorului MUX 2
n
: 1 care are
2
n
intrri de date A
i
(i = 2
n
1, 2
n
2, , 2
1
, 2
0
), n intrri de selecie (I
n1
, I
n2
, , I
1
, I
0
), o in-
trare de activare (validare) EN (ENABLE, denumit i STROBE) i o ieire direct f, intrrile
1 2
n
A
i I
n1
fiind cele mai semnificative. Multiplexorul efectueaz o conversie paralelserie:
datele aduse paralel pe intrri sunt transformate n date seriale transmise rnd pe rnd de o
singur ieire, atunci cnd este comandat de intrarea de selecie i intrarea de validare.
n figura 6.1.21(b) este dat tabelul de adevr al unui multiplexor cu trei intrri de se-
lecie (I
2
, I
1
, I
0
) i opt intrri de date (A
7
, A
6
, , A
1
, A
0
). Dac circuitul este activat (EN = 1),
atunci la ieirea f se va regsi combinaia intrrii A
i
selectate. De exemplu, dac I
2
I
1
I
0
= 0 1
0, atunci ieirea f coincide cu A
2
, adic f = A
2
, deoarece (0 1 0)
2
= 2
1
= (2)
10
. Dac EN = 0
circuitul este inactiv, iar ieirea se afl necondiionat ntr-o stare precizat de productor (*),
de obicei n starea logic 0, sau uneori n starea de nalt impedan (HiZ).
Un multiplexor poate fi activat i pe nivel logic 0, adic EN = 0 (figura 6.1.22(a)), la
ieirea f obinndu-se valorile conform tabelului din figura 6.1.21(b). Dac EN = 1 circuitul
este inactiv (invalidat sau blocat), astfel c ieirea f trebuie s se afle ntr-o stare necondiio-
nat (0 sau HiZ), convenit de productor.
Figura 6.1.21: Multiplexor cu validare pe nivel logic 1
1 2
n
A
I
n1
EN I
1
I
0
MUX 2
n
: 1
f
(a) Schemabloc
2 2
n
A
1
A
0
A
I
n2
validare
intrri de date
i
n
t
r
r
i

d
e

s
e
l
e
c
i
e
Intrri de comand Ieire
I
2
I
1
I
0
EN f
0 0 0 1 A
0
0 0 1 1 A
1
0 1 0 1 A
2
0 1 1 1 A
3
1 0 0 1 A
4
1 0 1 1 A
5
1 1 0 1 A
6
1 1 1 1 A
7
X X X 0 0 (HiZ)*
108
n figura 6.1.22(b) este reprezentat un multiplexor inversor, adic un multiplexor vali-
dat pe nivel logic 0 ( EN = 0) i a crei ieire W este complementar ieirii directe f. Cu alte
cuvinte, la ieire se obin datele i A atunci cnd sunt adresate de intrrile de selecie respective.
6.1.4.2. Implementarea multiplexoarelor cu pori logice
Exemplul 6.1.5. S se proiecteze un multiplexor cu patru intrri de date, care s fie
activ (validat) pe nivel logic 1. Dac intrarea de validare este n starea logic 0 atunci ieirea
s se afle necondiionat n starea logic 0.
R 6.1.5. Din enun rezult c intrrile de date sunt: A
3
(cea mai semnificativ), A
2
, A
1
i A
0
, crora le corespund dou intrri de selecie: I
1
(cea mai semnificativ) i I
0
(n = 2). Cir-
cuitul funcioneaz ca multiplexor dac intrarea de validare EN = 1 i este blocat (f = 0) cnd
EN = 0. Schemabloc a multiplexorului este dat n figura 6.1.23(a).
Se stabilete tabelul de adevr din figura 6.1.23(b), fr a ine cont de aciunea intrrii
de validare/invalidare EN. Cnd EN = 1, ieirea este o funcie de ase argumente:
(6.1.14) f (A
3
, A
2
, A
1
, A
0
, I
1
, I
0
) =
0 1 0
I I A +
0 1 1
I I A +
0 1 2
I I A +
0 1 0
I I A .
Figura 6.1.22: Multiplexoare cu validare pe nivel logic 0
(a) Multiplexor cu ieire direct
1 2
n
A
I
n1
EN
I
1
I
0
MUX 2
n
: 1
f
2 2
n
A
1
A
0
A
I
n2
validare
(b) Multiplexor cu ieire complementar
1 2
n
A
I
n1
EN
I
1
I
0
MUX 2
n
: 1
f
2 2
n
A
1
A
0
A
I
n2
validare
W
Figura 6.23: Implementarea unui multiplexor cu validare pe nivel logic 1
Intrri Ieire
I
1
I
0
f
0 0 A
0
0 1 A
1
1 0 A
2
1 1 A
3
(b) Tabel de adevr
f
EN
I
1
I
0
MUX 4 : 1
f
(a) Schemabloc
A
3
A
2
A
1
A
0
I
1
I
0
A
0
A
1
A
2
A
3
EN
(c) Diagrama
Karnaugh
I
1
I
0
0 1
0 A
0
A
2
1 A
1
A
3
(d) Schema logic
109
n figura 6.1.23(c) este dat diagrama Karnaugh. Deoarece intrrile de date A
3
, A
2
, A
1
i A
0
sunt independente (necorelate), rezult c funcia (6.1.14) nu poate fi minimizat.
Schema logic construit cu pori logice este prezentat n figura 6.1.23(d). Se utili-
zeaz dou pori inversoare (NU), patru pori I cu cte patru intrri i o poart SAU. Con-
form expresiei funciei de ieire f (6.1.14), o poart SAU ar trebui s aib trei intrri, lucru
valabil numai cnd EN = 1. Pentru a realiza blocarea multiplexorului este necesar i a patra
intrare, care constituie intrarea de validare/inhibare (activare/blocare) EN. Se constat c
atunci cnd EN = 0 ieirile tuturor porilor I trec n starea logic 0 i implicit ieirea f devine
0, astfel c multiplexorul este blocat.
6.1.4.3. Extinderea multiplexrii
Multiplexoarelestandard cu cte n intrri de date se pot utiliza pentru a obine multi-
plexoare cu un numr N mai mare de intrri de date (N > n).
Exemplul 6.1.6. S se implementeze un multiplexor cu opt intrri de date utilizndu-
se patru multiplexoare cu cte dou intrri de date i un multiplexor cu patru intrri de date.
R 6.1.6. Multiplexoarele cu dou intrri de date (A
1
i A
0
) au o intrare de selecie I
0
i
intrarea de validare EN activ pe nivel logic 1 (figura 6.1.24(a)).
Funcia logic a ieirii f se stabilete pe baza tabelului de adevr din figura 6.1.24(b):
(6.1.15) f (A
1
, A
0
, I
0
) =
0 0
I A +
0 1
I A .
Schema logic din figura 6.1.24
(c) conine inversorul NU, dou pori
logice I cu cte trei intrri (a treia in-
trare se utilizeaz pentru validare/ in-
validare EN) i o poart SAU.
Din tabelul de adevr reiese c
dac I
0
= 0, la ieirea MUX 2:1 apare
A
0
(cea mai puin semnificativ), iar
cnd I
0
= 1 la ieire apare A
1
(cea mai
semnificativ). Aceast observaie se
va utiliza la proiectarea multiplexoru-
lui extins din figura 6.1.25. Pe nivelul
de sus se dispun MUX 2:1 ale cror ie-
iri sunt selectate n funcie de nivelul
logic al intrrii I
0
. Astfel, dac I
0
= 0,
se activeaz ieirile: f
3
= A
6
, f
2
= A
4
, f
1
= A
2
, f
0
= A
0
, iar dac I
0
= 1, vor fi validate: f
3
= A
7
, f
2
= A
5
, f
1
= A
3
, f
0
= A
1
.
Pe nivelul de jos se plaseaz multiplexorul MUX 4:1. Din tabelul de adevr al acestuia,
adaptat la cerinele exemplului, rezult c n funcie de nivelele logice aplicate pe intrrile de
selecie I
2
i I
1
, se selecteaz una din intrrile de date: f
3
, f
2
, f
1
sau f
0
, care reprezint ieirile
multiplexoarelor MUX 2:1.
Funcionarea multiplexorului extins se poate analiza pe baza tabelului de adevr / func-
ionare din figura 6.1.26. De exemplu, dac I
2
I
1
I
0
= 0 0 0 atunci se selecteaz la ieirea f in-
trarea f
0
(conform tabelului de adevr al MUX 4 : 1), adic A
0
, dac i numai dac I
0
= 0
(conform celor specificate anterior despre funcionarea MUX 2:1). Dac I
2
I
1
I
0
= 0 0 1, se se-
lecteaz A
1
deoarece I
0
= 1 .a.m.d.
Multiplexorul extins este activ pe nivel logic sczut, adic EN = 0.
Din cele expuse se constat c intrrile de selecie cele mai puin semnificative se utili-
zeaz la selecia de pe primul nivel (de sus), iar cele mai semnificative se folosesc la selecia
de pe al doilea nivel i ieirile multiplexoarelor de pe primul nivel se conecteaz la intrrile
celui de al doilea nivel, n ordine binar natural.
Figura 6.1.24: Multiplexor cu dou intrri de
date i activ pe nivel logic 1
Intrare Ieire
I
0
f
0 A
0
1 A
1
(b) Tabel de adevr
f
(a) Schemabloc
EN
I
0
MUX
2 : 1
A
1
A
0
(c) Schema logic
f
I
0
A
0
A
1
EN
110
n mod analog se poate construi un multiplexor extins cu 16 intrri de date utiliznd
patru MUX 4 : 1 pe pri-mul nivel (cu intrrile de selecie I
1
i I
0
) i un MUX 4 : 1 pe al doilea
nivel (I
3
i I
2
), sau cu oricare 2
n
intrri.
6.1.4.4. Utilizarea multiplexoarelor n implementarea funciilor logice
Funciile booleene de n variabile
se pot construi cu ajutorul unui multi-
plexor cu n intrri de selecie respectiv
2
n
intrri de date.
Exemplul 6.1.7. S se imple-
menteze cu ajutorul unui multiplexor
funcia y care are tabelul de adevr pre-
zentat n figura 6.1.27(a).
R. 6.1.7. Considerm c variabi-
lele x
2
, x
1
i x
0
ale funciei y sunt chiar
intrrile de selecie I
2
, I
1
i I
0
ale multi-
plexorului, deci avem un MUX 8 : 1
(figura 6.1.27(b)). Dac se asigneaz
intrrile de date ale multiplexorului la
seleciile corespunztoare n ordinea in-
dicat n figur, atunci la ieirea lui se
regsete una din datele de intrare A
i
selectat. De exemplu, dac x
2
x
1
x
0
(I
2
I
1
I
0
) = 0 1 0
atunci la ieirea f apare valoarea 0 a funciei implementate y (asignat intrrii A
2
) etc. Con-
form configuraiei intrrii de validare/invalidare valorile funciei y apar la ieirea f a multi-
plexorului dac EN = 0.
Observaie. Implementarea funciilor logice cu ajutorul unui multiplexor nu necesit
operaia de minimizare.
Simplificarea implementrii cu multiplexoare a funciilor logice
O funcie cu n variabile se poate implementa cu un multiplexor cu (n1) intrri de se-
lecie i 2
n1
intrri de date n loc de n intrri de selecie i 2
n
intrri de date dac una din cele
n variabile se introduce n coloana valorilor funciei n reprezentarea prin tabelul de adevr.
Figura 6.1.25: Multiplexor extins cu opt intrri de date validat pe nivel logic 0
I
0 EN
MUX 2 : 1
A
1
A
0
I f
A
6
A
7
EN
MUX 2 : 1
A
1
A
0
I f
A
4
A
5
EN
MUX 2 : 1
A
1
A
0
I f
A
2
A
3
EN
MUX 2 : 1
A
1
A
0
I f
A
0
A
1
nivel 1
EN
I
1
I
2
MUX 4 : 1
f
A
3
A
2
A
1
A
0
EN
I
0
I
1
f
3
f
2
f
1
f
0
Intrri Ieire
I
2
I
1
f
0 0 f
0
0 1 f
1
1 0 f
2
1 1 f
3
Tabel de adevr MUX 4 : 1
Figura 6.1.26: Tabelul de adevr al
multiplexorului extins
Intrri multiplexor extins Ieire
I
2
I
1
I
0
f
3
f
2
f
1
f
0
EN
f
0 0 0 A
6
A
4
A
2
A
0
0 A
0
0 0 1 A
7
A
5
A
3
A
1
0 A
1
0 1 0 A
6
A
4
A
2
A
0
0 A
2
0 1 1 A
7
A
5
A
3
A
1
0 A
3
1 0 0 A
6
A
4
A
2
A
0
0 A
4
1 0 1 A
7
A
5
A
3
A
1
0 A
5
1 1 0 A
6
A
4
A
2
A
0
0 A
6
1 1 1 A
7
A
5
A
3
A
1
0 A
7
X X X X X X X 1 0
111
Modul cum se realizeaz aceast operaie va fi ilustrat relund exemplul 6.1.7, n care
s-a utilizat un multiplexor cu opt intrri de date. Acum se introduce x
2
ca variabil indepen-
dent n coloana valorilor funciei de ieire y, rezultnd un nou tabel de adevr (figura 6.1.28
(a)), obinut pe baza urmtoarelor observaii:
- dac x
1
x
0
= 0 0, atunci y = 1 dac x
2
= 0, i y = 0 dac x
2
= 1, adic y(0, 0, 0) = 1 i y(1,
0, 0) = 0; rezult c, atunci cnd x
1
= 0 i x
0
= 0, funcia y ia valoarea
2
x
- dac x
1
x
0
2
= 0, i y = 0 dac x
2
= 1, adic y(0, 0, 1) = 0 i y(1,
1
= 0 i x
0
= 1, funcia y ia valoarea 0, indiferent de valoarea
pe care o ia x
2
- dac x
1
x
0
2
= 0, i y = 1 dac x
2
= 1, adic y(0, 1, 0) = 0 i y(1,
1
= 0 i x
0
= 1, funcia y ia valoarea x
2
- dac x
1
x
0
2
= 0, i y = 1 dac x
2
= 1, adic y(0, 1, 1) = 1 i y(1,
1
= 0 i x
0
= 1, funcia y este 1, indiferent de valoarea lui x
2
.
Schema logic care se obine pe baza noului tabel de adevr este prezentat n figura
6.1.28(b), multiplexorul avnd acum numai patru intrri de date. Se mai utilizeaz o poart
inversoare NU pentru a nega variabila x
2
. Selectarea valorilor funciei y la ieire are loc cnd
EN = 1.
Intrri Ieire
x
1
x
0
y(x
2
, x
1
, x
0
)
0 0
2
x
(A
0
)
0 1 0 (A
1
)
1 0 x
2
(A
2
)
1 1 1 (A
3
)
(a) Tabel de adevr (b) Schema logic
EN
x
1
x
0
MUX 4 : 1
f
A
3
A
2
A
1
A
0
I
1
I
0
y(x
2
, x
1
, x
0
)
x
2 1 0
nivel 1
Figura 6.1.28: Implementarea unei funcii logice cu un
multiplexor care are un numr redus de intrri de date
Intrri Ieire
x
2
x
1
x
0
y(x
2
, x
1
, x
0
)
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
(a) Tabelul de adevr al funciei y
I
1
I
2
M
U
X

8
:
1
f
EN
I
0
x
1
x
2
y
x
0
A
4
A
5
A
6
A
7
A
0
A
1
A
2
A
3
(b) Multiplexor 8 : 1
Figura 6.1.27: Implementarea cu multiplexor a unei funcii logice
0
0
1
1
1
0
0
1
112
6.1.4.5. Circuitul integrat CDB 4151 cu funcie de multiplexor
Constructiv, multiplexoarele se realizeaz cu 2 (n = 1), 8 (n = 2) sau 16 (n = 4) intrri
de date.
Circuitul integrat CDB 4151 (SN
74151) este un multiplexor MUX 8 : 1,
care are opt intrri de date (notate D
0
, D
1
,
, D
7
), trei intrri de selecie (A, B, C),
o intrare de validare/inhibare STROBE
(echivalent cu ENABLE), activ pe nivel
logic 0 ( STROBE = 0) i dou ieiri: una
direct Y, iar cealalt complementar W.
Dac STROBE = 1, atunci ieirea Y este
adus pe nivel logic 0 (W = 1). Tabelul
de adevr este dat n figura 6.1.29.
Circuitul SN 74251 este asemn-
tor cu circuitul SN 74151, cu deosebirea
c intrarea de validare STROBE = 1 adu-
ce ieirea Y (W) n starea de nalt impe-
dan (HiZ).
6.1.5. Demultiplexoare
Demultiplexorul sau distribuitorul
de date primete o informaie binar pe o singur in-trare pe care o transmite la ieire pe linii
paralele, cu ajutorul unor intrri de comand.
6.1.5.1. Reprezentarea demultiplexoarelor
Demultiplexorul DEMUX 1 : 2
n
din figura 6.1.30(a) are n intrri de selecie (I
n1
, I
n2
,
I
1
, I
0
), 2
n
ieiri de date Q
i
(i = 2
n
1, 2
n
2, , 2
1
, 2
0
), o intrare de activare (validare) EI
(Enable Input), care este de fapt intrarea de date y. Ieirea de date
1 2
n
Q
i intrarea de selecie
I
n1
sunt cele mai semnificative.
Demultiplexorul efectueaz o conversie serieparalel a informaiei, adic funcia inver-
s pe care o realizeaz un multiplexor (convertor paralelserie).
n figura 6.1.30(b) este dat tabelul de adevr al unui demultiplexor cu trei intrri de se-
lecie (I
2
, I
1
, I
0
) i opt ieiri de date (Q
7
, Q
6
, , Q
1
, Q
0
). Dac circuitul este activat/validat,
adic EI = 1, atunci informaia binar prezent pe intrarea y EI va fi transferat la ieirea Q
i
Intrri de comand Ieiri
C B A
STROBE
Y W
0 0 0 0 D
0
0
D
0 0 1 0 D
1
1
D
0 1 0 0 D
2
2
D
0 1 1 0 D
3
3
D
1 0 0 0 D
4
4
D
1 0 1 0 D
5
5
D
1 1 0 0 D
6
6
D
1 1 1 0 D
7
7
D
X X X 1 0 (HiZ*) 1 (HiZ*)
* pentru circuitul SN 74251
Figura 6.1.29: Tabelul de adevr al circuitelor
integrate 74151 i 74251
Figura 6.1.30: Demultiplexor cu validare pe nivel logic 1
1 2
n
Q
(a) Schemabloc
2 2
n
Q
I
n1
EI
I
1
I
0
D
E
M
U
X

1

:

2
n
y
1
Q
0
Q
selecie
ieiri
i
n
t
r
a
r
e
d
e

d
a
t
e
Intrri Ieiri
EI I
2
I
1
I
0
Q
7
Q
6
Q
5
Q
4
Q
3
Q
2
Q
1
Q
0
1 0 0 0 0 0 0 0 0 0 0 1
1 0 0 1 0 0 0 0 0 0 1 0
1 0 1 0 0 0 0 0 0 1 0 0
1 0 1 1 0 0 0 0 1 0 0 0
1 1 0 0 0 0 0 1 0 0 0 0
1 1 0 1 0 0 1 0 0 0 0 0
1 1 1 0 0 1 0 0 0 0 0 0
1 1 1 1 1 0 0 0 0 0 0 0
0 X X X 0 0 0 0 0 0 0 0
113
selectat de intrrile de selecie. n acest caz, ieirea Q
i
selectat va trece n starea logic 1 iar
celelalte ieiri vor fi pe nivel logic 0. De exemplu, dac I
2
I
1
I
0
= 0 1 1 atunci ieirea care va fi
activat este Q
3
(Q
3
= y = 1), deoarece (0 1 1)
2
= 0 2
2
1 2
1
+ 1 2
0
= (3)
10
. Dac EI = 0,
atunci circuitul este inactiv/inhibat (datele de la intrarea y nu sunt transferate la nicio ieire),
iar toate ieirile se afl n starea logic 0.
Demultiplexorul activat pe nivel logic 0 este prezentat n figura figura 6.1.31(a).
Datele sunt transmise ctre ieirea selectat Q
i
atunci cnd EI = 0, caz n care Q
i
= 0
iar celelate ieiri sunt n starea logic 1, aa cum rezult din tabelul de adevr din figura 6.31
(b), reprezentat pentru cazul particular n = 3. Se constat c demultiplexorul funcionez i ca
un decodificator din cod binar n cod zecimal. Dac EI = 1, circuitul devine inactiv, toate ie-
irile sale fiind pe nivel logic 1.
6.1.5.2. Implementarea demultiplexoarelor cu pori logice
Implementarea cu pori logice a demultiplexoarelor se realizeaz n mod asemntor
construirii cu pori logice a decodificatoarelor binarzecimal (vezi 6.1.3.1), la care se mai
adaug intrarea de activare/dezactivare (validare/invalidare) EI pe intrrile porilor logice fi-
nale ale decodificatorului.
Exemplul 6.1.8. S se implementeze cu pori logice un demultiplexor activ pe nivel
logic 0, care are trei intrri de selecie ((I
2
, I
1
, I
0
) i, evident opt ieiri de date.
R 6.1.8. Tabelul de adevr al demultiplexorului este cel din figura 6.1.31 (b), care
este asemntor cu tabelul de adevr al decodificatorului binarzecimal din figura 6.1.7(b),
cu excepia coloanei intrrii de validare EI . O prim schem logic se obine parcugnd mai
nti etapele descrise n 6.1.3.1 pentru exemplul 6.1.1, nelund n considerare intrarea de
validare. Schema logic a demultiplexorului se construiete pe baza schemei din figura 6.1.8
(b), la care se adaug linia de activare/validare EI , fapt ce impune utilizarea unor pori logi-
ce finale de tipul I NU cu cte patru intrri, aa cum se arat n figura 6.1.32.
6.1.5.3. Utilizarea demultiplexoarelor pentru implementarea funciilor logice
n 6.1.3.1(pct.C) s-a prezentat modul de sintetizare a unor funcii logice cu ajutorul
decodificatoarelor. Deoarece un demultiplexor are n plus fa de un decodificator intrarea de
validare, rezult c funciile logice se pot reprezenta i cu demultiplexoare atunci cnd aces-
tea sunt activate (pe nivel logic 1 sau 0), parcurgnd etapele descrise n paragraful menionat.
Figura 6.1.31: Demultiplexor cu validare pe nivel logic 0
1 2
n
Q
I
n1
EI
I
1
I
0
D
E
M
U
X

1

:

2
n
y
(a) Schemabloc
2 2
n
Q
1
Q
0
Q
selecie
ieiri
i
n
t
r
a
r
e
d
e

d
a
t
e
Intrri Ieiri
EI
I
2
I
1
I
0
7
Q
6
Q
5
Q
4
Q
3
Q
2
Q
1
Q
0
Q
0 0 0 0 1 1 1 1 1 1 1 0
0 0 0 1 1 1 1 1 1 1 0 1
0 0 1 0 1 1 1 1 1 0 1 1
0 0 1 1 1 1 1 1 0 1 1 1
0 1 0 0 1 1 1 0 1 1 1 1
0 1 0 1 1 1 0 1 1 1 1 1
0 1 1 0 1 0 1 1 1 1 1 1
0 1 1 1 0 1 1 1 1 1 1 1
1 X X X 1 1 1 1 1 1 1 1
114
6.1.5.4. Extinderea demultiplexrii
Cu ajutorul unor demultiplexoarestandard cu cte n ieiri de date se pot obine demul-
tiplexoare cu un numr mai mare de ieiri de date N (N > n).
Exemplul 6.1.9. S se proiecteze un demultiplexor cu 16 ieiri (DEMUX 1 : 16) activ
pe nivel logic 1, utiliznd demultiplexoare cu cte patru ieiri de date (DEMUX 1 : 4).
R 6.1.9. Implementarea celor cinci demultiplexoare DEMUX 1 : 4 necesare const n
dispunerea pe primul nivel al schemei logice a patru dintre acestea (figura 6.1.33), comanda-
te de intrrile de selecie I
1
(cea mai semnificativ) i I
0
. Pe nivelul inferior este situat al cin-
cilea demultiplexor, care este selectat de intrrile I
3
respectiv I
2
. Acesta are ieirile de date co-
nectate la intrrile de validare EI ale demultiplexoarelor de pe nivelul superior iar intrarea sa
de validare este totodat i intrarea serial de date y a demultiplexorului extins. Tabelul de
adevr al demultiplexorului de pe nivelul de jos este artat n figur.
Dac y = 0 atunci DEMUX nr. 5 este inactiv i deci y
3
= y
2
= y
1
= y
0
= 0, astfel c toate
DEMUX de pe nivelul de sus sunt blocate (inactive). Deci, Q
15
= Q
14
= = Q
1
= Q
0
= 0.
Dac y = 1 atunci DEMUX nr. 5 este activ i n raport cu strile logice ale intrrilor de
S
2
S
1
S
0
0
Q
1
Q
2
Q
3
Q
4
Q
5
Q
6
Q
7
Q
EI
Figura 6.1.32: Demultiplexor 1 : 8 activ pe nivel logic 0 realizat cu pori logice
I
0
Figura 6.1.33: Demultiplexor extins cu 16 ieiri de date validat pe nivel logic 1
intrare de date
I
3
I
2
I
1
y
3
y
2
y
1
y
0
Intrri Ieiri
EI I
3
I
2
y
3
y
2
y
1
y
0
1 0 0 0 0 0 1
1 0 1 0 0 1 0
1 1 0 0 1 0 0
1 1 1 1 0 0 0
0 X X 0 0 0 0
Tabel de adevr DEMUX 1 : 4
EI
DEMUX 1 : 4
y
Q
3
Q
2
Q
1
Q
0
I
1
I
0
5
Q
14
Q
15
Q
12
Q
13
EI
DEMUX 1 : 4
Q
3
Q
2
Q
1
Q
0
I
1
I
0
4
Q
10
Q
11
Q
8
Q
9
EI
DEMUX 1 : 4
Q
3
Q
2
Q
1
Q
0
I
1
I
0
3
Q
6
Q
7
Q
4
Q
5
EI
DEMUX 1 : 4
Q
3
Q
2
Q
1
Q
0
I
1
I
0
2
Q
2
Q
3
Q
0
Q
1
EI
DEMUX 1 : 4
Q
3
Q
2
Q
1
Q
0
I
1
I
0
1
115
selecie I
3
i I
2
, va fi activ unul din DEMUX de pe nivelul superior. De exemplu, dac I
3
I
2
=
0 1 atunci y
1
= 1 (vezi tabelul de adevr) i va fi activat DEMUX nr. 2. Apoi, n funcie de
strile intrrilor de selecie I
1
i I
0
, va fi activat una din ieirile Q
15
, Q
14
, , Q
1
sau Q
0
. De
exemplu, dac I
1
I
0
= 0 1 dar i I
3
I
2
= 0 1 atunci va fi activat ieirea de date a demultiplexo-
rului extins, adic Q
5
= 1.
n mod asemntor se pot realiza demultiplexoare extinse cu un numr de ieiri de date
de 32, 64 etc., active pe nivel logic 0 sau 1.
6.1.5.5. Transmiterea la distan a informaiei binare
O aplicaie important a multiplexoarelor i demultiplexoarelor o reprezint transmisia
la distan pe un singur fir (serial) a datelor paralele. n figura 6.1.34 se prezint conectarea
unui MUX 16 : 1 i a unui DEMUX 1 : 16 pentru realizarea acestui tip de transmisie.
Pentru efectuarea transmisiei este necesar sincronizarea celor dou circuite, care se
realizez prin conectarea mpreun a a intrrilor de selecie de acelai nume, adic I
3
(MUX
16 : 1) cu I
3
(DEMUX 16 : 1) .a.m.d. Aceasta nseamn utilizarea a patru fire (pentru exem-
plul de fa) i a nc a celui de al cincilea fir ntre ieirea de date y ( f) a MUX 16 : 1 i intra-
rea de date (validare) y (EI) a DEMUX 16 : 1. n acest fel s-au economisit 9 fire, fa de ca-
zul n care s-ar fi utilizat 16 fire pentru transmisia direct a datelor A
15
, A
14
, A
1
, A
0
. n ge-
neral, pentru 2
n
date se folosesc numai 2
n
(n + 1) fire.
Funcionare. Dac intrarea de validare EN a demultiplexorului este pe nivel logic 1 se
poate realiza transmisia de date. De exemplu, atta timp ct I
3
I
2
I
1
I
0
= 0 0 0 0, pe ieirea y
(f) a multiplexorului apare bitul 1 de pe linia de intrare de date A
0
. Demultiplexorul distribuie
acest bit sosit la intrarea sa de date (validare) y (EI) ctre ieirea sa Q
0
.a.m.d.
Observaie. Strile logice ale intrrilor de selecie I
3
, I
2
, I
1
, I
0
se pot genera cu un nu-
mrtor binar.
Productorii au realizat circuite integrate care pot efectua pe aceeai capsul funciuni
nrudite, ca de exemplu decodificatoaredemultiplexoare i multiplexoaredemultiplexoare:
54/74 (LS) 138 este un decodificatordemultiplexor care are trei intrri de selecie, trei
intrri de validare (din care dou active pe nivel 0, iar cea dea treia activ pe nivel logic 1) i
opt linii de ieire. Funcia de decodificator se utilizeaz n sisteme cu memorii de mare vitez,
iar ca demultiplexor funcioneaz atunci cnd una din intrrile de validare este folosit ca in-
trare de date.
Circuitul 54/74 (LS) 139 conine dou decodificatoaredemultiplexoare independente,
cu dou intrri de selecie, o intrare de validare (activ pe nivel 0) i patru linii de ieire.
M
U
X

1
6
:
1
f
EN
I
1
I
2
I
3
I
0
A
15
A
14
A
1
A
0
EI
D
E
M
U
X

1

:

1
6
y
Figura 6.1.34: Transmiterea la distan a datelor
y
nivel 1
A
15
A
14
A
1
A
0
I
1
I
2
I
3
I
0
I
1
I
2
I
3
I
0
Q
15
Q
14
Q
1
Q
0
Q
15
Q
14
Q
1
Q
0
116
Circuitul MMC 4051 este un multiplexordemultiplexor analogic bidirecional cu trei li-
nii binare de selecie, o intrare binar de validare (denumit i intrare de inhibare, activ pe
nivel logic 0) i opt linii (canale analogice) intrareieire. Canalele devin linii de intrare cnd
circuitul funcioneaz ca multiplexor i linii de ieire cnd lucreaz ca demultiplexor. Circuite
asemnntoare sunt MMC 4052 (cu dou grupe cu cte patru canale bidirecionale) i MMC
4053 (cu trei grupe a cte dou canale bidirecionale).
Circuitul MMC 4067 este un multiplexordemultiplexor analogic care are patru intrri
binare de comand (selecie), o intrare binar de validare/inhibare (activ pe nivel logic 0) i
16 canale analogice intrareieire. Circuitul MMC 4097 are dou grupe cu cte opt canale.
6.2. Registre
Registrul reprezint un ansamblu de celule elementare de memorie n care se conserv
un grup de informaii binare, n vederea utilizrii sau prelucrrii lor ulterioare. Fiecare celul
conine un singur bit, 0 sau 1. Capacitatea unui registru este numrul su de celule, deci nu-
mrul de bii pe care l poate nmagazina.
6.2.1. Clasificarea registrelor
n funcie de modul de nmagazinare sau introducere a datelor (biilor) exist registre
paralel i registre seriale.
Un registru paralel (sau de memorare paralel) poate s nmagazineze toi biii si n
acelai moment de timp.
ntr-un registru serial (serie) biii sosesc rnd pe rnd i, pe msur ce un nou bit sosete
n registru, toi biii deja existeni acolo se deplaseaz cu o poziie spre dreapta (sau spre stn-
ga), pentru a-i face loc noului bit sosit. Pentru ca un registru serial avnd capacitatea egal cu
n bii s se umple este necesar ca n el s se introduc rnd pe rnd (unul dup altul) n bii. De
fiecare dat cnd un nou bit este introdus, toi biii deja existeni n registru se deplaseaz cu o
poziie (celul) nspre dreapta sau stnga. Aadar, un registru serie realizeaz i o deplasare a
biilor din interior. n funcie de direcia deplasrii, registrele seriale se mpart n registre de
deplasare de la stnga la dreapta i registre de deplasare de la dreapta la stnga.
Att registrele paralele ct i cele seriale realizeaz funcia de memorare, ele fiind un
tip de memorii.
Extragerea informaiei se poate realiza att serie ct i paralel, astfel c exist:
- registre cu introducerea i extragerea n paralel a informaiei;
- registre cu introducere n paralel i extragere serie;
- registre cu introducere n serie i extragere paralel;
- registre cu introducere i extragere serie a informaiei.
6.2.2. Tipuri de registre
Registrele se construiesc n primul rnd cu circuite basculante bistabile (CBB) master
slave de tip D, apoi cu bistabili cu latch-uri de tip D, precum i CBB masterslave de tip
JK.
6.2.2.1. Registre de memorare paralel
A) Registre de memorare paralel cu bistabili de tip D masterslave
n figura 6.2.1 este prezentat un registru de memorare paralel realizat cu patru bista-
bili masterslavede tip D (CBB MS de tip D), care poate memora astfel 4 bii.
Funcionarea registrului decurge din caracteristicile bistabilului masterslave de tip
D (vezi i 4.3.2 (IV).
Intrrile de date sunt A
3
, A
2
, A
1
, A
0
, iar ieirile sunt f
3
, f
2
, f
1
i f
0
. n momentul aparii-
ei frontului activ posterior al tactului CK (la trecerea acestuia din nivelul logic 1 n 0), valori-
le intrrilor sunt eantionate i transmise la ieirile A
i
. Aceste valori vor rmne neschimbate
pn la apariia urmtorului front activ al tactului, indiferent de ceea ce se ntmpl cu valori-
le intrrilor n acelai interval de timp. De exemplu, dac n momentul apariiei frontului activ
intrrile au valorile intrrile sunt A
3
= 1, A
2
= 1, A
1
= 1 i A
0
= 0, atunci ieirile devin f
3
= 1,
117
f
2
= 1, f
1
= 1 i f
0
= 0 i vor rmne n aceast stare pn la apariia unui nou front activ al
tactului.
Deci, registrul deschis memoreaz datele prezente pe intrrile sale n momentul apari-
iei unui front activ al tactului i le menine apoi pe ieirile sale pn la apariia urmtorului
front activ al tactului. La acest nou moment de timp, ieirile devin egale cu valorile intrrilor
n acest moment de timp .a.m.d. Se constat de fapt c ieirile urmresc strile intrrilor.
De menionat c, pentru ca registrul s funcioneze corect, este necesar ca datele de pe
intrri s fie stabile (adic s nu-i schimbe starea) ntr-o ntreag vecintate a momentului
apariiei frontului activ al tactului. Cu alte cuvinte, trebuie respectate valorile duratelor t
SET UP
(timpul de stabilizare a intrrii D a bistabilului n raport cu frontul activ al tactului) i t
HOLD
(intervalul de timp ct mai trebuie meninut intrarea D a bistabilului dup apariia frontului
activ al tactului) precizate de productor. Dac t este momentul apariiei frontului activ al tac-
tului, atunci datele de pe intrri trebuie s fie fixe cel puin cu un timp egal cu t
SET UP
naintea
lui t. Ele trebuie meninute fixe cel puin nc un interval de timp (t t
SET UP
, t + t
HOLD
) pentru
ca registrul s funcioneze corect.
Funcionarea registrului descris mai sus are loc atunci cnd intrrile (asincrone) de ini-
ializare PRESET ( PR) i CLEAR ( CL) sunt n starea logic 1 (ambele inactive).
Activarea intrrii CLEAR ( CL = 0) dar cu PRESET inactiv ( PR = 1) are ca efect ter-
gerea tuturor bistabililor, adic aducerea n 0 a tuturor ieirilor registrului, indiferent de stri-
le intrrilor A
i
i ale tactului CK.
Ct timp CL = 1 i PR = 0 (deci CLEAR inactiv i PRESET activ), ieirile registru-
lui sunt meninute n 1 logic, indiferent de valorile intrrilor A
i
i ale tactului CK.
Configuraia CL = 0, PR = 0 (ambele intrri de iniializare active) nu este permis i
trebuie evitat.
Se pot construi registre de memorare cu bistabili masterslavede tip D acionai pe
frontul anterior (pozitiv) al impulsului de tact CK, adic la trecerea din 0 n 1 (figura 6.2.2).
Funcionarea acestui registru este asemntoare cu cea a registrului descris anterior, cu
excepia operaiei de memorare care se realizeaz pe frontul cresctor (anterior) al impulsului
de tact CK. Efectele intrrilor asincrone PRESET i CLEAR sunt identice cu cele precizate
pentru schema din figura 6.2.1.
Pe baza schemelor din figurile 6.2.1 i 6.2.2 se pot construi registre de memorare cu n
bii (8, 16, 32 etc.), utiliznd CBB MS de tip D. Circuitul integrat CDB 474 (54/ 74/474), ca-
re conine doi bistabili de tip D, funcioneaz conform celor specificate pentru schema din fi-
gura 6.2.2.
CK
Q
CL
A
3
f
3
PRESET (PR)
CLEAR (CL)
CLOCK (CK)
CK
A
2
f
2
CK
A
1
f
1
CK
A
0
f
0
Figura 6.2.1: Registru de memorare paralel pe patru bii realizat cu
CBB MS de tip D comandate la tranziia tactului CK din 1 n 0
Q
CL
Q
CL
Q
CL
D
PR
D
PR
D
PR
D
PR
118
B) Registre de memorare paralel cu bistabili de tip D cu latch
Ct timp intrarea de validare ENABLE (EN sau CK) se afl n starea logic 1, ieirile f
3
,
f
2
, f
1
, f
0
urmresc valorile intrrilor A
3
, A
2
, A
1
, A
0
; n aceast situaie se spune c registrul din
figura 6.2.3 este transparent. n momentul n care ENABLE trece din starea logic 1 n 0, ie-
irile f
3
, f
2
, f
1
, f
0
memoreaz (zvoresc) starea pe care au avut-o ele i deci i intrrile A
3
,
A
2
, A
1
, A
0
, n momentul trecerii intrrii ENABLE din 1 n 0. Ieirile vor rmne ngheate pn
cnd ENABLE va trece din nou pe nivel logic 1.
Circuitele integrate CDB 475 (54/74/475) conin patru bistabili de tip D cu latch, ast-
fel c se poate utiliza o singur capsul pentru materializarea registrului de mai sus, sau mai
multe, n cazul registrelor cu un numr mai mare de intrri (n = 8, 16, 32 etc).
6.2.2.2. Registre de deplasare
A) Tipuri de registre de deplasare
n registrele de deplasare propagarea (transmiterea) informaiei se poate efectua de la
dreapta la stnga sau de la stnga la dreapta, avnd ca referin bistabilul cu ieirea corespun-
ztoare celui mai semnificativ bit al cuvntului binar care s-ar putea forma din strile ieirilor
bistabililor registrului.
n figura 6.2.4 este prezentat un registru de deplasare stngadreapta (deci de la f
3
c-
tre f
0
), de patru bii, realizat cu CBB MS de tip D. PRESET (PR) i CLEAR (CL) sunt intrri-
le asincrone de iniializare. Ieirile registrului sunt f
3
, f
2
, f
1
i respectiv f
0
, iar datele se intro-
duc pe intrarea D a bistabilului din stnga (A
S
). Aceast configuraie reprezint un registru de
deplasare stngadreapta cu introducere serial a informaiei i extragere paralel (pe ieiri) a
informaiei.
CK
Q
CL
A
3
f
3
PRESET (PR)
CLEAR (CL)
CLOCK (CK)
CK
A
2
f
2
CK
A
1
f
1
CK
A
0
f
0
CBB de tip D cu MS comandate la tranziia tactului CK din 0 n 1
Q
CL
Q
CL
Q
CL
D
PR
D
PR
D
PR
D
PR
Q
A
3
f
3
ENABLE
(CLOCK)
EN
CBB de tip D cu latch comandate la tranziia tactului CK din 1 n 0
D
A
2
f
2
Q
D
A
1
f
1
Q
D
A
0
f
0
Q
D
EN EN EN
119
Prin coninutul registrului la un anumit moment de timp t se nelege ansamblul valori-
lor ieirilor f
3
, f
2
, f
1
, f
0
(n aceast ordine) la momentul t.
Funcionare. Se consider c nainte de apariia frontului activ al tactului (trecerea din
1 n 0) coninutul registrului era f
3
f
2
f
1
f
0
= 0 1 1 0 i c pe intrarea serial de date A
S
era
prezent bitul 1. Atunci, dup apariia frontului activ al tactului CK ieirea f
3
va fi egal cu bi-
tul de pe intrarea serial, adic f
3
= 1; ieirea f
2
va fi egal cu valoarea precedent a lui f
3
adi-
c f
2
= 0, f
1
va fi egal cu valoarea precedent a lui f
2
adic f
1
= 1, iar f
0
va fi egal cu valoa-
rea precedent a lui f
1
adic f
0
= 1. Se obine f
3
f
2
f
1
f
0
= 1 0 1 1, adic noua stare a rezultat
prin deplasarea spre dreapta cu o poziie a vechii stri (cu precizarea c primul bit, i anume
f
3
, a devenit egal cu bitul de pe intrarea serial de date, n timp ce valoarea veche a bitului cel
mai din dreapta, i anume f
0
, s-a pierdut).
n mod normal intrrile PRESET i CLEAR sunt amndou inactive, adic PR = 1 i
CL = 1. Dac CL = 0 i PR = 1 (CLEAR activ i PRESET inactiv), atunci registrul este ters
n sensul c toate ieirile trec pe nivel logic 0. Dac CL = 1 i PR = 0, atunci toate ieirile
registrului devin egale cu valoarea logic 1. Nu este permis activarea simultan a bornelor
de iniializare CLEAR i PRESET ( CL = 0 i PR = 0).
n cazul n care intrarea serial de date A
S
este conectat la nivelul logic 0, iar registrul
este iniial ncrcat cu f
3
f
2
f
1
f
0
= 1 1 1 1. Atunci, dup apariia primului front activ al tactu-
lui CK, coninutul registrului devine f
3
f
2
f
1
f
0
= 0 1 1 1; dup apariia celui de al doilea front
activ coninutul registrului va fi f
3
f
2
f
1
f
0
= 0 0 1 1; dup apariia celui de al treilea front ac-
tiv, coninutul este f
3
f
2
f
1
f
0
= 0 0 0 1, iar dup al patrulea front activ coninutul este f
3
f
2
f
1
f
0
= 0 0 0 0. Din acest moment, coninutul va rmne egal cu 0 0 0 0, n afar de cazul cnd
are loc o presetare (iniializare) a registrului.
Indiferent de starea logic a intrrii seriale de date A
S
(1 sau 0), informaia vehiculat n
registru se poate obine n modul paralel la ieirile bistabilelor (n ordinea f
3
f
2
f
1
f
0
), ns se
poate extrage i n modul serial (n ordinea f
0
f
1
f
2
f
3
), la ieirea serial f
S
.
Sinteza unui registru de deplasare pe n bii (4, 8, 16, 32 etc.) se poate realiza cu CBB
MS de tip D.
Registrul din figura 6.2.5 este n principal un registru de deplasare stngadreapta cu
introducere serial a informaiei i extragere serial a informaiei, fiind acionat la tranziia
tactului CK din nivelul logic 0 n nivelul logic 1. Funcionarea registrului este urmtoarea:
1) Se trece linia CLEAR/RESET (CL/R) pe nivel logic 0, pentru a se terge bistabilii;
deci: f
0
f
1
f
2
f
3
= 0 0 0 0.
2) Se trece linia CLEAR/RESET (CL/R) pe nivel logic 1, pentru pregtirea accesului de
date la intrarea serial A
S
.
PRESET (PR)
CLEAR (CL)
CLOCK (CK)
Figura 6.2.4: Registru de deplasare pe patru bii realizat cu CBB de tip D cu
MS comandate la tranziia tactului CK din 1 n 0
CK
CL
D Q
f
3
PR
intrare serial
de date A
S
CK
CL
D Q
f
2
PR
CK
CL
D Q
f
1
PR
CK
CL
D Q
f
0
PR
ieire serial
de date f
S
120
3) Se consider c A
S
= 1.
- la apariia frontului cresctor al impulsului de tact CK1, CBB0 trece n starea logic 1
(f
0
= 1) i deci D1 = 1
(f
1
= 1), deoarece D1 era pe nivel logic 1; rezult c i D2 = 1
(f
2
= 1), deoarece D2 era pe nivel logic 1; rezult c i D3 = 1
(f
3
= 1), deoarece D3 era pe nivel logic 1.
4) Dac A
S
= 0 atunci pe durata urmtoarelor patru impulsuri de tact, ieirile bistabililor
trec pe nivel logic 0.
Informaia poate fi extras i n modul paralel, ieirile bistabililor formnd un cuvnt bi-
nar de patru bii: f
0
f
1
f
2
f
3
. De asemenea, registrul se poate ncrca paralel cu cuvntul binar,
folosind intrrile PRESET (PR), astfel c se obine un registru de deplasare cu ncrcare para-
lel i extragere serial sau paralel a informaiei.
B) Aplicaie cu registre
n figura 6.2.6(a) este reprezentat un registru F de patru ranguri cu ncrcare paralel
(X
3
X
2
X
1
X
0
intrri de date) i extragere paralel (F
3
F
2
F
1
F
0
ieiri), iar n figura 6.2.6
(b) este dat simbolul grafic de reprezentare n scheme logice complexe.
ncrcarea paralel a cuvntului binar X3:0 n registrul F3:0 se efectueaz n momentul
aplicrii impulsului de tact CK, operaie care se noteaz astfel:
(6.2.1) CK F X.
PR
CLEAR (CL/R)
CLOCK (CK)
Figura 6.2.5: Registru de deplasare pe patru bii realizat cu CBB de tip D cu
MS comandate la tranziia tactului CK din 0 n 1
CK
D0 Q
f
0
intrare serial
de date A
S
CK
D1 Q
f
1
CK
D2 Q
f
2
CK
D3 Q
f
3
ieire serial
de date f
S
A
0
1 2 3 4
CL CL CL CL
PR PR PR
A
1
A
2
A
3
CBB0 CBB1 CBB2 CBB3
CLOCK
CK D
Q
F
3
X
3
F3
CK D
Q
F
2
X
2
F2
CK D
Q
F
1
X
1
F1
CK D
Q
F
0
X
0
F0
(a) Schema logic (b) Simbol grafic
CK
4
1
X3:0
F3:0
4
Figura 6.2.6: Registru pe patru bii cu introducere paralel
i extragere paralel a informaiei
(CK)
121
Registrul F3:0 poate avea
mai multe surse de informaii,
notate X3:0, Y3:0, Z3:0, pro-
venind de la alte registre sau ie-
iri ale unor scheme combinai-
onale, care se ncarc succesiv
n registrul F la semnalele de
tact CK
i
, CK
i+1
respectiv CK
i+2
(figura 6.2.7), conform urm-
toarelor operaii:
(6.2.2)

+
+
Z CK
Y CK
X CK
i
i
i
F
F
F
2
1
Modul de ncrcare sec-
venial a unui registru de la
mai multe surse de informaii
este utilizat n schema de principiu a unei uniti de execuie (Unitate Aritmetic Logic
UAL) simple cu doi operanzi pe patru bii din figura 6.2.8.
Secvena de funcionare a schemei este urmtoarea:
1) La tactul CK
1
se ncarc operanzii n registrele 1F i 2F:
CK
1
1F operand 1; 2F operand 2
2) La tactul CK
2
are loc adunarea (ADN), prin activarea unui cod corespunztor de opera-
Figura 6.2.7: Registru pe patru bii cu trei surse
de informaii
4
CK
i
4
1
X3:0
4
CK
i+1 4
1
Y3:0
4
CK
i+2 4
1
Z3:0
4
F3:0
4
1
CK
i
CK
i+1
CK
i+2
f
Figura 6.2.8: Unitate aritmetic logic cu doi operanzi pe patru bii
UAL
CK
1 4
1
4
CK
2
4
4
1F
3
CK
2
4
4
R
4
2F
4
CK
1 CK
1
CK
3
4
1
4
operand 2
CK
3
operand 1
3
1
CK
2
ADN
COD
OPERAIE
3
1
CK
i
I
3
1
CK
j
SAU
CND
INDICATORII
DE CONDIII
122
ie n UAL, ncrcarea registrului R cu rezultatul obinut i a registrului CND cu indicatorii de
condiii:
CK
2
R 1F + 2F; CND INDICATORI.
3) La tactul CK
3
are loc ncrcarea registrului 1F cu rezultatul adunrii:
CK
3
2F R.
6.2.2.3. Circuite integrate cu bistabili
Circuitele integrate dedicate proiectrii diferitelor tipuri de registre pot conine 1, 2, 4
sau 8 circuite basculante bistabile realizate n tehnologie TTL sau CMOS.
I) Circuite integrate TTL cu bistabili
1) CDB 472 54/74 (LS) 72
Circuitul conine un bistabil masterslave de tip JK, cu trei intrri de date tip J (J
1
,
J
2
, J
3
), trei intrri de date tip K (K
1
, K
2
, K
3
), dou intrri asincrone (de iniializare) PRESET
(PR = S ) i CLEAR (CL = R ) (active pe nivel logic 0) i intrarea de tact CLOCK (CK = T )
(activ la tranziia impulsului de tact din 1 n 0 logic) figura 6.2.9.
Din configuraia circuitului se constat c datele se pot aplica pe intrrile multiple J sau
K din cte trei surse diferite, deoarece intrrile respective sunt conectate la cte o poart inter-
n I cu trei intrri (J = J
1
J
2
J
3
respectiv K = K
1
K
2
K
3
). Dac unele din aceste intrri nu
sunt utilizate se leag la +Vcc (nivel logic 1).
Se utilizeaz n registre de deplasare i numrtoare sincrone (vezi i 6.3.2.2).
2) CDB 473 54/74 (LS) 73; 54/74 (LS) 107
Circuitul integrat CDB 473 54/74 (LS) 73 conine doi bistabili masterslave de tip
JK, fiecare bistabil avnd intrrile de date (J i K), intrarea de aducere n 0 logic (tergere)
CLEAR (CL = R ) i intrarea de tact CLOCK (CK = T ) separate. n figura 6.2.10 este repre-
zentat unul din cei doi bistabili. Se utilizeaz mai ales n registre de deplasare.
Un circuit integrat asemntor este 54/74 (LS) 107, singura diferen fiind numerotarea
terminalelor de alimentare. Tabelul de adevr este identic cu tabelul din figura 6.2.10(b).
3) CDB 474 54/74 (LS) 74
Circuitul integrat are n componen doi bistabili de tip D, fiecare bistabil dispunnd de
o intrare de date D, o intrare de tact CLOCK (CK) - activ pe frontal cresctor al impulsului
de tact, i intrrile asincrone (de iniializare) PRESET (PR = S ), CLEAR (CL = R ) - active
(a) Simbol grafic
preset (PR)
clear (CL)
J
1
tact
R
Q
Q
S
J
2
J
3
datele
J
K
1
K
2
K
3
T
f
f
Intrri la momentul t
asincrone tact date
Ieiri la t
+1
PR
) S (
CL
) R (
CK
) T (
J
1
Q
+ 1
Q
+
Observaii
0* 0* X X X 1* 1* interzis
0 1 X X X 1 0 setare
1 0 X X X 0 1 resetare
1 1 0 0 Q
Q
nemodif.
1 1 0 1 0 1 nscriere 0
1 1 1 0 1 0 nscriere 1
1 1 1 1
Q
+1
1
Q
+
basculare
J = J
1
J
2
J
3
; K = K
1
K
2
K
3
(intrri multiple de date)
(b) Tabel de adevr
Figura 6.2.9: Circuitul integrat CDB 472 54/74 (LS) 72
datele
K
123
pe nivel logic 0 (figura 6.2.11).
Circuitul are aplicaii n realizarea registrelor tampon i de memorare, a registrelor de
deplasare i numrtoarelor, atunci cnd numrul circuitelor logice suplimentare la intrri
este redus.
4) CDB 475 54/74 (LS) 75
Acest circuit integrat este alctuit din patru CBB de tip D cu latch (figura 6.2.12), fi-
ecare bistabil avnd o intrare de date D. Intrrile de tact/validare CLOCK/ENABLE (CK/EN)
Intrri
asincron tact date
Ieiri la t
+1
CL ) R (1 CK ) T (1
1J 1K
1Q
+1
1
1
Q
+
Observaii
0 X X X 0 1 tergere
1 0 0 Q
Q
nemodif.
1 0 1 0 1 nscriere 0
1 1 0 1 0 nscriere 1
1 1 1
1Q
+1
1
1
Q
+
basculare
(a) Simbol grafic
clear (CL)
1J
tact
R 1
1Q
Q 1
data J
data K
1K
T 1
1f
f 1
(b) Tabel de adevr
Figura 6.2.10: Un bistabil MS tip JK din circuitul integrat CDB 473 54/74 (LS) 73
1/2 CDB 473
(b) Tabel de adevr
Figura 6.2.11: Un bistabil tip D din circuitul integrat CDB 474 54/74 (LS) 74
asincrone tact date
Ieiri la t
+1
1PR
) S (
1CL
) R (
1CK
(T)
1D
1Q
+1
1
1
Q
+
Observaii
0* 0* X X 1* 1* interzis
0 1 X X 1 0 setare
1 0 X X 0 1 resetare
1 1 0 X Q
Q
nemodificat
1 1 0 0 1
1 1 1 1 0
ieirea urm-
rete intrarea
(a) Simbol grafic
clear (CL)
1D
tact
R 1
1Q
Q 1
data D
preset (PR)
1f
f 1
S 1
1T
1/2 CDB 474
Intrri
date tact
Ieiri la t
+1
1D EN12
1Q
+1
1
1
Q
+
0 1 0 1
1 1 1 0
X 0 1Q
1 Q
(b) Tabel de adevr
Figura 6.2.12: Un bistabil de tip D cu latch din circuitul
integrat CDB 475 54/74 (LS) 75
(a) Simbol grafic
1D
validare
(tact)
1Q
Q 1 data D
EN1
1f
f 1
1/4 CDB 475
EN2
124
sunt comune la cte doi bistabili: EN 12 respectiv EN 34.
Circuitul se utilizeaz mai ales n registre de memorare de date.
5) CDB 476 54/74 (LS) 76
Circuitul integrat este format din doi CBB MS de tip JK, fiecare bistabil avnd intr-
rile de date (J i K), dou intrri asincrone (de iniializare) PRESET ( PR), CLEAR ( CL), ac-
tive pe nivel logic 0 i intrarea de tact CLOCK ( CK ), activ la tranziia impulsului de tact din
1 n 0 logic (figura 6.2.13).
Din analiza funcionrii unui bistabil component se constat c acesta are acelai mod
de operare ca bistabilul circuitului integrat CDB 472 54/74 (LS) 72 din figura 6.2.9, cu deo-
sebirea c datele de intrare J i K provin de la o singur surs de informaii. Se utilizeaz n
numrtoare sincrone, pentru a elimina circuitele logice externe.
6) CDB 495 54/74 (LS) 95; 54/74 (LS) 295
Circuitul CDB 495 54/74 (LS) 95 este un registru de deplasare pe patru bii. Datele se
pot introduce n modul serial pe intrarea I
S
, sau n modul paralel pe intrrile A (cea mai puin
semnificativ), B, C, D i se extrag paralel pe ieirile Q
A
, Q
B
, Q
C
, Q
D
(cea mai semnificativ).
El mai dispune de o intrare de mod de comand (control) MC i de dou intrri de tact CK1
(R), CK2 (L). Registrul poate funciona n trei moduri: cu ncrcare paralel a informaiei, cu
deplasare spre dreapta, sau cu deplasare spre stnga. Cele dou intrri de tact se utilizeaz
pentru comanda sensului deplasrii informaiei prin registru: CK1R (Right), pentru deplasarea
spre dreapta (de la Q
A
la Q
D
) i CK2L (Left), pentru deplasarea spre stnga (de la Q
D
la Q
A
).
Sinteza funcionrii registrului este prezentat n tabelul de adevr din figura 6.2.14.
Funcionare
a) Regimul de ncrcare paralel a datelor corespunde aplicrii celor patru bii pe intr-
rile A, B, C, D atunci cnd intrarea de mod de comand MC = 1. Datele introduse n bistabili
vor aprea la ieirile corespunztoare, dup frontul descresctor (negativ) urmtor al intrrii
de tact CK2 (L). n timpul ncrcrii intrarea serial de date I
S
(pinul 1) este inhibat.
b) Deplasarea spre dreapta se efectueaz pe frontul descresctor al intrrii de tact CK1
(R) i cnd MC = 0.
c) Pentru a obine deplasarea spre stnga a informaiei mai nti se realizeaz conexiu-
nile externe ntre ieirea fiecrui bistabil i intrarea paralel a bistabilului anterior: Q
B
la A,
Q
C
la B i Q
D
la C. Datele se introduc n modul serial pe intrarea D (cea mai semnificativ) a
registrului. Acest regim de funcionare are loc pe frontul descresctor al intrrii de tact CK2
(L) i MC = 1.
(a) Simbol grafic
clear (CL)
1J
tact
CL 1
1Q
Q 1
preset (PR)
1f
f 1
PR 1
1CK
1/2 CDB 476
asincrone tact date
Ieiri la t
+1
PR 1 CL 1 CK 1
1J
1Q
+1
1
Q 1
+
Observaii
0* 0* X X X 1* 1* interzis
1 1 0 0 1Q
1 Q
nemodif.
1 1 0 1 0 1 nscriere 0
1 1 1 0 1 0 nscriere 1
1 1 1 1
1Q
+1
1
Q 1
+
basculare
(b) Tabel de adevr
1K
Figura 6.2.13: Un bistabil MS tip JK din circuitul integrat CDB 476 54/74(LS)76
date J
date K
1K
125
Se poate utiliza acelai impuls de sincronizare pentru a comanda cele dou intrri de
tact dac cele dou moduri de funcionare (comand) dorite permit acest lucru.
Toate modificrile strilor logice ale intrrii de mod de comand MC trebuie efectuate
n mod normal atunci cnd intrrile de tact sunt pe nivel logic 0. Totui, ultimele trei linii ale
tabelului de adevr arat c, n acest caz, strile ieirilor registrului sunt memorate/salvate.
Circuitul integrat 54/74 (LS) 295 este asemntor cu circuitul prezentat anterior, fiind
un registru de deplasare la dreapta sau la stnga i care are ieirile n trei stri logice (TSL). n
acest caz, intrarea de tact CK2 (L) este i o intrare de comand pentru ieiri, astfel c atunci
cnd CK2 (L) = 1 ieirile sunt n stare de nalt impedan (HiZ), nefiind afectat funciona-
rea secvenial a registrului.
7) Alte registre
54/74 (LS) 164 registru de deplasare pe opt bii, cu introducere serial pe dou in-
trri i extragere paralel
54/74 (LS) 165 registru de deplasare pe opt bii, cu introducere paralel sau serial
i extragere serial.
II) Circuite integrate CMOS cu bistabili
1) MMC (CD) 4013
Circuitul are doi bistabili de tip D, care au fiecare o intrare de date D, dou intrri asin-
crone RESET (R) i SET (S) i o intrare de tact CK (figura 6.2.15). Intrrile asincrone, care
sunt independente i prioritare fa de intrrile de date i de tact, sunt active pe nivel logic 1.
Datele de intrare sunt acceptate atunci cnd CK = 1 i sunt transferate la ieire pe fron-
tul cresctor al tactului.
2) MMC (CD) 4027
Circuitul integrat este format din doi CBB masterslave (MS) de tip JK, fiecare
bistabil avnd intrrile de date (J i K), dou intrri asincrone (de iniializare): SET (S) (pen-
tru aducerea ieirii Q pe nivel logic 1) i RESET (R) (pentru aducerea ieirii Q pe nivel logic
Intrri Ieiri la t
+1
tact (CK) paralel MC
2(L) 1(R)
serial
I
S
A B C D
Q
A+1
Q
B+1
Q
C+1
Q
D+1
1 1 X X X X X X Q
A
Q
B
Q
C
Q
D
1 X X a b c d a b c d
1 X X Q
B
Q
C
Q
D
D Q
Bn
Q
Cn
Q
Dn
d
0 0 1 X X X X X Q
A
Q
B
Q
C
Q
D
0 X 1 X X X X 1 Q
An
Q
Bn
Q
Cn
0 X 0 X X X X 0 Q
An
Q
Bn
Q
Cn
0 0 X X X X X Q
A
Q
B
Q
C
Q
D
0 0 X X X X X Q
A
Q
B
Q
C
Q
D
0 1 X X X X X Q
A
Q
B
Q
C
Q
D
1 0 X X X X X Q
A
Q
B
Q
C
Q
D
1 1 X X X X X Q
A
Q
B
Q
C
Q
D
deplasarea spre stnga necesit conexiuni externe ntre Q
B
i A, Q
C
i B i ntre Q
D
i C i
aplicarea datelor n modul serial pe intrarea D.
a, b, c, d nivele logice stabile prezente pe intrrile A, B, C respectiv D (la momentul prezent t)
Q
A
, Q
B
, Q
C
, Q
D
strile ieirilor anterioare strilor stabile corespunztoare condiiilor de intrare
indicate (n faza de memorare/salvare a strilor anterioare).
Q
An
, Q
Bn
, Q
Cn
, Q
Dn
strile ieirilor anterioare frontului negativ al tactului cel mai recent.
Figura 6.2.14: Tabelul de adevr al registrului CDB 495 54/74 (LS) 95
126
0) i intrarea de tact CLOCK (CK). Intrrile asincrone, care sunt independente i prioritare fa-
de intrrile de date i de tact, sunt active pe nivel logic 1.
Datele aduse pe intrri sunt acceptate atunci cnd CK = 0, fiind apoi transferate la ieiri
pe frontul cresctor al impulsului de tact (figura 6.2.16).
3) MMC (CD) 4043; MMC (CD) 4044
Circuitul integrat MMC (CD) 4043 conine patru CBB de tip RS cu latch cu pori
SAUNU. Fiecare bistabil are dou intrri de date active pe nivel logic 1: S (pentru nscrierea
cifrei binare 1) i R (pentru nscrierea cifrei binare 0) i o ieire Q de nalt impedan (HiZ),
caracteristic circuitelor logice cu trei stri (TSL Tri State Logic vezi 5.2.6), activ de
asemenea pe nivel logic 1. Intrarea de validare/inhibiie ENABLE este comun celor patru
bistabili din capsul i este activ pe nivel logic 1 (figura 6.2.17).
Un circuit asemntor din punct de vedere al intrrilor i ieirii este MMC (CD) 4044,
care ns este realizat cu pori INU. De data aceasta strile interzise sunt 1R = 0 i 1S = 0,
iar ieirea 1Q nu se modific starea la momentul urmtor t
+1
atunci cnd 1R = 1 i 1S = 1.
Figura 6.2.15: Un bistabil tip D din circuitul integrat MMC (CD) 4013
asincrone tact date
Ieiri la t
+1
1S 1R 1CK 1D
1Q
+1
1
Q 1
+
Observaii
1* 1* X X 1* 1* interzis
1 0 X X 1 0 setare
0 1 X X 0 1 resetare
0 0 X 1Q
1 Q
nemodificat
0 0 0 0 1
0 0 1 1 0
ieirea urm-
rete intrarea
reset (R)
1D
tact
1R
1Q
Q 1
date D
set (S)
1f
f 1
1S
1CK
1/2 MMC 4013
(a) Simbol grafic
1/2 MMC 4027
(b) Tabel de adevr
Figura 6.2.16: Un bistabil MS tip JK din circuitul integrat MMC (CD) 4027
reset (R)
1J
tact
1Q
Q 1
set (S)
1f
f 1
1CK
1K
date J
date K
1S
1R
Intrri la momentul t Ieiri
asincrone tact date la t la t
+1
1S 1R 1CK 1J 1K 1Q 1Q
+1
1
Q 1
+
Obser-
vaii
0 0 1 X 0 1 0 nscriere 1
0 0 X 0 1 1 0 memorare
0 0 0 X 0 0 1 memorare
0 0 X 1 1 0 1 nscriere 0
0 0 X X X 1Q
1 Q
nemodif.
1 0 X X X X 1 0 setare
0 1 X X X X 0 1 resetare
1* 1* X X X X 1* 1* interzis
127
4) MMC (CD) 4095; MMC (CD) 4096
Circuitul MMC (CD) 4095 conine un CBB masterslave (MS) de tip JK care are
intrri multiple neinversate de date (tip J = J
1
J
2
J
3
i tip K = K
1
K
2
K
3
, realizate cu pori
I), dou intrri asincrone RESET (R) i SET (S) (active pe nivel logic 1), care sunt indepen-
dente i prioritare fa de intrrile de date i de tact, i intrarea de tact CLOCK (CK), care este
activ n timpul tranziiei pozitive a impulsului de tact (din 0 n 1 logic) (figura 6.2.18).
Dac unele din intrrile de date nu sunt utilizate se conecteaz la + (V
DD
) (nivel lo-
gic 1). De altfel, dac toate intrrile de date J i K sunt legate la + (V
DD
), intrrile asincrone
R i S la GND (V
SS
) iar pe intrarea de tact CK se aplic datele T atunci bistabilul devine un
CBB MS de tip T (toggle).
Circuitul integrat MMC (CD) 4096 este asemntor cu MMC (CD) 4095, cu deosebirea
c intrrile de date J
3
respectiv K
3
sunt negate, astfel c J = J
1
J
2

3
J i K = K
1
K
2
3
K .
Funcionarea celor dou tipuri de bistabili este identic. Circuitul MMC (CD) 4096 devine un
CBB MS de tip D (delay) dac intrrile J
1
, J
2
i
3
K se leag mpreun i constituie intrarea
de date D, intrarea
3
J se conecteaz la GND (V
SS
) iar intrrile K
1
i K
2
se leag la +(V
DD
).
5) MMC (CD) 4015
Circuitul este format din dou registre statice de deplasare pe patru bii, identice din
punct de vedere constructiv (conin CBB masterslave de tip D) i independente din punct
date validare
Ieire
la t
+1
1S 1R EN1234
1Q
+1
Observaii
X X 0 HiZ nalt impedan
0 0 1 1Q nemodificat
0 1 1 0 nscrie 0
1 0 1 1 nscrie 1
1* 1* 1 1* stare interzis
(a) Simbol grafic
(b) Tabel de adevr
Figura 6.2.17: Un bistabil tip RS cu latch din circuitul integrat MMC (CD) 4027
1R
validare
1Q
data R
EN1
1f
EN234
1S data S
1/4 MMC 4043
Figura 6.2.18: Circuitul integrat MMC ( CD) 4095
set
reset
J1
tact
R
Q
Q
S
J
2
J3
datele
J
K1
K2
K3
f
f
datele
K
CK
asincrone tact date
Ieiri la t+1
S R CK J K
Q
+1 1
Q
+
Observaii
0 0 0 0 Q
Q
nemodificat
0 0 0 1 0 1 nscrie 0
0 0 1 0 1 0 nscrie 1
0 0 1 1 Q
+1
1
Q
+
basculeaz
0 0 X X X Q
Q
nemodificat
1* 1* X X X 0* 0* stri interzise
J = J
1
J
2
J
3
; K = K
1
K
2
K
3
(intrri multiple de date)
128
de vedere al funcionrii. Ele au cte o intrare de date D n modul serial, cte o intrare de tact
CK, cte o intrare de punere pe 0 logic (tergere/iniializare) R (activ pe nivel logic 1), i c-
te patru ieiri n modul paralel Q
A
(cea mai puin semnificativ), Q
B
, Q
C
, Q
D
(figura 6.2.19).
Nivelul logic prezent la intrarea de date D este transferat n primul bistabil al registrului
(cu ieirea Q
A
) i deplasat spre bistabilul urmtor la fiecare tranziie pozitiv (din 0 n 1) a
impulsului de tact CK.
Un registru pe opt bii se obine uor prin interconectarea tuturor bistabililor circuitului,
avnd o linie comun de tact CK i o linie comun de resetare R. Datele se introduc pe intra-
rea D a primului bistabil (cel mai puin semnificativ).
Observaie. Circuitele logice statice sunt conectate permanent la tensiunea de alimenta-
re (vezi 5.3.2.1).
6) MMC (CD) 4076
Circuitul integrat conine un registru pe patru bii, realizat cu CBB de tip D, cu ieiri de
nalt impedan (TSL) i o logic intern de comand (LIC) realizat cu diferite pori logice
(figura 6.2.20(a)).
Fiecare bistabil al registrului are o intrare de date D i o ieire Q. Sincronizarea bista-
bililor se efectueaz pe linia comun a intrrii de tact CK, iar aducerea lor pe nivelul logic 0
(tergerea) se obine cnd linia comun de RESET (R) este trecut pe nivel logic 1.
Figura 6.2.19: Un registru din circuitul integrat MMC (CD) 4015
asincr. tact date
Ieiri la t
+1
1R 1CK 1D 1Q
A+1
1Q
B+1
1Q
C+1
1Q
D+1
0 0 0 1Q
A
1Q
B
1Q
C
0 1 1 1Q
A
1Q
B
1Q
C
0 X 1Q
A
* 1Q
B
* 1Q
C
* 1Q
D
*
1 X X 0 0 0 0
* stri nemodificate
1Q
A
, 1Q
B
, 1Q
C
, 1Q
D
strile pe care le-au avut ieirile anterior
tranziiei pozitive a tactului (la momentul t)
1R
1/2 MMC 4015
reset (R)
1D
tact
1Q
A
date D
1f
0
1CK
1Q
B
1Q
C
1Q
D
1f
1
1f
2
1f
3
4 x CBB
tip D
+ LIC
Q1
Q2
Q3
Q4
D1
D2
D3
D4
G
1
M
R
CK
N G
2
reset
tact
validare
date (DDI)
validare
ieiri (ODI)
(a) Schemabloc a registrului (b) Tabelul de adevr al unui bistabil
Figura 6.2.20: Circuitul integrat MMC (CD) 4076
intrri la momentul t
R CK G
1
G
2
D
ieire
*Q
+1
Obs.
1 X X X X 0 tergere
0 0 X X X Q nemodif.
0 1 X X Q nemodif.
0 X 1 X Q nemodif.
0 0 0 1 1 ieirea
urmrete
intrarea
0 1 X X X Q nemodif.
0 X X X Q nemodif.
* M = 0 i N = 0
0 0 0 0 0
129
Registrul dispune de dou intrri de validare a datelor de intrare (DDI Data Disable
Inputs) G
1
, G
2
, utilizate pentru a permite ncrcarea datelor D n fiecare bistabil, operaie care
are loc pe urmtoarea tranziie pozitiv a impulsului de tact, simultan cu G
1
= 0 i G
2
= 0 (fi-
gura 6.2.20(b)).
Alte dou intrri de (in)validare (ODI Output Disable Input) M i N, determin strile
ieirilor bistabililor registrului. Astfel, dac M = 0 i N = 0 atunci ieirile registrului (Q1, Q2,
Q3 i Q4) se gsesc n stri logice normale (0 sau 1), iar dac M = 1 i N = 1 atunci ieirile
sunt invalidate independent de tact, ele prezentnd starea de nalt impedan (HiZ).
n figura 6.2.21 sunt date diagramele de semnale corespunztoare semnalelor de intra-
re CK, D, DDI = G
1
(G
2
), ODI = M (N) i R precum i a ieirii Q a unui bistabil. Se observ
alura formelor de und la ieirea Q adus
n starea de nalt impedan (HiZ) pen-
tru ODI = 1, atunci cnd ieirea este co-
nectat fie la + (V
DD
)
(1)
fie la mas
(V
SS
)
(2)
, printr-un rezistor de 1 k.
Circuitul integrat se utilizeaz n
registre de memorare cu introducere i
extragere paralel a informaiei, avnd 4,
8, 16 etc. bii.
7) Alte registre
MMC (CD) 4014 este un registru
care conine opt bistabili master slave
de tip D, cu introducere serial sau para-
lel a informaiei i cu extragere serial a
informaiei. Operaia de introducere se-
rial sau paralel se realizeaz sincroni-
zat cu tranziia pozitiv (din 0 logic n 1
logic) a liniei comune de tact la comanda
unei intrri speciale de control paralel/
serial. Atunci cnd intrarea de control
paralel/serial este pe nivel logic 0, datele
sunt deplasate n modul serial n bistabi-
lii registrului, n timpul tranziiei pozitive
a tactului.
6.3. Numrtoare i divizoare
Bistabilii se utilizeaz i n scheme cu numrtoare (divizoare) care pot efectua operaii
de numrare a impulsurilor, de comandare a secvenei de funcionare a unui sistem i de divi-
zare a frecvenei. Deasemenea, cu CBB se pot realiza i operatori matematici.
Din punct de vedere funcional numrtoarele sunt de tip asincron sau sincron.
6.3.1. Numrtoare asincrone cu transport succesiv
Aceste tipuri de numrtoare sunt cele mai simple i cel mai uor de proiectat. Totui
ele sunt limitat n ceea ce privete viteza de lucru deoarece n astfel de numrtoare bistabilii
nu sunt sub controlul unui singur impuls de tact i de aceea ele se numesc asincrone.
Figura 6.3.1 prezint un numrtor binar pe patru bii cu CBB de tip JK, la care intr-
rile de date J i K sunt conectate la o linie comun aflat pe nivel logic 1.
Iniial bistabilii sunt n starea 0 (Q
0
= Q
1
= Q
2
= Q
3
= 0). Aplicarea unui impuls la in-
trarea de tact CK a CBB0 (cel mai puin semnificativ) va trece ieirea Q
0
din starea 0 n sta-
rea 1. CBB1 nu-i va schimba starea ntruct el este basculat de frontul negativ al impulsului
de tact (tranziia din 1 n starea 0). La venirea celui de-al doilea impuls de tact pe intrarea
CBB0, Q
0
va trece din starea 1 n starea 0. Aceast schimbare de stare creaz frontul de cde-
CK
t
t
t
D
DDI
ODI
R
Q
t
t
t
(1) (2)
Figura 6.2.21: Diagramele de semnale
(1) ieirea Q este conectat la V
DD
printr-un rezistor
de 1k
(2) ieirea Q este conectat la V
SS
printr-un rezistor
de 1k
50%
50%
50%
50%
130
re necesar pentru a bascula CBB1 i deci ieirea Q
1
va trece din 0 n 1 etc. nainte de ce-al
aisprezecelea impuls de tact, toi bistabilii sunt n starea 1. Impulsul de tact cu numrul 16
determin ieirile Q
0
, Q
1
, Q
2
, Q
3
s revin n starea 0.
Se constat c strile unui numrtor binar de 4 bii se repet dup fiecare 2
n
impulsuri
de tact, unde n reprezint numrul de CBB i sunt n numr de16, de la 0 la (n 1). n acest
mod circuitul funcioneaz ca numrtor de impulsuri.
Pe de alt parte, CBB0 din numrtor basculeaz la fiecare impuls de tact i, prin ur-
mare mparte frecvena tactului aplicat la 2, CBB1 mparte frecvena aplicat 4, CBB2 la 8 i
CBB3 la 16 (figura 6.3.2). Deci, un numrtor cu n etaje (bistabili) poate fi utilizat pentru a
mpri frecvena impulsurilor de tact la 2
n
, realiznd astfel i funcia de divizor de frecven.
n tabelul de adevr din figura 6.3.3 sunt date cele 16 stri binare ale numrtorului
asincron pe patru bii cu transport succesiv din figura 6.3.1. Circuitul revine n starea iniial
0 0 0 0 dup ce au fost numrate cele 16 impulsuri aplicate pe intrarea de tact CK.
Dac este necesar mprirea printr-o putere supe-rioar a lui 2, se pot aduga un
numr corespunztor de etaje cu bistabili.
Un numrtor asincron se realizeaz de obicei sub forma unui circuit integrat
(considerat ca un numrtor de tip elementar), care conine bistabili ce pot fi iniializai pe o
linie comun de comenzi asincrone de tip PRESET sau CLEAR (RESET).
6.3.1.1. Numrtoare asincrone cu linie de iniializare de tip PRESET
Pentru a realiza un numrtordivizor cu linie comun PRESET care s mpart prin
orice numr ntreg, se utilizeaz urmtorul algoritm:
1) Se caut numrul n de CBB necesare:
(6.3.1) 2
n1
s N s 2
n
,
unde N reprezint lungimea ciclului de numrare. Dac N nu este o putere ntreag a lui 2 se
Figura 6.3.1: Numrtordivizor asincron pe patru bii cu transport succesiv
nivel 1
tact
J
Q
CK
Q
0
Q
K
CBB0
16 1 2
J
Q
CK
Q
1
Q
K
CBB01
J
Q
CK
Q
2
Q
K
CBB2
J
Q
CK
Q
3
Q
K
CBB3
Figura 6.3.2: Diagramele de semnale
t
CK
Q
3
Q
0
Q
1
Q
2
5 6 7 8 4 1 2 3 12 13 14 15 9 10 11 16
t
t
t
t
1 2 3 4 5 6 7 8
1 2 3 4
1 1
1
131
ia n dup puterea imediat superioar.
2) Se leag toi bistabilii ntr-o schem de numrtor
asincron cu transport succesiv.
3) Se caut numrul (momentul) binar (N 1), adic
starea tuturor CBB la momentul respectiv.
4) Se conecteaz toate ieirile bistabililor care au Q = 1
la momentul (N 1) la intrrile unei pori logice externe
INU. Se aplic tactul pe una din intrrile porii INU.
5) Se leag ieirea porii INU la intrrile PRESET
ale tuturor bistabililor care au Q = 0 la momentul (N 1).
6) Se iniializeaz numrtorul astfel: pe frontul pozi-
tiv (ascendent) al celui de al N - lea impuls de tact, toi bis-
tabilii sunt repui n starea logic 1, iar pe frontul pe fron-
tul negativ (descensdent) al aceluiai impuls de tact toate
CBB trec pe nivel logic 0, adic numrtorul reia ciclul de
numrare.
Exemplul 6.3.1. S se proiecteze un numrtor
asincron cu transport succesiv care s numere pn la 10,
format din CBB de tip JK cu intrare PRESET de iniializa-
re.
R 6.3.1. Se construiete un numrtor pentru care N
= 10. Conform algoritmului pre-zentat mai sus, avem:
1) 2
3
s N s 2
4
. Rezult c sunt necesare patru CBB.
Pentru N = 10, ieirile bistabililor vor fi: Q
0
Q
1
Q
2
Q
3
= 0 1 0 1 (Q
0
cel mai puin semnifica-
tiv)
2) Se leag toi bistabilii ntr-o schem cum este cea prezentat n figura 6.3.4.
3) Momentul binar este (pentru N 1 = 9) secvena de ieire: Q
0
Q
1
Q
2
Q
3
= 1 0 0 1
4) Se conecteaz ieirile bistabililor CBB0 i CBB3 care au Q = 1 la momentul (N 1) =
9, la intrrile porii INU cu trei intrri. Se aplic impulsurile de tact CK pe intrarea rmas
liber a porii logice.
5) Se leag ieirea porii INU la intrrile PRESET (PR) ale bistabililor CBB1 i CBB2
care au Q = 0 la momentul (N 1) = 9.
Tabelul cu strile binare ale numrtorului se construiete pe baza tabelului din figura 6.3.3,
innd cont c N = 10.
Figura 6.3.4: Numrtor asincron pe patru bii cu linie PRESET (N = 10)
nivel 1
tact
J
Q
CK
Q
0
Q
K
CBB0
10 1 2
J
Q
CK
Q
1
Q
K
CBB01
J
Q
CK
Q
2
Q
K
CBB2
J
Q
CK
Q
3
Q
K
CBB3
PR PR PR PR
preset (set)
nivel 1
INU
ieiri starea
(nr. Z) Q
3
Q
2
Q
1
Q
0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
0 0 0 0 0
Figura 6.3.3: Strile binare
ale numrtorului asincron
pe patru bii
132
6.3.1.2. Numrtoare asincrone cu linie de iniializare de tip CLEAR (RESET)
Algoritmul de construire a unui astfel de numrtordivizor care s mpart cu un nu-
mr ntreg N este :
1) Se caut numrul n de CBB necesare:
2
n1
s N s 2
n
vezi relaia (6.3.1)
unde N reprezint lungimea ciclului de numrare. Dac N nu este o putere ntreag a lui 2 se
ia n dup puterea imediat superioar.
2) Se leag toi bistabilii ntr-o schem de numrtor asincron cu transport succesiv.
3) Se caut numrul (momentul) binar N, adic starea tuturor CBB la momentul respectiv.
4) Se conecteaz toate ieirile bistabililor care au Q = 1 la momentul N la intrrile unei
pori logice externe INU.
5) Se leag ieirea porii INU la intrrile CLEAR (RESET) ale tuturor bistabililor.
6) Numrtorul se iniializeaz (adic ieirile trec pe nivel logic 0) atunci cnd acesta
atinge starea N astfel c la ieirea porii logice INU apare nivelul logic 0, care se propag
apoi pe intrrile asincrone CLEAR (RESET).
Exemplul 6.3.2. S se proiecteze un numrtor asincron cu transport succesiv care s
numere pn la 12, format din CBB de tip JK cu intrare CLEAR (RESET) de iniializare.
R 6.3.2. Se realizeaz un numrtor cu N = 10, pentru care:
1) 2
3
s N s 2
4
. Deci, sunt necesare patru CBB.
2) Se leag toi bistabilii conform schemei din figura 6.3.5.
3) Momentul binar pentru N = 12 este secvena de ieire: Q
0
Q
1
Q
2
Q
3
= 0 0 1 1 (Q
0
cel
mai puin semnificativ).
4) Se conecteaz ieirile bistabililor CBB2 i CBB3 care au Q = 1 la momentul N = 12, la
intrrile porii INU cu dou intrri.
5) Se leag ieirea porii INU la linia comun intrrilor CLEAR (RESET) ale tuturor
bistabililor.
Strile binare ale numrtorului se stabilesc pe baza tabelului din figura 6.3.3, tiind c
N = 12.
Principalul dezavantaj al numrtoarelor asincrone este acela c pot introduce impul-
suri parazite n funcionarea circuitelor logice care sunt conectate dup acesta, din cauza n-
trzierilor de propagare a semnalelor prin bistabili care au un caracter cumulativ, conducnd
la micorarea frecvenei de lucru. O metod de evitare a acestui fenomen o reprezint utiliza-
rea unor etaje externe de stocare (memorare) realizate cu pori logice.
6.3.2. Numrtoare sincrone cu transport succesiv
Numrtoarele sincrone elimin dezavantajul introdus de un numrtor cu transport
succesiv deoarece acum toi bistabili sunt controlai de acelai impuls de tact. Frecvena de
Figura 6.3.5: Numrtor asincron pe patru bii cu linie CLEAR (RESET) (N = 12)
nivel 1
tact
J
Q
CK
Q
0
Q
K
CBB0
12 1 2
J
Q
CK
Q
1
Q
K
CBB01
J
Q
CK
Q
2
Q
K
CBB2
J
Q
CK
Q
3
Q
K
CBB3
R R R R
clear (reset)
INU
133
lucru este limitat numai de ntrzierea oricrui bistabil, la care se adaug ntrzierea produs
de porile logice externe.
n cazul general sinteza numrtoarelor sincrone cu transport paralel sau transport suc-
cesiv se poate realiza cu ajutorul diagramelor Karnaugh.
6.3.2.1. Numrtoare sincrone cu transport paralel
Figura 6.3.6 prezint un numrtor sincron de patru bii cu transport paralel, denumit
i transport anticipat. Tabelul de stri (de adevr) este sinonim cu tabelul din figura 6.3.3.
Conform acestui tabel i a celor specificate n 6.3.1, CBB0 (cel mai puin semnificativ) tre-
buie s basculeze la fiecare impuls de tact, CBB1 basculeaz cnd Q
0
= 1, CBB2 basculeaz
cnd Q
0
= Q
1
= 1, iar CBB3 basculeaz cnd Q
0
= Q
1
= Q
3
= 1. Aadar, comanda bistabilului
CBB0 poate fi realizat prin meninerea intrrilor J
0
i K
0
pe nivel logic 1. Pentru CBB1, in-
trrile J
1
i K
1
se leag la ieirea Q
0
, pentru CBB2 comanda se realizeaz cu ieirea porii lo-
gice I1 ale crei intrri sunt Q
0
i Q
1
, iar CBB3 este acionat de ieirea porii logice I2
ale crei intrri sunt Q
0
, Q
1
i Q
2
.
Observaie. Se pot utiliza pori logice INU dac se complementeaz ieirile acestora
cu inversoare NU.
Modul de proiectare a numrtorului analizat mai sus este valabil pentru situaiile n
care numrarea binar se realizeaz ntr-un ciclu cu lungimea 2
n
. Pentru cicluri diferite de 2
n
se utilizeaz diagramele Karnaugh pentru fiecare bistabil
ntr-un numrtor sincron cu transport paralel, odat cu creterea numrului de etaje se
mrete i numrul de pori logice ce trebuie comandate de bistabili. La fel crete i numrul
de intrri necesare la fiecare poart de comand.
6.3.2.2. Numrtoare sincrone cu transport succesiv
Aceste numrtoare elimin dezavantajele numrtoarelor sincrone cu transport paralel
enunate anterior. Totui, frecvena impulsurilor de tact este mai redus din cauza ntrzierilor
de propagare a semnalelor prin logica de comand format din porile INU i inversoarele
NU, care compun porile logice I din figura 6.3.7.
Lungimea ciclului unui numrtor sincron este definit prin 2
N
, unde N reprezint nu-
mrul de bistabili. Numrtoarele cod binar cod BCD (zecimal codat binar) realizeaz o de-
cad de numrare a crei lungime de ciclu difer de 2
N
deoarece strile de la 10 la 15 nu sunt
utilizate n numrarea BCD.
Not. Exist numrtoare care dispun i de o intrare de mod de numrare, pentru nu-
mrarea direct sau nainte (COUNTUP) sau pentru numrarea invers sau napoi (COUNT
DOWN).
Figura 6.3.6: Numrtordivizor sincron pe patru bii cu transport paralel
nivel 1
tact
J
0
Q
CK
Q
0
Q
K
0
CBB0
16 1 2
J
1
Q
CK
Q
1
Q
K
1
CBB01
J
2
Q
CK
Q
2
Q
K
2
CBB2
J
3
Q
CK
Q
3
Q
K
3
CBB3
I2
I1
134
6.3.3. Circuite integrate cu funcia de numraredivizare
Circuitele integrate dedicate proiectrii diferitelor tipuri de numrtoare-divizoare sunt
realizate n tehnologie TTL sau CMOS.
6.3.3.1. Circuite integrate TTL utilizate ca numrtoaredivizoare
Se vor prezenta circuite integrate cu funciile de numrtor asincron cu transport succe-
siv i numrtor sincron.
1) CDB 490 SN 54/7490 ; 54/74 (LS) 390
Circuitul integrat CDB 490 SN 54/7490 conine un numrtor decadic asincron cu
transport succesiv, format din patru bistabili masterslave, dintre care unul este de tip RS
(cel mai semnificativ), iar ceilali trei sunt de tip JK. Bistabilii sunt interconectai astfel nct
s realizeze un divizor prin 2 i un divizor prin 5. Ieirile binare sunt D (Q
D
), C (Q
C
), B (Q
B
)
respectiv A (Q
A
).
Circuitul dispune de dou intrri de numrare a impulsurilor care sunt active pe tranzi-
ia descendent a impulsului (din 0 logic n 1 logic): AI conectat intern la intrarea de tact a
bistabilului cu ieirea A (Q
A
) i BDI conectat intern la intrrile de tact ale bistabililor cu ie-
irile B (Q
B
) respectiv D (Q
D
).
Toi bistabilii sunt iniializai cu
comenzi asincrone de tip RESET prin
dou perechi de borne, astfel c dac
R0(1) R0(2) = 1 1 atunci sunt inhibate
intrrile de numrare i se foreaz ie-
irile circuitului n strile corespunz-
toare cifrei 0 n cod BCD (zecimal co-
dat binar), iar dac R9(1)R9(2) = 1 1
atunci ieirile trec n strile corespun-
ztoare cifrei 9 n cod BCD. Circuitul
are funcia de numrare cnd cel puin
cte o born din fiecare pereche este
pe nivel logic 0 (figura 6.3.8).
Deoarece ieirea A (Q
A
) nu este conectat intern la etajele urmtoare, circuitul poate
funciona n trei moduri distincte:
I) Cnd este folosit ca numrtor BCD, intrarea BDI trebuie s fie conectat extern la ie-
irea A (Q
A
). Impulsurile de numrare sunt aplicate pe intrarea AI iar secvena de numrare
obinut este n concordan cu tabelul de funcionare I din figura 6.3.9.
II) n cazul modului de divizare simetric prin 10, denumit i numrare 52 (BiQui-
nary Counter), util pentru sintetizatoare de frecven sau alte aplicaii care necesit divizarea
Figura 6.3.7: Numrtordivizor sincron pe patru bii cu transport succesiv
nivel 1
tact
J
0
Q
CK
Q
0
Q
K
0
CBB0
J
1
Q
CK
Q
1
Q
K
1
CBB01
J
2
Q
CK
Q
2
Q
K
2
CBB2
J
3
Q
CK
Q
3
Q
K
3
CBB3
I2 I1
16 1 2
iniializare ieiri
R0
(1)
R0
(2)
R9
(1)
R9
(2)
D
(Q
D
)
C
(Q
C
)
B
(Q
B
)
A
(Q
A
)
1 1 0 X 0 0 0 0
1 1 X 0 0 0 0 0
X X 1 1 1 0 0 1
X 0 X 0 numr
0 X 0 X numr
0 X X 0 numr
X 0 0 X numr
Figura 6.3.8: Tabelul cu funciile de
iniializare/numrare pentru CDB 490
135
unui numr binar prin 10, ieirea D (Q
D
) trebuie s fie conectat la intrarea AI. Impulsurile de
numrare sunt aplicate pe intrarea BDI iar rezultatul divizrii se obine la ieirea A (Q
A
) vezi
tabelul II din figura 6.3.9.
III) Pentru utilizarea ca divizor prin 2 i prin 5 nu sunt necesare conexiuni externe. Bista-
bilul cu ieirea A (Q
A
) este utilizat ca element binar pentru funcia de divizare prin 2. Intrarea
BDI este utilizat pentru a obine divizarea prin 5 la ieirile D (Q
D
) vezi tabelul III din figu-
ra 6.3.9. Dei cele dou numrtoare funcioneaz independent, totui cei patru bistabili sunt
adui simultan n starea 0.
Circuitul integrat 54/74 (LS) 390 conine dou numrtoare decadice asincrone pe patru
bii, care au fiecare cte o intrare de numrare AI (activ la tranziia descendent a impulsu-
lui) i cte o intrare asincron de iniializare CLEAR (activ pe nivel logic 1, cnd trece n sta-
rea logic 0 ieirile bistabililor).
2) CDB 492 SN 54/74 (LS) 92
Circuitul conine un numrtor asincron cu transport succesiv, format din patru bista-
bili masterslave de tip JK. Bistabilii sunt interconectai astfel nct s realizeze un divi-
zor prin 2 i un divizor prin 6. Ieirile binare sunt notate cu D (Q
D
), C (Q
C
), B (Q
B
), A (Q
A
).
Circuitul dispune de dou intrri de numrare a impulsurilor care sunt active pe tranzi-
ia descendent a impulsului (din 0 logic n 1 logic): AI conectat intern la intrarea de tact a
bistabilului cu ieirea A (Q
A
) i BCI conectat intern la intrrile de tact ale bistabililor cu ie-
irile B (Q
B
) respectiv C (Q
C
).
Toi bistabilii sunt iniializai (teri)
cu comenzi asincrone de tip RESET prin pe-
rechea de borne R0(1) R0(2). Dac ambele
borne sunt n starea 1 atunci sunt inhibate in-
trrile de numrare i se foreaz ieirile cir-
cuitului n strile corespunztoare cifrei 0 n
cod BCD (zecimal codat binar). Circuitul nu-
mr cnd cel puin una din borne este pe ni-
vel logic 0 (figura 6.3.10).
Deoarece ieirea bistabilului A (Q
A
) nu este conectat intern la bistabilii urmtori, nu-
mrtorul poate funciona n trei moduri:
I) Cnd este utilizat ca divizor prin 12, ieirea A (Q
A
) trebuie s fie conectat extern la
intrarea BCI. Impulsurile de numrare se aplic pe intrarea AI. La ieirile B (Q
B
), C (Q
C
), D
(Q
D
) se realizeaz divizri prin 2, 6 respectiv 12, conform tabelului I din figura 6.3.11.
I) Numrtor BCD II) Divizor simetric prin 10 III) Divizor prin 5
D
(Q
D
)
C
(Q
C
)
B
(Q
B
)
A
(Q
A
)
A
(Q
A
)
D
(Q
D
)
C
(Q
C
)
B
(Q
B
)
D
(Q
D
)
C
(Q
C
)
B
(Q
B
)
Nr.
Z
0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1 0 0 1 1
0 0 1 0 0 0 1 0 0 1 0 2
0 0 1 1 0 0 1 1 0 1 1 3
0 1 0 0 0 1 0 0 1 0 0 4
0 1 0 1 1 0 0 0 5
0 1 1 0 1 0 0 1 6
0 1 1 1 1 0 1 0 7
1 0 0 0 1 0 1 1 8
1 0 0 1 1 1 0 0 9
Figura 6.3.9: Modurile de funcionare ale circuitului CDB 490 (SN 54/7490)
iniializare ieiri
R0
(1)
R0
(2)
D
(Q
D
)
C
(Q
C
)
B
(Q
B
)
A
(Q
A
)
1 1 0 0 0 0
0 X numr
X 0 numr
Figura 6.3.10: Tabelul cu funciile de
iniializare/numrare pentru CDB 492
136
II) Divizarea prin 12 se mai poate obine dac ieirea lui D (Q
D
) se conecteaz extern la
intrarea AI. Impulsurile de numrat se aplic la intrarea BCI. La ieirile C (Q
C
), D (Q
D
) i A
(Q
A
) de obine semnale a cror frecven este divizat prin 3, 6 respectiv 12 (vezi tabelul II
din figura 6.3.11).
III) Cnd este utilizat ca divizor prin 6, impulsurile de numrare sunt aplicate pe intrarea
BCI. La ieirile C (Q
C
) i D (Q
D
) se obin simultan divizri prin 3 respectiv 6 (vezi tabelul III
din figura 6.3.11). Bistabilul A (Q
A
) poate fi folosit independent cu condiia ca operaia de
tergere s coincid cu tergerea divizorului prin 6.
3) CDB 493 SN 54/74 (LS) 93; 54/74393
Circuitul CDB 493 este un numrtor asincron cu transport succesiv, alctuit din patru
bistabili masterslave de tip JK. Bistabilii sunt conectai astfel nct s realizeze un divi-
zor prin 2 i un divizor prin 8. Ieirile binare sunt notate cu D (Q
D
), C (Q
C
), B (Q
B
), A (Q
A
).
Cele dou intrri de numrare a impulsurilor, care se activeaz pe tranziia descendent
a impulsului (din 0 logic n 1 logic), sunt: AI conectat intern la intrarea de tact a bistabilu-
lui cu ieirea A (Q
A
) i BI conectat intern la intrarea de tact a bistabilului cu ieiria B (Q
B
).
Bistabilii sunt iniializai cu comenzi asincrone de tip RESET prin trecerea pe nivel lo-
gic 1 a bornelor R0(1) i R0(2). n acest fel sunt inhibate intrrile de numrare i se foreaz
ieirile circuitului n strile corespunztoare cifrei 0 n cod BCD (zecimal codat binar). Circu-
itul numr cnd cel puin una din borne este pe nivel logic 0. Tabelul de iniializare este ace-
lai cu cel din figura 6.3.10.
ntruct ieirea bistabilului A (Q
A
) nu este conectat intern la etajele urmtoare, num-
rtorul poate funciona n dou moduri:
I) Cnd este utilizat ca numr-tor asincron cu transport succesiv de patru bii, ieirea A
(Q
A
) trebuie s fie conectat extern la intrarea BI. Impulsurile de numrare sunt aplicate pe
intrarea AI. La ieirile D (Q
D
), C (Q
C
), B (Q
B
), A (Q
A
) se realizeaz simultan divizri prin 2,
4, 8 i 16, conform tabelului de funcionare I din figura 6.3.12.
II) Cnd este utilizat ca numrtor asincron cu transport succesiv de trei bii, impulsurile
de numrare se aplic pe intrarea BI. La ieirile B (Q
B
), C (Q
C
) i D (Q
D
) se obin simultan
divizri prin 2, 4 respectiv 8 (tabelul II din figura 6.3.12). Bistabilul cu ieirea A (Q
A
) poate fi
folosit independent cu condiia ca operaia de tergere s coincid cu aducerea la 0 a numr-
torului de 3 bii.
I) Divizor prin 12 II) Divizor prin 12 III) Divizor prin 6
D
(Q
D
)
C
(Q
C
)
B
(Q
B
)
A
(Q
A
)
D
(Q
D
)
C
(Q
C
)
B
(Q
B
)
A
(Q
A
)
D
(Q
D
)
C
(Q
C
)
B
(Q
B
)
0 0 0 0 0 0 0 0 0 0 0
0 0 0 1 0 0 1 0 0 0 1
0 0 1 0 0 1 0 0 0 1 0
0 0 1 1 1 0 0 0 1 0 0
0 1 0 0 1 0 1 0 1 0 1
0 1 0 1 1 1 0 0 1 1 0
1 0 0 0 0 0 0 1
1 0 0 1 0 0 1 1
1 0 1 0 0 1 0 1
1 0 1 1 1 0 0 1
1 1 0 0 1 0 1 1
1 1 0 1 1 1 0 1
Figura 6.3.11: Modurile de funcionare ale circuitului CDB 492 (SN 54/7492)
137
Circuitul integrat 54/74393 conine dou numrtoare binare asincrone pe patru bii,
care au fiecare cte o intrare de numrare AI (activ la tranziia descendent a impulsului) i
cte o intrare asincron de iniializare CLEAR (activ pe nivel logic 1, cnd trece n starea lo-
gic 0 ieirile bistabililor).
4) CDB 4192 SN 54/74 (LS) 192
Circuitul este un numrtor
BCD (zecimal codat binar) sincron
reversibil cu transport paralel, alctu-
it din patru bistabili masterslave
de tip T, care au ieirile notate Q
A
,
Q
B
, Q
C
respectiv Q
D
(cea mai semni-
ficativ). Numrrtorul mai dispune
de intrri de date, intrri de tact, in-
trare de ncrcare, intrare de tergere
precum i de ieire de transport i ie-
ire de mprumut.
Cu ajutorul intrrilor de date A
(cea mai puin semnificativ), B, C,
D numrtorul se poate ncrca n
modul paralel.
Sincronizarea se obine prin
declanarea simultan a tuturor bista-
bililor ceea ce permite ieirilor s-i
schimbe nivelul logic n acelai timp,
conform logicii de comand. n acest
fel se elimin fenomenele tranzitorii
aprute la ieirile unui numrtor
asincron n timpul propagrii tactului. Se utilizeaz dou intrri de tact: COUNTUP (CU),
pentru numrarea direct (nainte) i COUNTDOWN (CD), pentru numrarea invers (na-
poi) a impulsurilor. Bascularea celor patru bistabili se produce la o tranziie din starea logic
0 n starea 1 a uneia din intrrile de tact. Sensul de numrare este determinat de intrarea acti-
vat, n timp ce cealalt intrare de tact este n starea logic 1.
Ieirile circuitului pot fi aduse n orice stare prin introducerea informaiei dorite pe in-
trrile de date, cnd intrarea de ncrcare LOAD ( LD) este n starea 0. Operaia de ncrcare
este independent de intrrile de tact.
Circuitul de ncrcare este prevzut cu o intrare de tergere CLEAR (CL) care atunci
cnd este adus n starea 1 foreaz toate ieirile bistabililor n starea 0. Operaia de tergere
este independent de intrrile de ncrcare i numrare.
Ieirea de transport CARRY ( CR) este n starea 1 cnd se atinge numrul zecimal ma-
xim (10), dup care trece pe nivel logic 0 atunci cnd i intrarea de tact COUNTUP (CU)
este n starea logic 0.
Ieirea de mprumut BORROW ( BR) se afl n starea 1 cnd se atinge numrul minim
(numrul zecimal 0), dup care trece n 0 atunci cnd i intrarea de tact COUNTDOWN
(CD) este n starea 0.
Cnd se numr direct (nainte) trebuie ca intrarea CD = 1, iar cnd se numr n ordi-
ne invers (napoi) trebuie ca CU = 1.
n figura 6.3.13 se dau diagramele de semnale care corespund urmtoarei secvene de
funcionare:
- se aduc ieirile Q
A
, Q
B
, Q
C
, Q
D
n starea logic 0 atunci cnd CL = 1 (tergere clear);
I) Divizor prin 16 III) Divizor prin 8
D
(Q
D
)
C
(Q
C
)
B
(Q
B
)
A
(Q
A
)
D
(Q
D
)
C
(Q
C
)
B
(Q
B
)
0 0 0 0 0 0 0
0 0 0 1 0 0 1
0 0 1 0 0 1 0
0 0 1 1 0 1 1
0 1 0 0 1 0 0
0 1 0 1 1 0 1
0 1 1 0 1 1 0
0 1 1 1 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Figura 6.3.12: Modurile de funcionare ale
circuitului CDB 493 (SN 54/7493)
138
- se ncarc n modul paralel la intrrile de date de exemplu numrul zecimal 13, care
corespunde combinaiei D C B A = 1 1 0 1 n codul BCD (operaia de iniializare preset);
- ordinea impulsurilor la numrare direct (cnd tactul CU trece din starea logic 0 n
starea 1 iar tactul CD st pe nivel logic 1) este: nr.14 (1 1 1 0) nr.15 (1 1 1 1) CARRY
( CR = 0) nr.0 (0 0 0 0) nr.1 (0 0 0 1) nr.2 (0 0 1 0);
- ordinea impulsurilor la numrare invers (cnd tactul CD trece din starea logic 0 n
starea 1 iar tactul CU st pe nivel logic 1) este: nr.1 (0 0 0 1) nr.0 (0 0 0 0) BORROW
( BR = 0) nr.15 (1 1 1 1) nr.14 (1 1 1 0) nr.13 (1 1 0 1).
Observaie. Iniializarea complet const n tergerea intrrilor de date (A, B, C, D), de
ncrcare (LOAD) i de numrare (COUNTUP, COUNTDOWN).
5) CDB 4193 SN 54/74 (LS) 193
Spre deosebire CDB 4192SN 54/74 (LS) 192 care este un numrtor BCD sincron, cir-
t
t
t
t
t
t
t
t
t
t
t
t
t
t
CL
LD
A
B
C
D
CU
CD
Q
A
Q
B
Q
C
Q
D
CR
BR
Secv. 0 13 14 15 0 1 2 1 0 15 14 13
numrare nainte (direct) numrare napoi (invers)
clear preset
Figura 6.3.13: Diagramele de semnale ale numrtorului sincron 54/74192
139
cuitul integrat CDB 4193SN 54/74 (LS) 193 este un numrtor binar sincron reversibil pe
patru bii cu transport paralel, astfel c numrul zecimal maxim care se atinge la un ciclu de
numrare este 16. Cu excepia acestui fapt, n rest cele dou numrtoare sunt identice n pri-
vina tipurilor de intrri i de ieiri precum i a condiiilor de funcionare.
n figura 6.3.14 se prezint diagramele semnalelor pentru secvena de mai jos:
- se aduc ieirile Q
A
, Q
B
, Q
C
, Q
D
n starea logic 0 atunci cnd CL = 1 (tergere clear);
- se ncarc n modul paralel la intrrile de date de exemplu numrul zecimal 7, care co-
respunde combinaiei D C B A = 0 1 1 1 n codul BCD (operaia de iniializare preset);
- ordinea impulsurilor la numrare direct (cnd tactul de la intrarea CU trece din starea
logic 0 n starea 1 iar tactul CD st pe nivel logic 1) este: nr.8 (1 0 0 0) nr.7 (0 1 1 1)
CARRY ( CR = 0) nr.0 (0 0 0 0) nr.1 (0 0 0 1) nr.2 (0 0 1 0);
- ordinea impulsurilor la numrare invers (cnd tactul CD trece din starea logic 0 n
t
t
t
t
t
t
t
t
t
t
t
t
t
t
CL
LD
A
B
C
D
CU
CD
Q
A
Q
B
Q
C
Q
D
CR
BR
Secv. 0 7 8 9 0 1 2 1 0 9 8 7
numrare nainte (direct) numrare napoi (invers)
clear preset
Figura 6.3.14: Diagramele de semnale ale numrtorului sincron 54/74193
140
starea 1 iar tactul CU st pe nivel logic 1) este: nr.1 (0 0 0 1) nr.0 (0 0 0 0) BORROW
( BR = 0) nr.9 (1 0 0 1) nr.8 (1 0 0 0) nr.7 (0 1 1 1).
Observaie. Iniializarea complet const n tergerea intrrilor de date (A , B, C, D), de
ncrcare (LOAD) i de numrare (COUNTUP, COUNTDOWN).
Conectarea n cascad a numrtoarelor
n figura 6.3.15 este artat o schem cu dou numrtoare NUM1 i NUM2 pe patru
bii cu transport succesiv, la care conectarea n cascad (serie) s-a realizat prin legarea ieiri-
lor de transport ( CR) i de mpru-
mut ( BR) la intrarea de numrare
direct (CU) respectiv invers
(CD) a numrtorului urmtor. Se
obine un numrtor complet pe
opt bii (cu intrrile de date Q
0
, Q
1
,
..., Q
7
), care se poate realiza cu
ajutorul numrtorului decadic 54/
/74192 (n cod BCD) sau cu num-
rtorul binar 54/74193.
Intrarea de mod de control
MC comand sensul numrrii: da-
c MC = 0 se numr direct (nain-
te), iar dac MC = 1 se numr in-
vers (napoi).
Pe baza acestei scheme se
pot proiecta numrtoare sincrone
reversibile cu ncrcare paralel i
transport succesiv pe 2
n
bii.
Un alt mod de conectare n
cascad l reprezint schema nu-
mrtoruluidivizor prin N din fi-
gura 6.3.16. Pe intrrile de date
Q
0
, Q
1
,..., Q
7
se introduce numrul
N (n cod BCD sau binar) cu care
se dorete divizarea frecvenei f
in
a
impulsurilor. Aceste impulsuri, ca-
re trebuie s aib o durat de mi-
nim 30ns, se aplic la intrarea de
tact CD a numrtorului NUM1.
Frecvena divizat f
ie
se obine la
borna LD a celui de al doilea nu-
mrtor.
Dac numrtoarele sunt 54/ 74192 atunci frecvena de ieire se poate stabili cu relaia:
(6.3.1) f
ie
=
N
f
in
=
+ + + + + + + +
7 6 5 4 3 2 1 0
80 40 20 10 8 4 2 1 Q Q Q Q Q Q Q Q
f
in
,
unde 1 N 99 (datele care se introduc la fiecare numrtor sunt de la 0 la 9).
Frecvena de ieire pentru schema cu numrtoarele 54/74193 este:
(6.3.2) f
ie
=
N
f
in
=
+ + + + + + + +
7 6 5 4 3 2 1 0
128 64 32 16 8 4 2 1 Q Q Q Q Q Q Q Q
f
in
,
unde 1 N 255 (datele care se introduc la fiecare numrtor sunt de la 0 la 15).
NUM1 NUM2
Figura 6.3.15: Numrtor sincron reversibil cu
transport succesiv pe opt bii
Q
A
Q
B
Q
C
Q
D
CU
CD
LD
CR
BR
CL
Q
0
Q
1
Q
2
Q
3
Q
A
Q
B
Q
C
Q
D
CU
CD
LD
CR
BR
CL
Q
4
Q
5
Q
6
Q
7
nivel 1
tergere (CL)
tact (CK)
mod control (MC)
NUM1 NUM2
Figura 6.3.16: Numrtordivizor prin N realizat
cu numrtoare sincrone reversibile pe patru bii
Q
A
Q
B
Q
C
Q
D
CU
CD
LD
BR
CL
Q
0
Q
1
Q
2
Q
3
Q
A
Q
B
Q
C
Q
D
CU
CD
LD
BR
CL
Q
4
Q
5
Q
6
Q
7
nivel 1
tact f
in ieire f
ie
141
Observaie. Datele se pot introduce cu comutatoare digitale obinuite.
Implementarea numrtoarelor cu circuite logice TTL
Numrtoarele sincrone se mai pot implementa i cu ajutorul CBB de tip JK din circu-
itele integrate 54/7473 i 54/7473, pentru numrtoare binare divizoare prin 3, 4,, 15 pre-
cum i prin utilizarea numrtoarelor asincrone din circuitele 54/7490, 54/7492 i 54/7493
pentru divizarea de exemplu prin 6, 88 (cu 7490), prin 7, 9, 11 (7492) sau prin 7, 9,, 15, 39,
125 (cu 7493) etc.
6.3.3.2. Circuite integrate CMOS utilizate ca numrtoaredivizoare
Se vor trece n revist cteva dintre aceste circuite.
1) MMC (CD) 4017 este un numrtordivizor zecimal (decadic) alctuit din cinci CBB
de tip D. Cele zece ieiri (notate 0, 1, , 9) sunt decodificate, fiind active pe nivel logic 1.
Intrarea de iniializare RESET (R), activ pe nivel logic 1, trece n starea 0 ieirile circuitului.
Numrtorul poate fi incrementat n dou moduri: fie pe frontul cresctor al impulsului de
tact prezent pe intrarea de tact CLOCK (CK) i cu intrarea de validare a tactului, denumit
CLOCK INHIBIT sau CLOCK ENABLE ( CKE ) n starea logic 0, fie pe frontul cztor al
impulsului pe intrarea de validare a tactului CLOCK INHIBIT (CLOCK ENABLE) cnd intra-
rea de tact CLOCK este 1. Dac se conecteaz n cascad mai multe circuite, se poate utiliza
ca semnal de tact pentru numrtorul de rang imediat superior ieirea de transport CARRY
OUT ( CO), care este pe nivel logic 0 n timpul cnd sunt active ieirile 5, 6, 7, 8 i 9.
2) MMC (CD) 4022 este un numrtordivizor octal format din patru CBB de tip D.
Cele opt ieiri (notate 0, 1,, 7) sunt decodificate, fiind active pe nivel logic 1. Modul de
funcionare este asemntor cu cel al circuitului MMC (CD) 4017, avnd aceleai tipuri de in-
trare de iniializare (R), intrare de tact (CK) i intrare de validare a tactului ( CKE ) precum i
ieirea de transport ( CRO ).
3) MMC (CD) 4020, MMC (CD) 4024 i MMC (CD) 4040 sunt numrtoare binare re-
alizate cu CBB masterslave. Primul are 14 bistabili i numai 12 ieiri (Q
0
, Q
3
,, Q
13
), al
doilea are 7 bistabili i 7 ieiri (Q
0
, Q
1
,, Q
6
), iar al treilea circuit dispune de 12 bistabili i
12 ieiri (Q
0
, Q
1
,, Q
11
). Cu linia de iniializare RESET (R) pe nivel logic 1 se terg toi bis-
tabilii. Numrtoarele sunt incrementate pe frontul negativ (descendent) al impulsului de tact
CK aplicat la intrarea de tact CLOCK.
4) MMC (CD) 4029 este un numrtor pe patru bii reversibil sincron binar/zecimal, cu
posibilitatea programrii n modul asincron. Numrtorul dispune de urmtoarele accesuri:
- patru ieiri pentru extragerea datelor n modul paralel: Q
0
, Q
1
, Q
2
, Q
3
;
- patru intrri pentru introducerea datelor n modul paralel, notate P
0
, P
1
, P
2
, P
3
, sau
JAM1, JAM2, JAM3, JAM4,
- intrarea de tact CLOCK (CK) pentru sincronizare, activ pe frontul cresctor al impul-
sului de tact,
- intrarea de transport CARRYIN sau CLOCK ENABLE ( CI ), activ pe nivel logic 0;
- intrarea de comand a sensului de numrare (nainte/napoi) COUNTUP/COUNT
DOWN (UP/ D);
- intrarea de comand a codificrii ieirilor (binar/zecimal) BINARY/DECADE (B/ D);
- intrarea de validare a programrii asincrone PRESET ENABLE (PE), prioritar i acti-
v pe nivel logic 1, utilizat pentru validarea introducerii paralele a datelor n numrtor;
- ieirea de transport CARRYOUT ( CO), activ pe nivel logic 0 atunci cnd numrto-
rul atinge valoarea maxim i CI = 0.
Numrtorul este incrementat cu un pas (numr) la tranziia pozitiv (ascendent) a im-
pulsului de tact i atunci cnd CI = 1 sau PE = 1.
Alte numrtoare pe patru bii programabile sunt:
142
- CD 40160: numrtor zecimal sincron, cu comand asincron de aducere n starea 0;
- CD 40161: numrtor binar sincron, cu comand asincron de aducere n starea 0;
- CD 40162: numrtor zecimal sincron, cu comand sincron de aducere n starea 0;
- CD 40163: numrtor binar sindron, cu cu comand sincron de aducere n starea 0;
- MMC (CD) 40192: numrtor zecimal sincron i reversibil;
- MMC (CD) 40193: numrtor binar sincron i reversibil.
6.4. Memorii digitale
6.4.1. Noiuni introductive
Memoriile digitale sunt dispozitive pentru stocarea informaiei binare.
Prin capacitatea unei memorii se nelege numrul total de bii (0 sau 1) pe care aceasta
i poate stoca. O memorie digital poate fi privit ca un ir de locaii, fiecare dintre acestea
coninnd un acelai numr de bii i putnd fi reperat cu ajutorul unei adrese n cod binar.
n figura 6.4.1 este dat reprezentarea intuitiv a unei memorii care conine 8 locaii,
fiecare coninnd la rndul su, cte 4 bii. Aceast memorie este organizat ca o memorie
84, adic sunt 8 adrese (locaii), la fiecare dintre acestea
gsindu-se ctre 4 bii. De exemplu, la adresa 100 se g-
sete coninutul 0 1 0 0 etc. Nu exist nici o legtur ntre
adres i coninutul memoriei situat la adresa respectiv,
adresa fcnd trimitere la un anumit loc din memorie.
Not. O secven binar care conine 8 bii reprezint
un octet.
Prin urmare, codul memoriei se scrie sub forma: nr.
locaii (adrese) x nr. bii adres. De exemplu, memoria no-
tat 2568 este format din 256 de locaii, fiecare locaie
coninnd un octet; deoarece 256 = 1616 = 2
8
, rezult c
fiecare adres va fi construit dintr-o secven de 8 bii.
Capacitatea unei astfel de memorii este 2568 bii.
Pentru a exprima capaciti mari de memorie se utili-
zeaz unitile de msur definite mai jos:
1 octet = 1 byte (se citete bait) = 8 bii
1 cuvnt = 2 octei
1 kbit (kilobit) = 2
10
bii = 1024 bii
1 Mbit (megabit) = 2
20
bii = 2
10
bii = 1024 kbii
1Gbit (gigabit) = 2
30
bii = 2
10
Mbii = 1024 Mbii
De exemplu,
2
12
bii = 2
10
2
2
bii = 4 kbii
2
23
bii = 2
20
2
3
bii = 8 Mbii
1 koctet = 2
10
octei = 1024 octei
1 Moctet = 2
10
koctei = 1024 1024 octei
1 Goctet = 2
10
Moctei = 1024
3
octei
1 kcuvnt = 2
10
cuvnt = 1024 cuvinte etc.
n loc de memorie 10244 se spune adeseori memorie 1K4 etc.
6.4.2. Tipuri de memorii
Memoriile digitale pot fi implementate pe suport magnetic sau cu dispozitive semicon-
ductoare. n primul caz, suportul este discul magnetic sau band magnetic i se folosete
acelai principiu ca la nregistrarea pe band de magnetofon a informaiei analogice (anume,
dac o anumit zon a discului este magnetizat ea reprezint un 1 logic, iar n caz contrar, un
0 logic). Aceast tehnic se utilizeaz din ce n ce mai rar, mai ales c accesarea/scrierea in-
locaie adres
coninut numr
000 0001 0
001 1000 1
010 0000 2
011 1111 3
100 0100 4
101 1011 5
110 1100 6
111 1110 7
Figura 6.4.1: Reprezentarea
unei memorii 8x4
143
formaiei necesit un timp relativ mare. Memoriile digitale semiconductoare se mpart n do-
u mari categorii: ROM i RAM.
Memoriile ROM (Read Only Memory) sunt memorii care pot fi doar citite i n care
productorul nscrie (programeaz) un anumit coninut destinat unei aplicaii specifice. Sunt
memorii sunt nevolatile, n sensul c dup deconectarea lor de la sursa de alimentare, nu-i
pierd coninutul; dup ce circuitul este alimentat din nou coninutul su este identic cu cel in-
trodus de productor. Datorit acestui fapt, memoriile ROM sunt folosite n special pentru
stocarea datelor i programelor care sunt folosite n mod repetat. De exemplu, programele de
iniializare (startare) a sistemelor numerice de calcul, cunoscute sub denumirea de boot-strap
programs, sunt stocate n memorii ROM.
Memoriile RAM (Random Access Memory) pot fi att scrise, ct i citite, secvenele
de scriere/citire putnd alterna ntr-un mod aleator. De exemplu, se poate nscrie la o anumit
adres un anumit coninut, se poate apoi s se scrie la o alt adres, dup care se poate citi de
la o adres oarecare etc. n momentul n care se scrie la o anumit adres, vechiul coninut de
acolo se pierde. Dimpotriv, citirea de la o anumit adres nu afecteaz deloc coninutul adre-
sei respective. Spre deosebire de memoriile ROM, aceste memorii sunt volatile, adic la ntre-
ruperea tensiunii de alimentare vechiul coninut al memoriei RAM se pierde definitiv. Dup
reapariia tensiunii de alimentare noul coninut al memoriei RAM poate fi esenial diferit de
cel dinaintea deconectrii i de aceea, memoria RAM trebuie reiniializat adic rescris.
Memorie intern a unui calculator este o memorie RAM deci o memorie volatil. Me-
moria extern a unui calculator este nevolatil, fiind implementat de obicei pe hard-disk,
floppy disk, band magnetic, memorii USB etc.. Memoria intern se utilizeaz pentru depo-
zitarea temporar a unor programe i date. De exemplu, la lansarea n execuie a unui pro-
gram aplicativ acesta este adus din memoria extern n memoria intern, adic n RAM. Dup
ce programul a furnizat rezultatele, acestea trebuie neaprat stocate ntr-o memorie nevolatil,
n caz contrar, ele se vor pierde iremediabil la deconectarea de la sursa de tensiune.
Celula fundamental de memorare este circuitul basculant bistabil (CBB).
6.4.2.1. Memoria ROM
Aa cum s-a specificat, coninutul unei astfel de memorii este nevolatil i poate fi doar
citit. Schema bloc a unei memorii ROM este dat n figura 6.4.1. Intrrile A
i
(notate i ADR
i
)
i = 0, 1, , (n 1) se numesc intrri de adres. O combinaie oarecare A
n1
A
n2
... A
1
A
0
=
a
n1
a
n2
... a
1
a
0
, a
i
e (0, 1) a valorilor acestor intrri se reprezint o adres a memoriei, A
n1
fiind intrarea cea mai semnificativ i A
0
cea mai puin semnificativ. Bornele f
m1
, f
m2
,, f
1
,
f
0
reprezint ieirile de date. Intrarea notat cu E este intrarea de activare a memoriei
(ENABLE): memoria este activ cnd E = 0 i
inactiv cnd E = 1.
Funcionare
Se presupune c memoria este activ, adi-
c E = 0. Dac la intrare se aplic o anumit
adres A
n1
A
n2
... A
1
A
0
= a
n1
a
n2
... a
1
a
0
, a
i
e
(0, 1), atunci la ieire apare o combinaie a va-
lorilor ieirilor f
m1
f
m2
, f
1
f
0
, care depinde de
adresa folosit. Ansamblul valorilor ieirilor f
m1
f
m2
f
1
f
0
se numete coninutul memoriei de
la adresa a
n1
a
n2
... a
1
a
0
folosit. Capacitatea C
a unei memorii ROM cu n intrri de adres i cu
m ieiri de date este C = 2
n
x m bii, deoarece se
pot forma 2
n
adrese iar memoria are m ieiri de date, deci la fiecare adres se gsesc stocai m
bii. Memoria este deci organizat ca 2
n
x m, adic 2
n
adrese, fiecare coninnd m bii.
Figura 6.4.1: Memorie ROM 2
n
x m
ENABLE
i
n
t
r
r
i

d
e

a
d
r
e
s
A
n1
f
m1
ROM2
n
x m
E
intrare de
activare
A
n2
f
m2
A
1
f
1
A
0
f
0
i
e
i
r
i

d
e
d
a
t
e
144
Implementarea unei memorii ROM
Implementarea unei memorii ROM cu n intrri de adres (A
n1
A
n2
... A
1
A
0
) i m ieiri
de date (f
m1
f
m2
, f
1
f
0
) se poate realiza cu ajutorul unui decodificator binarzecimal i a m
pori NAND (figura 6.4.2). Aceast implementare poate fi privit ca o generalizare a metodei
de implementare a funciilor booleene cu decodificator binarzecimal (DBZ) i pori logice
din 6.1.3.1(C). Cerculeele din figur, plasate la interseciile dintre ieirile decodificatorului
i intrrile porilor INU (NAND), reprezint conexiuni programabile, adic pot fi realizate
sau nu, dup necesiti. Cnd o conexiune nu este realizat (programat), intrarea corespunz-
toare a porii INU este n starea logic 1.
Cu ajutorul schemei se poate implementa orice grup de m funcii f
m1
, f
m2
, f
1
, f
0
, fie-
care avnd n variabile independente, i anume A
n1
A
n2
... A
1
A
0
.
Dac se consider c A
n1
, A
n2
,... , A
1
, A
0
sunt variabilele booleene ale unei funcii y,
atunci aceast funcie se poate scrie n forma canonic disjunctiv (FCD) ca o reuniune a
termenilor P
i
, care reprezint produse (mintermeni) pentru care funcia y ia valoarea 1 (vezi
2.5.2.1(1)):
(6.4.1) y(A
n1
, A
n2
,... , A
1
, A
0
) = P
i
Pe de alt parte, aceeai funcie poate fi scris i ntr-o form normal disjunctiv (FND)
care conine toi termenii P
i
, i = 0, 1, ..., (2
n
1), pentru care y ia valoarea 0 sau 1:
(6.4.2) y(A
n1
, A
n2
,... , A
1
, A
0
) =
1 2
0
n
a
i
P
i
=
0 0
P a +
1 1
P a + ... +
2 2 2 2
n n
P a +
1 2 1 2
n n
P a ,
unde a
0
, a
1
,,
1 2
n
a e{0, 1}(deci sunt constante logice asociate funciei f), iar
1 2
1 0
,..., ,
n
P P P
sunt mintermenii (conjunctivi) i anume:
(6.4.3) . ... , ... ,..., ... , ...
0 1 1
1 2
0 1 1
2 2
0
1 1
1
0 1 1
0
A A A P A A A P A A A P A A A P
n n
n n n n

= = = =
n expresia (6.4.2) a funciei y unele constante a
i
pot fi egale cu 0 logic i n acest caz
produsele corespunztoare a
i
P
i
nu mai apar n suma logic, astfel c aceast expresie devine:
(6.4.4) f(A
n1
, A
n2
,... , A
1
, A
0
) =
1
j
P +
2
j
P + ... +
jk
P ,
unde indicii j
1
, j
2
, ... , j
k
sunt distinci, cuprini ntre 0 i (2
n
1) i au proprietatea c:
1
j
a =
2
j
a = ... =
k
j
a = 1 i
j
a = 0, pentru j j
1
, j
2
, ... , j
k
.
Pentru a implementa funcia booleean y, aleas arbitrar, se aplic algoritmul utilizat n
exemplul 6.1.3 din 6.1.3.1(C), pentru un decodificator binarzecimal activ pe nivel logic 0.
Astfel, n expresia (6.4.4) se aplic relaia lui De Morgan de forma: B A B A = + . Rezult:
Figura 6.4.2: Implementarea unei memorii ROM 2
n
x m
conexiune programabil
1 2
n
P
I
n1
DBZ
I
n2
I
1
I
0
A
n1
A
1
A
0
A
n2
1 2
n
f
2 2
n
f
1
f
0
f
2 2
n
P
0
P
1
P
f
m1
f
0
145
(6.4.5) y =
k
j j j
P P P + + + ...
2 1
=
k
j j j
P P P ...
2 1
.
Se neag relaia de mai sus, obinndu-se:
(6.4.6) ) ( y = y = ) ... (
2 1 k
j j j
P P P .
Deoarece decodificatorul din cod binar n cod zecimal este activ pe nivel logic 0, la ie-
irile acestuia apar chiar funciile
1 2
1 0
,..., ,
n
P P P . Funcia
j
P este prezent la ieirea cu nu-
mrul j a decodificatorului. Aadar, funcia boolean y, aleas arbitrar, poate fi implementat,
de exemplu, pe ieirea f
0
a schemei, n modul urmtor: ieirile decodificatorului cu indicii j
1
,
j
2
, ... , j
k
care apar n expresia FND a lui y se leag la intrrile porii INU a crei ieire este
notat cu f
0
(deci conexiunile corespunztoare se programeaz), n timp ce toate celelalte
borne de intrare ale acestei pori se las n 1 logic (deci conexiunile corespunztoare nu se
programeaz). Altfel spus, se vor programa acele conexiuni care corespund valorilor 1 logic
din tabelul de adevr al funciei y considerate.
Trebuie observat c schema prezentat va implementa aceeai funcie ori de cte ori va
fi pus sub tensiune, deci memoria obinut va fi nevolatil.
Pentru programarea unei memorii ROM se utilizeaz un tabel n care se specific adre-
sele i coninutul dorit al memoriei la adresa corespunztoare. n figura 6.4.3 este dat o sec-
iune dintr-un tabel de programare a unei memorii ROM, n care f
7
, f
6
,, f
1
, f
0
sunt ieirile
memoriei. Coninutul aflat la o anumit adres este reprezentat n baza 16 (cod hexazecimal).
6.4.2.2. Memoria RAM
Memoriile RAM pot fi de tip static sau dinamic, permind orice secven scrierecitire,
ciclurile de scrierecitire putndu-se astfel s se succed n orice ordine.
Schema bloc a unei memorii RAM statice este dat n figura 6.4.4, n care A
n1
, A
n2
,
... A
1
, A
0
reprezint intrrile de adres ale memoriei (A
n1
este cea mai semnificativ). O
combinaie oarecare a valorilor acestor intrri se numete adres a memoriei. De exemplu,
dac A
n1
A
n2
... A
1
A
0
= 0 0...0 0, atunci este precizat adresa 0, iar dac A
n1
A
n2
... A
1
A
0
= 0
0...0 1 1, atunci este prezentat adresa 3 etc. D
n1
, D
n2
, ... D
1
, D
0
sunt intrrile de date care se
nscriu n memorie. Ieirile de date din memorie la care apare informaia binar n timpul
operaiei de citire sunt notate q
m1
, q
m2
,, q
1
, q
0
.
Operaiile de scriere sau citire (READ/WRITE) se efectueaz prin aplicarea unor nivele
logice pe intrarea WR (R/WR). Cnd WR = 0 (R/WR = 0) are loc o scriere n memorie a da-
coninutul n cod binar adresa
f
7
f
6
f
5
f
4
f
3
f
2
f
1
f
0
coninutul n
cod
hexazecimal
0 0 0 0 0 0 0 0 0 00
1 1 1 1 1 0 0 0 0 F0
2 0 0 0 0 0 0 1 1 03
3 0 0 0 0 1 1 0 0 0C
4 0 0 0 1 1 1 1 1 1F
5 1 1 1 0 0 1 1 1 EF
6 1 0 1 1 1 0 0 1 B9
7 0 1 0 0 1 1 0 1 4D
8 0 1 0 1 0 1 1 0 56

Figura 6.4.3: Exemplu de programare a unei memorii ROM
146
telor prezente pe intrrile D
n1
, D
n2
, ... D
1
, D
0
, iar atunci cnd WR (R/WR) = 1 are loc o citi-
tire a memoriei, datele citite aprnd pe ieirile q
m1
, q
m2
,, q
1
, q
0
.
Activarea (validarea) sau dezactivarea (invalidarea) memoriei se realizeaz cnd se co-
mand intrarea CHIP SELECT ( CS ) sau CHIP ENABLE ( CE). Dac CS ( CE) = 0 atunci
circuitul este activat, comportndu-se ca o memorie n care se pot efectua scrieri, citiri n ori-
ce ordine etc. Dac ns CS ( CE) = 1 circuitul este dezactivat (invalidat), i ieirile sale de
date q
i
se pot afla n starea de nalt impedan (HiZ), dac este memoria este un circuit TSL
(Tri State Logic). Practic, n starea HiZ intrrile de date i ieirile de date se comport ca i
cum ar fi deconectate din schema electric a memoriei.
Funcionare
Se presupune c s-au citit datele q
m1
q
m2
q
1
q
0
= b
m1
b
m2
b
1
b
0
, corespunztoare
adresei A
m1
A
m2
A
1
A
0
= a
m1
a
m2
a
1
a
0
, dac intrrile de comand sunt n strile:
CS ( CE) = 0 i WR (R/WR) = 1. n aceste condiii, combinaia ieirilor b
m1
b
m2
b
1
b
0
reprezint coninutul memoriei de la adresa particular a
m1
a
m2
a
1
a
0
.
n cazul n care, dac s-a fixat o anumit adres i dac se scriu n memorie datele de
intrare D
m1
D
m2
D
1
D
0
= d
m1
d
m2
d
1
d
0
, atunci combinaia d
m1
d
m2
d
1
d
0
constituie
coninutul memoriei la adresa fixat, numai cnd intrrile de comand sunt n strile:
CS ( CE) = 0 i WR (R/WR) = 0.
O memorie RAM cu n intrri de adrese i m intrri/ieiri de date are capacitatea de 2
n
x
m bii. n adevr, fiind n intrri de adrese, se pot forma n total 2
n
adrese, ns la fiecare adre-
s se gsesc stocai m bii.
Implementarea unei memorii RAM statice
Se va exemplifica implementarea unei memorii RAM avnd schema de principiu din fi-
gura 6.4.5, n care s-au utilizat un demultiplexor DEMUX 1:2
n
, circuite basculante bistabile
(CBB) de tip D cu latch, un multiplexor MUX 2
n
:1, un inversor NU i un operator TSL.
Memoria conine: intrrile de adrese (ADR)
n1
, (ADR)
n2
,..., (ADR)
1
, (ADR)
0
, intrarea de date
(serial) DIN, intrarea de scriere/citire WRITE (WR) i ieirea (serial) de date DOUT care
este conectat la ieirea f a multiplexorului, prin intermediul operatorului TSL. Acest opera-
tor, denumit de obicei tampon (buffer), asigur prezena datelor la ieirea sa cnd intrarea
Figura 6.4.4: Memorie RAM 2
n
x m
intrri de date
i
n
t
r
r
i

d
e

a
d
r
e
s
A
n1
RAM2
n
x m
WR
intrare de
activare
A
n2
A
1
A
0
CS
intrare de
scriere/citire
ieiri de date
D
m1
D
m2
D
1
D
0
q
m1
q
m2
q
1
q
0
147
de comand (n cazul de fa CHIP SELECT CS ) este pe nivel logic 0. Cnd avemCS = 1,
atunci ieirea acestuia trece n starea de nalt impedan (HiZ), separnd astfel ieirea de da-
te DOUT de restul circuitului memoriei.
Demultiplexorul este activat (validat) atunci cnd ambele intrri de comand de tip
ENABLE ( DE i DE 1) sunt simultan n starea logic 0. Dac DEMUX este inactiv, toate ie-
irile sale
1 2 2 2
1 0
, ,..., ,

n n
D D D D sunt n starea logic 0, iar multiplexorul este activat pe in-
trarea de validare deoarece ME = 0 (semnalul WR = DE este trecut prin inversorul NU).
Funcionare
Dac CS = 0 i WR = 0 atunci demultiplexorul este activat ( DE = 0), n timp ce mul-
tiplexorul este dezactivat ( ME = 1). Deoarece WR = 0, are loc scrierea bitului prezent pe in-
trarea de date DIN ntr-unul din cele 2
n
CBB de tip D, care corespunde adresei respective.
Dac CS = 0 i WR = 1 atunci demultiplexorul devine inactiv (toate ieirile sale devin
0). Ca urmare, intrrile de tact CK (ENABLE) ale tuturor CBB de tip D devin 0 logic, ceea ce
face ca toi bistabilii s memoreze. n acelai timp, deoarece WR = 1, multiplexorul este acti-
vat, lsnd s treac la ieirea sa de date DOUT bitul stocat n bistabilul precizat prin interme-
diul celor n intrri n adres.
Adres a memoriei prezentate nseamn o combinaie a valorilor intrrilor de selecie
ale demultiplexorului (intrrile demultiplexorului sunt n acelai timp i cile de selecie ale
multiplexorului, adic I
n1
, I
n2
,..., I
1
, I
0
,). Prin intermediul adresei este selecionat o anumit
Figura 6.4.5: Implementarea unei memorii RAM 2
n
x m
f
TSL
DOUT
(ADR)
n1
(ADR)
n2
(ADR)
1
(ADR)
0
WR
DIN
CBB tip D
nr. 2
n1
CK
D
Q
CBB tip D
nr. 2
n2
CK
D
Q
CBB tip D
nr. 2
1
CK
D
Q
CBB tip D
nr. 2
0
CK
D
Q
1 2
n
D
2 2
n
D
I
n1
I
1
I
0
DEMUX 1 : 2
n
1
D
0
D
I
n2
DE
1 DE
1 2
n
D
2 2
n
D
I
n1
I
1
I
0
MUX 2
n
: 1
1
D
0
D
I
n2
ME
CS
NU
RAM 2
n
x m
148
celul de memorare (CBB). De exemplu, adresa 0 nseamn selecionarea CBB cu numrul 0
din matricea (aria) cu celule de memorare etc.
Aceast memorie poate nmagazina 2
n
bii, avnd n intrri de adres. La un moment dat
se poate scrie un singur bit n memorie, la o anumit adres, sau se poate citi un singur bit din
memorie, stocat la o anumit adres. Din aceste considerente, se spune c memoria este orga-
nizat ca 2
n
x 1.
Extensia memoriilor RAM
Se poate realiza o memorie cu capacitate ridicat utiliznd memorii cu capaciti pro-
prii mai mici, innd cont c organizarea ei este dat de doi parametri: numrul de adrese sau
locaii 2
n
i numrul de bii m nmagazinai la fiecare dintre adrese. De exemplu, o memorie
1K x 4, adic o memorie 1024 x 4, are 1024 adrese (adic 2
10
adrese, respectiv 10 intrri de
adres) i la fiecare adres se gsesc stocai 4 bii. Deci, extensia capacitii unei memorii se
poate face prin modificarea unuia sau a ambilor parametri.
A) Modificarea numrului m de bii stocai la o adres oarecare, lsnd neschimbat nu-
mrul 2
n
de locaii ale memoriei se realizeaz prin juxtapunerea memoriilor iniiale. Aceast
operaie const n legarea n paralel a intrrilor de adres corespunztoare, a intrrilor de co-
mand CHIP SELECT ( CS ) i READ/WRITE (R/W ), care determin meninerea nemodifi-
cat a numrului intrrilor de adres. n figura 6.4.6 s-a construit o memorie 16 x 8 folosind
dou memorii RAM statice 16 x 4. Intrrile de date ale memoriei extinse sunt I
7
....I
0
, iar in-
trrile de adres de acelai nume ale celor dou memorii sunt conectate mpreun (A
0
cu A
0
,
A
1
cu A
1
etc.), la fel i intrrile CS i R/W .
B) Mrirea numrului 2
n
de locaii ale memoriei, lsnd neschimbat numrul m de bii
stocai la o adres oarecare. Aceast extinderea duce implicit i la mrirea numrului posibil
de adrese, innd cont c o dublare a numrului de locaii impune adugarea unei intrri de
adres. Acest lucru reiese din faptul c, pe lng cele n adrese iniiale (A
n1
, A
n2
, ... A
1
, A
0
),
noua adres A
n
poate fi n dou stri logice posibile: 0 sau 1. Deci, prin adugarea a k intrri
Figura 6.4.6: Extensia unei memorii RAM prin modificarea
numrului m de bii ai unei adrese
CS
A
2
A
0
A
3
A
1
W R/
RAM
16 x 4
D
3
D
2
D
1
D
0
CS
q
3
q
2
q
1
q
0
Q
7
Q
6
Q
5
Q
4
I
7
I
6
I
5
I
4
A
2
A
0
A
3
A
1
W R/
RAM
16 x 4
D
3
D
2
D
1
D
0
CS
q
3
q
2
q
1
q
0
Q
3
Q
2
Q
1
Q
0
I
3
I
2
I
1
I
0
W R/
(ADR)
3
(ADR)
2
(ADR)
1
(ADR)
0
RAM
16 x 8
149
suplimentare de adres, numrul locaiilor va crete de 2
k
ori. Astfel, pentru a obine memorii
2
n+k
x m din memorii de baz 2
n
x m, se vor utiliza 2
k
memorii de baz (figura 6.4.7).
Intrrile de adres ale memoriei extinse (ADR)
n+k1
, (ADR)
n+k2
,..., (ADR)
1,
(ADR)
0
((ADR)
0
cea mai puin semnificativ) reprezint totodat i intrrile de selecie ale demulti-
plexorului DEMUX 1: 2
k
. Ieirile acestuia
1 2
k
f ,
2 2
k
f ,, f
1
, f
0
comand activarea/dezacti-
varea memoriilor de baz RAM 2
n
x m pe intrrile CHIP SELECT ( CS ). La rndul su, de-
multiplexorul este activat/dezactivat pe intrarea de tip ENABLE ( EN ) care este totodat i in-
trarea de validare/invalidare de tip CHIP ENABLE ( CE) a memoriei extinse.
Figura 6.4.7: Extensia unei memorii RAM prin modificarea numrului de locaii
2
n
ale memoriei
CE
(ADR)
n2
(ADR)
1
(ADR)
0
EN
W R/
I
m
1
I
m
2
I
1
I
0
(ADR)
n1
A
0
A
n1
A
1
W R/
RAM
2
n
x m
nr. 0
D
m1
D
m2
...D
1
D
0
CS
q
m1
A
n2 q
m2
q
1
q
0
A
0
A
n1
A
1
W R/
RAM
2
n
x m
nr. 1
D
m1
D
m2
...D
1
D
0
CS
q
m1
A
n2 q
m2
q
1
q
0
A
0
A
n1
A
1
W R/
RAM
2
n
x m
nr. 2
k1
D
m1
D
m2
...D
1
D
0
CS
q
m1
A
n2 q
m2
q
1
q
0
S
n1
DMUX
1:2
k
S
n2
S
1
S
0
Q
m1
Q
1
Q
0
Q
m2
1 2
k
f
1
f
0
f
(ADR)
n+k2
(ADR)
n+1
(ADR)
n
(ADR)
n+k1
RAM 2
n+k
x m
150
Intrrile de adres A
n1
, A
n2
, ... A
1
, A
0
ale memoriilor de baz 2
n
x m fiind comune tu-
turor celor 2
k
memorii se vor lega n paralel. Aceste adrese constituie i adresele cele mai pu-
in semnificative ale memoriei extinse 2
n+k
x m, adic (ADR)
n1
, (ADR)
n2
,...,(ADR)
1,
(ADR)
0
,
astfel c: (ADR)
n1
= A
n1
, (ADR)
n2
= A
n2
, ..., (ADR)
1
= A
1
, (ADR)
0
= A
0
.
Intrrile de date ale memoriei extinse 2
n+k
x m, adic I
m1
, I
m2
, ..., I
1
, I
0
vor coincide cu
intrrile de date D
m1
, D
m2
, ..., D
1
, D
0
n
x m, care se vor conecta n
paralel.
Ieirile de date ale memoriei extinse 2
n+k
x m (Q
m1
, Q
m2
, ... Q
1
, Q
0
) sunt aceleai cu
ieirile de date q
m1
, q
m2
, ..., q
1
, q
0
n
x m i din aceast cauz vor fi
legate n paralel.
Operaiile de scriere/citire au loc prin activarea intrrii R/W care este comun tuturor
memoriilor de baz.
Funcionare
Atunci cnd este precizat o anumit adres particular a memoriei extinse, de forma:
(ADR)
n+k1
(ADR)
n+k2
... (ADR)
1
(ADR)
0
= a
n+k1
a
n+k2
... a
1
a
0
, unde a
i
= {0, 1}, va fi
validat (activat) o singur memorie de baz 2
n
x m va fi activat, toate celelalte fiind inacti-
ve, adic deconectate din schem.
Dac CE = 1, demultiplexorul este dezactivat, adic toate ieirile sale sunt n starea lo-
gic 1. Ca urmare, pe toate intrrile CS ale memoriilor de baz RAM 2
n
x m se aplic nive-
lul logic 1, ceea ce face ca toate aceste circuite s se comporte ca i cum intrrile i ieirile lor
de date ar fi deconectate din schem.
Se observ c adresele:
(ADR)
n+k1
(ADR)
n+k2
...(ADR)
n+1
(ADR)
n
(ADR)
n1
(ADR)
n2
...(ADR)
1
(ADR)
0
=
de la 0 0 ... 0 0 0 0 ... 0 1
pn la 0 0 ... 0 0 1 1 ... 1 1
se gsesc n memoria RAM 2
n
x m nr. 0 (cea mai de sus), n timp ce adresele:
(ADR)
n+k1
(ADR)
n+k2
...(ADR)
n+1
(ADR)
n
(ADR)
n1
(ADR)
n2
...(ADR)
1
(ADR)
0
=
de la 1 1 ... 1 1 0 0 ... 0 0
pn la 1 1 ... 1 1 1 1 ... 1 1
se afl n memoria RAM 2
n
x m nr. 1 2
k
(cea mai de jos),
Cu alte cuvinte, pe msur ce adresele cresc, are loc o deplasare de sus n jos n memo-
ria extins.
Exemplu
Dac se dorete realizarea unei memorii RAM static 2K x 4 din dou memorii RAM
statice 1K x 4 (notate cu numrul 0 respectiv 1), se determin mai nti numrul de adrese ale
memoriei extinse. Deoarece 1K = 2
10
, rezult c o memorie 1K x 4 are 10 intrri de adrese (A
9
A
8
... A
1
A
0
). Memoria extins 2K x 4 are 11 adrese (ADR)
10
(ADR)
9
... (ADR)
1
(ADR)
0
,
ntruct 2 1K = 2 2
10
= 2
11
. Se execut apoi conectarea n paralel a intrrilor de date ale ce-
lor dou memorii 1K x 4, adic D
3
cu D
3
, D
2
cu D
2
, D
1
cu D
1
i D
0
cu D
0
, care formeaz i in-
trrile de date I
3
I
2
I
1
I
0
ale memoriei extinse.
Se leag apoi n paralel ieirile de date cu acelai nume ale memoriilor 1K x 4, adic q
3
cu q
3
, q
2
cu q
2
, q
1
cu q
1
i q
0
cu q
0
, care constituie i ieirile de date Q
3
Q
2
Q
1
Q
0
ale memori-ei
2K x 4.
Demultiplexorul va avea o singur intrare de selecie care reprezint a 11
-a
adres a me-
moriei extinse, adic (ADR)
10
, i dou ieiri: f
0
, care se leag intrarea CS a memoriei 1K x 4
de sus (nr. 0) i f
1
, care se leag intrarea CS a memoriei 1K x 4 de jos (nr. 1).
Intrarea R/W care este comun celor dou memorii 1K x 4.
151
C) Mrirea simultan att a numrului de locaii, ct i a numrului de bii stocai la o
adres oarecare se reduce practic la cazurile precedente, deoarece se poate mai nti s se m-
reasc numrul de bii stocai la o adres oarecare, urmnd apoi i extinderea numrului de
locaii ale memoriei.
Aplicaii ale memoriilor
1) Dup punerea sub tensiune un sistem digital trebuie s fie iniializat i de aceea pro-
gramele de iniializare sunt stocate n memorii de tip ROM (memorii nevolatile).
2) Cu ajutorul memoriilor se pot implementa orice set de funcii booleene, fr a fi
necesar operaia de minimizare (simplificare) a acestora.
3) Cu ajutorul unei memorii se poate efectua o trecere uoar de la un cod binar la al-
tul. Dac codul A const din secvene binare de lungime n, iar codul B din secvene de bii de
lungime m, atunci se utilizeaz o memorie de tipul 2
n
x m, adic o memorie cu n intrri de
adres i m ieiri de date, pentru a traduce din A n B. Dac secvenei particulare x
n1
x
n2
...
x
1
x
0
din A i corespunde secvena y
m1
y
m2
... y
1
y
0
din B atunci, la adresa A
n1
A
n2
... A
1
A
0
=
x
n1
x
n2
... x
1
x
0
a memoriei, se va nscrie coninutul y
m1
y
m2
... y
1
y
0
.
4) Memoriile pot fi folosite pentru a genera anumite seturi de semnale periodice. n
acest caz, adresele memoriei trebuie baleiate periodic, ceea ce se face utiliznd un numr-
tor ale crui ieiri comand intrrile de adres ale memoriei. O secven de baleiere este de
forma:
adresa 0, adresa 1,...., adresa k, adresa o, adresa 1, ..., adresa k,...
n funcie de forma dorit a semnalelor se nscrie n memorie un coninut sau altul. Pe
acest principiu se bazeaz funcionarea unor memorii generatoare de caractere.
***

Circuite Integrate Digitale Danisor Surugiu

Încărcat de

Informații document

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Circuite Integrate Digitale Danisor Surugiu

Încărcat de

Drepturi de autor:

Formate disponibile

1

Analiza circuitele logice combinaionale se reduce la gsirea expresiilor algebrice ale

b) pentru strile urmtoare

3.2.2. Tipuri de circuite logice secveniale

Figura 5.6: Tranzistoare bipolare

Figura 5.12: Tranzistorul

S-ar putea să vă placă și