Electronica Digitala

Cuprins
Cap. 1. Elemente de algebr booleean . 1

1.1. Funcii logice elementare ..2
1.2. Axiomele algebrei Boole . 6
1.3. Regulile de calcul ale algebrei Boole .. 6
1.4. Exprimarea algebric a funciilor booleene . 8
1.4.1 Forme canonice 8
1.4.1.1. Forma canonic disjunctiv 8
1.4.1.2. Forma canonic conjunctiv .. 9
1.4.2. Forma elementar 9
1.4.3. Forma neelementar 10
1.5. Reprezentarea funciilor booleene cu ajutorul diagramelor VK ............................... 11
1.6. Minimizarea funciilor logice ................................................................................... 14
1.6.1. Minimizarea cu ajutorul diagramelor VK ....................................................... 14
1.6.2. Minimizarea prin metoda analitic ................................................................. 19
1.6.3. Minimizarea funciilor incomplet definite ...................................................... 20
1.6.4. Concluzii ......................................................................................................... 20
Cap. 2. Regimul de comutaie al dispozitivelor semiconductoare ....................................... 22

2.1. Regimul de comutaie al diodei semiconductoare .................................................... 22
2.2. Regimul de comutaie al tranzistorului bipolar ........................................................ 23
2.3. Regimul de comutaie al tranzistorului unipolar ...................................................... 29
2.4. Comparaie ntre tranzistorul unipolar i cel bipolar ................................................ 32
2.5. Reprezentarea electric a variabilelor booleene ....................................................... 33
Cap. 3. Circuite logice elementare 34

3.1. Circuite logice elementare cu componente discrete ................................................. 34
3.1.1. Circuite logice elementare cu componente pasive .......................................... 34
3.1.1.1. Circuitul logic I (AND) pasiv .............................................................. 34
3.1.1.2. Circuitul logic SAU (OR) pasiv .35
3.1.2. Circuite logice elementare cu componente active ... 36
3.1.2.1. Circuitul logic NU (NOT) ..37
3.1.2.2. Circuitul logic I-NU (NAND) ............................................................. 37
3.1.2.3. Circuitul logic SAU-NU (NOR) ............................................................ 38
3.2. Circuite logice elementare integrate ......................................................................... 38
3.2.1. Circuite logice integrate realizate n tehnologie bipolar ............................... 39
3.2.1.1. Circuite logice RTL ............................................................................... 39
3.2.1.2. Circuite logice DTL ............................................................................... 40
3.2.1.3. Familia TTL standard .............................................................................40
3.2.1.3.1. Poarta NAND TTL 40
3.2.1.3.2. Inversorul TTL . 42
3.2.1.3.3. Poarta NOR TTL ... 47
3.2.1.3.4. Caracteristicile statice ale familiei TTL standard .... 48
3.2.1.3.5. Parametrii familiei TTL standard . 51
3.2.1.4. Subfamilia TTL rapid (HTTL) ............................................................. 55
3.2.1.4.1. Creterea vitezei de lucru
prin creterea puterii disipate pe poart ..................................... 55
prin introducerea montajului Darlington ................................... 55
prin introducerea rezistenei neliniare 57
3.2.1.5. Subfamilia TTL Schottky ...59
3.2.1.6. Circuite logice cu colectorul n gol 59
3.2.1.7. Circuite logice cu 3 stri 64
3.2.1.8. Familia logic ECL 66
3.2.1.9. Circuite logice I2L .. 71
3.2.2 Circuite logice integrate realizate n tehnologie unipolar ...............................73
3.2.2.1. Familia logic NMOS static . 74
3.2.2.1.1. Inversorul NMOS static 74
3.2.2.1.2. NAND-ul NMOS static 76
3.2.2.1.3. NOR-ul NMOS static 77
3.2.2.2. Poarta de transfer NMOS ... 78
3.2.2.3. Familia logic NMOS dinamic .79
3.2.2.3.1. Inversorul NMOS dinamic ... 79
3.2.2.3.2. NAND-ul NMOS dinamic 80
3.2.2.3.3. NOR-ul NMOS dinamic ... 80
3.2.2.4. Familia logic CMOS 81
3.2.2.4.1. Inversorul CMOS . 81
3.2.2.4.2. NAND-ul CMOS .. 84
3.2.2.4.3. NOR-ul CMOS . 85
3.2.2.4.4. Poarta de transfer CMOS . 86
Cap. 4 Circuite logice combinaionale . 90

4.1. Analiza i sinteza circuitelor logice combinaionale 91
4.1.1. Analiza circuitelor logice combinaionale .. 91
4.1.2. Sinteza circuitelor logice combinaionale ... 92
4.2. Detectorul de paritate ... 94
4.2.1. Detectorul de paritate impar cu 4 variabile de intrare ... 95
4.2.2. Detectorul de paritate comandat . 96
4.3. Multiplexoare ... 98
4.3.1. Circuitul de multiplexare cu 4 intrri .. 99
4.4. Demultiplexoare ... 100
4.4.1. Circuitul de demultiplexare cu 4 ieiri ... 100
4.5. Comparatoare numerice 101
4.5.1. Comparatorul numeric de 1 bit 102
4.5.2. Comparatorul numeric de 4 bii ...103
4.5.3. Comparatorul numeric de 8 bii ...105
4.6. Sumatoare . 105
4.6.1. Semisumatorul .106
4.6.2. Sumatorul complet de 1 bit . 106
4.6.3. Sumatorul complet de 4 bii 108
4.7. Convertoare de cod ... 109
4.7.1. Convertorul de cod binar natural Gray . 109
4.7.2. Convertorul de cod Gray binar natural . 111
4.8. Codificatoare .113
4.8.1. Codificatorul de adres simplu 113
4.9. Decodificatoare .115
4.9.1. Decodificatorul de adres 115
4.9.2. Decodificatorul BCD zecimal .. 116
4.9.3. Decodificatorul BCD - 7 segmente . 117
4.9.3.1. Decodificatorul BCD - 7 segmente cu componente discrete . 118
4.9.3.2. Decodificatorul BCD - 7 segmente n variant integrat ... 122
4.10. Memorii ROM 123
4.10.1. Memorii ROM bipolare .125
4.10.1.1. Memorii ROM bipolare programabile la productor ... 125
4.10.1.2. Memorii ROM bipolare programabile la utilizator .. 126
4.10.2. Memorii ROM unipolare ...127
4.10.2.1. Memorii ROM unipolare programabile la productor . 127
4.10.2.2. Memorii ROM unipolare programabile la utilizator 127
4.10.2.2.1. Memorii EPROM 127
4.10.2.2.2. Memorii E2PROM .. 129
4.10.3. Organizarea unei memorii de 8 Kb ... 129
4.10.4. Extinderea capacitii memoriilor ROM ... 131
4.10.4.1. Extinderea la intrare a capacitii memoriei ROM .. 131
4.10.4.2. Extinderea la ieire a capacitii memoriei ROM 132
4.10.4.3. Extinderea la mixt a capacitii memoriei ROM 132
4.11. Arii logice programabile .133
Cap. 5. Circuite logice secveniale 137

5.1. Circuite basculante bistabile SR ... 138
5.1.1. Circuitul basculant bistabil SR asincron . 138
5.1.1.1. Circuitul basculant bistabil SR asincron realizat cu NOR-uri ... 138
5.1.1.2. Circuitul basculant bistabil SR asincron realizat cu NAND-uri 140
5.1.2. Circuitul basculant bistabil SR sincron ... 141
5.1.3. Circuitul basculant bistabil SR Master-Slave ..143
5.2. Circuite basculante bistabile de tip D ... 145
5.2.1. Circuitul basculant bistabil de tip D asincron . 145
5.2.2. Circuitul basculant bistabil de tip D sincron ... 146
5.2.2.1. Latch-ul adresabil ...147
5.2.2.2. Memoria RAM ... 148
5.2.3. Circuitul basculant bistabil D Master-Slave 149
5.2.3.1. Registrul de deplasare serie 150
5.2.3.2. Registrul paralel . 150
5.2.3.3. Registrul combinat . 151
5.2.3.4. Registrul universal bidirecional de 4 bii .. 152
5.3. Circuite basculante bistabile de tip T 154
5.4. Circuite basculante bistabile de tip JK ..154
5.4.1. Circuitul basculant bistabil JK asincron .. 155
5.4.2. Circuitul basculant bistabil JK sincron 156
5.4.3. Circuitul basculant bistabil JK Master-Slave .. 157
5.4.3.1. Numrtorul asincron .157
5.5. Conversia circuitelor basculante bistabile 158
5.5.1. Conversia n T . 158
5.5.2. Conversia n SR ...160
Anexa 1. Circuite cu transfer de sarcin . 161
Anexa 2. Microprocesoare i microcalculatoare . 164

A2.1. Microprocesorul .164
A2.2. Microcalculatorul ...165
A2.3. Microcalculatorul pe un singur chip .. 166
A2.4. Aplicaii . 166
Bibliografie 169
Elemente de algebr booleean 1
CAPITOLUL 1
Elemente de algebr booleean
Algebra Boole a fost conceput de ctre matematicianul englez George Boole

(1815 1864) ca o metod simbolic de tratare a funciilor logicii formale. Abia n
1938, Claude Shannon avea s o utilizeze pentru prima oar la analiza circuitelor de
comutaie.
Algebra Boole, cunoscut i sub denumirea de Algebra logic sau Calculul
propoziional, opereaz cu propoziii despre care se poate afirma c sunt adevrate
sau false. Fiecrei propoziii i se poate asocia o variabil (numit variabil logic
sau binar) care ia valoarea 1 cnd propoziia este adevrat i 0 cnd propoziia
este fals.
Exemple:
Fie un ntreruptor X cruia i asociem variabila x, fig. 1.1 a.
X Y
(x (y
) )
a) b)
Fig. 1.1. Explicativ pentru propoziiile simple

a) ntreruptorul X este (nu este) acionat
b) bobina releului Y este (nu este) excitat
Propoziia "ntreruptorul X este acionat" poate fi adevrat (x=1) sau fals

(x=0).
Similar, pentru bobina de releu Y, fig. 1.1 b, se poate construi propoziia
"Bobina Y este excitat", propoziie care poate fi adevrat (y=1) sau fals (y=0).
Propoziiile pot fi simple (cazul exemplelor anterioare) sau compuse.

Propoziiile compuse sunt cele a cror valoare de adevr depinde de valoarea
de adevr a propoziiilor simple din care se compun i de tipul legturilor logice
dintre acestea.
Legturile logice (operaiile) de baz sunt prezentate n tab. 1.1.
Se observ c denumirile i simbolurile operaiilor logice difer de la un
domeniu la altul. n cele ce urmeaz, vom utiliza aproape exclusiv notaiile din
matematic.
Tab. 1.1. Denumirea i simbolizarea operaiilor de baz
2 Capitolul 1
Matematic Logic Tehnic

Prima lege de compoziie
(suma logic) Disjuncie SAU (OR)
x1+ x2 x1 x2 x1 x2
A doua lege de compoziie Conjuncie I (AND)
(produsul logic) x1 x2 x1 x2
x1 x2
Elementul invers Negaie NU (NOT)
x x x
Propoziia compus poart numele de funcie logic sau funcie binar i ia

valoarea logic 1 cnd este adevrat i 0 cnd este fals.
Funcia logic este complet definit cu ajutorul unui tabel finit (tabel de
adevr) avnd n primele coloane valorile logice ale propoziiilor simple
(considerate independente) i n ultima coloan - valorile logice ale funciei, obinute
prin aplicarea operaiilor logice asupra valorilor logice corespunztoare ale
propoziiilor simple.
1.1. Funcii logice elementare

Pornind de la expresia general a unei funcii de n variabile binare,
y = f (x1, x2, ..., xn), (1.1)
observm c numrul total de termeni care se pot construi cu ajutorul celor n
variabile binare este m = 2n, iar numrul total de funcii care rezult combinnd ntre
ei cei m termeni este:
m m!
j!(m j)! 2 m 2 2
n
N fn C 0m C1m ... C nm (1.2)
j 0
Particulariznd relaiile (1.2) pentru n = 0, 1 i 2 variabile, obinem:

- pentru n = 0, Nf0 = 2 funcii i anume y1 = 0 i y2 = 1;
- pentru n = 1, deci y = f (x), Nf1 = 4 funcii i anume y1 = 0, y2 = 1, y3 = x,
y4 = x ;
- pentru n = 2, deci y = f (x1, x2), se obin Nf2 = 16 funcii pe care le
prezentm n tabelul 1.2.
Dei tabelul 1.2 este sugestiv prin el nsui, prezentm n continuare unele
observaii i comentarii utile:
- ordinea x2x1 a variabilelor din tabelele de adevr decurge din modul de
scriere binar a unui numr zecimal:
(N)zec. = 2n-1xn + 2n-2xn-1 + ... + 21x2 + 20x1 = (xnxn-1 ... x2x1)bin., (1.3)
unde xn este - dup cum se observ - bitul cel mai semnificativ, iar x1 - bitul cel mai
puin semnificativ.
Tab. 1.2. Funcii logice de dou variabile
CIRCUITUL FUNCIA LOGIC

Nr. Structura Denumirea Tabelul de Schema logic Simbolul i Denu-
crt. releistic adevr echivalent expr. alg. mirea
Circuit
1. deschis y1 = 0 Element
nul
Circuit
2. nchis y2 = 1 Element
unu
X1 Y x1 y3
Neinversor x y Identita-
3. 0 0
x y 1 3 te
1 1 y3 = x1
1
x1 y4
X1 Y Inversor Negaie
4. 0 1 x y
x y 1 0 1
y4 = x1 4
x2 y5
X2 Y Neinversor x y Identita-
5. 0 0
2 te
x y 1 1 y5 = x2 5
X2 Y x2 y6
6. Inversor x y Negaie
0 1
x y 2
y6 = x 2 6
1 0
2
x2 x1 y7
X1 X2 0 0 0 x
Y I y Conjunc-
7. 0 1 0 x1
x1 y (AND) ie
x2 y2 7 = x1 x2
7
1 0 0
1 1 1
x2 x1 y8
X1 Negarea
0 0 1 x y conjunc-
Y I-NU x1
8. X2 x1 0 1 1
y (NAND) 8 iei
y8 = x1 x 2
2
x 1 0 1
2 1 1 0
X1 x2 x1 y9
Y
X2 x
1 y
x
2
4 Capitolul 1

0 0 0 x y
9. SAU 0 1 1 x1 Disjunc-
9
(OR) 1 0 1 y29= x1 + x2 ie
1 1 1
x2 x1 y10 x y10 Negarea

X1 X2 0 0 1 x1
10. Y SAU-NU disjunc-
0 1 0 2
x1 x2 y (NOR) iei
1 0 0 y10= x1 x 2
1 1 0
X1 X2 x
x2 x1 y11 x1 y11
Y COINCI- x1
0 0 1 x2
y DEN 2 Echiva-
11. 0 1 0 y11 y11=x1~x2=
x1 x2 (NXOR) len
1 0 0 x1 x 2 x1 x 2
1 1 1
x2 x1 y12 x y12 Negarea

X1 X2 SAU x1
0 0 0 x1
EXCLUSIV echiva-
12. Y
(XOR) 0 1 1 x2 y12
y212=x1x2= lenei
y
1 0 1 x1x 2 x1x 2
x1 x2
1 1 0
X1 x2 x1 y13
(nu are x y13 Implica-
Y 0 0 1 x1 x1
denumire y13 ie
13. X2 x 0 1 0 x
y consacrat) 2 direct
1 1 0 1 2 y13= x 1+x2
x 1 1 1
2
x
X1 X2 Y x2 x1 y14 x1
y14
INTERDIC- Negarea
IE 0 0 0 2 implica-
x
14.
x1 x2 y 0 1 1 x21
y14 y14= x 1 x 2 iei
1 0 0 =x x
1 2
directe
1 1 0
X1 x2 x1 y15
Y x1
X2 x x2 y15
y
x21

(nu are 0 0 1 Implica-
denumire 0 1 1 x1 y1 ia
consacrat) 1 0 0 x2 invers
15. 5
1 1 1 y15=x1+ x 2
x2 x1 y16 x1
X1 X2 INTERDIC- x2 y16 Negarea
Y 0 0 0 x1
IE 0 1 0 y16 implica-
16. x1 x2 y x2 y16= x 1 x 2 iei
1 0 1
1 1 0 = x x
1 2
inverse
Exemplu:
(6)zec. = 221 + 211 + 200 = (110)bin.
- cele 16 funcii apar n perechi (funcia i inversa ei);

- y1 i y2, nu depind de x1 i x2, deci nu sunt funcii ci constante;
- y3 (y5) i y4 (y6), nu depind de x2 (x1), deci nu sunt funcii de dou variabile,
ci doar de una singur;
- din tabelele de adevr ale funciilor y7 i y8, care corespund circuitelor I
(AND), respectiv I-NU (NAND), observm c y7=1 (y8=0), numai dac I x1 I x2
sunt 1 logic, deci I ntreruptorul X1 I ntreruptorul X2 sunt acionate;
- din tabelele de adevr ale funciilor y9 i y10, care corespund circuitelor
SAU (OR), respectiv SAU-NU (NOR), observm c y9=1 (y10=0), numai dac SAU
x1, SAU x2, SAU ambele sunt 1 logic, deci SAU ntreruptorul X1, SAU X2, SAU
ambele sunt acionate;
- y11=1, numai atunci cnd valorile logice ale variabilelor de intrare
COINCID, deci ntreruptoarele X1 i X2 sunt fie ambele neacionate, fie ambele
acionate;
- y12=1, numai atunci cnd SAU x1, SAU x2, EXCLUSIV ambele sunt 1 logic;
- y13=0 (y14=1), numai dac x1=1 i x2=0, deci numai dac X1 este acionat i
X2 este neacionat;
- y15=0 (y16=1), numai dac x1=0 i x2=1, deci numai dac X1 este neacionat
i X2 este acionat.
Exprimarea matematic a unei funcii logice necesit introducerea axiomelor

i a regulilor de calcul ale algebrei Boole.
1.2. Axiomele algebrei Boole

6 Capitolul 1
Fie o mulime M compus din n elemente (x1, x2, ..., xn) i operaiile ""
(produs logic) i "+" (sum logic) deja prezentate.
Spunem c mulimea M formeaz o algebr Boole dac:
1. Mulimea M conine cel puin dou elemente distincte:
xi, xj M, cu xi xj. (1.4)
2. Pentru orice xi, xj M, avem:
xi xj M i xi + xj M, cu 1 i, j n. (1.5)
3. Operaiile "" i "+" prezint urmtoarele proprieti:
a) comutativitatea:
x1 x2 = x2 x1; (1.6)
x1 + x2 = x2 + x1; (1.7)
b) asociativitatea:
x1 x2 x3 = (x1 x2) x3 = x1 (x2 x3) = ... ; (1.8)
x1 + x2 + x3 = (x1 + x2) + x3 = x1 + (x2 + x3) = ... ; (1.9)
c) distributivitatea (uneia fa de cealalt):
x1 (x2 + x3) = x1 x2 + x1 x3; (1.10)
x1 + (x2 x3) = (x1 + x2) (x1 + x3); (1.11)
4. Ambele operaii admit cte un "element neutru" cu proprietatea:
x 1 = 1 x = x; (1.12)
x + 0 = 0 + x = x; (1.13)
5. Pentru orice x M, va exista un element x (non x) cu proprietile:
x x = 0; (1.14)
x + x = 1. (1.15)
Relaiile 1.14 i 1.15 poart numele de principiul contradiciei, respectiv -
principiul terului exclus i se enun astfel:
Principiul contradiciei: o propoziie nu poate fi i adevrat i fals n
acelai timp.
Principiul terului exclus: o propoziie este sau adevrat, sau fals, o a treia
posibilitate fiind exclus.
1.3 Regulile de calcul ale algebrei Boole

Pornind de la axiome, se deduc urmtoarele teoreme care devin reguli de
calcul n cadrul algebrei Boole:
1. Principiul dublei negaii:
x = x (dubla negaie este echivalent cu afirmaia). (1.16)
2. Idempotena:
x
x
...
x x ; (1.17)
n
x
x ...
xx.
(1.18)
n
3. Absorbia:
x1 (x1 + x2) = x1; (1.19)
x1 + (x1 x2) = x1. (1.20)
4. Legile elementelor neutre:
x 0 = 0; (1.21)
x + 0 = x; (1.22)
x 1 = x; (1.23)
x + 1 = 1. (1.24)
5. Formulele lui De Morgan:
x1 x 2 x1 x 2 ; (1.25)
x1 x 2 x1 x 2 . (1.26)
Exerciii:
Justificm n continuare relaiile 1.11, 1.19, 1.20, 1.25 i 1.26:
(1.11): x1 + (x2 x3) = (x1 + x2) (x1 + x3).
Se lucreaz n membrul drept, innd seama de relaiile 1.17, 1.10 i 1.24, se
obine succesiv:
(x1 + x2) (x1 + x3) = x1 x1 + x1 x3 + x1 x2 + x2 x3 = (conf. 1.17) =
= x1 + x1 x3 + x1 x2 + x2 x3 = (conf. 1.10) =
= x1 (1 + x3 + x2) + x2 x3 = (conf. 1.24) =
= x1 + x2 x3 = x1 + (x2 x3).
(1.19): x1 (x1 + x2) = x1 x1 + x1 x2 = (conf. 1.17) =
= x1 + x1 x2 = (conf. 1.10) = x1 (1 + x2) = (conf. 1.24) = x1.
(1.20): x1 + (x1 x2) = x1 + x1 x2 = x1 (1 + x2) = (conf. 1.24) = x1.
Relaiile (1.25) i (1.26) se verific cu ajutorul tabelului de adevr (tab. 1.3):
Tab. 1.3. Demonstrarea relaiilor lui De Morgan

rel. 1.25 rel.1.26
x2 x1 x1x2 x1 x2 x1 x2 x1 + x2 x 1+ x 2 x1 x2 x1 x2
0 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 0 0
1 0 0 1 1 0 1 1 0 0
1 1 1 0 0 0 0 1 0 0
1.4. Exprimarea algebric a funciilor booleene

8 Capitolul 1
O funcie logic de n variabile independente, y = f (x1, x2, ..., xn), poate

fi exprimat algebric sub form canonic (disjunctiv sau conjunctiv), sub form
elementar (disjunctiv sau conjunctiv) sau sub form neelementar.
1.4.1. Forma canonic

Forma canonic presupune operarea cu termeni canonici. Prin termen
canonic nelegem un termen n care sunt prezente toate variabilele independente,
luate sub form direct sau negat.
1.4.1.1. Forma canonic disjunctiv

n cadrul formei canonice disjunctive (FCD) termenii sunt legai ntre ei prin
disjuncii, iar variabilele - n cadrul fiecrui termen, numit "constituent al unitii" -
prin conjuncii.
Exemplu:
n cazul unei funcii de dou variabile, tab. 1.4, P k (termenul canonic al FCD) va
fi produsul logic al celor dou variabile, luate direct sau negate, forma direct
corespunznd valorii logice 1 a variabilei, iar cea negat - valorii 0, astfel nct s
rezulte Pk = 1 (de aici denumirea de "constituent al unitii").
Tab. 1.4. Explicativ pentru generarea FCD i FCC ale funciilor de dou variabile
x2 x1 Pk \f f0 f1 ... f10 ... f15 Sk

0 0 P0 = x 2 x 1 0 0 1 0 1 S0 = x2+x1
0 1 P1 = x 2 x1 1 0 0 1 1 S1 = x2+ x1
1 0 P2 = x2 x1 2 0 0 0 1 S2 = x 2 +x1
1 1 P3 = x2x1 3 0 0 1 1 S3 = x 2 + x 1
Vectorul = {0, 1, 2, 3} din tab. 1.4, ale crui componente k pot lua
valorile 0 sau 1 logic, particularizeaz funcia de dou variabile f (x1, x2).
2 n
Se observ c exist 2 2 funcii de dou variabile, sau, n general, 2 2 , unde s-a
notat cu n numrul variabilelor de intrare.
Forma canonic disjunctiv general a unei funcii de dou variabile este deci:
fFCD(x1, x2) = 0 P0 + 1 P1 + 2 P2 + 3 P3, (1.27)
sau comprimat:
3
fFCD(x1, x2) = k Pk . (1.28)
k 0
Pentru o funcie de n variabile, FCD este:

N 1
fFCD(x1, x2, ..., xn) = k Pk , unde N = 2n. (1.29)
k0
1.4.1.2. Forma canonic conjunctiv

n cadrul formei canonice conjunctive (FCC), termenii sunt legai ntre ei prin
conjuncii, iar variabilele - n cadrul fiecrui termen, numit "constituent al lui zero" -
prin disjuncii.
Relund exemplul funciilor de dou variabile, Sk (termenul canonic al FCC, tab.

1.4) va fi suma logic a celor dou variabile luate sub form direct sau negat,
forma direct corespunznd valorii logice 0 a variabilei, iar cea negat - valorii 1,
astfel nct s rezulte Sk = 0 (de aici denumirea de "constituent al lui zero").
2
Cele 2 2 funcii logice de dou variabile se vor obine din FCC prin
particularizarea valorilor componentelor vectorului .
Forma canonic conjunctiv general a unei funcii de dou varibile este deci:
fFCC(x1, x2) = (0 + S0) (1 + S1) (2 + S2) (3 + S3), (1.30)
sau comprimat:
3
fFCC(x1, x2) = ( k S k ) . (1.31)
k 0
Pentru o funcie de n variabile, FCC este:

N 1
fFCC(x1, x2, ..., xn) = ( k S k ) , unde N = 2n. (1.32)
k 0
Cu ajutorul exemplului anterior se poate demonstra c FCD i FCC sunt

echivalente.
Astfel, calculnd f10 n ambele moduri, obinem:
3
f10FCD(x1, x2) = k Pk = x 2 x1+x2x1 => x1( x 2 + x2) = x1; (1.33)
k 0
3
f10FCC(x1, x2) = ( k S k ) = (x2 + x1)( x 2 + x1) =>
k0
=> x2x1 + x1 x 2 + x1 = x1 (x2 + x 2 +1) = x1, (1.34)
rezultate care susin afirmaia de echivalen a celor dou forme de exprimare.
1.4.2. Forma elementar

Forma elementar (FE) are n alctuire cel puin un termen elementar. Prin
termen elementar nelegem un termen care nu conine toate cele n variabile ale
funciei, deci care nu este canonic.
La forma elementar se ajunge prin minimizare.
Exemplu:
Funcia de trei variabile:
fFE(x1, x2, x3) = x1x2x3 + x1 x 2 (1.35)
10 Capitolul 1
este dat sub forma elementar. Termenul x1 x 2 este elementar deoarece nu

conine toate variabilele de intrare. Forma elementar (1.35) se obine prin
minimizare din forma canonic:
fFCD(x1, x2, x3) = x1x2x3 + x1 x 2x3 + x1 x 2 x 3. (1.36)
ntr-adevr, dnd factor comun x1 x 2 ntre ultimii doi termeni din (1.36) i
aplicnd principiul terului exclus, obinem:
f (x1, x2, x3) = x1x2x3 + x1 x 2(x3 + x 3) = x1x2x3 + x1 x 2. (1.37)
1.4.3. Forma neelementar

Funciile logice scrise sub form canonic sau elementar (ambele,
disjunctive sau conjunctive) pot fi aduse la forma neelementar (FNE) dac exist
variabile sau grupuri de variabile comune mai multor termeni.
Comparativ cu formele din care provin, formele neelementare se pot
implementa cu circuite logice avnd un numr mai mic de intrri, dar structurate pe
mai multe niveluri logice.
Exemplu:
Pornind de la funcia:
f (x1, x2, x3) = x1x2x3 + x1 x 2 x 3, (1.38)
dat n FCD, observm c variabila x1 este comun ambilor termeni i, prin
urmare, putem scrie:
f FNE(x1, x2, x3) = x1(x2x3 + x 2 x 3), (1.39)
unde forma (1.39) este neelementar.
Implementarea formelor (1.38) i (1.39) conduce la circuitele din fig. 1.3.
Se remarc scderea numrului de intrri/poart i creterea numrului de
niveluri logice n cazul implementrii FNE, fig. 1.3 b.
niv. niv. niv. niv. niv.

x 1 2 1 2 3
x2
x21
x
x3 3
x1 x
f(x1,x2 2
,x3) x3
x2
x3 x1 f(x1,x2
,x3)
a) FCD b) FNE
Fig. 1.3. Comparaie FCD - FNE
1.5. Reprezentarea funciilor booleene cu ajutorul diagramelor

Veitch - Karnaugh
Un alt mod de reprezentare a funciilor booleene n afara tabelului de adevr

(TA) l constituie diagrama Veitch - Karnaugh (VK).
Relund exemplul funciei de dou variabile I (AND) al crei tabel de
adevr este tab. 1.5, observm corespondena celor patru combinaii logice ale
variabilelor x1 i x2 cu vrfurile unui ptrat de latur l = 1, desenat n planul (x1, x2),
fig. 1.4.
Este uor de sesizat faptul c orice sens de deplasare am alege pe conturul
ptratului din fig. 1.4, coordonatele unui vrf difer de coordonatele unui vrf vecin
prin valoarea logic a unui singur bit.
Tab. 1.5. Tabelul de adevr al funciei 00 10

I (AND) de dou variabile x2
x2 x1 y
0 0 0
0 1 0 01 11
1 0 0
1 1 1
x1
Fig. 1.4. Un model de ordonare

ciclic a combinaiilor logice ale
celor dou variabile de intrare.
Rearanjnd liniile tabelului de adevr (tab. 1.5) dup modelul sugerat n fig.
1.4, obinem tab. 1.6 n care oricare dou linii vecine, inclusiv prima cu ultima,
difer ntre ele prin valoarea logic a unei singure variabile.
Tab. 1.6. Explicativ pentru construirea codului binar

reflectat al unei funcii de dou variabile
x2 x1 y
0 0 0
0 1 0
1 1 1
1 0 0
Examinnd primele dou coloane ale tab. 1.6, constatm c ele se pot obine
prin introducerea unei "oglinzi" dup 21 = 2 linii pentru coloana x1 i dup 22 = 4
linii pentru coloana x2.
Desigur, reflectarea n oglind a valorilor logice ale variabilei x2 nu mai are loc
deoarece numrul de linii ale TA al unei funcii de dou variabile este 2 2 = 4.
Codul binar reflectat obinut n tab. 1.6 mai este cunoscut i sub denumirea
12 Capitolul 1
de cod ciclic sau cod Gray.

Prezentnd tab. 1.6 ntr-o form n care valorile logice alocate variabilelor x 1
i x2 constituie adresele celor 22 = 4 locaii n care funcia ia valori, obinem
diagrama VK a funciei AND de dou variabile, fig. 1.5.
Faptul c diagrama VK are caracter ciclic este evideniat de prima i ultima
coloan care pot fi considerate vecine deoarece difer ntre ele prin valoarea logic a
unui singur bit de adres (00 - 10).
x 2x 1 00 01 11 10
0 0 1 0
Fig. 1.5. Diagrama VK a funciei I (AND)

de dou variabile
Diagrama VK din fig. 1.5 poate fi deci privit ca un cilindru obinut prin
curbarea figurii i suprapunerea laturilor din stnga i din dreapta (ngroate n
desen), devenite generatoare.
n cazul unei funcii (AND) de trei variabile, liniile tabelului de adevr (tab.
1.7) pot fi puse n coresponden cu coordonatele vrfurilor unui cub, fig. 1.6.
Tab. 1.7. Tabelul de adevr al funciei

I (AND) de 3 variabile x3
x1 x3 x2 x1 y 10
0 10
0 0 0 0 1
0 0 1 0
0 1 0 0 11 11
0 00
0 1 1 0 1 x1
0
1 0 0 0 00
1 0 1 0 1
1 1 0 0 01 01
1 1 1 1 x2 0 1
Fig. 1.6. Un model de ordonare

ciclic a combinaiilor logice ale
celor 3 variabile de intrare
Observm i n acest caz, c diferena coordonatelor a dou vrfuri vecine ale

cubului este - orice drum am alege - de un singur bit, fapt care ne sugereaz o
rearanjare a tab. 1.7 pe principiul codului binar reflectat, tab. 1.8.
Tab. 1.8. Explicativ pentru construirea codului binar

reflectat al unei funcii de 3 variabile
x3 x2 x1 y
0 0 0 0
0 0 1 0
0 1 1 0
0 1 0 0
1 1 0 0
1 1 1 1
1 0 1 0
1 0 0 0
Dispunerea "oglinzilor" n tab. 1.8 se face la fiecare 21 = 2 locaii n coloana

lui x1, la fiecare 22 = 4 locaii n coloana lui x2 i la fiecare 23 = 8 locaii n coloana
lui x3.
Diagrama VK corespunztoare tabelului 1.8 poate fi prezentat de maniera
din fig. 1.7 a sau b.
x 2x 1 x1
00 01 11 10
x3
0 0 0 0 0 0 0 0 0
1 0 0 1 0 0 0 1 0 x3
a) b) x2
Fig. 1.7. Dou modaliti de reprezentare a diagramei VK a unei funcii de 3 variabile
Ambele prezentri permit evidenierea ciclicitii prin curbarea figurilor,

suprapunerea laturilor ngroate i transformarea dreptunghiului n cilindru. n fig.
1.7 b au fost marcate numai zonele n care variabilele iau valoarea logic 1.
Pentru funcii de patru variabile diagrama VK poate fi reprezentat ca n fig.
1.8 a sau b.
n ambele cazuri este respectat principiul ciclitii, ptratul care reprezint
diagrama VK putnd fi transformat n cilindru att n cazul n care se suprapun
laturile verticale, ct i n cazul n care se suprapun laturile orizontale.
ntr-adevr, locaia 0000 este vecin att cu locaia 0010 ct i cu 1000.
Pentru funcii de cinci variabile se utilizeaz dou tabele alturate de tipul
celui din fig. 1.8.a (sau b), unul pentru x5 i altul pentru x 5.
x 2x 1 x1
00 01 11 10
x 4x 3
00
01
x3
14 Capitolul 1
a) b)
Fig. 1.8. Dou modaliti de reprezentare a diagramei VK a unei funcii de 4 variabile
Pentru funcii de mai mult de cinci variabile, utilizarea diagramelor VK

devine anevoioas i este preferabil s se recurg la alte metode, algebrice sau
tabelare.
1.6. Minimizarea funciilor logice

Cu ct o funcie logic are o expresie mai simpl (conine mai puini termeni,
iar termenii - mai puine variabile), cu att circuitul logic rezultat prin
implementarea funciei este mai simplu (conine mai puine pori logice, porile
avnd un numr mai mic de intrri), fiabilitatea sa crete, iar preul de cost scade.
Suntem, prin urmare, deosebit de interesai n simplificarea (minimizarea) formei
analitice a unei funcii booleene, avnd astfel garania obinerii unui circuit logic mai
simplu i mai performant.
Operaiunea de minimizare poate fi aplicat funciilor logice exprimate sub
form canonic (disjunctiv sau conjunctiv), precum i funciilor logice incomplet
definite.
Minimizarea unei funcii logice poate fi fcut fie cu ajutorul diagramelor
VK, fie prin metode analitice.
1.6.1. Minimizarea cu ajutorul diagramelor VK

Minimizarea funciilor logice cu ajutorul diagramelor VK const n
parcurgerea urmtoarelor etape:
A. Alctuirea diagramei VK i completarea locaiilor acesteia cu valorile

logice corespunztoare termenilor funciei.
Astfel, n cazul unei exprimri sub forma canonic disjunctiv (FCD) a
funciei, fiecrui termen i corespunde o locaie care conine "1" logic, iar n cazul
exprimrii sub form canonic conjunctiv (FCC) - o locaie care conine "0" logic.
Evident, att n cazul FCD ct i n cazul FCC, locaiile crora nu le
corespunde nici un termen canonic vor primi valori logice complementare celor
menionate mai sus, iar cele ce corespund unor stri nedeterminate (cazul funciilor
incomplet definite) se vor marca cu "*" i vor fi interpretate, dup caz, ca "0" sau
"1" logic, n procesul de minimizare.
B. Minimizarea propriu-zis
Minimizarea poate fi de tip disjunctiv sau conjunctiv n funcie de coninutul
"1" sau "0" logic al locaiilor cu care se opereaz.
Ea const din dou etape i anume:
B.1. Gruparea locaiilor vecine ce conin "1" ("0") logic n grupe de cte 20,
2 , ..., 2k locaii.
1
innd seama de faptul c oricare dou locaii vecine din diagrama VK difer
ntre ele prin valoarea logic a unei singure variabile, gruparea a 2 (2 1) locaii vecine
care au acelai coninut conduce la eliminarea acelei variabile care, nregistrnd o
variaie logic de la o locaie la alta, nu poate caracteriza grupul. Prin urmare, n
cazul unei funcii de n variabile, doi termeni canonici coninnd cte n variabile
fiecare i care corespund celor dou locaii vecine grupate, vor fi nlocuii cu un
singur termen format din n-1 variabile;
Generaliznd, gruparea a 2k locaii vecine care au acelai coninut i care
corespund celor 2k termeni canonici formai din cte n variabile fiecare, conduce la
eliminarea a k variabile i, prin urmare, la obinerea unui singur termen format din
n-k variabile.
La realizarea gruprilor de locaii vecine ce conin "1" ("0") logic, este
necesar respectarea urmtoarelor reguli:
r1) fiecare locaie din diagrama VK care prezint interes din punct de vedere
al tipului de minimizare utilizat, poate face parte din orict de multe grupri, dar cel
puin din una;
r2) cel mai avansat grad de simplificare se obine dac locaiile ce conin "1"
("0") logic din diagrama VK formeaz un numr minim de grupuri, fiecare grup
coninnd la rndul su un numr ct mai mare de locaii.
B.2. Scrierea formei minimale a funciei
Forma minimal disjunctiv (FMD) sau conjunctiv (FMC) conine atia
termeni cte grupri de locaii au fost realizate. Locaiilor izolate, care nu au putut fi
cuprinse n nici o grupare, le vor corespunde termenii canonici iniiali din care au
provenit. Grupurilor de 2k locaii le vor corespunde termeni elementari formai din
cte n-k variabile care caracterizeaz grupul.
n cadrul FMD (FMC), termenii canonici i/sau elementari, vor fi legai ntre
ei prin disjuncii (conjuncii) iar variabilele n cadrul fiecrui termen se vor afla n
conjuncie (disjuncie) i vor fi luate direct sau negat astfel nct termenul respectiv
s devin un constituent al unitii (al lui zero).
Exemplu:
16 Capitolul 1
Considerm o funcie logic de 3 variabile dat fie prin tabelul de adevr

(tab. 1.9), fie prin FCD (rel 1.40) sau FCC (rel. 1.41):
Tab. 1.9. Tabelul de adevr al unei funcii de 3 variabile binare
x3 x2 x1 y
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
y FCD x 3 x 2 x1 x 3 x 2 x1 x 3 x 2 x1 x 3 x 2 x1 x 3 x 2 x1 ; (1.40)

P1 P2 P3 P4 P5
y FCC ( x 3 x 2 x1 ) ( x 3 x 2 x1 ) ( x 3 x 2 x1 ) . (1.41)

S1 S2 S3
Indiferent de la care din cele 3 forme pornim, se obine aceeai diagram VK din
fig. 1.9, n care am notat cu P1, P2, ..., P5 locaiile ce conin "1" logic i corespund
termenilor din FCD, iar cu S1, S2, S3 locaiile ce conin "0" logic i corespund
termenilor din FCC.
(x3+x
x 2x 1 2)
00 01 11 10
x
30 0(S1 0(S2 1(P1 1(P2 x 3x 2
(x2+x ) ) ) ) x2
1)
1 0(S3 x 3x 2
1(P3 1(P4 1(P5
) ) ) )
x 3x 1
Fig. 1.9. Diagrama VK a funciei din exemplul considerat
e1) Obinerea FMD

Grupnd, spre exemplu, P1P2, observm c gruparea a 21 = 2 locaii va trebui s
conduc la eliminarea unei singure variabile de intrare din cele 3: x3 = 0 -
caracterizeaz ambele locaii i se reine sub forma x 3; x2 = 1 - caracterizeaz
ambele locaii i se reine sub forma x2; n sfrit, x1 este 1 pentru locaia P1 i 0
pentru locaia P2, deci x1 variaz n cadrul grupului de locaii P 1P2 i dispare.
Termenul elementar care caracterizeaz complet grupul P 1P2 este x 3 x 2 i se
trece n fig. 1.9.
Procednd analog cu grupul P4P5 se obine termenul elementar x3x2, iar pentru
grupul P3P4, termenul x3x1.
Relaia 1.40 devine, prin urmare:
y x 3 x 2 x 3 x 2 x 3 x1 , (1.42)

P1P2 P4P5 P3P4
dar aceasta nu reprezint o form minimal!
ntr-adevr, conform regulii r2, se poate obine un grad i mai ridicat de
simplificare a funciei, grupnd mpreun locaiile P1P2P4P5. Dup cum rezult din
consideraiile expuse la punctul B.1, gruparea a 22 = 4 locaii va conduce la
eliminarea a dou din cele 3 variabile. Termenul elementar ce va corespunde
grupului P1P2P4P5 se obine astfel: x3 este 0 pentru P1P2 i 1 pentru P4P5, deci
variaz n cadrul grupului de 4 locaii i dispare; x2 este 1 pentru P1P4 i tot 1
pentru P2P5, deci nu variaz i se reine sub forma x2; n sfrit, x1 este 1 pentru
grupul P1P4 i 0 pentru P2P5, deci variaz n cadrul grupului de 4 locaii i dispare.
Termenul elementar rezultat este x2, iar forma minimal disjunctiv a funciei
(1.40) este:
yFMD = x2 + x3x1. (1.43)
e2) Obinerea FMC

Pentru scrierea FMC, se grupeaz S1S2 i S1S3.
Grupul de locaii S1S2 este caracterizat de x3 = 0 i x2 = 0. Variabila x1 variaz n
cadrul grupului i, necaracterizndu-l, dispare. Termenul elementar rmas este (x3
+ x2).
Pentru grupul de locaii S1S3 se elimin x3 care variaz n cadrul grupului i
rmne termenul elementar (x2 + x1).
Forma minimal conjunctiv a funciei (1.41) este, prin urmare:
yFMC = (x3 + x2) (x2 + x1). (1.44)
Comparnd relaiile 1.40 cu 1.43 sau 1.41 cu 1.44, minimizarea formelor
algebrice ale funciei este evident. Totui, pentru eliminarea oricror semne de
ntrebare, implementm n fig. 1.10 i fig. 1.11 formele canonice i cele minimale.
Simplificarea structurilor logice prin minimizare este acum absolut vizibil.
Observaii:
1. Cele dou forme minimale (rel. 1.43 i 1.44) sunt convergente.
ntr-adevr, prelucrnd relaia (1.44) obinem:
yFMC = (x3 + x2) (x2 + x1) = x3x2 + x3x1 + x 2 x 2 + x2x1 =

x2
= x2( x 3 1 x1 ) + x3x1 = x2 + x3x1 = yFMD. (1.45)

1
2. Forma minimal (disjunctiv sau conjunctiv) nu este unic, dei ea conine
un anumit numr (minim) de termeni, fiecare dintre acetia fiind constituit dintr-un
anumit numr (minim) de variabile de intrare. Prin urmare, se pot obine dou sau
mai multe forme "la fel de minimale", dar niciodat o form "mai minimal" dect
alta!
18 Capitolul 1
x
x23
x1
x
x23
x x2
x31 yFMD
yFCD x3
x
x1
x21
x3
x2
x1
x3
x2
x
a)1 implementarea FCD b) implementarea FMD
Fig. 1.10. Comparaie FCD FMD
x3
x2
x1 x3
x3 x2
x2 yFCC yFMC
x2
x x1
x1
x23
x1
a) implementarea FCC b) implementarea FMC
Fig. 1.11. Comparaie FCC - FMC
Considernd, pentru exemplificare, diagrama VK din fig. 1.12, constatm c

gruprile P1P3 i P2P5 sunt "obligatorii", n timp ce P4 se poate grupa fie cu P3, fie
cu P5, n ambele variante rezultnd forme "la fel de minimale".
x 2x 1
00 01 11 10
x
30 1P1 0 1P2 0
1 1P3 1P4 1P5 0

Fig. 1.12. Explicativ pentru obinerea unor forme "la fel de minimale"
1.6.2. Minimizarea prin metoda analitic

Minimizarea prin metoda analitic are acelai domeniu de aplicabilitate ca i
cea realizat cu ajutorul diagramei VK.
Minimizarea de tip disjunctiv pornete de la FCD n care se grupeaz
termenii care difer prin valoarea logic a unei singure variabile (proprietatea de
distributivitate), dup care se elimin variabila care este n disjuncie cu negata sa
(principiul terului exclus).
Exemplu: Relund exemplul de la paragr. 1.6.1, rel. 1.40, etapele minimizrii

prin metoda analitic sunt:
- gruparea perechilor de termeni P1P2, P3P4 i P4P5, dnd factor comun grupurile
de variabile comune; observm c termenul P 4 a fost "prins" n dou grupri,
ceeace echivaleaz cu scrierea sa de dou ori, fapt permis de principiul
idempotenei;
- eliminarea parantezelor pe baza principiului terului exclus;
- gruparea termenilor elementari P12 P45, dnd factor comun variabila comun x2;
- eliminarea parantezelor (principiul terului exclus);
- scrierea FMD.
Schematic, etapele minimizrii sunt prezentate mai jos:
yFCD = x 3x2x1 + x 3x2 x 1 + x3 x 2x1 + x3x2x1 + x3x2 x 1;
P1 P2 P3 P4 P5
x 3x2 ( x1 x1 ); x3x1 ( x 2 x 2 ); x3x2 ( x1 x1 )

1 1 1
P12= x 3 x 2 P34=x3x1 P45=x3x2
P1245 = ( x 3 x 3 )x2 (1.46)

1
yFMD = x2 + x3x1. (1.47)
Minimizarea de tip conjunctiv este similar celei de tip disjunctiv cu urmtoarele

deosebiri: se pornete de la FCC n care se fac gruprile respective, dup care se
elimin variabila care se afl n conjuncie cu negata sa (principiul contradiciei).
Prezentm, pe acelai exemplu, etapele minimizrii de tip conjunctiv:

20 Capitolul 1
yFCC = (x3 + x2 + x1) (x3 + x2 + x 1) ( x 3 + x2 + x1);
S1 S2 S3
S12 = (x3 + x2) + ( x1 x1 )

0
S13 = (x2 + x1) + ( x 3 x 3 ) (1.48)

0
yFMC = (x3 + x2) (x2 + x1). (1.49)
1.6.3. Minimizarea funciilor incomplet definite

n cazul funciilor incomplet definite, vom asocia n diagrama VK simbolul
"*" pentru acele puncte din domeniul de definiie n care funcia nu este definit.
n timpul minimizrii funciei, simbolului "*" i se atribuie valoarea logic "0"
sau "1", dup cum dicteaz interesele minimizrii.
Exemplu:
Considerm diagrama VK din fig. 1.13, n care simbolul "*" este convenabil s
fie interpretat drept "1" logic. Se obine y x 2 .
x 2x 1
00 01 11 10
x
30 1 1 0 0
x2 1 1 * 0 0
Fig. 1.13. Explicativ pentru minimizarea funciilor incomplet definite
1.6.4. Concluzii
Dei minimizarea prin metoda analitic urmeaz practic aceiai pai cu
minimizarea bazat pe diagrama VK, ea este mult mai dificil dearece gruprile de
termeni sunt mai greu de observat.
Minimizarea bazat pe diagramele VK devine complicat pentru mai mult de
5 variabile de intrare.
ntruct FMD i FMC sunt convergente, este indicat s se utilizeze acea
variant de minimizare care conduce la o form mai simpl. Adeseori se opteaz
ns pentru varianta implementabil cu circuitele logice disponibile la utilizator:
FMC n cazul n care se dispune n majoritate de pori NOR i FMD n cazul n care
se dispune n majoritate de pori NAND.
22 Capitolul 2
CAPITOLUL 2
Regimul de comutaie al dispozitivelor semiconductoare
nelegerea funcionrii circuitelor logice presupune cunoaterea unor aspecte

legate de regimul de comutaie al dispozitivelor semiconductoare utilizate n aceste
structuri: dioda, tranzistorul bipolar i tranzistorul unipolar. Dei predate n cadrul
cursului de Electonic I (Dispozitive Electronice), considerm util o revedere
succint a acestor noiuni.
2.1. Regimul de comutaie al diodei semiconductoare

Caracteristica static a diodei semiconductoare, fig.2.1 diagrama (a), n care
s-a notat cu VP - tensiunea de prag cu Vstr- tensiunea de strpungere, cu I0 - curentul
rezidual sau de saturaie, poate fi aproximat prin segmentele (b) din aceeai figur,
desenate cu linie mai groas i care permit o descriere simplificat a funcionrii
diodei. Astfel, se disting dou zone de funcionare i anume: zona de blocare,
situat n intervalul Vstr<VA<Vp i caracterizat prin I A=0, respectiv zona de
1
conducie, pentru VAVP, n care I A VA . S-a notat cu Rd rezistena
Rd
1
diferenial a diodei ( tg ), determinat de coarda ce aproximeaz n cadranul
Rd
1 caracteristica diodei, n jurul punctului de funcionare M(VA0,IA0).
Not: n funcie de valoarea coordonatei IA0 , punctul M se poate situa mai jos
sau mai sus pe caracteristica static a diodei, determinnd o pant (tg) mai mic
sau mai mare, deci o tensiune de prag (VP) mai mic sau mai mare. Rezult c
punctul de frngere (VP) al caracteristicii (b) variaz n funcie de poziia lui M i
nu coincide obligatoriu cu VP - ul determinat pe caracteristica static real din
fig.2.1, diagrama a.
n general, pentru diodele cu siliciu se consider VP=0,7 V i neglijnd Rd

(Rd0), unghiul tinde ctre 90o, deci caracteristica (b) din cadranul I este nlocuit
de segmentul (c).
Regimul de comutaie al dispozitivelor semiconductoare 23
n dorina de a simplifica i mai mult expunerea, adeseori se consider i

VP0, fig. 2.1 d, situaie n care dioda se transform ntr-un ntreruptor deschis
(IA=0) n intervalul (Vstr , 0), respectiv nchis (IA) pentru VAVP=0. Limitarea
curentului n acest ultim interval rmne n sarcina elementelor de circuit nseriate
cu dioda.
IA
(c) (b)
(d)
(a)
IA0
M 1
(b) arctg
Vstr I0 Rd
VA
O Vp 90o
(a)
Fig.2.1. Caracteristica static a diodei semiconductoare i diversele ei aproximri
2.2. Regimul de comutaie al tranzistorului bipolar

Considerm un tranzistor bipolar n conexiune EC, fig. 2.2, i caracteristicile
sale de intrare i de ieire, fig. 2.3 i 2.4.
+VCC VCE
IC IB
RC
VCB
VCE
VBE I CB 0 V BE ON VBE
Fig. 2.2. Cea mai simpl schem Fig. 2.3. Caracteristicile de intrare
cu TB n conexiune EC ale unui TB n conexiune EC
Scriem ecuaia dreptei statice de sarcin pe circuitul de ieire al tranzistorului

din fig. 2.2:
VCC=RCIC+VCE (2.1)
i o trasm prin tieturi n planul caracteristicilor de ieire din fig. 2.4. Observm c,
n cazul particular al schemei din fig. 2.2, din care lipsesc elementele reactive de
circuit, dreapta static de sarcin coincide cu dreapta dinamic de sarcin pe care
urmeaz s se deplaseze n regim dinamic punctul de funcionare al tranzistorului.
24 Capitolul 2
Pornind de la relaiile:
IC = NIE + ICB 0 ; (2.2)
IE = IC + IB, (2.3)
se deduce expresia lui IC:
N I B I CB 0 I B I CB 0
IC (2.4)
1 N 1 N
Blocarea tranzistorului se produce atunci cnd se anuleaz curentul de
colector (IC = 0), adic aa cum rezult din relaia 2.4, atunci cnd:
IB = - ICB 0. (2.5)
Zona de blocare se situeaz, prin urmare, sub caracteristica de ieire
corespunztoare relaiei 2.5, fig. 2.4, deci sub punctul A de pe dreapta static i
dinamic de sarcin.
IC
VCC
RC B
B
RAN
IB
SAT
IB=0
IB= -ICB O
A
A
BL. VCC VCE
VCE sat VCE (B)
Fig.2.4. Caracteristicile de ieire ale unui TB n conexiune EC
ntruct la tranzistoarele cu siliciu ICB0 este neglijabil (de ordinul

nanoamperilor), putem considera c zona de blocare se ntinde practic pn sub
caracteristica IB=0, fig. 2.4, deci pn n punctul A de pe dreapta static i dinamic
de sarcin. n aceast zon, polarizrile jonciunilor se prezint ca n fig. 2.5, adic
jonciunea BC este invers polarizat, deci blocat, iar jonciunea BE insuficient
polarizat, deci tot blocat.
Atragem atenia asupra faptului c tranzistorul din fig. 2.2 este de tip npn,
ceeace face ca jonciunile BE i BC s fie de tip pn, deci s se deschid numai
atunci cnd tensiunile sunt aplicate cu + pe baz i pe emiter / colector i numai
dac diferenele de potenial respective depesc 0,6V.
Creterea lui VBE peste valoarea VBE ON 0,6 V , conduce la creterea IB (vezi
caracteristica de intrare din fig. 2.3) i implicit la creterea lui I C (IC NIB).
Punctul de funcionare al tranzistorului se va deplasa de la A ctre B pe

dreapta de sarcin, fig. 2.4, traversnd regiunea activ normal (RAN) a
caracteristicilor de ieire. n aceast zon, polarizrile jonciunilor se prezint ca n
fig. 2.6, adic jonciunea BE este direct i suficient polarizat, deci deschis, iar
jonciunea BC invers polarizat. Acest mod de polarizare, specific pentru RAN,
favorizeaz producerea binecunoscutului efect de tranzistor studiat n cadrul
electronicii analogice.
Crescnd i mai mult VBE pn la atingerea valorii VBEsat= 0,7 V, punctul de
funcionare al tranzistorului ajunge n B, fig. 2.4, deci la limita zonei de saturaie.
Polarizrile jonciunilor se prezint ca n fig. 2.7, ambele jonciuni fiind direct i
suficient polarizate, deci deschise.
+VCC +VCC
IC=0 RC IC>0 RC
VBC=VBE-VCE<0
VBC=VBE-VCE<0
VCE=VCC VCE=VCC-RCIC
VBE<0,6V VBE0,6 V
Fig. 2.5. Polarizrile jonciunilor Fig. 2.6. Polarizrile jonciunilor

unui TB blocat unui TB n RAN
+VCC
VCC
IC
RC RC
VBC=0,6 V
VCEsat 0,1 V
VBEsat 0,7 V
Fig. 2.7. Polarizrile jonciunilor unui TB la saturaie
Observaie: Dac electronica analogic (liniar) s-a ocupat cu studierea unor

circuite n cadrul crora, n mod invariabil, tranzistrorului i era impus
funcionarea n RAN (singura zon n care se poate vorbi despre efectul de
tranzistor i, implicit, despre fenomenul de amplificare), dac n cadrul aceleiai
electronici analogice zonele de blocare i saturaie erau evitate datorit
distorsiunilor de neliniaritate pe care le introduceau, electronica digital (numeric)
se ocup cu studierea unor circute de comutaie static n care tranzistorul
comut dintr-o stare limit (blocare, saturaie) n alta (saturaie, blocare),
regiunea activ normal a caracteristicilor sale fiind doar o zon de trecere
imposibil de evitat i care trebuie tranzitat ct mai repede dac se doresc viteze de
comutaie mari.
Pe baza celor prezentate, putem afirma c un tranzistor care funcioneaz n

regim de comutaie poate fi teoretic nlocuit cu un ntreruptor K, a crui stare este
26 Capitolul 2
deschis dac tranzistorul este blocat (vezi fig.2.8 a), respectiv nchis dac
tranzistorul este saturat (vezi fig.2.8 b).
+VCC +VCC
VCC
IC=0 RC IC RC
RC
K VCE=VCC K VCE=0
a) TB blocat b) TB saturat
Fig. 2.8. TB n regim de comutaie, nlocuit cu un ntreruptor
ntr-adevr, lund n consideraie funcionarea real, n regim dinamic, a

tranzistorului, schema din figura 2.2 va trebui completat cu generatorul de tensiune
dreptunghiular vG de rezisten intern RG prezentat n fig.2.9. Rezistena RB are
numai rolul de a limita curentul de baz al tranzistorului.
+VCC
vG
(a)
iC RC
t
CB 0 t1 t2
iB
iB CB
(b)
t
RB 0
RG vCE ICsat iC
(c)
0,9 ICsat
0,1 ICsat
vG 0 t
t tcr ts tc
Fig. 2.9. Schem pentru studierea Fig. 2.10. Diagrame pentru ilustrarea
regimului de comutaie al TB regimului de comutaie al TB
Diagramele de semnal din fig. 2.10 ilustreaz rspunsul tranzistorului la un

impuls de curent, fiind uor de observat faptul c iC , departe de a-l urmri pe iB ca
form de und, prezint o evoluie mult diferit. Astfel, dei i B nregistreaz la
momentul t1 un salt pozitiv rapid, iC nu reacioneaz instantaneu, ci dup un timp de
ntrziere (t), urmat de o cretere relativ lent (ter) pn la atingerea valorii 0,9ICsat ,
dup care tranzistorul intr, n sfrit, n saturaie. Prin urmare, dei comanda de
trecere din blocare n saturaie a fost dat prin saltul pozitv al lui iB din momentul t1,
executare acestei comenzi, deci comutaia direct are loc ntr-un interval de timp:
tcd=t+ter. (2.6)
Similar, dei comanda pentru comutaia invers (din saturaie n blocare) se

d la momentul t2 aceasta se produce ntr-un interval de timp:
tci=ts+tc, (2.7)
unde tS este timpul de stocare, iar tc - timpul de cdere. Dup cum se poate observa
din fig. 2.10 c, ntrzierea cea mai mare la comutaia invers se datoreaz timpului
de stocare a crui existen se explic astfel: la saturaie, cele dou jonciuni ale
tranzistorului sunt direct polarizate (v. fig. 2.7), motiv pentru care are loc o dubl
injecie de purttori de sarcin majoritari (electroni) din cele dou zone extreme n
zona bazei (v. fig. 2.11).
n p n C
E
p
- + B + -
Fig. 2.11. Ilustrativ pentru apariia timpului de stocare
ntruct baza este de tip p, electronii difuzai devin aici purttori de sarcin
minoritari n exces, a cror evacuare urmeaz s nceap n momentul t 2 al primirii
comenzii de blocare i va dura un interval de timp egal cu ts.
Creterea vitezei de comutaie a tranzistorului bipolar presupune micorarea
timpilor tcd i tci, acionnd asupra componentelor lor celor mai importante: tcr,
respectiv ts.
Soluiile pentru micorarea timpilor de comutaie vizeaz att proiectarea
specific a circuitelor electronice, ct i tehnologia de fabricaie a tranzistoarelor din
componena lor.
Astfel, o soluie pentru micorarea tcd o constituie conectarea n paralel cu
RB, fig. 2.9, a unei capaciti CB, cu rolul de a unta (scurtcircuita) n regim dinamic
(la momentele de salt t1 i t2) rezistena RB i de a realiza n acest mod un curent de
baz iB mai mare (fig. 2.10 b , desenat cu linie ntrerupt) care s foreze la rndul
su o evoluie mai rapid a lui ic i, prin urmare, s determine o micorare a
timpului de cretere.
ntr-adevr, reactana capacitiv XCB simte variaia rapid din

momentul t1 ca pe aceea a unui semnal de frecven nalt:
1
X CB 0, (2.8)
f 2fC B f
i produce un efect de untare a rezistenei RB. Dup consumarea saltului din
momentul t1 i intrarea lui vG n palierul t1t2, rezistena RB redevine treptat
principala cale de asigurare a curentului de baz iB, deoarece pentru f=0,
XCB (vezi relaia 2.8).
Micorarea timpului de comutaie invers, tci, se realizeaz prin mpiedicarea

intrrii n saturaie a tranzistorului, avnd ca efect eliminarea timpului de stocare.
Prezentm n continuare 2 scheme (fig. 2.12 i 2.13) care asigur acest deziderat.
28 Capitolul 2
Schema din fig. 2.12 s-a obinut din cea din fig. 2.9 n care rezistena RB a
fost divizat n dou:
RB=RB 1+RB 2, (2.9)
punctul comun al rezistenelor RB 1 i RB 2, fiind conectat la colectorul tranzistorului
prin intermediul unei diode.
VD VD
D
IB
VCE VCE
RB 1 RB 2
VBE VBE
(a) (b)
Fig. 2.12. O metod de eliminare Fig. 2.13. O alt metod de eliminare
a timpului de stocare a timpului de stocare
Aplicnd K II pe ochiul de circuit din fig. 2.12, obinem:

VD=RB2IB + VBE VCE, (2.10)
i din condiia de deschidere a diodei:
VD 0,6 V, (2.11)
rezult:
RB2IB + VB E - VCE 0,6 V (2.12)
innd seama de faptul c VB EON 0,6 V , condiia de deschidere a diodei
devine:
VC E R B 2 IB. (2.13)
Prin urmare, alegndu-l convenabil pe RB2, se poate aranja ca n momentul n
care VC E (vezi fig. 2.4) scade sub o anumit valoare,
VCE (B) R B 2 I B VC E (B) VCE sat , (2.14)
dioda D s se deschid i curentul de baz IB s rmn fixat la valoarea
corespunztoare punctului B. n acest mod saturaia este evitat, iar valorile I C ( B) ,
VC E ( B) sunt foarte apropiate de cele corespunztoare punctului B, deci saturaiei.
Schema din fig. 2.13, care este de fapt schema unui tranzistor Schottky,
realizeaz evitarea intrrii n saturaie a tranzistorului ntr-o manier similar cu cea
descris mai sus.
ntr-adevr, scriind K II pe schema din fig. 2.13, a, obinem:
V D = V B E - V C E, (2.15)
i innd seama de faptul c la dioda Schottky tensiunea de prag este 0,35 V,
condiia de deschidere a diodei se poate scrie:
VD=VB E VC E 0,35 V (2.16)
sau, innd seama de faptul c VBEON 0,6 V :
VC E 0,25 V. (2.17)
Se observ uor c, ntruct VC ESat 0,1 0,2 V , condiia 2.14 este

satisfcut i n acest caz.
Micorarea timpilor de comutaie prin soluii tehnologice vizeaz reducerea
capacitii de barier a colectorului i creterea vitezei de recombinare a purttorilor
n baz prin doparea acesteia cu atomi de aur.
2.3. Regimul de comutaie al tranzistorului unipolar

Considerm un tranzistor unipolar de tip TECMOS cu canal indus n
conexiune surs comun, fig. 2 .14, i caracteristicile sale de transfer i de ieire,
fig. 2.15 i 2.16.
+VDD
iD RD
T1 ID
CP Et.
RG
vGS vDS urm.
vG 0 VGS
(T2) VP
Fig. 2.14. Schem pentru studierea Fig. 2.15. Caracteristica de

regimului de comutaie al TU transfer a TU
ID
VDD VDSsat=VGS-VP
RD
B
Regiunea de
nchidere VGS
VGS=VP
A
0 VDS
Bl VDD
Fig. 2.16. Caracteristicile de ieire ale TU

30 Capitolul 2
Scriem ecuaia dreptei statice de sarcin pe circuitul de ieire al tranzistorului

din fig. 2.14:
VDD = RDID + VDS (2.18)
i o reprezentm prin tieturi n planul caracteristicilor de ieire din fig. 2.16. Ca i
n cazul tranzistorului bipolar considerat n paragraful anterior, observm c dreapta
static de sarcin coincide cu cea dinamic pe care urmeaz s se deplaseze punctul
de funcionare n regim variabil.
Conectnd la intrarea circuitului din fig. 2.14 un generator de tensiune
dreptunghiular vG de rezisten intern RG i innd seama de capacitile care apar
la ieire, obinem diagramele de semnal din fig.2.17.
vG v GS
(a) Vp
t2 t
0 t1
vDS
VDD
(b)
t
0 tcd tci
Fig. 2.17. Diagrame pentru ilustrarea regimului dinamic al TU
Este evident faptul c regimurile tranzitorii generate de salturile pozitive i

negative pe care le nregistreaz vGS n momentele t1 i t2, sunt interpretate de ctre
tranzistoare ca regimuri de nalt frecven, motiv pentru care tranzistorul T1 din
schema din fig. 2.14, ca i tranzistorul T2 din etajul urmtor (nedesenat explicit),
pot fi nlocuite cu schemele lor echivalente de nalt frecven din fig. 2.18.
Cgd
G D
Rds Cds
VGS gmVGS VDS
Cgs
S S
Fig. 2.18. Schema echivalent la nalt frecven a TU
Prin urmare, la ieirea circuitului din fig. 2.14 se va vedea nu numai

capacitatea parazit Cp, datorat conexiunilor, ci i capacitatea de ieire dren-
surs a lui T1, Cds1, mpreun cu capacitatea de intrare gril-surs a tranzistorului

T2 din etajul urmtor, Cgs2 .
Rezult o capacitate echivalent situat ntre dren i surs:
Cech = Cp + Cds 1 + Cgs 2, (2.19)
avnd o valoare de aproximativ 5 pF.
n intervalul 0 t1 , fig. 2.17, vGS < Vp i, aa cum rezult din caracteristica

de transfer din fig. 2.15, ID = 0, deci tranzistorul este blocat i VDS=+VDD (vezi fig.
2.16). Capacitatea Cech se va ncrca prin RD la valoarea +VDD, cu o constant de
timp R D C ech .
n momentul t1 se produce saltul pozitiv al tensiunii de intrare vGS, salt care
depete valoarea lui Vp i deschide tranzistorul T1. Capacitatea Cech se descarc pe
rezistena dren-surs (rt) a tranzistorului n stare de conducie cu o constant de
timp
1 rt C ech , (2.20)
corespunztoare comutaiei directe a tranzistorului (din starea de blocare n starea de
conducie). Tensiunea de ieire vDS se apropie de 0, pe msur ce punctul de
funcionare se deplaseaz de la A ctre B, fig. 2.16.
n tot intervalul t 1 t 2 , tranzistorul T1 conduce, aflndu-se n regiunea
ohmic.
n momentul t2 al producerii saltului negativ al tensiunii de intrare, T1 se
blocheaz i Cech se va rencrca prin RD la valoarea +VDD cu constanta de timp:
2 R D C ech , (2.21)
corespunztoare comutaiei inverse a tranzistorului (din starea de conducie
corespunztoare regiunii ohmice, n starea de blocare).
Durata comutaiei directe i inverse se calculeaz cu relaiile aproximative:
t cd 2,3 1 2,3 rt C ech ; (2.22)
t ci 2,3 2 2,3 R D C ech . (2.23)
ntruct rt 10 K, iar R D100 K, rezult c :
t c i 10 t c d , (2.24)
fapt pe care am ncercat s-l ilustrm n fig. 2.17, b.
+VDD +VDD
VDD
ID=0 RD ID
RD RD
K VDS=VDD K VDS=0
a) Blocat b) Saturat
Fig. 2.19. TU n regim de comutaie, nlocuit cu un ntreruptor

32 Capitolul 2
Ca i n cazul tranzistorului bipolar, se observ, fig. 2.16, posibilitatea

aproximrii coordonatelor punctelor A i B cu cele ale interseciilor cu axele de
coordonate a dreptei statice i dinamice de sarcin, fapt care permite o corect
asimilare a funcionrii tranzistorului unipolar n regim de comutaie cu aceea a unui
ntreruptor K deschis (vezi fig. 2.19) - atunci cnd tranzistorul este blocat, respectiv
nchis - atunci cnd tranzistorul se afl n regiunea ohmic.
2.4. Comparaie ntre tranzistorul unipolar i cel bipolar

Prezentm n tabelul 2.1, o interesant comparaie ntre tranzistoarele
unipolare i cele bipolare.
Tab. 2.1
Tranzistor Tranzistor
Nr.
Criteriul de comparaie unipolar bipolar Observaii
crt.
(TU) (TB)
Numrul de operaii de
Avantaj
1 baz n procesul de 35 140
TU
fabricaie
De 5 10 ori Avantaj
2 Rebuturi pre de cost -
mai mic TU
Avantaj
3 Suprafa ocupat pe 0,0009 mm2 0,04 mm2
TU
placheta de siliciu
Avantaj
4 Rezistena de intrare 1012 1018 1 5 K
TU
Cu circuite de
Avantaj
5 Cuplajul dintre etaje Direct polarizare i
TU
depl. de nivel
Realizarea de
Rezisten Nu pot fi Avantaj
6 rezistene de valori
activ MOS realizate TU
mari
Rezisten de trecere a
Avantaj
7 tranzistorului saturat 10 K 1 30
TB
(rt)
Avantaj
8 Factor de zgomot mare mic
TB
Avantaj
9 Timp de comutare mare mai mic
TB
Se observ cu uurin c tranzistoarele bipolare sunt superioare n ceea ce

privete timpii de comutaie, n timp ce TECMOS-urile sunt superioare din punct de
vedere al puterii consumate, al densiti de asamblare , al preului de cost, etc.
2.5. Reprezentarea electric a variabilelor booleene

n paragrafele anterioare s-a demonstrat corectitudinea aproximrii
funcionrii unui tranzistor (bipolar sau unipolar) n regim de comutaie cu aceea a
unui ntreruptor.
Referindu-ne n continuare la tranzistorul bipolar (concluziile putnd fi uor
extinse i asupra celui unipolar), observm c tensiunile de ieire n stare de saturaie
sunt practic egale cu zero indiferent de tipul tranzistorului (npn sau pnp), dar difer
ca polaritate n cazul n care tranzistorul este blocat (tab. 2.2).
Alocnd valoarea logic 1 strii de blocare i 0 strii de saturaie,
constatm c, n cazul tranzistorului de tip npn, nivelului celui mai ridicat de
tensiune, +VCC, notat cu H (de la High = Sus), i corespunde 1 logic, iar celui mai
cobort, 0V, notat cu L (de la Low = Jos) - 0 logic. Spunem c acest mod de alocare
corespunde logicii pozitive. Dimpotriv, n cazul tranzistorului de tip pnp, nivelului
celui mai cobort de tensiune (-VCC) i corespunde valoarea logic cea mai ridicat,
adic 1 logic, deci ne aflm n cazul unei logici negative .
Tab. 2.2. Explicativ pentru cele dou tipuri de logic: pozitiv i negativ
Tip Schema Schema aproximativ Simboluri Tip

tranzistor electric logice logic
Blocare Saturaie alocate
+VCC +VCC +VCC V
RC RC RC
+VCC
npn Pozitiv
1 0 t
VCE K VCE=+VCC K VCE=0 Bl
R Sat
R
-VCC -VCC -VCC V
RC RC RC
pnp Negativ
Bl Sat t
VCE K VCE=-VCC K VCE=0 1 0
R CC
-V
R
n cele ce urmeaz vom prezenta numai circuite care lucreaz n logic
pozitiv.
34 Capitolul 3
CAPITOLUL 3
Circuite logice elementare
Circuitele logice elementare pot fi realizate fie cu componente discrete, fie n

tehnologie integrat.
3.1. Circuite logice elementare cu componente discrete

n funcie de tipul de componente discrete care intr n structura circuitului
respectiv, distingem circuite logice elementare cu componente discrete pasive,
respectiv active.
3.1.1. Circuite logice elementare cu componente pasive

Acest tip de circuite logice utilizeaz numai componente pasive, adic
componente de circuit care nu posed capacitatea de a amplifica semnalul aplicat la
intrare. Dintre acestea, componentele de circuit cele mai utilizate sunt diodele i
rezistenele.
3.1.1.1. Circuitul logic I (AND) pasiv

Circuitul logic I (AND) pasiv are schema din figura 3.1 i tabelul de adevr
tab. 3.1.
+E Tab. 3.1. Tabelul de adevr al
funciei I (AND)
R
x1 D1 y x2 x1 y
0 0 0
x2 D2 0 1 0
V0
VI1 VI2
1 0 0
1 1 1
Fig. 3.1. Circuitul logic I (AND) pasiv

Circuite logice elementare 35
Funcionare: Prezentm o descriere simplificat a funcionrii circuitului,

considernd diodele D1 i D2 ideale.
Astfel, pentru combinaia logic de intrare x2x1=00 (prima linie a tabelului de
adevr), VI1=VI2=0V i, practic, catozii celor dou diode sunt ca i legai la mas,
aa cum am ncercat s artm n schema echivalent din fig. 3.2 a.
Cele dou diode sunt direct polarizate i conduc pe traseul +E, R, D 1//D2,
mas, la bornele lor regsindu-se tensiunea de prag a unei diode ideale, deci V0=0.
Rezult y=0 logic.
+E +E
+E
D1 D2
R D1 R R
(D2)
y=0 y=0 y=1
D1 D2
V0=0 D2 V0=0 V0=+E
(D1)
a) x2x1=00; b) x2x1=01 (10); c) x2x1=11.
Fig. 3.2. Explicativ pentru nelegerea funcionrii circuitului logic I (AND) pasiv
Pentru combinaia de intrare x2x1=01 (a doua linie a tabelului de adevr),

VI2=0, VI1=+E, deci catodul diodei D2 rmne conectat la mas, iar cel al diodei D1
se conecteaz la +E, fig. 3.2 b. Dioda D2 conduce ca i n cazul precedent, n timp ce
D1, avnd catodul conectat la potenialul cel mai pozitiv al schemei, este blocat.
Evident, V0=0 i y=0 logic.
Pentru x2x1=10 este valabil tot schema echivalent din fig. 3.2 b n care rolul
diodelor D1 i D2 se inverseaz. Rezultatul este y=0 logic.
n sfrit, pentru x2x1=11, vom avea: VI1=VI2=+E, i ambele diode vor fi
conectate cu catozii la +E, fig. 3.2 c, deci vor fi blocate. Potenialul +E se transfer
la ieire prin rezistena R, deci V0=+E i y=1 logic. Se confirm afirmaia iniial
conform creia tab 3.1 este tabelul de adevr al funciei I (AND).
3.1.1.2. Circuitul logic SAU (OR) pasiv

Circuitul logic SAU (OR) pasiv are schema din fig. 3.3 i tabelul de adevr
tab. 3.2.
Funcionare: Pentru combinaia logic de intrare x2x1=00, deci VI1=VI2=0V,
anozii celor dou diode sunt practic conectai la potenialul masei, aa cum rezult
din schema echivalent din fig. 3.4 a. ntruct nu exist nici o diferen de potenial
36 Capitolul 3
n schem, prin rezistena R nu circul curent i, prin urmare, V0=0V, deci y=0
logic.
Tab. 3.2. Tabelul de adevr al
funciei SAU (OR)
x1 D1
x2 y x2 x1 y
D2
0 0 0
VI1 VI2 0 1 1
R V0 1 0 1
1 1 1
Fig. 3.3. Circuitul logic SAU (OR) pasiv
+E +E
D1(D2) D1 D2
y=0 y=1 y=1
D1 D2 D2(D1)
R V0=0 R V0=+E R V0=+E
a) x2x1=00; b) x2x1=01 (10); c) x2x1=11
Fig. 3.4. Explicativ pentru nelegerea funcionrii circuitului logic SAU (OR) pasiv
Pentru x2x1=01, deci VI2=0V i VI1=+E, dioda D2 rmne conectat cu anodul

la mas, n timp ce D1 se conecteaz cu anodul la +E, fig. 3.4 b. Dioda D 1 va
conduce pe traseul: +E, D1, R, mas i fiind ideal, pe ea nu cade nimic. ntreaga
cdere de tensiune se regsete la bornele rezistenei R, blocnd dioda D 2 i
genernd la ieirea schemei tensiunea V0=+E, deci y=1 logic.
Combinaia de intrare x2x1=10 produce o situaie similar celei anterioare,
fig. 3.4 b, poziia diodelor inversndu-se. Rezult y=1 logic.
Pentru x2x1=11, vom avea VI1=VI2=+E i ambele diode vor fi conectate cu
anozii la +E, fig. 3.4 c, deci vor conduce i vor transfera potenialul +E la ieire.
Rezult V0=+E i y=1 logic.
S-a verificat astfel faptul c tab. 3.2 este tabelul de adevr al funciei SAU
(OR).
3.1.2. Circuite logice elementare cu componente active

Acest tip de circuite logice conin i elemente active de circuit (tranzistoare)
care, dup cum se tie, sunt capabile s amplifice un semnal.
3.1.2.1. Circuitul logic NU (NOT)

Circuitul logic NU (NOT) are schema din fig. 3.5 i tabelul de adevr tab.
3.3.
+Vcc
RC funciei NU (NOT)
y
RB1
x x y
T 0 1
VI RB2 V0 1 0
Fig. 3.5. Circuitul logic NU (NOT)
Funcionare: Cnd x=0, VI=0V i borna de intrare a circuitului este conectat

la mas, fig. 3.6 a.
+Vcc
+Vcc
RC RB1 RC
y=1
y=0
T T
VBE VBE V0=0
RB1 RB2 V0=+Vcc RB2
a) x=0 b) x=1
Fig. 3.6. Explicativ pentru nelegerea funcionrii circuitului logic NU (NOT)
Baza tranzistorului este conectat la mas printr-o rezisten echivalent

RB=RB1//RB2, deci VBE=0 i tranzistorul T este blocat. Potenialul +VCC se transfer
la ieire prin Rc i V0=+VCC, deci y=1 logic.
Pentru x=1, VI=+VCC i ne aflm n situaia schemei echivalente din fig. 3.6
b. Divizorul RB1, RB2 este astfel dimensionat nct VBE0,7V, deci tranzistorul T este
saturat i VCE=V00,1V. Rezult y=0 logic.
3.1.2.2. Circuitul logic I-NU (NAND)

Circuitul logic I-NU (NAND) prezint schema din fig. 3.7, obinut prin
conectarea n cascad a unui circuit I (AND) pasiv i a unui circuit NU (NOT).
38 Capitolul 3
Tabelul de adevr, tab. 3.4, se obine din tab. 3.1. al funciei I (AND),
modificat n sensul negrii valorilor logice din coloana funciei.
+Vcc
RC Tab. 3.4. Tabelul de adevr al

funciei I-NU (NAND)
R y
x1 RB1
D1 x2 x1 y
T
x2 V0
0 0 1
D2
VI1 VI2 RB2 0 1 1
1 0 1
NU (NOT) 1 1 0
SI (AND)
Fig. 3.7. Circuitul logic I-NU (NAND)
3.1.2.3. Circuitul logic SAU-NU (NOR)

Circuitul logic SAU-NU (NOR), fig. 3.8, se obine prin conectarea n cascad
a circuitului SAU (OR) din fig. 3.3 cu circuitul NU (NOT) din fig. 3.5.
+Vcc
RC funciei SAU-NU (NOR)
x1 D1
y
x2 D2 RB1 x2 x1 y
T 0 0 1
VBE V0 0 1 0
VI1 VI2 R RB2 1 0 0
1 1 0
SAU (OR) NU (NOT)

Fig. 3.8. Circuitul logic SAU-NU (NOR)
Tabelul de adevr 3.5 se obine din tab. 3.2 prin negarea valorilor logice din
coloana funciei de ieire y.
3.2. Circuite logice elementare integrate

n prezent, circuitele logice se realizeaz aproape n exclusivitate sub form
de circuite integrate. Dup tehnologia utilizat, circuitele logice integrate se pot
clasifica n circuite realizate n tehnologie bipolar, respectiv unipolar (MOS).
3.2.1. Circuite logice integrate realizate n tehnologie bipolar

Circuitele logice integrate realizate n tehnologie bipolar au cunoscut n
decursul timpului mai multe tipuri de structuri de baz cum ar fi: RTL, DTL, TTL,
HTTL, etc.
3.2.1.1. Circuite logice RTL

Circuitele logice RTL (Rezistor-Tranzistor-Logic) prezint structura de baz
din fig. 3.9 i tabelul de adevr tab. 3.6.
Funcionare: Pentru x3=x2=x1=0 logic, VI1=VI2=VI3=0V i rezistenele RB1,
RB2, RB3, din bazele celor 3 tranzistoare vor fi conectate la mas. n consecin,
tensiunile VBEi, cu i=1, 2, 3, vor fi zero i cele 3 tranzistoare vor fi blocate, deci I C1=
IC2= IC3=0. Prin RC nu va circula nici un curent, deci pe RC nu vom nregistra nici o
cdere de tensiune.
ntruct V0=VCC-RCI Ci, rezult V0=+VCC, deci y=1 logic.
+Vcc Tab. 3.6. Tabelul de adevr al

funciei SAU-NU (NOR)
RC
IC y x3 x2 x1 y
RB1 IC1 IC2 IC3 0 0 0 1
x1
0 0 1 0
VBE1 0 1 0 0
x2 RB2
V0 0 1 1 0
VBE2 1 0 0 0
x3 RB3
1 0 1 0
VBE3 1 1 0 0
VI1 VI2VI3
1 1 1 0
Fig. 3.9. Circuitul logic SAU-NU (NOR) RTL
Este suficient ca un singur tranzistor din cele trei s fie saturat (xi=1, pentru
orice i) pentru ca V0=VCEi0,1V, deci y=0 logic. Aceeai situaie se repet i n
cazul n care dou sau chiar toate cele 3 tranzistoare primesc 1 logic la intrare.
Analiznd tabelul 3.6, observm c funcia logic ndeplinit de circuitul din fig. 3.9
este SAU-NU (NOR).
40 Capitolul 3
3.2.1.2. Circuite logice DTL

Circuitele logice DTL (Diod-Tranzistor-Logic) prezint structura de baz
din fig. 3.10 i tabelul de adevr tab. 3.7.
+Vcc
R RC funciei I-NU (NAND)
y
x1 D3 D4 x2 x1 y
D1
T 0 0 1
x2 D2 V0 0 1 1
RB2 1 0 1
VI1 VI2
1 1 0
I (AND) NU (NOT)
Fig. 3.10. Circuitul logic I-NU (NAND) DTL
Schema din fig. 3.10 provine din cea din fig. 3.7, n care rezistena R B1 a fost
nlocuit cu diodele D3 i D4, avnd rolul de a asigura o deplasare cu 20,7V=1,4V a
nivelului logic superior al intrrii porii, nivel care determin trecerea tranzistorului
T din starea de blocare n cea de saturaie. n rest, funcionarea este identic cu cea a
circuitului I-NU (NAND) descris n 3.1.2.2.
3.2.1.3. Familia TTL standard

Familia TTL standard este una dintre cele mai rspndite categorii de circuite
logice integrate pe scar mic i medie.
Reprezentantul de baz al acestei familii, cu ajutorul cruia pot fi generate
toate funciile logice, este poarta I-NU (NAND).
3.2.1.3.1. Poarta NAND - TTL

Poarta NAND TTL prezint schema din fig. 3.11 a, simbolul logic din fig.
3.11 b i tabelul de adevr - tab. 3.8.
Diodele D1 i D2 protejeaz tranzistorul multiemiter T1 mpotriva
eventualelor tensiuni negative ce pot aprea pe intrri n timpul regimurilor
tranzitorii. n regim staionar ele nu au nici un fel de importan, motiv pentru care
vor fi ignorate n continuare.
Tranzistorul multiemiter T1 asigur curentul de baz necesar tranzistorului
defazor T2 care comand etajul final de tip totem pole (n contratimp) realizat cu
tranzistoarele T3 i T4. Acest tip de etaj final permite obinerea unor timpi de
propagare redui, o cretere a imunitii la perturbaii a porii i o scdere a

rezistenei de ieire a acesteia (15 n stare "L" i 70 n stare "H").
+Vcc (5V)
R1 R3 R4
4K 1,6K 130
B1 B4
B2 T4
B x2 A
x1 T2
A T1 D y x1 x2
y B
B3
T3
VIA=VI b) simbol
D1 D2 R2 V0
1K
a) schem
Fig. 3.11. Poarta NAND - TTL
Tab. 3.8. Tabelul de adevr al funciei NAND
x2 x1 y
0 0 1
0 1 1
1 0 1
1 1 0
Funcionare: nlocuind jonciunile tranzistorului multiemiter T 1 cu diode,

schema din fig. 3.11 a se transform de maniera din fig. 3.12.
Se observ uor c circuitul din fig. 3.12 este format dintr-un I-pasiv
(realizat de diodele DBE11, DBE12 i rezistena R1), urmat de un inversor (realizat cu
tranzistoarele T2, T3 i T4).
ntr-adevr, exceptnd DBC1 care are rol de deplasare de nivel (v. familia
DTL) i reamintind faptul c semnalul din colectorul unui tranzistor evolueaz n
antifaz fa de cel din baz i emiter, observm c o cretere a nivelului semnalului
din B2 va antrena o scdere a nivelului n B4 i - implicit - n y, simultan cu o
cretere a nivelului n B3 i o scdere a acestuia n y. Concluzionnd, creterea
nivelului n B2 conduce la o scdere - pe dou ci - a nivelului n y, inversarea
semnalului fiind evident.
42 Capitolul 3
+Vcc (5V)
R1 R3 R4
4K 1,6K 130
B4
B1 T4
x2 B2
B T2
DBE12 DBC1 D
x1 B3 y
A T3
DBE11
VIA=VI R2 V0
1K
Fig. 3.12. O schem mai intuitiv a porii NAND - TTL
Funcia I-NU (NAND) a circuitului fiind demonstrat, tabelul de adevr 3.8

este verificat.
3.2.1.3.2. Inversorul TTL

n cele ce urmeaz, ne propunem transformarea circuitului NAND ntr-un
inversor (prin conectarea la +VCC a bornei de intrare B, fig. 3.12) i explicarea
funcionrii inversorului n paralel cu ridicarea caracteristicii de transfer a acestuia,
fig. 3.13.
Strile tranzistoarelor n fiecare din zonele (1) ... (4), fig. 3.13, le vom
centraliza n tabelul 3.9.
Funcionare: n explicarea funcionrii schemei, din motive de simplificare a
expunerii, vom lua n consideraie urmtoarele valori:
VBE ON = 0,6V - pentru un tranzistor n RAN;
VBEsat = 0,7V - pentru un tranzistor n saturaie;
VCEsat = 0,1V - pentru un tranzistor n saturaie;
VD = 0,7V - pentru o diod n conducie.
Explicarea funcionrii inversorului necesit luarea n consideraie a
urmtoarelor zone:
Zona (1): 0 VI < 0,5. (3.1)
DBE11 este polarizat direct prin R1 de ctre diferena de potenial VCC-VI.
ntruct DBE11 conduce, potenialul punctului B1 va fi:
VB1 = VI + VBE11sat = VI + 0,7. (3.2)
innd seama de relaiile 3.1 i 3.2, obinem:
0,7 VB1 < 1,2 (3.3)
i ntruct
VB1 = VBC1 + VBE2 + R2IE2, (3.4)
putem scrie c:
0,7 VBC1 + VBE2 + R2IE2 < 1,2. (3.5)
V0[V]
5
(1) (2) (3) (4)
4 A B (0,5;3,6)
3
C (1,1;2,7)
2
1
0,1 D (1,6;0,1)
VI[V]
0 0,5 1,1 1,7
Fig. 3.13. Caracteristica de transfer a inversorului TTL
Tab. 3.9. Centralizator al strilor tranzistoarelor n timpul comutaiei
Zona \ Trz. T1 T2 T3 T4
(1) RAN BL. BL. RAN
(2) SAT. RAN BL. RAN
(3) SAT. RAN RAN RAN
(4) RAI SAT. SAT. BL.
Rezult c jonciunile BC1 i BE2 sunt insuficient polarizate i tranzistorul T 2

este blocat. Prin urmare R2IE2=0, iar jonciunile BC1 i BE2 vor fi supuse, fiecare,
cte unei diferene de potenial 0,35 VBC1 = VBE2 < 0,6, deci vor fi blocate.
Tranzistorul T1 se va afla n situaia prezentat n fig. 3.14
VBE11 = 0,7 0,35 VBC1 < 0,6
T1
VCE1
Fig. 3.14. Explicativ pentru starea tranzistorului T1
i anume:
VCE1 = VBE11 - VBC1, (3.6)
deci:
0,1 < VCE1 0,35, (3.7)
i T1 se afl n RAN, foarte aproape de saturaie.
44 Capitolul 3
Tranzistorul T2 este blocat deoarece VBE2 < 0,6V.

Tranzistorul T3 este blocat deoarece VBE3 = R2IE2 = 0.
Tensiunea V0(1) poate fi evaluat din fig 3.15, obinut din fig 3.12 prin
eliminarea tranzistoarelor T1 (neinteresant) i T2, T3 (blocate).
Putem scrie:
V0(1) = VCC - R3IB4 - VBE4 - VD. (3.8)
Neglijnd termenul R3IB4 (IB4 0), obinem:
V0(1) V CC - VBE4 - VD = 5 - 0,7 - 0,7 = 3,6V. (3.9)
Pentru a stabili starea n care se afl T 4, amintim c VBE4=0,7V, deci exist
+Vcc
R3 R4
1,6K 130
IB4
T4
VBE4
VD D
V0(1)
Fig. 3.15. Explicativ pentru zona (1)
premise de saturaie. Din K II scris pe ochiul de circuit care conine jonciunea BC4,
obinem:
R3IB4+VBC4-R4Ic4=0 (3.10)
i innd seama c R3IB40 i Ic4I0 (curentul de sarcin), putem scrie:
VBC4R4I0. (3.11)
Cnd poarta este n gol, deci fr sarcin cuplat la ieire, I0=0, VBC4=0 i
tranzistorul T4, avnd jonciunea BE deschis i jonciunea BC blocat, se va afla n
RAN.
Chiar i atunci cnd poarta este n sarcin, curentul de ieire I 0 nu poate
depi valoarea I0max=0,8 mA impus de considerente legate de conservarea
nivelului logic de la ieirea porii (v. 3.2.1.3.5), ceeace conduce la un
VBC4=R4I0max= 1300,80,1 V, insuficient pentru a deschide jonciunea BC 4.
Rezult c T4 se afl necondiionat n RAN, fapt pe care-l consemnm n tab.
3.9.
Zona (2):
0,5 VI < 1,1. (3.12)
Din relaia 3.2 obinem:
1,2 VB1 < 1,8. (3.13)
Potenialul punctului B1 este suficient pentru a deschide jonciunile BC1 i

BE2, dar insuficient pentru a deschide i jonciunea BE3. Rezult c T3 este blocat n
continuare.
T1 are ambele jonciuni direct polarizate, deci este saturat.
T2 are jonciunea BE2 direct i suficient polarizat.
VB2 = VB1 - VBC1 = VB1 - 0,6, (3.14)
i, innd seama de relaiile 3.2 i 3.12, putem deduce:
VB2 = VI + 0,7 - 0,6 = VI + 0,1, (3.15)
deci :
0,6 VB2 < 1,2. (3.16)
Eliminnd din schema din fig. 3.12 tranzistoarele T1 (neinteresant) i T3
(blocat), obinem schema din figura 3.16 cu ajutorul creia l putem calcula pe V0(2):
V0(2) = VCC - R3IC2 - VBE4 - VD. (3.17)
IC2 N2IE2 = N2(VB2 - VBE2)/R2. (3.18)
V0(2) = VCC - N2(VB2-VBE2)R3/R2 - VBE4 - VD. (3.19)
sau, datorit relaiei 3.15:
V0(2) = VCC - N2(VI + 0,1 - VBE2)R3/R2 - VBE4 - VD. (3.20)
+Vcc
R3 R4
1,6K 130
IC2
B4
B2 T4
T2VBE4
VBE2 D
IE2VD
R2
V0(2)
1K
Fig. 3.16. Explicativ pentru zona (2)
Al doilea termen din membrul drept al relaiei 3.20 reprezint cderea de

tensiune pe rezistena R3:
VR3 = N2(VI + 0,1 - VBE2)R3/R2. (3.21)
Starea tranzistorului T2 depinde de diferena de potenial:
VBC2 = VB2 - VB4 = VB2 - (VCC - VR3), (3.22)
a crei valoare maxim se determin astfel:
VBC2max = VB2max - (VCC - VR3max) = 1,2 - (5-1) < 0. (3.23)
n calculul lui VR3max, rel 3.21, am considerat N2 1, VI = 1,1V i VBE2 =
0,6V.
Rezult c T2 se afl n RAN.
Procednd similar pentru T4, obinem:
VBC4 = VB4 - VC4 = VCC - VR3 (VCC-VR4)=VR4-VR3=R4I0-VR3, (3.24)
46 Capitolul 3
unde I0 este curentul de sarcin.

Comparnd relaiile 3.24 i 3.11, observm c VBC4 pentru zona 2 este mai
mic dect VBC4 pentru zona 1, deci cu att mai mult T4 se va afla n RAN.
Calculm V0 cu rel. 3.20 la limita din stnga a intervalului (2), v. fig. 3.13,
cnd VI = 0,5V, VBE2 = 0,6V, VBE4 = VD = 0,7V, i obinem:
V0(2B) = 5 - N2(0,5 + 0,1 - 0,6)R3/R2 - 0,7 - 0,7 = 3,6V, (3.25)
ceeace confirm rezultatul obinut anterior (relaia 3.9).
Pentru limita din dreapta a intervalului (2), n relaia 3.20 se nlocuiesc
valorile: VI = 1,1V, VBE2 = 0,6V, VBE4 = 0,6V, rezultnd:
V0(2C) = 5 - 1,6(1,1 + 0,1 - 0,6) - 0,6 - 0,7 = 2,7V. (3.26)
Aa cum se observ de fapt i din relaia 3.20, ntre punctele B i C din zona
(2), caracteristica de transfer este liniar i are panta:
m2 = - N2 R3/R2. (3.27)
Zona (3):
1,1 VI < 1,1 + V, (3.28)
unde V este o tensiune infinit mic. Rezult:
1,8 VB1 < 1,8 + V. (3.29)
Imediat ce VI depete 1,1V, VB2 depete 1,2V (v. rel. 3.15), i se
deschide jonciunea BE3 a tranzistorului T3. Astfel, n paralel cu R2 apare rezistena
de intrare a lui T3, relaia 3.20 devenind:
V0 (3) VCC N 2
R3
VI 0,1 VBE 2 VBE 4 VD . (3.30)
R 2 || R inT 3
Panta caracteristicii de transfer n zona (3) este:
m3 = - N2 R3/(R2||RinT3), (3.31)
i innd seama de faptul c RinT3 1K,
m3 2m2. (3.32)
ntruct V0 nu poate s scad sub valoarea VCE3sat = 0,1V, se poate calcula din
relaia 3.30 valoarea lui VI pentru care V0 = VBE3sat. Rezult VI(3D) = 1,6V.
Strile tranzistoarelor la nceputul intervalului (3), deci pentru 1,1 VI < 1,1
+ V, sunt: T1, ca i n zona precedent, saturat, iar T2 i T3 avnd jonciunile BE
nseriate i supuse unei diferene de potenial VB2 1,2 + V, sunt suficient
polarizate pentru a conduce, dar nc insuficient polarizate pentru a se satura.
Rezult c T2 i T3 se afl n RAN.
n ceeace-l privete pe T4, acesta are jonciunea BE direct i suficient
polarizat, potenialul colectorului VC4 5V (minimum 4,9V n sarcin), iar
potenialul bazei: VB4 3V. Rezult c jonciunea BC a tranzistorului T 4 este invers
polarizat i T4 lucreaz n RAN.
Zona (4):
Lund pentru VI o valoare care s se afle cu certitudine n zona (4), spre
exemplu VI > 2,1V, constatm c ntruct VB1 nu poate depi valoarea
corespunztoare saturaiei celor 3 jonciuni BC1, BE2, BE3,
VB1max = 3 x 0,7V = 2,1V, (3.33)
jonciunea BE11 a tranzistorului T1 va fi invers polarizat n timp ce jonciunea BC 1

va fi direct i suficient polarizat. T1 va lucra, prin urmare, n RAI (regiunea activ
invers).
T2 i T3 sunt saturate deoarece VBE2 = VBE3 = 0,7V.
Starea lui T4 se evalueaz astfel:
VB3 = 0,7V; (3.34)
VB4 = VB3 + VCE2sat = 0,7 + 0,1 = 0,8V; (3.35)
V0 = VCE3sat 0,1V; (3.36)
VB4 - V0 = 0,8 - 0,1 = 0,7V. (3.37)
Diferena de potenial VB4 - V0 se aplic jonciunii BE a tranzistorului T 4 i
diodei D, fiind insuficient pentru a le deschide. Rezult c T4 este blocat. Se
observ c rolul diodei D este tocmai acela de a asigura blocarea lui T 4 cnd ieirea
porii se afl n 0 logic.
3.2.1.3.3. Poarta NOR TTL

Schema porii NOR -TTL, fig. 3.17, se obine din cea a inversorului TTL prin
dublarea etajului de intrare realizat cu ajutorul tranzistorului T1 cu un etaj similar
realizat cu T1' i completarea etajului defazor cu tranzistorul T2' , conectat n paralel
pe circuitul de ieire (colector emiter) al lui T2 .
+Vcc
R1 R2 R1 R4
4K 1,6K 4K 130
T4
T1 T2 T2 T1
x1 x2
D
VIA R2 VIB T3 V0
1K
Fig. 3.17. Schema porii NOR TTL
Funcionare: Ca i n cazul porilor logice tratate mai sus, verificm

funcionarea porii NOR TTL cu ajutorul tabelului de adevr 3.10.
Astfel, pentru x1=x2=0 logic, deci VIA=VIB= 0V, n bazele tranzistoarelor T1
i T1' nu vom avea mai mult de 0,7V (v. funcionarea inversorului TTL) ceeace va
implica imposibilitatea deschiderii celor dou triplete de jonciuni (BC 1, BE2, BE3,
48 Capitolul 3
respectiv BC1, BE2, BE3) ctre mas. n concluzie, T2 , T2' i T3 vor fi blocate, deci
V0 va fi dat de relaia 3.9, iar y=1 logic.
Tab. 3.10. Tabelul de adevr al funciei NOR
x2 x1 y
0 0 1
0 1 0
1 0 0
1 1 0
Dac SAU x1, SAU x2, SAU ambele sunt 1 logic, tranzistoarele T1 i T1' se
vor afla n RAI (v. zona 4 - tab. 3.9) iar T2 , T2' i T3 se vor satura. Ca urmare
V00V i y=0 logic.
Tabelul de adevr al porii NOR TTL, tab. 3.10, a fost integral verificat.
3.2.1.3.4. Caracteristicile statice ale familiei TTL standard

Caracteristica de transfer
Caracteristica de transfer reprezint dependena V 0 = f(VI) i are aspectul deja
prezentat n fig.3.13, 3.2.1.3.2.
Caracteristica de intrare
Prezentm n fig. 3.18 dependena II = f(VI).
II[mA] N (VIH=2,4V; IIH40A)
VI[V]
1 2 3
M (VIL=0,4V; |IIL|1,6mA)
Fig. 3.18. Caracteristica de intrare a porii TTL standard
Convenional, curentul care intr n poart este considerat pozitiv, iar

curentul care iese - negativ.
Sensul curentului de intrare, n funcie de valoarea a lui V I, poate fi observat
n fig. 3.19.
Pentru determinarea curentului de intrare corespunztor strii logice "0", se
conecteaz succesiv cte una din intrrile porii la V IL=V0Lmax=0,4V, fig. 3.19 a,
celelalte intrri fiind legate la "1" logic.
+Vcc +Vcc
R4 R1 R4 R1
"Bl" T4 "Sat" T4
-IIL
D D
T1 T1 IIH
"Sat" T3 "Bl" T3
VIL=V0Lmax=0,4V VIH=V0Hmin=2,4V
a) cu intrarea n starea "0" logic b) cu intrarea n starea "1" logic
Fig. 3.19. Explicativ la caracteristica de intrare a porii TTL standard
Scriind KII pe circuitul marcat n fig. 3.19 a, obinem:

V VBE1 VIL
I IL CC 1mA , (3.38)
R1
valoare mai mic dect IILmax=1,6 mA, stabilit prin foaia de catalog.
Curentul de intrare corespunztor strii logice "1" se determin conectnd
intrarea testat la VIH=VOHmin=2,4V, fig. 3.19 b i are valoarea IIHIIHmax=40A.
Observaii:
1. Valorile negative ale lui VI sunt limitate la (0,7 1)V de ctre diodele D1, D2
(v. fig. 3.11). Depirea - n regim static - a valorii maxime admise de catalog
(-1,8V) poate conduce la distrugerea acestor diode;
2. Pentru VI > 5V apare riscul distrugerii jonciunii BE a tranzistorului
multiemiter prin depirea pragului de polarizare invers de 5,5V (mai ales
n cazul n care una din intrri este conectat la "0" logic).
Pentru evitarea unei astfel de situaii, conectarea unei intrri la +V CC se
face prin intermediul unei rezistene mai mari de 1K.
Caracteristicile de ieire
n fig. 3.20 este prezentat circuitul i caracteristica de ieire pentru o poart a
crei ieire se afl n starea "0" logic, iar n fig. 3.21 pentru o poart cu ieirea
aflat n starea "1" logic.
Astfel, caracteristica de ieire ridicat pentru o poart a crei ieire se afl n
starea "0" logic, fig. 3.20 b, evideniaz printre altele capacitatea porii de a
furniza o tensiune de ieire V0LV0Lmax=0,4V la un curent de sarcin I0Lmax=16 mA,
corespunztor unei sarcini de 10 pori TTL standard.
n acelai timp, caracteristica de ieire ridicat pentru o poart a crei ieire
se afl n starea "1" logic, fig. 3.21 b, ilustreaz faptul c tensiunea de ieire trebuie
s respecte relaia V0H V0Hmin=2,4V, fig. 3.21 a, n condiiile unei sarcini RL
50 Capitolul 3
echivalente cu 10 pori TTL standard, corespunztoare unui curent de ieire:

I0Hmax=1040A=400 A.
+Vcc
VOL[V]
R4 RL
1.5
"Bl" T4 1 VOL=f(IOL)
IOL
D
0.5
VOLmax
"Sat" T3
V0L
IOL[mA]
10 20 30 40 50
IOLmax
a) circuitul b) caracteristica propriu-zis
Fig. 3.20. Caracteristica de ieire a porii TTL standard cu ieirea n "0" logic
+Vcc
R4
VOH[V]
4 V0H = f(I0H)
IOH
"Sat" T4
3
D 2
"Bl" 1
T3 I0S
V0H RL -I0H[mA]
10 20 30
-I0Hmax=1040A=400A
a) circuitul b) caracteristica propriu-zis
Fig. 3.21. Caracteristica de ieire a porii TTL standard cu ieirea n "1" logic
Curentul de scurtcircuit I0S, calculabil pe fig. 3.21 a, cu relaia:

VCC VCE4sat VD 5 0,1 0,7
I 0S 30mA , (3.39)
R4 130
va trebui s se ncadreze n plaja (20 55) mA pentru seria comercial, respectiv
(18 55) mA pentru seria militar.
3.2.1.3.5. Parametrii familiei TTL standard

Prezentm n continuare principalii parametri ai porii TTL standard.
Nivelurile logice, reprezint valori limit garantate de catalog pentru
tensiunile de ieire i de intrare ale unei pori TTL standard, valori ce corespund
celor dou stri logice posibile: L (0 logic) i H (1 logic).
Astfel, reprezentnd n partea din stnga a axei tensiunilor, fig. 3.22,
nivelurile logice limit ale tensiunii de ieire V0 a porii P1 care comand poarta P2,
iar n partea din dreapta nivelurile logice limit ale tensiunii de intrare VI a porii
comandate P2, distingem urmtorii parametri:
V
V0Hmin 2,4 "1"

MH 2,0 VIHmin
1,6
1,2
0,8 VILmax
V0Lmax ML 0,4
"0"
P2
P1
V0 VI
Fig. 3.22. Nivelurile logice ale porii TTL standard
* V0Lmax, tensiunea maxim de ieire n stare jos a porii P 1 care comand

poarta P2;
* V0Hmin, tensiunea minim de ieire n stare sus a porii P1 care comand
poarta P2;
* VILmax, tensiunea maxim de intrare n stare jos a porii comandate P 2;
* VIHmin, tensiunea minim de intrare n stare sus a porii comandate P 2.
Astfel, tensiunea de ieire a porii P1 (care comand) poate fi cel mult V0Lmax
= 0,4V pentru "0" logic i cel puin V0Hmin = 2,4V pentru "1" logic.
Poarta P2 (comandat), recunoate drept "0" logic orice tensiune de intrare
situat sub VILmax = 0,8V i drept "1" logic, orice tensiune de intrare care depete
VIHmin = 2V.
Marginea de zgomot , fig. 3.22, asigur compatibilitatea dintre o poart care
comand, P1, i una comandat, P2, n sensul c poarta P1 care comand, furnizeaz
la ieire o tensiune care este recunoscut cu o anumit marj, numit margine de
zgomot, de ctre poarta comandat P2.
52 Capitolul 3
Se definesc dou margini de zgomot: MH pentru starea sus i ML pentru

starea jos.
n cazul porii TTL standard, aa cum rezult i din fig. 3.22, marginile de
zgomot sunt : MH = ML= 0,4V.
Marginea de zgomot medie sau imunitatea la zgomot se definete n regim
dinamic i reprezint proprietatea porii de a nu rspunde la impulsuri parazite de
nalt frecven.
Astfel, apariia la intrarea porii a unui impuls parazit de durat mai mic
dect viteza de rspuns a acesteia va trece neobservat ntruct impulsul va nceta
nainte ca efectul su asupra ieirii porii s se fi produs.
Fan-out-ul sau capacitatea maxim de ncrcare a porii sau, nc, evantaiul
de ieire, reprezint numrul maxim de pori TTL standard care se pot cupla la
ieirea unei pori de acelai tip.
Numrul N de sarcini standard se determin fcnd raportul dintre curentul
maxim disponibil la ieirea unei pori TTL standard i curentul maxim absorbit de
intrarea altei asemenea pori, cuplat la ieirea celei dinti.
Se definesc dou fan-out-uri:
- fan-out-ul n stare jos, v. fig. 3.19 a, dat de relaia:
I 0Lmax
NL , (3.40)
I ILmax
n care I0Lmax=IC3sat.max=16 mA este impus prin nsi construcia tranzistorului T 3, iar
IILmax= 1,6 mA reprezint valoarea maxim a lui I IL, calculat cu relaia 3.38 ;
- fan-out-ul n stare sus, v. fig. 3.19 b, avnd expresia:
I 0Hmax
NH , (3.41)
I IHmax
n care I0Hmax=0,8mA reprezint valoarea maxim a curentului pe care-l poate
furniza tranzistorul T4 n cele mai defavorabile condiii, fr alterarea nivelului logic
de ieire, iar IIHmax=40A este valoarea maxim a curentului care circul prin T 1,
aflat n RAI.
Efectund calculele, obinem NL=10 i NH=20, fan-out-ul global al porii
calculndu-se cu relaia :
N minN L , N H 10 . (3.42)
Timpul de ntrziere la propagare (Propagation Delay Time) tpd, reprezint
ntrzierea cu care se propag informaia logic prin poart i poate fi determinat cu
ajutorul montajului experimental din fig. 3.23. Este vorba despre o poart TTL
standard utilizat ca inversor, avnd conectat la intrare un generator de impulsuri vG
i debitnd semnal pe 10 pori de acelai tip cu ea.
Caracteristicile generatorului de impulsuri, observabile n parte pe diagramele
din fig. 3.24, sunt :
- impedana de ieire a generatorului : ZG=50 ;
- amplitudinea maxim a impulsurilor : VG=3,5V ;
- frecvena impulsurilor : 1MHz;
- durata frontului anterior al impulsului: tr=10ns;
- durata frontului posterior al impulsului: tf=5ns;

- durata impulsului, msurat la nivelul de 1,5V: tw=500ns.
+Vcc
1
10 sarcini
TTL
ZG VI V0 CL
vG
Fig. 3.23. Montaj experimental pentru determinarea tpd
VI [V]
3,5
0,9VG
(a) 1,5
tw=500ns
0,1VG t
0 tr=10ns tf=5ns
V0 [V]
VG=3,5
(b)
1,5
t
0 tpdHL=8ns tpdLH=12ns
Fig. 3.24. Explicativ pentru timpii de ntrziere la propagare:

a) forma de und a tensiunii de intrare;
b) forma de und a tensiunii de ieire.
Rspunsul porii TTL standard la impulsuri de tipul celui prezentat n fig.

3.24 a, este dat n fig. 3.24 b, din care pot fi observai timpii de ntrziere la
propagarea prin poart n cazul unor tranziii sus-jos, tpdHL, respectiv jos-sus,
tpdLH. Timpul de ntrziere la propagare global al porii este media aritmetic a
timpilor amintii mai sus, adic:
54 Capitolul 3
t pdHL t pdLH 8 12
t pd 10ns . (3.43)
2 2
Atragem atenia asupra faptului c un rol important n determinarea
regimurilor tranzitorii l are capacitatea CL15pF, format din capacitatea de ieire a
porii testate, capacitatea de intrare global a celor 10 pori TTL standard care
formeaz sarcina, la care se mai adaug i capacitatea sondelor de msur.
Puterea medie consumat de poart - Pd
Pentru circuitele integrate din seria CDB 4XX, consumul de putere difer n
funcie de numrul de pori pe care-l conin. Puterea medie absorbit de poart
rmne ns aceeai.
Astfel, lund ca exemplu de calcul circuitul integrat CDB 400, fig. 3.25,
avnd n componen 4 pori TTL de tip NAND cu cte 2 intrri, circuit al crui
consum de curent din sursa de alimentare n stare jos, respectiv sus, este:
ICCL=12mA, respectiv ICCH=4mA, putem determina curentul mediu absorbit de ctre
circuitul integrat din sursa de alimentare:
I CCL I CCH 12 4
I CCmed 8mA . (3.44)
2 2
+Vcc
GND
Fig. 3.25. Circuitul integrat CDB 400
Puterea medie disipat pe ntregul circuit integrat va fi:

PdCI=ICCmedVCC=85=40mW, (3.45)
deci puterea medie disipat pe numai una din cele 4 pori ale acestuia va fi:
Pd poart=10mW. (3.46)
Factorul de calitate Q reprezint produsul dintre timpul de ntrziere la
propagare i puterea medie consumat de poart:
Q=tpdPd (3.47)
i constituie un factor de merit pentru o familie de circuite digitale.
Compromisul realizat ntre tpd i Pd difereniaz ntre ele subfamiliile derivate
dintr-o familie standard. Pentru a avea un reper n acest sens, menionm faptul c
familia TTL standard pe care am studiat-o pn n prezent are un tpd de 10ns, un
consum mediu de 10mW, un factor de calitate Q=100pJ i o frecven maxim de
lucru fmax.=35MHz.
3.2.1.4. Subfamilia TTL rapid (HTTL)

Obinerea unei viteze de lucru sporite pentru subfamilia TTL rapid n
comparaie cu familia TTL standard se poate face att prin creterea puterii disipate
pe poart ct i prin adoptarea unor modificri structurale ale porii TTL standard
din fig. 3.11.
Rezult circuitul din fig. 3.26, n care observm micorarea valorilor ohmice
ale tuturor rezistenelor din circuit la aproximativ jumtate, nlocuirea tranzistorului
T4 i a diodei D din etajul final al porii TTL standard cu un montaj tranzistor
compus (Darlington) format din T6, T7, R7 i nlocuirea rezistenei R2 cu o rezisten
neliniar format din grupul R5, R6, T5.
+Vcc
R1 R3 R4
2,4K 800 60
T1
B1 B4 T6 T4 , D
T7
x1 B2 T2
B
A x2 R7
3,5K
y
R5 R6 B3
VIB VIA
500 250
R2 T3
T5 V0
VBE3
IE5
Fig. 3.26. Poarta NAND - HTTL
3.2.1.4.1. Creterea vitezei de lucru prin creterea puterii disipate pe poart

are la baz relaia 3.47 i observaia conform creia micorarea valorilor ohmice ale
tuturor rezistenelor din circuit va avea ca efect creterea P d, scderea tpd i, implicit,
creterea vitezei de lucru a porii.
3.2.1.4.2. Creterea vitezei de lucru prin introducerea montajului Darlington

Montajul Darlington conserv calitile circuitului pe care-l nlocuiete din
schema porii TTL standard, adaugnd n plus alte noi nsuiri care conduc la
creterea vitezei de lucru a porii HTTL din care face parte.
a) Montajul Darlington preia rolul diodei D de blocare a tranzistorului din
braul superior al etajului final (T7), atunci cnd T3 este saturat.
ntr-adevr, atunci cnd T3 este saturat, V0=VCE3sat0,1V, deci potenialul
bornei de ieire a circuitului este de 0,1V fa de mas. n acelai timp, VBE3sat=0,7V,
deci potenialul lui B3 fa de mas este 0,7V. Tranzistorul T 2 fiind i el saturat (v.
56 Capitolul 3
zona 4 a caracteristicii de transfer din fig. 3.13 i tab. 3.9), VCE2sat0,1V, deci
potenialul punctului B4 va fi:
VB4=VCE2sat+VB3=0,1+0,7=0,8V. (3.48)
Cele dou jonciuni, BE6 i BE7, vor fi supuse, prin urmare, diferenei de
potenial:
VB4-V0=0,8-0,1=0,7V, (3.49)
insuficient pentru a le deschide, deci T 6 i T7 vor fi blocate.
Rolul diodei D din schema porii TTL standard a fost preluat de ctre una din
jonciunile baz-emiter ale lui T6 sau T7, astfel nct tranzistorul T7 va fi blocat ferm
atunci cnd T3 va fi saturat.
b) Montajul Darlington ofer o rezisten de ieire mult mai mic dect cea
realizat de ctre tranzistorul T4 din schema porii TTL standard, contribuind astfel
la obinerea unor timpi de comutaie mai mici, deci a unor viteze de lucru mai mari.
II
II T6
T7
T4
I0 VI I0D
VI V0 V0
R0 R0D
a) Cazul porii TTL standard (fr Darlington) b) Cazul porii HTTL (cu Darlington)
Fig. 3.27. Efectul introducerii montajului Darlington asupra rezistenei de ieire
Considernd schema simplificat din fig. 3.27 a, n care tranzistorul T 4 din

circuitul de ieire al porii TTL standard debiteaz pe o sarcin cuplat n emiter care
nlocuiete tranzistorul T3, rezistena de ieire R0 a montajului se calculeaz astfel:
V0 VI VBE4 VI VI
R0
I0 I E4 IC4 I B4 N4 I B4 I B4
VI VI
I B4 II R in
. (3.50)
N4 1 N4 1 N4 1
Procednd similar cu montajul Darlington care nlocuiete grupul T 4, D, i
eliminnd rezistena R7 pentru simplificarea calculelor, obinem:
V0 VI VBE6 VBE7 VI VI
R 0D
I 0D I E7 I B7 ( N7 1) I E6 ( N7 1)
VI VI

I B6 ( N6 1)( N7 1) I I ( N6 1)( N7 1)
VI
II R in
. (3.51)
( N6 1)( N7 1) ( N6 1)( N7 1)
Comparnd relaiile 3.50 i 3.51, constatm c rezistena de ieire n cazul
porii HTTL este de N 1 ori mai mic dect n cazul porii TTL standard:
R0
R 0D . (3.52)
N 1
innd seama de faptul c rezistenele de ieire ale unei pori n cele dou
stri logice posibile, mpreun cu capacitile parazite inerente care apar la ieirea
circuitului logic, determin constantele de timp ale regimului de comutaie i, n
final, timpii de comutaie, rezult c introducerea montajului Darlington va asigura o
vitez de lucru mult mai mare a porii HTTL comparativ cu cea a porii TTL
standard.
c) Montajul Darlington mpiedic saturarea tranzistorului T7, eliminnd
astfel timpul de stocare aferent acestuia i mrind suplimentar viteza de lucru a
porii HTTL.
Prin nsi construcia montajului Darlington, fig. 3.26, circuitul colector-
emiter al tranzistorului T6 este conectat n paralel cu jonciunea colector-baz a
tranzistorului T7 i, indiferent de starea tranzistorului T 6, curentul din circuitul de
ieire al acestuia va circula pe traseul R4, colector T6, emiter T6, R7, mas, asigurnd
o tensiune VCE6 cu + pe colector i pe emiter, deci polariznd invers jonciunea
baz-colector a tranzistorului T7. Acesta nu se va mai putea satura niciodat, fiind
astfel eliminat timpul de stocare i crescnd implicit viteza de lucru a porii HTTL.
3.2.1.4.3. Creterea vitezei de lucru prin introducerea rezistenei neliniare

Creterea vitezei de lucru prin creterea puterii disipate pe poart ar fi
implicat, oricum, micorarea valorii ohmice a rezistenei R 2 de la 1K n cazul
porii TTL standard, la cca. 600 n cazul porii HTTL. n dorina de a obine viteze
de comutaie i mai mari, rezistena R2=600 a fost nlocuit la poarta HTTL cu o
rezisten neliniar format din grupul R5, R6, T5.
Reprezentnd grafic n planul (IE5, VBE3) evoluiile lui R2=600 i Rnelin., fig.
3.28, diagramele a i b, ncercm s urmrim n fig. 3.29 modul n care se modific
caracteristica de transfer a porii TTL standard datorit introducerii rezistenei
neliniare.
Astfel, n zona (1) a caracteristicii de transfer din fig. 3.29,
0VV I<0,5V, (3.53)
deci 0,7VVB1<1,2V, (3.54)
i niciuna dintre tripletele de jonciuni BC1, BE2, BE3 i BC1, BE2, BE5 nu va fi
deschis.
Tranzistoarele T2, T3 i T5 vor fi blocate, IE5=0 i Rnelin..
n zona (2) a caracteristicii de transfer,
0,5VV I<1,1V, (3.55)
deci 1,2VV B1<1,8V, (3.56)
58 Capitolul 3
i din nou cele dou triplete de jonciuni vor fi blocate, fiecreia dintre ele
revenindu-i mai puin de 0,6V. Tranzistoarele T 2, T3, T5 vor fi blocate, iar
caracteristica de transfer a porii HTTL, diagrama b, fig.3.29, zona (2), va rmne la
acelai nivel cu zona (1), adic V0(2) 3,6V .
IE5 [mA] V0[V]

VBE3
R nelin (1) (2) (3) (4)
I E5
2 (b) 4
(a) A B (a) (b)
3
R2=600 C
1 2
1
D
VBE3 [V] VI[V]
0,4 0,6 0,8 0,5 1,1 2,4
1,7
Fig. 3.28. Evoluiile lui R2 i Rnelin. Fig. 3.29. Caracteristica de transfer

n planul caracteristicilor curent-tensiune a) poarta TTL standard; b) poarta HTTL
n zona (3),
1,1V I<1,1+V, (3.57)
1,8V B1<1,8+V, (3.58)
i cele dou triplete de jonciuni se vor deschide. Evident, jonciunea BE 3 se va
deschide naintea jonciunii BE5 deoarece aceasta din urm este nseriat n plus cu
rezistena R5. Prin urmare, IB3 va crete mai repede dect IE5, fiind astfel forat
intrarea mai rapid n conducie a lui T 3 care are ca efect evoluia descendent a
caracteristicii de transfer a porii HTTL din fig. 3.29 b, zona (3).
Pentru VBE3>0,8V, Rnelin. scade sub 600, fig. 3.28, datorit creterii
accentuate a lui IE5.
ntruct
IE5+IB3const., (3.59)
IB3 va scdea, evitndu-se astfel intrarea n saturaie profund a lui T 3 i crendu-se
premizele unei mai rapide ieiri din saturaie a acestuia, deci a unui timp de stocare
mai redus.
Tranziia mult mai rapid a porii HTTL din stare sus n stare jos, fig.
3.29, caracteristica b, ilustreaz cum nu se poate mai bine creterea vitezei de
comutaie a acesteia n comparaie cu poarta TTL standard.
Un alt efect benefic al introducerii rezistenei neliniare n schema porii
HTTL l constituie insensibilizarea punctului static de funcionare al lui T 3 n raport
cu variaiile de temperatur.
ntr-adevr, creterea temperaturii T implic creterea curenilor de colector
ai tranzistoarelor T3 i T5 conform schemei sinoptice din fig. 3.30.
Creterea lui IC5 implic creterea lui IE5 i, datorit relaiei 3.59, se realizeaz
scderea lui IB3, deci n final - a lui IC3.
Tendina de cretere a lui IC3 a fost compensat, iar insensibilizarea p.s.f. al

lui T3 n raport cu variaiile de temperatur a fost demonstrat.
IC3
T =>
IC5=>IE5=>IB3=>IC3
Fig. 3.30 Schem sinoptic demonstrativ pentru insensibilizarea p.s.f. al lui T3
Ca urmare a tuturor modificrilor menionate, subfamilia TTL rapid va

prezenta urmtorii parametri: tpd=6ns, Pd=22mW, Q=132pJ i fmax=50MHz.
3.2.1.5. Subfamilia TTL-Schottky

Subfamilia TTL Schottky prezint o schem identic cu cea a porii HTTL,
cu deosebirea c toate tranzistoarele (cu excepia lui T 7) sunt tranzistoare Schottky,
fig. 2.13, a cror prezen asigur viteze superioare de comutaie datorit eliminrii
timpilor de stocare.(v. 2.2).
nlocuirea tranzistorului T7 cu un tranzistor Schottky nu a mai fost necesar
ntruct montajul Darlington din care face parte mpiedic intrarea acestuia n
saturaie (v. 3.2.1.4.2 c).
Modificrile menionate mai sus au condus la obinerea urmtorilor
parametri: tpd=3ns, Pd=20mW, Q=60pJ i fmax=120MHz.
3.2.1.6. Circuite logice cu colectorul n gol

Posibilitatea conectrii n paralel a ieirilor a dou sau mai multor circuite
logice n scopul de a construi funcii logice cablate sau de a intermedia cuplarea la
aceeai magistral de date a mai multor subblocuri logice, reprezint o calitate care-i
lipsete familiei TTL standard.
Pentru exemplificare, vom considera o parte din schema bloc simplificat a
unui sistem numeric modern, fig. 3.30, n care cele n subblocuri logice SL1, , SLn,
Magistral Adrese
SL1 SLn UNITATE

CENTRAL
Magistral Date
Fig. 3.30.Schema logic simplificat a unei pri dintr-un sistem numeric modern
60 Capitolul 3
avnd cte 8m ieiri fiecare, sunt cuplate n paralel pe aceeai magistral de date
format din 8m linii pe care se transmit m octei de informaie, cu observaia c
injectarea n magistrala de date a informaiilor de la ieirea oricruia dintre cele n
subblocuri logice are loc numai n momentul apariiei n magistrala de adrese a
combinaiei logice specifice subblocului respectiv.
Prin urmare, la fiecare dintre cele 8m linii ale magistralei de date, vor fi
cuplate n paralel ieirile a cte n circuite logice elementare, cte unul pentru fiecare
subbloc logic.
Aceste circuite nu pot fi pori TTL standard ntruct, aa cum rezult din fig.
3.31, cuplarea n paralel a ieirilor a dou (sau mai multor) astfel de pori, n cazul n
+VCC
R4 R4
130 130
(Bl.) T4 T4 (Sat.)
D Imax D
(Sat.) T3 T3 (Bl.)
(P) (P)
Fig. 3.31. Explicativ pentru cuplarea n paralel a ieirilor a dou pori TTL standard
care valorile logice ale ieirilor acestora nu coincid, ar conduce la apariia unui
curent:
VCC VCE4'sat VD' VCE3sat 5 0,1 0,7 0,1
I max 32mA , (3.60)
R4 130
cu mult peste valorile IC3max=16mA sau IC4max=0,8 mA, la care sunt garantate
nivelurile logice de ieire.
Prin urmare, apare un consum exagerat de curent din sursa de alimentare,
conjugat cu riscul distrugerii lui T4 sau T3 i cu certitudinea c potenialele ieirilor
interconectate se vor altera, nemaiputnd fi nici 0,4V, corespunztor strii jos a
porii P, nici 2,4V care ar fi corespuns strii sus a porii P (v. fig. 3.31).
Rezolvarea problemei cuplrii n paralel a ieirilor mai multor pori logice s-a
realizat prin simplificarea schemei porii TTL standard de maniera din fig. 3.32,
obinndu-se astfel poarta logic cu colectorul n gol.
Comparnd figurile 3.32 i 3.11, constatm c schema porii logice cu
colectorul n gol a fost obinut din cea a porii TTL standard prin suprimarea lui R4,
T4 i D i introducerea rezistenei exterioare Rext, comun ieirilor porilor cu
colectorul n gol interconectate.
Pentru o mai bun nelegere a funcionrii unui astfel de circuit, vom
considera dou pori inversoare cu colectorul n gol, P i P, fig. 3.33, cu ieirile
conectate n paralel i vom urmri funcionarea acestui ansamblu cu ajutorul
tabelului centralizator 3.11, utiliznd cunotinele nsuite la studiul inversorului

TTL, 3.2.1.3.2.
+Vcc
R1 R3 Rext
T1
T2
T3
R2
Fig. 3.32. Poarta I-NU (NAND) cu colectorul n gol
+Vcc
R1 R3 Rext R3 R1
B1 B1
x1 y x2
T2 T2
T1 T3 T3 T1
VI1 VI2
R2 V0 R2
(P) (P)
Fig. 3.33. Explicativ pentru cuplarea pe o sarcin comun

a dou pori logice cu colectorul n gol
Tab. 3.11. Ajuttor pentru nelegerea realizrii funciei I-cablat
x2 x1 Strile tranzistoarelor y
T 3 T3
0 0 Bl. Bl. 1
0 1 Bl. Sat. 0
1 0 Sat. Bl. 0
1 1 Sat. Sat. 0
Astfel, pentru x1=x2=0, corespund tensiunile de intrare VI1=VI2=0V, iar

potenialele punctelor B1 i B1 vor fi 0,7V, insuficiente pentru a deschide tripletele
de jonciuni: BC1, BE2, BE3, respectiv BC1, BE2, BE3 i tranzistoarele T3 i T3
62 Capitolul 3
vor fi blocate. Potenialul +VCC se va transfera la ieire prin rezistena Rext, deci
V0=+VCC i y=1 logic.
Pentru x1=1 i x2=0, vom avea VI1=+VCC i VI2=0V, astfel nct jonciunea
BE a tranzistorului T1 va fi blocat, iar n B1 vom avea 30,7=2,1V, deci jonciunile
BC1, BE2 i BE3 vor fi deschise i T3 va fi saturat. ntruct x2=0 ca i n cazul
anterior, T3 va rmne n continuare blocat. Tensiunea de ieire va fi
V0=VCE3sat0,1V, deci y=0 logic.
Extrapolnd aceste rezultate i innd seama de simetria schemei, obinem
pentru fiecare xi=1, cu i=1,2, saturaia tranzistorului final corespunztor (T3 sau T3),
deci y=0 logic.
Ultima coloan a tabelului 3.11 indic un comportament de tip SAU-NU
(NOR) al circuitului din fig. 3.33, adic:
y x1 x 2 . (3.61)
Aplicnd De Morgan relaiei 3.61, obinem:
y x1 x 2 , (3.62)
relaie care ne permite o redesenare simbolic a circuitului din fig. 3.33 de maniera
din fig. 3.34, n care este pus n eviden funcia I-cablat realizat prin cuplarea n
paralel pe aceeai sarcin a dou inversoare cu colectorul n gol.
Calculul lui Rext se poate face cu ajutorul relaiei:
VCC V0
R ext , (3.63)
I
adaptat pentru cele dou stri logice posibile ale ieirii circuitului.
+VCC
Rext
x1 x1 y x1 x 2
x2 x2
Fig. 3.34. Funcia I-cablat
Astfel, pentru starea sus, V0Hmin=2,4V i ne aflm n situaia prezentat n

fig. 3.35 n care M pori logice cu colectorul n gol au ieirile cuplate n paralel pe
rezistena Rext i debiteaz pe o sarcin format din N pori logice similare.
Deducem:
VCC V0Hmin
R ext.max . (3.64)
M I 0Hmax N I IHmax
Pentru starea jos, V0Lmax=0,4V i valoarea minim a lui Rext se determin

din fig. 3.36 n care se pune condiia ca valoarea lui V0Lmax s se menin atunci cnd
prin Rext circul curentul maxim absorbit de ieirea unei singure pori logice cu
colectorul n gol:
VCC V0Lmax
R ext.min . (3.65)
I0Lmax N I ILmax
+VCC
Rext max
I0Hmax
T11
T31
250A V0Hmin=2,4V

IIHmax=40A

I0Hmax
T12
T32
250A IIHmax=40A N
M
I0Hmax
T T1N

3M 250A IIHmax=40A

Fig. 3.35. Explicativ pentru calculul lui Rext.max
+VCC
Rext min
I0Lmax T11
T3 16 mA V0Lmax=0,4V

IILmax=1,6mA
T12

IILmax=1,6mA N

T1N

IILmax=1,6mA
Fig. 3.36. Explicativ pentru calculul lui Rext.min
n final, alegem pentru Rext o valoare standardizat cuprins ntre cele dou
valori determinate cu relaiile 3.64 i 3.65:
R ext R ext.min , R ext.max . (3.66)
64 Capitolul 3
n fig. 3.37 prezentm o aplicaie care ilustreaz modul n care se poate

realiza cuplarea n paralel pe o magistral de date a porilor logice cu colector n gol,
prin intermediul funciei I-cablat.
+VCC
Rext
x11
x12 1
CS
_ y
CS
x21 2
x22
Fig. 3.37. Ilustrativ pentru cuplarea pe o magistral de date

a dou pori logice cu colectorul n gol
Intrarea CS (Chip Select = selectare a chip-ului) comand n contratimp cele

dou pori NAND, astfel nct pentru CS=1 vor avea acces n magistral datele ce
provin de la ieirea porii nr. 1, iar pentru CS=0 datele ce provin de la ieirea porii
nr. 2.
Funcia de ieire a circuitului va fi:
x11 x12 , pentru CS=1;
y x11 x12 CS x 21 x 22 CS (3.67)

x 21 x 22 , pentru CS=0.
3.2.1.7. Circuite logice cu 3 stri

Subfamilia TSL (Three State Logic = logica cu 3 stri) permite cuplarea n
paralel a ieirilor mai multor pori logice fr dezavantajele pe care le implic
utilizarea rezistenei externe, Rext, n cazul porilor logice cu colectorul n gol. Este
vorba despre eliminarea disconfortului pe care-l presupune calculul acestei rezistene
i asigurarea unui loc pentru ea pe cablajul imprimat, de mbuntirea fiabilitii
globale a circuitului prin scderea numrului de componente pe plac, cu efecte
asupra preului de cost, etc.
Subfamilia TSL ofer impedane de ieire mici n strile "0" i "1" logic
(aceleai ca la poarta TTL standard), iar n cea de a treia stare, starea de nalt
impedan (HZ), prezint o impedan de ieire de valoare att de ridicat nct
practic nu "ncarc" suplimentar circuitele cu care este cuplat.
Schema unei pori NAND-TSL se obine din cea a porii TTL standard, prin
introducerea unui inversor (I) i a unei diode (D2), aa cum este ilustrat n fig. 3.37.
n fig. 3.38 este prezentat simbolul porii NAND-TSL, iar n tab. 3.12
funcionarea acesteia.
Astfel, dac intrarea de autorizare E (ENABLE) este activat ( E 0 ), la
ieirea inversorului I vom avea "1" logic ceeace face inoperant cel de-al treilea
emiter al lui T1, conectat n acest caz la +VCC, i blocheaz dioda D2 al crei catod
este i el conectat n cazul de fa la +VCC. Schema din fig. 3.37 va funciona ca un
NAND-TTL standard, fapt ilustrat n primele 4 linii ale tab. 3.12.
n condiiile n care E 1 , la ieirea inversorului I vom avea "0" logic
(maximum 0,4V), fapt care implic blocarea lui T 3 (v. funcionarea inversorului
TTL, 3.2.1.3.2). n plus, dioda D2 va conduce, pe ea vor cdea 0,7V, iar n baza lui
T4 vom avea maximum 0,4+0,7=1,1V, insuficient pentru a deschide jonciunea baz-
emiter a tranzistorului T4 i dioda D1. Tranzistoarele T3 i T4 se vor bloca, prin
urmare, simultan, iar ieirea y va fi practic izolat fa de cele dou borne ale sursei
de alimentare, oferind circuitelor cu care este interconectat o nalt impedan
(HZ).
+Vcc
R1 R3 R4
T1 E
T4
x1
x2 T2 y x1
D2 D1 y
x2
T3
R2
Fig. 3.38. Simbolul porii TSL
E I
Fig. 3.37. Schema porii NAND - TSL
Tab. 3.12. Tabelul de funcionare al porii TSL
E x2 x1 y
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 0
1 x x HZ
66 Capitolul 3
Cuplarea pe o magistral de date a ieirilor a dou pori TSL se realizeaz

simplu, fig. 3.38, unica condiie care se impune fiind autorizarea nesimultan a
porilor respective.
E
E1 E
x11 y1 x11 x12 E
x12
y y1 y 2
x21
x22 y 2 x 21 x 22 E
E2 E
Fig. 3.38. Cuplarea ieirilor a dou pori TSL la o magistral de date
Adoptnd un sistem de autorizare de tipul celui prezentat n fig. 3.38, cu

E E1 E 2 ,
obinem:

y x11 x12 E x 21 x 22 E , (3.68)
deci:
x x , pentru E = 0;
y 11 12 (3.69)
x 21 x 22 , pentru E = 1.
Din fig. 3.38 i relaia 3.68 se remarc realizarea funciei SAU-cablat prin
conectarea n paralel pe magistrala de date a ieirilor porilor TSL respective i
autorizarea nesimultan a funcionrii acestora.
Valorile parametrilor circuitelor logice TSL sunt: tpd=3ns, Pd=22mW,
Q=66pJ i fmax=70MHz.
3.2.1.8. Familia logic ECL

Familia logic ECL (Emitter Coupled Logic = logic cuplat n emiter)
utilizeaz tranzistoare nesaturate i realizeaz, din acest motiv, viteze de lucru foarte
mari.
Se tie deja c o cretere a vitezei de lucru (micorarea timpilor de propagare)
se poate realiza att prin creterea puterii disipate pe poart (v. parametrii porii TTL
standard, 3.2.1.3.5) ct i prin evitarea saturaiei dispozitivului electronic activ
utilizat (v. regimul de comutaie al tranzistorului bipolar, 2.2).
O soluie eficient de a obliga tranzistorul ca n timpul regimului de
comutaie s rmn n RAN (s nu intre n saturaie), const n aplicarea unei reacii
negative printr-o rezisten ce se monteaz n emiter, fig. 3.39.
Scriind Kirchhoff II pe ochiul de intrare al circuitului din fig. 3.39, obinem:

VBEVI-REIC, (3.70)
relaie din care se observ cu uurin c orice cretere a lui VI conduce ntr-o prim
faz la o cretere a lui VBE i implicit a lui IB (v. caracteristicile de intrare ale
tranzistorului, fig. 2.3) i IC (ICNIB), deci n final la creterea importanei
termenului REIC, urmat de scderea lui VBE.
+VCC
RC
VBE
VI V0
RE
Fig. 3.39. Montaj asimetric cu reacie negativ
Funcionarea reaciei negative, al crei mecanism l-am descris mai sus pentru
cazul unei scheme asimetrice, presupune, prin urmare, dezavantajul utilizrii unor
variaii mari ale tensiunii de intrare VI pentru a produce mici variaii ale lui VBE
(zecimi sau chiar sutimi de volt) capabile s asigure comutarea tranzistorului.
Acest dezavantaj poate fi eliminat prin utilizarea unei scheme simetrice,
difereniale, de tipul celei prezentate n fig. 3.40.
+VCC
RC IC1 IC2 RC
T1 V01 V02 T2
IE1 IE2
VI VBE1 VBE2 VR
RE
Fig. 3.40. Montaj simetric (diferenial) cu reacie negativ
Pe circuitele de intrare ale celor dou tranzistoare, T 1 i T2, putem scrie

relaiile:
VBE1=VI-RE(IE1+IE2), (3.71)
VBE2=VR-RE(IE1+IE2), (3.72)
68 Capitolul 3
n care VR este o tensiune de referin, iar pe circuitele de ieire vom avea:

V01=VCC-RCIC1, (3.73)
V02=VCC-RCIC2. (3.74)
ncercm s explicm funcionarea circuitului diferenial din fig. 3.40 pentru
trei cazuri distincte: VI=VR, VI<VR, VI>VR, pe care le prezentm centralizat n tab.
3.13.
Tab. 3.13. Centralizator pentru explicarea funcionrii montajului diferenial din fig. 3.40
Cazul 1 Cazul 2 Cazul 3 Observaii

VI=VR VI<VR VI>VR
Rel. 3.71 i 3.72
VBE1=VBE2 VBE1<VBE2 VBE1>VBE2
Fig. 2.3
IB1=IB2 IB1<IB2 IB1>IB2
IC NIB
IC1=IC2 IC1<IC2 IC1>IC2
Rel. 3.73 i 3.74
V01=V02 V01>V02 V01<V02
Logic pozitiv
1 0 0 1
Spre exemplu, n cazul 1, pentru VI=VR, observm din relaiile 3.71 i 3.72 c
VBE1=VBE2 i conform caracteristicilor de intrare din fig 2.3 (menionate n coloana
de observaii a tab. 3.13), IB1=IB2, cu implicaiile IC1=IC2 (IC NIB) i V01=V02 (v.
relaiile 3.73 i 3.74).
Rezult c, pentru o tensiune de intrare egal cu cea de referin, tensiunile de
ieire vor fi egale, iar curenii prin cele dou brae ale diferenialului vor fi egali.
Similar se demonstreaz, pe baza acelorai relaii sau figuri menionate n
coloana a patra a tab. 3.13, c pentru VI<VR se obine V01>V02, respectiv pentru
VI>VR se obine V01<V02.
ntregul mecanism al funcionrii montajului diferenial const de fapt n
comutarea unui curent constant, de la un tranzistor la altul, nsoit de variaia
corespunztoare a lui V01 i V02.
Aplicnd principiul logicii pozitive, vom spune c n cazul V01>V02, lui V01 i
corespunde 1 logic iar lui V02 0 logic, iar n cazul V01<V02, lui V01 i corespunde 0
logic iar lui V02 1 logic.
Pornind de la ideea utilizrii montajului diferenial, expus mai sus, s-a
realizat poarta fundamental a familiei ECL prezentat n fig. 3.41.
Ea se compune dintr-un montaj diferenial realizat cu tranzistoarele T 1i, (i=1,
2, 3) i T2, i repetoarele pe emiter T 3 i T4 cu rol de adaptare de impedan.
ntreaga schem este alimentat cu VEE la bara de jos i masa la bara de
sus, obinndu-se astfel o atenuare a zgomotului de 1000 ori mai bun fa de
alimentarea clasic i o protecie intrinsec la scurtcircuit pe ieire. ntr-adevr,
conectnd la mas oricare dintre cele dou borne de ieire, nu facem altceva dect s
scurtcircuitm unul dintre tranzistoarele T3 sau T4, protejndu-l astfel mpotriva
distrugerii.
RC1 RC2
290 300
V02 SAU
V01 SAU T4
T3
x1 x2 x3
T T12 T13 T2 VR
VI1 11 VI2 VI3 (-1,175V)
y y
SAU SAU
RE RE3 RE4
1,18K 1,5K 1,5K
-VEE
(-5,2V)
Fig. 3.41. Poarta fundamental a familiei ECL
Tab. 3.14. Tabelul de adevr al funciei logice SAU / SAU - ECL
x3 x2 x1 y y
0 0 0 1 0
0 0 1 0 1
0 1 0 0 1
0 1 1 0 1
1 0 0 0 1
1 0 1 0 1
1 1 0 0 1
1 1 1 0 1
Funcionarea schemei este simpl.

Pentru x1=x2=x3=0, VIi<VR i ne aflm n cazul 2, tab. 3.13, deci V01>V02 i
y 1 , y=0 logic.
Este suficient ca numai una dintre intrrile xi s fie 1 logic (VIi>VR) pentru ca
tranzistorul corespunztor s se deschid mai mult dect celelalte dou i s coboare
n acest mod nivelul lui V01. Ca urmare, y 0 i y=1.
Tabelul de adevr 3.14 obinut, este al funciilor SAU i SAU, funcii
reproduse la ieirea circuitului, dup cele dou repetoare.
Tensiunea de referin VR=-1,175V se obine cu ajutorul schemei din fig.
3.42 i se calculeaz cu ajutorul urmtoarelor relaii:
VR=VEE-VR3; (3.75)
70 Capitolul 3
VR3=VB-VBE5; (3.76)
VEE 2VD 2VD
R2
VB (3.77)
R1 R 2
Rezult:
VEE 2VD 2VD VBE5 ,
R2
VR VEE (3.78)
R1 R 2
din care, cu nlocuirile care se impun, se obine VR=-1,175V.
R1
VR 300
T5
B
VBE5
VEE 2VD
R3 VB
VR3
2K R2
2,36K
-VEE (-5,2V)
Fig. 3.42. Sursa de tensiune de referin
Simbolul porii SAU / SAU ECL este prezentat n fig. 3.43, iar nivelurile
logice n fig. 3.44.
V0H= -0,76V 1
MH= 0,34V
VIH= -1,1V
x1 y x1 x2 x3
x2
x3
y x1 x2 x 3 VIL= -1,25V
ML=-0,33V
V0L= -1,58V 0
Fig. 3.43. Simbolul -V

porii ECL
Fig. 3.44. Nivelurile logice
ale familiei ECL
Existena repetoarelor pe ieirile porii prezint avantajul unor impedane de

ieire mici, care conduc la constante de timp mici n timpul regimului de comutaie,
deci la viteze mari de lucru. n plus, diferenele mici de tensiune dintre nivelurile
jos i sus, determin timpi mici de ncrcare descrcare a capacitii parazite

inerente, deci timpi de comutaie mici.
Valorile parametrilor familiei ECL sunt: tpd<1ns, Pd=50mW, Q=50 i
fmax=1000MHz.
3.2.1.9. Circuite logice I2L

Familia de circuite logice I2L (Integrated Injection Logic = logica integrat
de injecie) permite o densitate mare de componente pe unitatea de suprafa, un
consum de putere extrem de redus i uor reglabil, timpi de ntrziere la propagare
mici i, n consecin, un factor de calitate foarte redus.
Componenta de baz a familiei I2L este inversorul, prezentat n fig. 3.45 i
format dintr-un tranzistor T2 de tip npn i o surs de curent constant realizat cu
tranzistorul T2' de tip pnp.
Valoarea curentului I0 este dat de relaia:
V VEB2'
I0 ct , (3.79)
R ext
i poate fi uor ajustat din exterior ntr-o gam de 6 decade, n funcie de aplicaie,
prin simpla modificare a rezistenei Rext, cu efectele cunoscute asupra puterii disipate
Pd, timpului de ntrziere la propagare tpd i, implicit, asupra vitezei de lucru a
circuitului.
In fig. 3.46 am prezentat regimul de comutaie al inversorului I2L, iar n fig.
3.47 acelai inversor interconectat cu circuite similare.
VIA[V]
IC
A
VIA V0 0,7
T2
(a)
T2 t
0
I0 V0[V]
Rext
0,7
V+ (b)
0 t1 t2 t
Fig. 3.45. Inversorul I2L Fig. 3.46. Comutaia inversorului I2L
Din fig. 3.47 se poate observa uor c tensiunile de intrare (VIA) i de ieire
(V0) ale inversorului pot lua valori cuprinse n intervalul 0 0,7V, limitate superior
de VBE2sat=0,7V, respectiv de VBE3sat=0,7V.
Funcionarea inversorului I2L este simpl i se bazeaz pe comutarea
curentului I0 fie ctre colectorul tranzistorului T 1, fie ctre baza tranzistorului T 2, fig.
3.47, n funcie de valoarea tensiunii de intrare V IA aplicate.
72 Capitolul 3
IC
A
T1 VIA V0 T3
T2
I0
V+ V+ V+
INVERSOR
I 2L
Fig. 3.47. Conectarea inversorului I2L ntre dou circuite similare
Astfel, n funcionarea inversorului I2L distingem dou cazuri:

1. VIA=0 (intervalul 0 t1, fig. 3.46), caz n care VBE2=0 i tranzistorul T2 va
fi blocat, iar curentul I0 se va nchide prin tranzistorul T1 la mas, fig. 3.47;
2. VIA=0,7V (zona de dup momentul t2, fig. 3.46), caz n care VBE2=0,7V i
tranzistorul T2 va fi saturat, iar curentul I0 se va nchide prin jonciunea BE2 la mas;
Capacitatea circuitelor I2L de a permite realizarea funciei I-cablat prin
simpla interconectare a dou ieiri, este exploatat n construirea unor structuri
complexe de tipul celei prezentate n fig. 3.48 n care tranzistoarele T21, T22 i T23
sunt multicolector.
x1 x 2 x1 x 2
x1 x2
x1 x2
x1 x2
T21 T22 T23
I0 I0 I0
' ' '
T21 T22 T23
IE1 IE2 IE3
Iext
Rext
V+
Fig. 3.48. O structur complex I2L
Simpla conectare a cte unui colector al tranzistorului T21 cu unul al lui T22,
conduce la realizarea funciei I-cablat ntre x1 i x 2 ( x1 x 2 x1 x 2 ), iar trecerea
acestei funcii prin inversorul T23, permite obinerea funciei SAU: x1+x2.
n fig. 3.49 am prezentat realizarea tehnologic a unui inversor de tipul celui
din fig. 3.45, dar ntr-o configuraie cu 3 colectori.
Se observ utilizarea tranzistoarelor ca unice elemente componente ale

circuitului, precum i faptul c ntre diversele zone ale circuitului nu sunt necesare
difuzii pentru izolarea componentelor.
Rezult posibilitatea realizrii unor densiti foarte mari de elemente n
cadrul structurii integrate (peste 200 pori / mm2), comparabil sau superioar celei
specifice familiei MOS.
E CB C1 C2 C3
p p n n n

T2 T2 n-
n+
BE
Fig. 3. 49. Realizarea tehnologic a unui inversor I2L cu 3 colectori
n plus, putem nota nc o serie de avantaje deosebite oferite de familia I 2L:

- puterea consumat foarte mic, P d=0,01mW, comparabil cu cea a familiei
CMOS, mpreun cu valorile mici ale excursiei nivelurilor logice (sub 20mV pentru
0 i 0,4 0,8V pentru 1 logic) i capacitile reduse ale jonciunilor (datorate
dimensiunilor reduse), conduc la un tpd de cca. 10ns i un excelent factor de calitate,
Q<1pJ;
- tensiunea de alimentare redus (pn la 1,5V), face ca circuitul s poat fi
alimentat la o simpl pil standard;
- proiectare simpl, neexistnd practic etape intermediare ntre schema logic
i topologia circuitului electric;
- pot fi combinate cu celelalte familii bipolare (TTL, ECL) utiliznd interfee
specifice.
3.2.2. Circuite logice integrate realizate n tehnologie unipolar

Circuitele logice integrate realizate n tehnologie unipolar utilizeaz fie
exclusiv tranzistoare MOS cu canal de tip p (familia PMOS), fie numai tranzistoare
MOS cu canal de tip n (familia NMOS), fie tranzistoare MOS complementare, unele
cu canal de tip p, altele de tip n (familia Complementary MOS = CMOS).
Circuitele de tip PMOS au procesul de fabricaie cel mai simplu, dar o vitez
de comutaie mai mic datorit mobilitii mai mici a purttorilor de sarcin utilizai
(golurile).
74 Capitolul 3
Circuitele de tip NMOS au un proces de fabricaie mai complicat, dar o

vitez de comutaie mai mare datorit mobilitii mai mari a electronilor.
Circuitele de tip CMOS prezint o vitez de comutaie medie, dar un consum
de energie mult mai redus, concentrat n intervalele de tranziie dintr-o stare logic
n alta.
Schemele porilor logice ale circuitelor PMOS i NMOS sunt identice,
singurele diferene constnd n simbolurile tranzistoarelor i semnul tensiunii de
alimentare (+VDD pentru NMOS-uri i VDD pentru PMOS-uri).
Iat de ce, n cele ce urmeaz nu vom studia dect unul din cele dou tipuri
de circuite i anume circuitele NMOS, alese pentru avantajul didactic al operrii cu
tensiuni pozitive n toate schemele.
Tensiunea de alimentare +VDD poate lua valori cuprinse ntre 5 15V, n
cazul utilizrii valorii de +5V existnd o compatibilitate deplin ntre nivelurile
logice ale familiei NMOS i cele ale familiei TTL.
Circuitele logice NMOS (ca i cele PMOS, de altfel) se construiesc n
varianta static, caz n care funcionarea nu este condiionat de un tact extern, i
dinamic, caz n care transferul informaiei logice prin circuit are loc numai n
momentul apariiei unui tact extern.
3.2.2.1. Familia logic NMOS static

n cadrul acestei familii, vom studia inversorul, NAND-ul i NOR-ul NMOS
statice.
3.2.2.1.1. Inversorul NMOS static

Inversorul NMOS static prezint schema din fig. 3.50 a i este format dintr-
un TECMOS driver (de comand) TD cu canal indus de tip n i un tranzistor load
(sarcin) TL cu canal iniial de tip n.
+VDD ID GT
L L
TL
(c)
VDSL VDS ct.
L
GT
L0
VGSL VGS
VP L
L
(a)
TD ID GT
V0 VDSD D D
+ (b)
VI VGSD - Cp 5pF VDS ct.
D
VGS
D
VP
D
Fig. 3.50. Inversorul NMOS static:
a) schem; b) caracteristica de transfer a lui TD; c) caracteristica de transfer a lui TL
Dup cum se poate uor observa din caracteristicile de transfer ale celor dou
tranzistoare, fig. 3.50 b i c, alegerea unui tranzistor driver T D cu canal indus
prezint avantajul unei blocri facile a acestuia prin simpla anulare a tensiunii
VGS D , iar utilizarea unui tranzistor sarcin T L cu canal iniial permite obinerea unei
1
rezistene active R TL 0 n cazul n care VGS L 0 .
G TL 0
Prin rezisten activ nelegem o rezisten simulat cu ajutorul unui dispozitiv
electronic activ, n cazul de fa - rezistena care apare ntre drena i sursa unui
tranzistor de tip NMOS la aplicarea unei anumite diferene de potenial gril-
surs.
n fig. 3.51 este prezentat o schem a inversorului NMOS static desenat cu

simboluri simplificate. Singurul element din schem care trdeaz apartenena
acesteia la familia NMOS este semnul + al tensiunii de alimentare (+VDD), n timp
ce diferena dintre TD i TL n ceeace privete tipul indus sau iniial al canalului
rmne practic neilustrat prin simbolurile adoptate, dar nu mai puin important
pentru nelegerea funcionrii schemei.
VI
VDD
+VDD
(a)
TL
VPD
yx t1 t2 t
0
V0
x VDD
TD V0 Cp
(b)
VI
t
tcd tci
Fig. 3.51. Schema inversorului NMOS static Fig. 3.52. Regimul de comutaie al
desenat cu simboluri simplificate inversorului NMOS static
Funcionare: n intervalul (0 t1), fig. 3.52, VI VGS D 0 i din

caracteristica de transfer din fig. 3.50 b observm c I D D 0 , deci tranzistorul TD
este blocat. Ca urmare, VGS L VDS L 0V i din caracteristica de transfer din fig.
1
3.50 c, rezult c TL joac rolul unei rezistene active de valoare R TL0 prin
G TL0
care potenialul +VDD se transfer la ieire. Rezult V0=+VDD i capacitatea Cech
(care include capacitatea Cp), v. relaia 2.19, 2.3, se ncarc la valoarea +VDD.
n momentul t1, fig. 3.52 a, tensiunea de intrare VI VGS D nregistreaz un
salt pozitiv de la 0 la +VDD, depind brusc nivelul tensiunii de prag VPD , fig. 3.50
76 Capitolul 3
b. Ca urmare I D D crete puternic i punctul de funcionare al tranzistorului T D intr

n regiunea ohmic. Capacitatea Cech se descarc pe rezistena dren-surs a lui TD,
R TD , cu constanta de timp:
1 R TD C ech , (3.80)
astfel nct, ntr-un interval de timp:
t cd 2,3 R TD C ech , (3.81)
tensiunea de ieire devine V0 VDS D 0 , fig. 3.52 b.
Pe ntreaga durat a palierului (t1t2) al lui VI, fig. 3.52 b, V0 rmne 0V.
n momentul t2, fig. 3.52, are loc saltul negativ al tensiunii de intrare
VI VGS D de la +VDD la 0, urmat de anularea curentului de dren I D D (v.
caracteristica de transfer din fig. 3.50 b) i blocarea tranzistorului T D. Situaia din
intervalul (0 t1) se repet i capacitatea Cech (care include capacitatea Cp) se
ncarc cu constanta de timp:
2 R TL0 C ech (3.82)
pn la valoarea +VDD, ntr-un interval de timp:
t ci 2,3 R TL0 C ech . (3.83)
Deoarece canalul lui TD este, prin construcie, mult mai gros i mai scurt
dect al lui TL, pentru aceeai tensiune gril-surs, VGS D VGS L , vom avea:
R TD R TL , (3.84)
de unde rezult:
tcd<<tci. (3.85)
Caracteristica de transfer a inversorului NMOS static este prezentat n fig.
3.53 i ilustreaz antagonismul dintre V0 i VI: cnd VI=0, V0=+VDD i invers.
V0
VI
Fig. 3.53. Caracteristica de transfer a inversorului NMOS static
Dei tranzistorul MOS cu canal n comut rapid (aproximativ 1ns), viteza de

comutaie scade cu cca. 3 ordine de mrime din cauza capacitii C ech.
3.2.2.1.2. NAND-ul NMOS static

NAND-ul NMOS static prezint schema din fig. 3.54, simbolul din fig. 3.55
i tabelul de adevr tab. 3.15.
Funcionare: Singura situaie n care potenialul masei se poate transfera la
ieire, determinnd o valoare logic y=0, este aceea n care toate tranzistoarele
driver TDi, cu i=1, 2, 3, conduc, deci cnd VIi=+VDD sau, echivalent, x1=x2=x3=1
logic (v. tab. 3.15). n rest, cel puin unul din tranzistoarele T Di fiind blocat (cel puin
una din intrrile xi este zero logic), legtura dintre ieirea circuitului i mas este
ntrerupt i la ieire se transfer potenialul +VDD prin rezistena activ pe care o
constituie TL, determinnd y=1 logic.

+VDD I-NU (NAND)
TL
yx1 x2 x3 x3 x2 x1 y
0 0 0 1
V0
x1 0 0 1 1
TD1
VI1 0 1 0 1
0 1 1 1
x2 1 0 0 1
TD2 1 0 1 1
VI2
1 1 0 1
1 1 1 0
x3
TD3
VI3
Fig. 3.54. Poarta NAND NMOS static Fig. 3.55. Simbolul porii NAND
3.2.2.1.3. NOR-ul NMOS static

NOR-ul NMOS static prezint schema din fig. 3.56, simbolul din fig. 3.57 i
tabelul de adevr tab. 3.16.
SAU-NU (NOR)
+VDD x3 x2 x1 y
TL 0 0 0 1
y x1 x 2 x 3 0 0 1 0
0 1 0 0
0 1 1 0
x1 x2 x3 1 0 0 0
TD1 TD2 TD3 V0 1 0 1 0
VI1 VI2 VI3
1 1 0 0
1 1 1 0
Fig. 3.56. Poarta NOR NMOS static Fig. 3.57. Simbolul porii NOR
78 Capitolul 3
Funcionare: Singura situaie n care potenialul masei nu se poate transfera la

ieire este aceea n care toate tranzistoarele T Di sunt blocate, deci atunci cnd VIi=0
sau, echivalent, x1=x2=x3=0 logic (v. tab. 3.16). Evident, potenialul +VDD se va
transfera la ieire prin rezistena activ pe care o constituie T L, deci y=1 logic. n
rest, cel puin unul din tranzistoarele T Di va conduce (cel puin una din intrrile
VIi=+VDD sau, echivalent, un xi=1 logic i potenialul masei se va transfera la ieire
determinnd y=0 logic.
Recunoatem n tab. 3.16 tabelul de adevr al funciei SAU-NU (NOR).
3.2.2.2. Poarta de transfer NMOS

Considerm schema din fig. 3.58 n care este inclus poarta de transfer
NMOS format din tranzistorul TP, cu rol de ntreruptor comandat de tactul , i
capacitatea parazit Cp.
+VDD
RD1 RD2
Tp
A B
T1 T2
CP
Fig. 3.58. Poarta de transfer NMOS, inclus ntr-un circuit mai complex
Aa cum rezult i din fig. 3.59, cnd =0 (intervalele 1), TP este blocat i
legtura dintre punctele A i B ale circuitului este ntrerupt. Capacitatea C p
memoreaz valoarea VB=VA din ultimul moment al conduciei lui TP, fig. 3.59 c, n
timp ce VA evolueaz n continuare conform diagramei din fig. 3.59 b.

(a) 1 2 1 2 1 2 1 2
t
VA
(b)
t
VB
(c)
Fig. 3.59. Explicativ pentru nelegerea funcionrii porii de transfer NMOS

n momentul tranziiei de la 0 la 1 logic a impulsului de tact , tranzistorul

TP ncepe s conduc, restabilindu-se brusc egalitatea VB=VA, dup care, pe ntreaga
durat a intervalului 2, VB urmrete fidel evoluiile lui VA, fig. 3.59 c.
Deosebit de important este meninerea valorii tensiunii memorate de ctre
capacitatea Cp pe parcursul ntregului interval de blocare a tranzistorului TP. innd
seama de faptul c valoarea capacitii parazite C p este de civa pF, iar valoarea
rezistenei de intrare a tranzistorului T 2 este de 10121018, rezult o constant de
timp i un timp de descrcare a capacitii Cp care impune o astfel de frecven a
impulsurilor de tact nct capacitatea Cp s-i menin nealterat tensiunea la
borne pe ntreaga durat a intervalului 1.
3.2.2.3. Familia logic NMOS dinamic

Familia logic NMOS dinamic este generat printr-o combinaie a porii de
transfer NMOS cu familia NMOS static, cu observaia c tranzistorul T L va fi de
aceast dat cu canal indus, fiind comandat de acelai impuls de tact ca i TP.
Ca urmare, consumul de energie din sursa de alimentare va fi limitat numai la
intervalele 2 ale impulsului de tact , singurele n care TL conduce i constituie
astfel o rezisten de sarcin activ pentru tranzistorul driver T D.
3.2.2.3.1. Inversorul NMOS dinamic

Inversorul NMOS dinamic prezint schema din fig. 3.60 i se reprezint
simbolic ca n fig. 3.61.
Funcionare: Pentru x=1 logic i =0, tranzistorul TD este practic nepolarizat
n circuitul de ieire ntruct TL (ca i TP) este blocat. Pentru =1, tranzistoarele TP
i TL vor conduce, circuitul de dren al tranzistorului T D se va nchide prin rezistena
activ oferit de TL i, ntruct x=1 (VI=+VDD), TD va conduce i va permite
transferul potenialului masei, prin TP, la ieire. Capacitatea Cp se va descrca pe
R TD i V0=0V, deci y=0.
+VDD
TL

Tp Tp
yx x yx
x CP
TD CP V0
VI
Fig. 3.60. Inversorul NMOS dinamic Fig. 3.61. Simbolizarea inversorului NMOS dinamic
Pentru x=0 logic, deci VI=0V, tranzistorul TD se va bloca i, dac =1,

potenialul +VDD se va transfera la ieire prin TL i TP, ncrcnd capacitatea Cp i
genernd la ieire y=1 logic.
80 Capitolul 3
ntruct o modificare a valorii logice a intrrii circuitului n intervalul de timp

1, n care =0, face ca starea ieirii s nu mai respecte expresia y x (deoarece TL
i TP sunt blocate i legtura intrare-ieire este ntrerupt), citirea informaiei de la
ieirea porii trebuie s aib loc numai n intervalele 2, n care =1.
3.2.2.3.2. NAND-ul NMOS dinamic

NAND-ul NMOS dinamic prezint schema din fig. 3.62 i se reprezint
simbolic ca n fig. 3.63.
+VDD
TL

Tp
y x1 x 2 x3
Tp
x1 y x1 x 2 x 3
x1 TD1 CP x2
x3 CP
x2 TD2
x3 TD3
Fig. 3.63. Simbolizarea NAND-ului

Fig. 3.62. NAND-ul NMOS dinamic NMOS dinamic
Funcionarea sa respect tabelul 3.15, dar numai n intervalele de timp n care =1.
3.2.2.3.3. NOR-ul NMOS dinamic

NOR-ul NMOS dinamic prezint schema din fig. 3.64 i se simbolizeaz de
maniera din fig. 3.65.
TL
+VDD

Tp Tp y x1 x 2 x3
y x1 x2 x3 x1
x3 x2
x1 x2 x3 CP
TD1 TD2 TD3 CP
Fig. 3.65. Simbolizarea NOR-ului

Fig. 3.64. NOR-ul NMOS dinamic NMOS dinamic
Circuitul funcioneaz conform tabelului 3.16, dar numai pentru =1.

3.2.2.4. Familia logic CMOS

O familie logic ideal, ar trebui s prezinte un consum zero n regim static,
un tpd=0, fronturi controlabile la trecerea dintr-o stare logic n alta, imunitate la
zgomot de 50% din diferena corespunztoare nivelurilor logice, etc.
Familia logic CMOS se apropie cel mai mult de o familie ideal, prin
excelentele valori ale parametrilor si:
- putere disipat foarte mic n regim static (P ds=10nW, din cauza curenilor
reziduali) i ceva mai mare n regim dinamic (P dd=10mW, la o frecven de
comutaie de 1MHz i o capacitate parazit Cp=50pF);
- timpul de ntrziere la propagare mic (tpd=2550ns) i dependent de
valoarea tensiunii de alimentare i sarcin;
- o margine de zgomot de c.a. reprezentnd 45% din diferena de tensiune
corespunztoare nivelurilor logice;
- o margine de zgomot de c.c. de 1V pentru orice valoare admis a tensiunii
de alimentare VDD, pentru orice temperatur i pentru orice combinaie logic
aplicat la intrare.
Ca i n cazul celorlalte familii de circuite logice studiate pn n prezent,
creterea puterii disipate Pd (n cazul de fa, prin creterea tensiunii de alimentare)
conduce la o scdere a tpd i, implicit, la o cretere a vitezei de lucru a circuitului.
3.2.2.4.1. Inversorul CMOS

Inversorul CMOS este prezentat n fig. 3.66 i se compune din dou
tranzistoare MOS complementare, unul cu canal indus de tip n, Tn, i altul cu canal
indus de tip p, Tp.
+VDD
VGSp Tp
x yx
VI= VGSn Tn V0
(-VSS)
Fig. 3.66. Inversorul CMOS
Pe ochiurile de circuit de la intrarea schemei din fig. 3.66, putem scrie

urmtoarele relaii:
VGSn=VI, (3.86)
VGSp=VI-VDD, (3.87)
care ne vor permite o mai uoar nelegere a funcionrii inversorului.
n fig. 3.67 a, am suprapus cele dou caracteristici de transfer ale
tranzistoarelor Tn i Tp, pstrnd (sub grafic) semiaxele iniiale VGSn i VGSp, iar n
82 Capitolul 3
fig. 3.67 b, am prezentat caracteristica de transfer a inversorului CMOS, dedus din

fig. 3.67 a i consideraiile care urmeaz.
ID
ID (la alt
scar)
(a)
IDp IDn
V
VPn V
I GSn
VDD
VGSp
-VDD VPp
V0
+VDD
(b)
VPn VPp
VI
I III V
II IV
Fig. 3.67. Explicativ pentru funcionarea inversorului CMOS:

a) caracteristicile de transfer ale celor dou tranzistoare;
b) caracteristica de transfer a inversorului CMOS.
Strile celor dou tranzistoare, corelate cu zonele I, II, , V, fig. 3.67, sunt
prezentate n tab. 3.17.
Tab. 3.17. Centralizator al strilor tranzistoarelor n timpul comutaiei
Trz.\ Zona I II III IV V

Tn R. blocare R. sat. ID R. sat. ID R. liniar R. liniar
Tp R. liniar R. liniar R. sat. ID R. sat. ID R. blocare
Funcionare: Explicarea funcionrii inversorului CMOS poate fi mai uor

neleas evalund valorile rezistenelor active RTn i RTp ce apar ntre drena i sursa
celor dou tranzistoare complementare, n fiecare dintre zonele I, II, , V.
Tensiunea de alimentare +VDD se va diviza pe rezistenele active RTn i RTp,
v. fig. 3.68, tensiunea de ieire putnd fi calculat cu expresia:
R Tn VDD
V0 VDD . (3.88)
R Tn R Tp R Tp
1
R Tn
Presupunnd, pentru nceput, c ne aflm n zona (I) a caracteristicilor din fig. 3.67,
cu x=0 i VI=VGSn=0<VPn, observm c IDn=0, fig. 3.67 a, deci Tn este blocat i
R Tn . n acelai timp, din relaia 3.87 rezult c V GSp=-VDD, deci IDp are
valoarea maxim i tranzistorul T p se afl n regiunea ohmic (liniar), v. fig. 2.16,
conducnd puternic i constituind o rezisten activ RTp de valoare redus.
Considernd R Tn n relaia 3.88, se obine V0=+VDD, deci putem spune
c potenialul +VDD se transfer la ieire prin rezistena activ RTp, genernd y=1
logic.
+VDD
RTp
RTn V0
Fig. 3.68. Explicativ pentru calculul lui V0
Similar, n zona V vom avea VI=VGSn=+VDD, fig. 3.67 a, Tn se deschide

puternic (regiunea liniar) constituind o rezisten activ RTn de valoare redus, n
timp ce, aa cum rezult din relaia 3.87, VGSp= 0V i Tp este blocat, oferind o
rezisten activ R Tp . Din relaia 3.88 rezult V0=0V, deci potenialul masei se
transfer la ieire prin Tn i y=0 logic.
Funcia de inversor a circuitului a fost demonstrat, caracteristica de transfer
din fig. 3.67 b a fost parial construit, iar tab. 3.17 parial completat.
n zonele II, III i IV, fig. 3.67 b, are loc tranziia dintre cele dou stri
logice, astfel:
- n zona II, fig. 3.67 a, IDn ncepe s creasc, punctul de funcionare al
tranzistorului Tn intrnd n regiunea de saturaie a curentului de dren, n timp ce T p
lucreaz nc n regiunea liniar. Deoarece T n conduce mai slab dect Tp, RTn>RTp,
R Tp VDD
deci 1 i din relaia 3.88 rezult V0 , fapt ilustrat n fig. 3.67 b.
R Tn 2
Curentul absorbit din sursa de alimentare este practic determinat de rezistena total
RTn+RTp i evoluia sa poate fi urmrit, la o scar mult mrit, n fig. 3.67 a;
- n zona III, ambele tranzistoare se afl n regiunea liniar, determinnd o
rezisten total RTn+RTp mai mic dect n zona II i genernd astfel un vrf al
curentului absorbit din sursa de alimentare, fig. 3.67 a; la jumtatea acestei zone, T n
VDD
i Tp conduc n egal msur, RTn=RTp i din relaia 3.88 rezult V0 ;
2
- n zona IV situaia se prezint simetric fa de zona II, rolul tranzistoarelor
Tn i Tp inversndu-se; Tn intr n regiunea liniar, n timp ce T p rmne n regiunea
84 Capitolul 3
de saturaie a curentului de dren IDp, dar la valori mai mici ale acestuia. Vom avea
R Tp VDD
RTn<RTp, deci 1 i din relaia 3.88 rezult V0 .
R Tn 2
Din diagramele din fig. 3.67, observm cu uurin faptul c, n regim static (0
sau 1 logic), consumul de energie din sursa de alimentare este practic nul (zonele I
i V), n timp ce la trecerea dintr-o stare logic n alta, consumul crete,
nregistrnd un maxim la mijlocul zonei III.
n fig. 3.69 am prezentat nivelurile logice ale familiei CMOS.
V0H= 4,99V 5 1
MH
VIH= 3,5V
VIL= 1,5V
ML 0
V0L= 0,01V
0
V0 VI
1 2
Fig. 3.69. Nivelurile logice ale familiei CMOS
3.2.2.4.2. NAND-ul CMOS

NAND-ul CMOS prezint schema din fig. 3.70 i este format din dou
perechi de tranzistoare complementare: dou cu canal indus de tip n i dou cu canal
indus de tip p. Pentru a pstra acurateea i simetria schemei, nu au mai fost desenate
legturile dintre perechile de borne de intrare x1, respectiv x2.
Funcionare: Cnd cel puin una dintre intrrile circuitului este 0 logic, cel
puin una dintre tensiunile de intrare VIi este 0V i cel puin unul dintre
tranzistoarele Tn1 i Tn2 va fi blocat. n acelai timp, n conformitate cu relaia 3.87,
cel puin unul dintre tranzistoarele T p1 i Tp2 va conduce (VGSp=-VDD) i potenialul
+VDD se va transfera la ieire, rezultnd V0=+VDD i y=1 logic (v. primele 3 linii ale
tabelului 3.18).
Cnd x1=x2=1 logic, VI1=VI2=+VDD i ambele tranzistoare Tn1 i Tn2 conduc.
Relaia 3.87 implic VGSp=0V i tranzistoarele T p1 i Tp2 vor fi ambele blocate.
Potenialul masei se transfer la ieire prin T n1 i Tn2, deci V0=0V i y=0 logic (v.
tab. 3.18).
+VDD
Tp1 Tp2
x1 x2 Tab. 3.18. Tabelul de adevr
al funciei NAND cu 2 intrri
y x1 x 2
Tn1 x2 x1 y
x1 0 0 1
0 1 1
Tn2 1 0 1
x2 1 1 0
Fig. 3.70. NAND-ul CMOS
Funcionarea ca NAND a circuitului a fost demonstrat.
3.2.2.4.3. NOR-ul CMOS

NOR-ul CMOS prezint schema din fig. 3.71 i tabelul de adevr tab. 3.19.
Funcionare: Pentru x1=x2=0 logic, VI1=VI2=VGSn1=VGSn2=0V i tranzistoarele
Tn1 i Tn2 vor fi blocate. Conform relaiei 3.87, VGSp1=VGSp2=-VDD, iar tranzistoarele
Tp1 i Tp2 vor conduce, transfernd potenialul +VDD la ieire. Se obine V0=+VDD,
deci y=1 logic.
+VDD
Tp1
Tab. 3.19. Tabelul de adevr
x1
al funciei NOR cu 2 intrri
Tp2 x2 x1 y
x2 0 0 1
y x1 x 2 0 1 0
Tn1 Tn2 1 0 0
1 1 0
x1 x2
Fig. 3.71. NOR-ul CMOS
Este suficient ca una dintre intrri, sau ambele, s fie 1 logic, pentru ca unul
dintre tranzistoarele Tn1 i Tn2, sau ambele, s conduc, respectiv unul dintre
tranzistoarele Tp1 i Tp2, sau ambele, s fie blocate. Potenialul masei se va transfera
86 Capitolul 3
la ieire prin Tn1 i Tn2, sau ambele, astfel nct V0=0V i y=0 logic (v. ultimele 3
linii ale tab. 3.19).
Funcionarea ca NOR a circuitului din fig. 3.71 a fost demonstrat.
3.2.2.4.4. Poarta de transfer CMOS

Poarta de transfer CMOS, fig. 3.72, conine o pereche de tranzistoare MOS
complementare cu canal indus, conectate n paralel.
Gp( A )
VDD
TP
VI V0
Tn
VSS
Gn(A)
Fig. 3.72. Poarta de transfer CMOS
Potenialele grilelor celor dou tranzistoare sunt ntotdeauna complementare,

favoriznd conducia, respectiv blocarea simultan a tranzistoarelor i, implicit, a
porii.
Astfel, pentru VA=VDD i VA VSS , tranzistoarele Tn i Tp conduc (v.
caracteristicile de transfer din fig. 3.67 a, deci poarta de transfer este deschis.
Pentru VA=VSS i VA VDD , tranzistoarele Tn i Tp vor fi blocate, iar poarta
de transfer CMOS se va bloca i ea.
n cazul n care VDD=+10V i VSS=-10V, poarta de transfer poate comuta
semnale analogice a cror evoluie se ncadreaz n plaja 10V.
Dac poarta de transfer este alimentat cu tensiunile V DD=+20V i VSS=0V,
semnalele care pot fi comutate vor trebui s fie pozitive i s se ncadreze n plaja
020V.
innd seama de structurile fizice ale celor dou tranzistoare utilizate, fig.
3.73, observm c polarizrile substraturilor de baz favorizeaz formarea canalului
Sn Gn Dn Sp Gp Dp
n ----------- n p +++++++ p
(a) p (b) n
SBn SBp
(VSS) (VDD)
Fig. 3.73. Structurile fizice ale tranzistoarelor porii de transfer CMOS
de tip indus. Spre exemplu, o tensiune VSS0 aplicat substratului de baz SBn al
tranzistorului Tn, fig. 3.73 a, implic respingerea electronilor din zona inferioar a
substratului ctre regiunea canalului virtual, favoriznd inducerea acestuia.
Se poate observa cu uurin faptul c, n absena obinuitei conectri a
substraturilor de baz SBn i SBp la sursele Sn, respectiv Sp, ale celor dou
tranzistoare, structurile fizice din fig. 3.73 devin simetrice, sursa i drena devenind
interschimbabile ca rol.
Simbolul porii de transfer CMOS este prezentat n fig. 3.74.
A
VI Intr. Ie. V0
Fig. 3.74. Simbolul porii de transfer CMOS
Funcionare: Presupunnd o alimentare simetric, VDD=VSS i o tensiune de

intrare:
-VSS<VI<+VDD, (3.89)
distingem urmtoarele dou cazuri:
Cazul 1: Grilele celor dou tranzistoare care formeaz poarta de transfer, au
urmtoarele poteniale:
VGn=VA = VDD>0, (3.90)
VGp= VA =-VSS<0. (3.91)
Tensiunile gril-surs ale celor dou tranzistoare se calculeaz cu relaiile:
VGSn=VGn-VSn=VDD-VI=VDD-(-VSSVDD)=(VDD+VSS) 0, (3.92)
VGSp=VGp-VSp=-VSS-VI=-VSS-(-VSSVDD)=0-(VSS+VDD). (3.93)
n fig. 3.75 a, am ncercat o ilustrare a evoluiilor potenialelor VI, VGn, VGp,
VGSn i VGSp, relaiile 3.89 3.93, iar n fig. 3.75 b am prezentat, n strict
coresponden cu fig. 3.75 a, caracteristicile de transfer ale celor dou tranzistoare
care compun poarta.
Observm c tranzistorul Tn conduce n intervalul (-VSSVPn), iar Tp n
intervalul (-VPpVDD), ceeace indic faptul c poarta de transfer este deschis i
prezint o rezisten RON=f(VI), a crei evoluie este ilustrat n fig. 3.75 b.
Cazul 2: Potenialele aplicate pe grilele celor dou tranzistoare sunt:
VGn=VA = -VSS<0, (3.94)
VGp= VA = VDD>0, (3.95)
iar tensiunile gril-surs ale celor dou tranzistoare se calculeaz astfel:
VGSn=VGn-VSn=-VSS-VI=-VSS-(-VSSVDD)=0-(VSS+VDD), (3.96)
VGSp=VGp-VSp=VDD-VI=VDD-(-VSSVDD)=(VDD+VSS) 0. (3.97)
Cele dou tranzistoare sunt evident blocate, v. fig. 3.75, deci poarta de
transfer este i ea blocat.
88 Capitolul 3
VGn=VA=+VDD VGSn=VGn-VI
+VD
D
VI
+VPn
t
0
-VPP VGSp=VGp-VI
-VDD
VGp=V A = -VSS
ID~GD
2000
GON
1000
R0N
[]
0 VI
-VSS -VPp 0 +VPn VD
VGSn D
0 VGSp
VDD+VS VPn
S
0 -VPp -(VDD+VSS)
Fig. 3.75. Explicativ pentru evoluia potenialelor porii de transfer CMOS
Strile celor dou tranzistoare care compun poarta de transfer sunt prezentate
centralizat n tab. 3.20.
Tab. 3.20. Centralizator al strilor tranzistoarelor ce compun poarta de transfer CMOS
Trz.\VI -VSS -VPp 0 VPn VDD

Tn Conduce Blocat
Tp Blocat Conduce
n fig. 3.76 este prezentat o variant practic de comand a porii de transfer

CMOS, desenat detaliat (a) i simbolic (b). Se remarc obinerea dintr-o singur
tensiune de comand, cu ajutorul unui inversor, a celor dou semnale
complementare de polarizare a grilelor celor dou tranzistoare.
Este vorba despre un circuit inversor cu 3 stri, obinut dintr-un inversor

CMOS i o poart de transfer.
+VDD
Vcomand Vcomand
VI V0 VI V0
(a) (b)
Fig. 3.76. Comanda porii de transfer CMOS:

a) schema detaliat; b) Schema simbolic
n fig. 3.77 este prezentat o aplicaie interesant a porii de transfer, bazat

pe proprietatea acesteia de a oferi o impedan nalt la ieire n starea de blocare.
+VDD
VI V 0 V0
(-VSS) CE
Fig. 3.77. Inversor cu 3 stri realizat n tehnic CMOS
Funcionare: Pentru CE=1 (CE = Chip Enable = autorizare funcionare

chip), poarta este deschis i informaia V0' de la ieirea inversorului CMOS are
acces la ieirea V0 a porii de transfer.
Pentru CE=0, poarta de transfer este blocat i circuitul prezint o stare de
nalt impedan (HZ) la ieire.
90 Capitolul 4
CAPITOLUL 4
Circuite logice combinaionale
Circuitele logice combinaionale (c.l.c.) sunt circuite fr memorie

(independente de propriile stri anterioare), caracterizate prin faptul c semnalele de
ieire sunt combinaii logice ale semnalelor de intrare, existnd numai atta timp ct
acestea din urm exist.
Schema bloc a unui circuit logic combinaional este dat n fig. 4.1, iar
funciile de ieire ale acestuia pot fi scrise sub forma:
yk = yk (x1, x2, ... , xn), (4.1)
cu k = 1, 2, ... , m.
x1 y1
x2 C. L. C. y2
. . .
. . .
. . .
xn ym
Fig. 4.1. Schema bloc a unui c.l.c.
Independena fa de timp a relaiilor 4.1 ar putea fi interpretat ca un rspuns

instantaneu i simultan al ieirilor circuitului logic combinaional la o modificare
simultan a intrrilor acestuia.
n realitate, situaia este puin mai complicat.
innd seama de faptul c un c.l.c. reprezint un ansamblu de pori logice
elementare interconectate ntre ele n diverse moduri, astfel nct informaiile
prezente la intrri parcurg, de regul, n drumul lor ctre ieiri, un numr variabil
de pori logice elementare, rezult c efectul modificrii valorilor logice ale
intrrilor c.l.c. se propag ctre ieiri n intervale de timp diferite, ntotdeauna
multipli de tpd.
Presupunnd c cea mai scurt cale intrare-ieire parcurge a pori, iar cea mai
lung b pori, nseamn c vectorul ieirilor va ncepe s varieze la un interval
de timp atpd dup modificarea vectorului de intrare i se va stabiliza abia dup un
interval de timp btpd de la momentul respectiv.
Prin urmare, n intervalul (b-a)tpd, vectorul de ieire nregistreaz variaii
neconforme cu relaia 4.1, cunoscute sub denumirea de hazard combinaional sau
hazard logic.
Eliminarea inconvenientelor pe care le implic hazardul logic poate fi realizat
numai printr-o proiectare riguroas care const fie n asigurarea unor ntrzieri
Circuite logice combinaionale 91
egale pe toate cile intrare-ieire, fie prin citirea informaiilor de la ieirea

circuitului numai dup terminarea intervalului (b-a)tpd, corespunztor procesului
tranzitoriu.
4.1. Analiza i sinteza circuitelor logice combinaionale

n legtur cu circuitele logice combinaionale, se pun de regul dou
probleme importante i anume: analiza i sinteza c.l.c.
4.1.1. Analiza circuitelor logice combinaionale

Analiza c.l.c. pornete de la schema logic cunoscut a circuitului i
urmrete stabilirea modului de funcionare a acestuia, fie prin construirea tabelului
de funcionare, fie prin scrierea formei analitice a funciei de ieire.
Spre exemplu, pornind de la schema logic a unui c.l.c. simplu, fig. 4.2,
deducem din aproape n aproape, urmrind transformrile semnalelor de intrare,
expresia analitic a funciei de ieire:
Y AB AB (4.2)
A
AB
A Y AB AB
B
B
AB
Fig. 4.2. Schema logic a unui XOR
Construirea tabelului de funcionare este acum extrem de simpl i urmeaz

paii prezentai n coloanele tabelului 4.1.
Tab. 4.1. Tabelul de funcionare al c.l.c. din fig. 4.2
B A B A AB AB Y A B AB
0 0 1 1 0 0 0
0 1 1 0 0 1 1
1 0 0 1 1 0 1
1 1 0 0 0 0 0
Recunoatem funcia de ieire i tabelul de funcionare al circuitului SAU-

EXCLUSIV (XOR).
92 Capitolul 4
4.1.2. Sinteza circuitelor logice combinaionale

Sinteza c.l.c. pornete de la funcia pe care trebuie s o ndeplineasc
circuitul i i propune obinerea unei variante (minimale) a structurii acestuia.
Etapele sintezei sunt: definirea funciei (funciilor) de ieire, minimizarea i,
n final, desenarea schemei circuitului.
Dup modul n care este scris funcia, implementarea se poate face n
diverse variante dintre care menionm:
a) cu orice combinaie de circuite logice elementare;
b) numai cu circuite NAND;
c) numai cu circuite NOR.
Spre exemplu, considernd funcia:
Y AB (4.3)
i tabelul ei de funcionare, tab. 4.2, ne propunem s realizm sinteza circuitului
corespunztor n mai multe variante.
Tab. 4.2. Tabelul de adevr al funciei XOR
B A Y
0 0 0
0 1 1
1 0 1
1 1 0
a) Sinteza utiliznd mai multe tipuri de circuite logice elementare

Pornind de la tab. 4.2, observm c forma canonic disjunctiv (FCD) a
funciei este cea exprimat de relaia 4.2. Fiind o form deja minimal,
implementarea ei conduce la circuitul din fig. 4.2.
Procednd similar, dar utiliznd forma canonic conjunctiv (FCC), obinem:
Y A B A B , (4.4)
care n urma implementrii conduce la circuitul din fig. 4.3.
A+B
A
Y A B A B
A
B
AB
B
Fig. 4.3. O alt variant de implementare a XOR-ului
b) Sinteza numai cu pori NAND

Aplicnd De Morgan asupra FCD, rel. 4.2, obinem:

Y AB AB AB AB , (4.5)
a crei implementare poate fi realizat numai cu NAND-uri i conduce la circuitul
din fig. 4.4.
+Vcc
Fig. 4.4. Implementarea XOR-ului numai cu NAND-uri
c) Sinteza numai cu pori NOR

Aplicnd De Morgan asupra FCC, rel. 4.4, obinem:

Y A B A B A B A B , (4.6)
a crei implementare poate fi fcut numai cu NOR-uri i conduce la circuitul din
fig. 4.5.
Fig. 4.5. Implementarea XOR-ului numai cu NOR-uri
n cele ce urmeaz, ne propunem prezentarea sintezei celor mai importante

circuite logice combinaionale utilizate n electronica digital.
94 Capitolul 4
4.2. Detectorul de paritate

Detectorul de paritate este un circuit logic combinaional care are rolul de a
determina paritatea sau imparitatea numrului de variabile de intrare egale cu 1
logic. El are la baz unele proprieti ale funciei SAU-EXCLUSIV (XOR).
Din motive legate de simplitatea expunerii, vom considera pentru nceput
poarta XOR cu dou intrri, fig. 4.6.
A
B Y A B AB AB
Fig. 4.6. Poarta logic XOR
Dup cum se poate observa din tabelul de adevr al funciei XOR de 2

variabile, tab. 4.2, la ieirea circuitului din fig. 4.6 se obine 1 logic cnd intrrile
sunt diferite (01 sau 10, deci un numr impar de intrri este 1 logic) i 0 logic - cnd
intrrile coincid (00 sau 11, deci un numr par de intrri este1 logic).
Spunem c circuitul XOR cu dou intrri este un detector de paritate impar,
sau, mai simplu, un detector de imparitate.
Prezentm n continuare cteva proprieti ale funciei logice XOR, care
urmeaz a fi folosite la sinteza detectorului de imparitate cu mai multe intrri.
Proprietatea nr. 1 (asociativitatea funciei XOR):
Y (A B) C A (B C) . (4.7)
Demonstraie:
Y (A B) C (AB AB) C AB AB C AB AB C ...
ABC AB C ABC ABC A (BC B C) A (BC BC)
A (B C) A (B C) A (B C) .
Proprietatea nr. 2 (oricare ar fi numrul de intrri al unei pori XOR, ieirea
Y=1/0 dac un numr impar/par de variabile de intrare este egal cu 1):

1 1 ...
1 0
...
0 0 0 ;
(4.8)
nr. par de "1" nr. oarecare de "0"

1 1 ...
1 0

0...
0 1 . (4.9)
nr. impar de "1" nr. oarecare de "0"
Demonstraia se bazeaz pe tabelul de adevr al funciei XOR, tab. 4.2.
Pentru o mai bun edificare asupra acestei proprieti, pot fi construite tabeluri
de adevr ale funciei XOR cu 3 i 4 variabile (v. tab. 4.3).
Proprietatea nr. 3 (utilizarea XOR-ului ca circuit inversor/neinversor
comandat):
A 1 A 1 A 1 A ; (4.10)
A 0 A0 A0 A . (4.11)
Ilustrarea relaiilor 4.10 i 4.11 este prezentat n fig. 4.7 a i b, care cumulate,
conduc la schema circuitului inversor / neinversor comandat din fig. 4.7 c.
A KC (la mas) A
1 0 YA
(a) Circuitul inversor (b) Circuitul neinversor
A A
Y
1 A
P
0
(c) Circuitul inversor / neinversor comandat
Fig. 4.7. Ilustrativ pentru proprietile funciei XOR
4.2.1. Detectorul de paritate impar cu 4 variabile de intrare

Pornind de la tabelul de adevr, tab. 4.3, n care valorile logice din coloanele
Y au fost obinute innd seama de proprietile (1) i (2) ale XOR-ului, rezult
pentru circuit dou variante de implementare.
Varianta prezentat n fig. 4.9 prezint avantajul unor ntrzieri egale cu 2tpd
pe toate cile intrare-ieire, fapt care face s dispar pericolul hazardului logic.
Tab. 4.3. Tabelul de adevr al detectorului de imparitate
Var. intrare Y=[(A B) C] D Y=(A B) (C D)

YAB= YABC= Y= YAB= YCD= Y=
D C B A
AB YAB C YABC D AB CD YAB YCD
0 0 0 0 0 0 0 0 0 0
0 0 0 1 1 1 1 1 0 1
0 0 1 0 1 1 1 1 0 1
0 0 1 1 0 0 0 0 0 0
0 1 0 0 0 1 1 0 1 1
0 1 0 1 1 0 0 1 1 0
0 1 1 0 1 0 0 1 1 0
0 1 1 1 0 1 1 0 1 1
1 0 0 0 0 0 1 0 1 1
1 0 0 1 1 1 0 1 1 0
1 0 1 0 1 1 0 1 1 0
1 0 1 1 0 0 1 0 1 1
1 1 0 0 0 1 0 0 0 0
1 1 0 1 1 0 1 1 0 1
1 1 1 0 1 0 1 1 0 1
1 1 1 1 0 1 0 0 0 0
96 Capitolul 4
+Vcc +Vcc
A YAB A YAB
B B Y
YABC
C
Y C
D D YCD
Fig. 4.8. Schema detectorului de Fig. 4.9. Schema detectorului de

paritate impar - varianta 1 paritate impar - varianta 2
4.2.2. Detectorul de paritate comandat

n sinteza detectorului este necesar s se in seama de urmtoarele condiii:
1) Transformarea detectorului de paritate impar, fig. 4.9, n detector de
paritate par, trebuie realizat prin schimbarea valorii logice a unei singure "bare" de
comand, n maniera prezentat n fig. 4.7.
2) Indiferent de regimul de "imparitate" sau "paritate" n care lucreaz
detectorul, ieirea acestuia trebuie s fie "1" logic n momentul deteciei. Rezult
pentru regimul de "imparitate", Y Y , iar pentru regimul de "paritate", Y' Y (v.
tab. 4.4). Este deci necesar utilizarea proprietii (3) de maniera din fig. 4.10.
+Vcc
A YAB
B Y Y'
C
D YCD
P
Fig. 4.10. Schema detectorului de paritate comandat
ntr-adevr,
Y, pentru P = 0 (detector de imparitate);
Y Y P (4.12)
Y, pentru P = 1 (detector de paritate).
Pentru confirmarea acestor rezultate, prezentm tabelul de adevr 4.4 al

detectorului de paritate comandat. Acest tabel reia practic de dou ori primele 4
coloane i ultima din tab. 4.3: o dat pentru P=0 i a doua oar pentru P=1. n final,
este adugat coloana Y, obinut prin aplicarea relaiei 4.12.
Tab. 4.4. Tabelul de adevr al detectorului de paritate comandat
D C B A Y P Y'
0 0 0 0 0 0 0
0 0 0 1 1 0 1
0 0 1 0 1 0 1
0 0 1 1 0 0 0
0 1 0 0 1 0 1
0 1 0 1 0 0 0
0 1 1 0 0 0 0
0 1 1 1 1 0 1
1 0 0 0 1 0 1
1 0 0 1 0 0 0
1 0 1 0 0 0 0
1 0 1 1 1 0 1
1 1 0 0 0 0 0
1 1 0 1 1 0 1
1 1 1 0 1 0 1
1 1 1 1 0 0 0
0 0 0 0 0 1 1
0 0 0 1 1 1 0
0 0 1 0 1 1 0
0 0 1 1 0 1 1
0 1 0 0 1 1 0
0 1 0 1 0 1 1
0 1 1 0 0 1 1
0 1 1 1 1 1 0
1 0 0 0 1 1 0
1 0 0 1 0 1 1
1 0 1 0 0 1 1
1 0 1 1 1 1 0
1 1 0 0 0 1 1
1 1 0 1 1 1 0
1 1 1 0 1 1 0
1 1 1 1 0 1 1
O aplicaie important a detectorului de paritate o constituie controlul de

paritate al transmisiunilor de date, capabil s detecteze erorile de transmisie i s
declaneze o procedur de corecie a acestora.
Astfel, considernd c informaia care se transmite prin magistrala de date se
compune din cuvinte a cte 4 bii, fig. 4.10, fiecrui cuvnt i se adaug la emisie (E)
98 Capitolul 4
un al 5-lea bit de control la paritate furnizat de ctre un detector de paritate cu 4

intrri, DP-I. n acest mod, pe cele 4+1 linii de transmitere a informaiei vom avea n
fiecare moment cte un cuvnt de cod format din 5 bii, n componena cuvntului
respectiv existnd ntotdeauna un numr par de bii egali cu 1 logic.
MAGISTRAL
E R
Mesaj Mesaj
A A
B B
C Ya C Yb Decizie
D D
Pa Pb
DP-I DP-II
Fig. 4.10. Detectarea erorilor de transmisie a informaiilor binare
La receptorul R exist un alt detector de paritate cu 5 intrri, DP-II, la ieirea

cruia se va obine 1 logic n cazul n care transmisia de date a fost corect (numr
par de 1 logic pe cele 5 linii) i 0 logic dac aceasta a fost perturbat. Evident, n
acest din urm caz, se ia decizia blocrii execuiei i a coreciei erorii aprute prin
metode specifice, cum ar fi transmiterea repetat a informaiei.
4.3. Multiplexoare
Multiplexoarele (MUX-urile) sunt circuite logice combinaionale care permit
trecerea datelor de la una din cele n intrri spre ieirea unic, fig. 4.11.
A0 A1 Ap-1
. . .
I0
I1 MUX
. .
Y
. .
. .
In-1
Fig. 4.11. Schema bloc general a unui multiplexor

Selecia intrrii care urmeaz a avea acces la ieire se face printr-un cuvnt de
cod (adres) avnd p bii.
Se observ c n=2p, adic numrul de intrri este egal cu numrul
combinaiilor logice de adres a cror apariie urmeaz s autorizeze accesul
succesiv al intrrilor ctre ieire.
4.3.1. Circuitul de multiplexare cu 4 intrri

n cazul MUX-ului cu n=4 intrri (I0, I1, I2, I3), numrul barelor de adres este
p=2 (A0, A1).
Pornind de la definiia multiplexorului, construim tabelul de funcionare al
unui MUX cu 4 intrri, tab. 4.5, scriem forma canonic disjunctiv, rel. 4.13, i o
implementm n fig. 4.12.
Tab. 4.5. Tabelul de funcionare al unui MUX cu 4 intrri
E A1 A0 I0 I1 I2 I3 Y
1 x x x x x x 0
0 0 0 I0 x x x I0
0 0 1 x I1 x x I1
0 1 0 x x I2 x I2
0 1 1 x x x I3 I3
A0 A1 E +Vcc
A0 A1
I0
I1
Y
I2
I3
Fig. 4.12. MUX-ul cu 4 intrri

100 Capitolul 4
Y E( A1A 0 I 0 A1A 0 I1 A1A 0 I 2 A1A 0 I 3 ). (4.13)

P0 P1 P2 P3
Observm c schema este prevzut i cu o intrare de autorizare

E ENABLE , activ n starea "L". Pentru E 1 , indiferent de strile logice ale
intrrilor i barelor de adres, ieirea se fixeaz n 0 logic i MUX-ul este inactivat.
4.4. Demultiplexoare
Circuitele de demultiplexare (DMUX-urile) sunt c.l.c. care permit
transmiterea datelor de la o intrare unic, la una din cele m ieiri selectate printr-un
cuvnt de cod (adres).
Schema bloc a unui DMUX cu m ieiri i p bare de adres (m=2 p) este
prezentat n fig. 4.13.
A0 A1 . . . Ap-1
. . .
Y0
DMUX Y1
I . 1..
.
. .
Ym-1
Fig. 4.13. Schema bloc general a unui DMUX
4.4.1. Circuitul de demultiplexare cu 4 ieiri

Circuitul de demultiplexare cu m=4 ieiri (Y0,Y1, Y2, Y3), are p=2 bare de
adres (A0,A1).
Tab. 4.6. Tabelul de funcionare al unui DMUX cu 4 ieiri
A1 A0 I Y0 Y1 Y2 Y3
0 0 I I 0 0 0
0 1 I 0 I 0 0
1 0 I 0 0 I 0
1 1 I 0 0 0 I
Pornind de la tabelul de funcionare al unui astfel de circuit, tab. 4.6, se scriu

funciile de ieire:
Y0 I A1 A 0 , Y1 I A1A 0 , Y2 I A1 A 0 , Y3 I A1 A 0 , (4.14)
i se obine varianta de implementare din fig. 4.14.
A1 A0 +Vcc
Y0
Y1
Y2
Y3
Fig. 4.14. DMUX-ul cu 4 ieiri
4.5. Comparatoare numerice

Comparatoarele numerice sunt c.l.c. care permit determinarea valorii relative
a dou numere exprimate n cod binar.
Schema bloc a unui comparator de n bii este prezentat n fig. 4.15.
A0
A1
. .
.
.
.
.
A<B
An-1
COMPARATOR A=B
B0
B1
.
.
.
.
A>B
. .
Bn-1
Fig. 4.15. Schema bloc a unui comparator de n bii

102 Capitolul 4
4.5.1. Comparatorul numeric de un bit

Comparatorul numeric de un bit prezint schema bloc din fig. 4.16.
Ak < Bk
fik (Ak inferior lui Bk)
Ak Ak = Bk
COMPARATOR fek (Ak egal cu Bk)
Bk Ak > Bk
fsk (Ak superior lui Bk)
Fig. 4.16. Schema bloc a comparatorului de 1 bit
Compararea celor dou numere de cte un bit fiecare, permite definirea

urmtoarelor funcii, v. tab. 4.7:
- funcia de inferioritate, f i k A k B k , care ia valoarea logic 1 numai cnd
Ak<Bk, adic atunci cnd Ak=0 i Bk=1;
- funcia de egalitate, f e k A k B k , care ia valoarea logic 1 numai cnd
Ak=Bk, adic fie Ak=Bk=0, fie Ak=Bk=1 logic;
- funcia de superioritate, f s k A k B k , care ia valoarea logic 1 numai cnd
Ak>Bk.
A k B k 1 pentru A k B k ;

Sintetic, putem scrie: A k B k 1 pentru A k = B k ; (4.15)
A B 1 pentru A B ,
k k k k
relaii care ne ajut s construim tabelul de funcionare al comparatorului de 1 bit,

tab. 4.7.
Tab. 4.7. Tabelul de funcionare al comparatorului de 1 bit
fik fek fsk

Ak Bk Ak Bk Ak B k Ak B k
0 0 0 1 0
0 1 1 0 0
1 0 0 0 1
1 1 0 1 0
Ak<Bk Ak=Bk Ak>Bk
Pornind de la tabelul de funcionare, tab. 4.7, n care coloanele 3, 4 i 5

reprezint ieirile comparatorului de 1 bit pentru cele 3 situaii posibile rezultate n
urma comparrii, se obine varianta de implementare din fig. 4.17.
+Vcc
fik
Ak
fek
Bk
fsk
Fig. 4.17. Schema logic a comparatorului de 1 bit
4.5.2. Comparatorul numeric de 4 bii

Se poate obine prin interconectarea a patru comparatoare de un bit.
Cele dou numere de cte 4 bii fiecare se pot scrie astfel:
A = 23A3+22A2+21A1+20A0 ;
B = 23B3+22B2+21B1+20B0.
Procesul comparrii ncepe cu biii cei mai semnificativi. Astfel, pentru a
avea A<B este necesar ca:
sau A3 < B3,
sau A3 = B3 i A2 < B2,
sau A3 = B3 i A2 = B2 i A1 < B1,
sau A3 = B3 i A2 = B2 i A1 = B1 i A0 < B0.
Rezult funcia:
Fi = fi3 +fe3fi2+fe3fe2fi1+fe3fe2fe1fi0. (4.16)
Pentru A = B ete necesar ca:
A3 = B3 i A2 = B2 i A1 = B1 i A0 = B0.
Rezult funcia:
Fe = fe3fe2fe1fe0. (4.17)
Pentru A > B este necesar ca:
sau A3 > B3,
sau A3 = B3 i A2 > B2,
sau A3 = B3 i A2 = B2 i A1 > B1,
sau A3 = B3 i A2 = B2 i A1 = B1 i A0 > B0.
Rezult funcia:
Fs = fs3+fe3fs2+fe3fe2fs1+fe3fe2fe1fs0. (4.18)
ntruct relaiile 4.16, 4.17 i 4.18 nu pot fi adevrate simultan, se poate scrie
c oricare din cele 3 relaii este adevrat dac celelalte dou sunt false:
Fi Fe Fs; (4.19)
104 Capitolul 4
Fe Fi Fs; (4.20)
Fs Fi Fe . (4.21)
Prin urmare, teoretic este suficient obinerea a dou din relaiile 4.16, 4.17 i
4.18, a treia rezultnd (cu numai dou invesoare i o poart I) dintr-una din relaiile
4.19, 4.20 sau 4.21. Practic, se implementeaz toate relaiile 4.16, 4.17 i 4.18,
pentru a nu aprea diferene de timpi de propagare.
fi3
fe3 fe3
fe2 Fe
fi2 fe1
fi0 A=B
fe3 Fi Fe'
fe2 A<B b)b
fi1 b)
fe3 Fi
fe2
fe1
fi0 Fe Fs
fe3 A>B
fe2 Fi'
fe1
fi0 Fs''
Fi'
a) c)
Fig. 4.18. Schemele logice simplificate ale funciilor

de ieire ale comparatorului de 4 bii
n fig. 4.18 este prezentat implementarea funciilor Fi, fig. 4.18 a, i Fe, fig. 4.18 b,
cu observaia c circuitul corespunztor lui Fs poate fi realizat de maniera din fig. 4.18a
(evident cu alte mrimi de intrare) sau de maniera din fig. 4.18 c (v. relaia 4.21).
Fi', Fe' i Fs' sunt intrri de extensie la care se conecteaz ieirile
comparatorului de 4 bii de rang inferior.
Varianta integrat a comparatorului numeric de 4 bii este circuitul integrat
SN 7485, fig. 4.19.
A0 A1 A2 A3 B0 B1 B2 B3
+Vcc 10 12 13 15 9 11 14 1
16 6 Fe1
3 I A=B
2
A=B 7 Fi1
IA<B SN 7485 A<B
IA>B 5 Fs1
8 A>B
GND
Fig. 4.19. Schema comparatorului integrat de 4 bii

4.5.3. Comparatorul numeric de 8 bii

Conectnd n cascad dou comparatoare SN 7485, obinem un comparator
numeric de 8 bii, fig. 4.20.
A0 A1 A2 A3 B0 B1 B2 B3 A4 A5 A6 A7 B4 B5 B6 B7
+Vcc 10 12 13 15 9 11 14 1 +Vcc 10 12 13 15 9 11 14 1
16 16 6 Fe2
3 6 Fe1 Fe'1 3 A=B
IA=B A=B IA=B 7 Fi2
2 COMP. 1 7 Fi1 Fi'1 2 COMP. 2
I A<B I A<B
4 A<B SN 7485 5 Fs1 Fs'1 4 A<B SN 7485 5 Fs2
I A>B IA>B
8 A>B 8 A>B
GND GND
Fig. 4.20. Schema unui comparator de 8 bii sintetizat cu 2 x SN 7485
n fig. 4.19 i 4.20 putem observa modul n care sunt conectate intrrile care
provin de la rangul inferior al comparatorului numeric integrat SN 7485.
Astfel, intrarea corespunztoare funciei de egalitate, A=B, se conecteaz la
+VCC (1 logic), simulndu-se astfel egalitatea biilor de rang inferior care de fapt nu
exist (v. tab. 4.6).
Similar, intrrile corespunztoare funciilor de inferioritate (A<B) i
superioritate (A>B) sunt conectate la mas, simulnd absena oricrei inegaliti
provenite de la rangul inferior.
4.6. Sumatoare
Sumatoarele sunt subsisteme logice combinaionale care asigur - direct sau
indirect - efectuarea tuturor operaiilor aritmetice dintr-un sistem de calcul.
A0
S0
A1
.
.
.
. S1
. .
. .
An-1 . .
SUMATOR . .
B0
B1 Sn-1
. .
. .
. .
Cn-1
Bn-1
Fig. 4.21. Schema bloc general a unui sumator

106 Capitolul 4
Schema bloc a unui sumator de 2 numere binare a cte n bii este prezentat
n fig. 4.21, unde s-au notat cu Si , i=0,1, ..., n-1, biii corespunztori sumei, iar cu Ci
transportul ctre rangul urmtor.
4.6.1. Semisumatorul
Semisumatorul realizeaz suma a dou numere binare de cte 1 bit, fr a ine
seama de transportul de la bitul imediat inferior ca semnificaie.
Pornind de la tabelul de adevr al unui semisumator de 1 bit, tab. 4.8, se obin
relaiile de calcul 4.22 i 4.23 a cror implementare conduce la schema din fig. 4.22
a, sau, la nivel de schem bloc, fig. 4.22 b.
Tab. 4.8. Tabelul de adevr al semisumatorului de 1 bit
Ai Bi Rezultatul Suma Transport

adunrii (Si) (Ci)
0 0 00 0 0
0 1 01 1 0
1 0 01 1 0
1 1 10 0 1
Si Ai Bi ; (4.22)

Ci Ai Bi . (4.23)
+Vc
c Ai Bi
Ai 0
Si
Bi
1/2
Ci
Ci S i
a) schema logic b) schema bloc
Fig. 4.22. Semisumatorul de 1 bit
4.6.2. Sumatorul complet de 1 bit

Spre deosebire de semisumator, sumatorul complet de 1 bit ia n consideraie
i transportul Ci-1 de la bitul imediat inferior, conform schemei bloc din fig. 4.23.
Ai Bi Ci-1
0
Ci S i
Fig. 4.23. Schema bloc a sumatorului complet de 1 bit
Tabelul de funcionare al sumatorului complet de 1 bit este tab. 4.9.
Tab. 4.9. Tabelul de funcionare al sumatorului complet de 1 bit
Intrri Ieiri
Suma
Ai Bi Ci-1 Si Ci
0 0 0 00 0 0
0 0 1 01 1 0
0 1 0 01 1 0
0 1 1 10 0 1
1 0 0 01 1 0
1 0 1 10 0 1
1 1 0 10 0 1
1 1 1 11 1 1
Ca i n cazul semisumatorului, ieirea Si este suma modulo 2 a celor 3

intrri:
S i A i B i C i 1 (4.24)
A i Bi C i 1 A i B i Ci 1 A i Bi Ci 1 A i B i C i 1 ,
relaie care se poate obine i direct din tab. 4.8, scriind SiFCD.
Din acelai tabel se poate deduce i Ci:
C i A i B i C i 1 A i Bi C i 1 A i B i C i 1 A i B i C i 1 . (4.25)
Grupnd succesiv fiecare din primii trei termeni ai relaiei (4.25) cu ultimul,
se obine:
Ci = BiCi-1 + AiCi-1 + AiBi, (4.26)
iar dup negarea relaiei 4.26 i aplicarea lui De Morgan, vom avea:
Ci A i Bi A i Ci 1 Bi Ci 1 . (4.27)
Notnd primii trei termeni din Si cu Di:
D i A i Bi C i 1 A i B i Ci 1 A i Bi Ci 1 , (4.28)
observm c acetia se pot obine din produsul logic al lui Ci cu (Ai + Bi + Ci-1):
108 Capitolul 4
Di = (Ai + Bi + Ci-1) Ci . (4.29)

ntr-adevr, introducnd Ci din relaia 4.27 n 4.29 i efectund operaiile, se
obine expresia 4.28.
Rezult c Si se poate scrie:
S i D i A i B i C i 1
A i Ci B i Ci C i 1 Ci A i B i C i 1 . (4.30)
Implementarea relaiilor 4.26 i 4.30 conduce la sinteza schemei sumatorului
complet de 1 bit, fig. 4.24.
Ai Bi Ci-1 Ci +Vcc
Si
Ci
Ci
Fig. 4.24. Schema logic a sumatorului complet de 1 bit
4.6.3. Sumatorul complet de 4 bii

Se obine prin interconectarea a 4 sumatoare complete de 1 bit, aa cum este
ilustrat n fig. 4.25. ntruct implementarea unui astfel de sumator cu ajutorul
circuitelor logice elementare este deosebit de laborioas, vom utiliza pentru ilustrare
sumatorul complet de 4 bii integrat CDB 483, a crui schem bloc este identic cu
cea prezentat n fig. 4.25.
+Vcc
A3 B3 A2 B2 A1 B1 A0 B
5 01 16 03 4 08 7 010 0 11
CDB483
C2 C1 C0
C3
14 3 2 1 0
13
C-1
15 2 6 9 12
S3 S2 S1 S0
Fig. 4.25. Schema bloc a sumatorului complet de 4 bii
4.7. Convertoare de cod

Convertoarele de cod sunt circuite logice combinaionale care permit
transformarea unui cod binar n altul.
Schema bloc a unui convertor de n / m bii este prezentat n fig. 4.26.
I0 O0
O1 Cod binar
Cod binar I1 Convertor . .
iniial
.
.
.
.
.
.
de cod .
.
.
. final
In-1 iniial Om-1
Fig. 4.26. Schema bloc general a unui convertor de cod
4.7.1. Convertorul de cod binar natural Gray

Schema bloc a unui convertor pe 4 bii din cod binar natural n cod Gray se
obine din fig. 4.26 pentru n = m = 4 i este prezentat n fig. 4.27.
B0 G0
Cod binar B1 Convertor G1 Cod binar
de cod reflectat
natural B2 G2 (Gray)
B3 G3
Fig. 4.27. Schema bloc a convertorului de cod "binar natural - Gray"
Dup cum rezult i din tabelul de adevr, tab. 4.10, codul binar reflectat
(Gray) se obine din codul binar natural astfel:
G0 - repet primele 2 locaii ale lui B0, dup care se reflect din 2 n 2 locaii;
110 Capitolul 4
G3 - repet B3.
Tab. 4.10. Tabelul de adevr al convertorului de cod "binar natural - Gray"
Binar natural Gray

B3 B2 B1 B0 G3 G2 G1 G0
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 0
0 1 0 1 0 1 1 1
0 1 1 0 0 1 0 1
0 1 1 1 0 1 0 0
1 0 0 0 1 1 0 0
1 0 0 1 1 1 0 1
1 0 1 0 1 1 1 1
1 0 1 1 1 1 1 0
1 1 0 0 1 0 1 0
1 1 0 1 1 0 1 1
1 1 1 0 1 0 0 1
1 1 1 1 1 0 0 0
Pornind de la tab. 4.10, alctuim diagramele VK pentru G3, G2, G1 i G0, fig.
4.28.
B1B0 B1B0
00 01 11 10 00 01 11 10
B3B2 B3B2
00 00
01 01 1 1 1 1
11 1 1 1 1 11
10 1 1 1 1 10 1 1 1 1
G3 = B3 G 2 B2 B3 B2 B3
(a) (b)
B2 B3
Fig. 4.28. Diagramele VK corespunztoare funciilor de ieire ale convertorului

B1B0 B1B0
00 01 11 10 00 01 11 10
B3B2 B3B2
00 1 1 00 1 1
01 1 1 01 1 1
11 1 1 11 1 1
10 1 1 10 1 1
G1 B1B2 B1B2 G 0 B1 B 0 B1 B0
= B1 B2 B 0 B1
(c) (d)
Fig. 4.28. Diagramele VK corespunztoare funciilor de ieire ale convertorului (continuare)
Dup minimizare, obinem urmtoarele expresii:

G 3 B3 ; G 2 B2 B3 ; G1 B1 B2 ; G 0 B0 B1, (4.31)
a cror implementare conduce la schema din fig. 4.29.
+ Vcc
B3 G3
G2
B2
G1
B1
G0
B0
Fig. 4.29. Schema logic minimal a convertorului de cod "binar natural - Gray"
4.7.2. Convertorul de cod "Gray - binar natural"

Schema bloc a unui convertor din cod Gray n cod binar natural este
prezentat n fig. 4.30, iar tabelul de adevr este tab. 4.11.
G0 B0
Cod binar G1 Convertor B1 Cod binar
de cod
reflectat G2 B2 natural
(Gray) G3 B3
Fig. 4.30. Schema bloc a convertorului de cod "Gray - binar natural"

112 Capitolul 4
Tab. 4.11. Tabelul de adevr al convertorului de cod "Gray - binar natural"
Cod Gray Cod binar natural

G3 G2 G1 G0 B3 B2 B1 B0
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 1
0 1 0 1 0 1 1 0
0 1 1 0 0 1 0 0
0 1 1 1 0 1 0 1
1 0 0 0 1 1 1 1
1 0 0 1 1 1 1 0
1 0 1 0 1 1 0 0
1 0 1 1 1 1 0 1
1 1 0 0 1 0 0 0
1 1 0 1 1 0 0 1
1 1 1 0 1 0 1 1
1 1 1 1 1 0 1 0
ntruct aplicarea procedeului de la 4.7.1 este destul de laborioas, apelm

la urmtorul artficiu: cunoscut fiind faptul c A A B B , calculm cu ajutorul
relaiilor 4.31 urmtoarele sume modulo 2:
G 2 G 3 , G1 G 2 G 3 , G 0 G1 G 2 G 3 . (4.32)
Obinem:
G 3 B3 ; B3 G 3 ;
G 2 G 3 B2 B3 B3 ; B2 G 2 G 3 ;

0
G1 G 2 G 3 B1 B2 B2 B3 B3 ; B1 G1 G 2 G 3 ; (4.33)

0 0
G 0 G1 G 2 G 3 B0 B1 B1 B2 B2 B3 B3 ;

0 0 0
B0 G 0 G1 G 2 G 3 .
Implementarea relaiilor 4.33 conduce la schema logic a convertorului de cod

"Gray - binar natural din fig. 4.31.
+Vcc
G3 B3
B2
G2
B1
G1
B0
G0
Fig. 4.31. Schema logic a convertorului de cod "Gray - binar natural"
4.8. Codificatoare
Codificatoarele sunt circuite logice combinaionale cu n intrri i m ieiri de
adres, constituind de fapt subsisteme ale unor circuite integrate pe scar medie
(M.S.I.) sau larg (L.S.I.) cum ar fi: convertoarele de cod, circuitele ROM, PLA, etc.
Schema bloc a unui codificator este prezentat n fig. 4.32.
I1 A0
I. 2 A2
.
.
.
.
.
.
CD .
.
.
.
.
In Am-1
Fig. 4.32. Schema bloc general a unui codificator
4.8.1. Codificatorul de adres simplu

Codificatorul de adres simplu furnizeaz la ieire un cuvnt binar de m bii
atunci cnd numai una din cele n intrri ale sale este activat.
Tab. 4.12. Tabelul de adevr al codificatorului de adres
INTRRI ADRESE
I1 I2 I3 I4 I5 I6 I7 A2 A1 A0
1 0 0 0 0 0 0 0 0 1
0 1 0 0 0 0 0 0 1 0
0 0 1 0 0 0 0 0 1 1
0 0 0 1 0 0 0 1 0 0
0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 1 1 1 1
114 Capitolul 4
Rezult c numrul cuvintelor furnizate la ieire este n=2m-1 i este egal cu

numrul intrrilor.
Pentru exemplificare, ne propunem s realizm sinteza unui codificator de
adres cu n=7 intrri, deci cuvntul de adres va fi format din m=3 bii.
Pornind de la tabelul de adevr, tab. 4.12, se deduc expresiile funciilor de
ieire, rel. 4.34, 4.35 i 4.36, i se obine varianta de implementare din fig. 4.33:
A0 = I1 + I3 + I5 + I7 ; (4.34)
A1 = I2 + I3 + I6 + I7 ; (4.35)
A2 = I4 + I5 + I6 + I7 . (4.36)
I1 I 2 I 3 I 4 I 5 I 6 I 7 +Vcc
A0
A1
1
A2
Fig. 4.33. Schema logic a codificatorului de adres
Observaie: este interzis activarea simultan a mai multor linii de intrare

deoarece se pot crea confuzii. De exemplu, activarea simultan a liniilor I1 i I2
genereaz cuvntul de cod A2=0, A1=1, A0=1 (011) care corespunde de fapt, ntr-o
funcionare normal, activrii lui I3. n cazul n care nu se poate evita activarea
simultan a mai multor intrri, se folosesc circuite de codificare (codare) prioritare.
I1 I2 I3 I4 I5 I6 I7 +Vcc
A0
A1
1
A2
Fig. 4.34. O alt variant de implementare a codificatorului de adres

O alt variant de implementare a CD cu 7 intrri i 3 ieiri de adres se

poate obine aplicnd relaiilor 4.34, 4.35 i 4.36 principiul dublei negaii i una din
relaiile lui De Morgan:
A 0 I1 I 3 I 5 I 7 I1 I 3 I 5 I 7 (4.37)
A1 I 2 I 3 I 6 I 7 I 2 I 3 I 6 I 7 (4.38)
A 2 I 4 I5 I 6 I 7 I 4 I5 I6 I7 (4.39)
Se obine schema prezentat n fig. 4.34.
4.9. Decodificatoare
Decodificatoarele sunt circuite logice combinaionale cu n intrri i m ieiri,
realizate n tehnologie MSI, care activeaz una sau mai multe ieiri n funcie de
cuvntul de cod aplicat la intrare (m=2n).
Schema bloc a unui decodificator este prezentat n fig. 4.35.
A0
Y0
A. 1 Y. 1
.
.
.
DCD .
.
.
.
.
. .
An-1 Ym-1
Fig. 4.35. Schema bloc general a unui decodificator
4.9.1. Decodificatorul de adres

Decodificatorul de adres activeaz linia de ieire a crei adres codificat
binar este aplicat la intrri.
Schema bloc a unui decodificator de adres cu n=2 intrri i m=2 2=4 ieiri
este prezentat n fig. 4.36.
Y0
A0
Y1
DCD
Y2
A1
Y3
Fig. 4.36. Schema bloc a unui decodificator cu 2 intrri i 4 ieiri
Din tabelul de adevr, tab. 4.13, se obin expresiile 4.40 ale funciilor de
ieire i varianta de implementare din fig. 4.37.
116 Capitolul 4
Tab. 4.13. Tabelul de adevr al decodificatorului cu 2 intrri i 4 ieiri
A1 A0 Y0 Y1 Y2 Y3
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1
Y0 A1A 0 ; Y1 A1A 0 ; Y2 A1A 0 ; Y3 A1A 0 (4.40)
A1 A0 +Vcc
Y0
Y1
Y2
Y3
Fig. 4.37. Schema logic a decodificatorului cu 2 intrri i 4 ieiri
4.9.2. Decodificatorul BCD-zecimal

Prescurtarea BCD semnific n limba romn "zecimal codat binar".
Schema bloc a unui decodificator BCD-zecimal este prezentat n fig. 4.38.
A0 Y0
A1 Y1
A2
DCD .
.
.
.
. .
A3 Y9
Fig. 4.38. Schema bloc a decodificatorului BCD - zecimal
Spre deosebire de codul binar natural, BCD nu include combinaiile binare

1010, 1011, 1100, 1101, 1110, 1111, combinaii ce corespund numerelor zecimale
10, 11, 12, 13, 14 i 15.
Apariia oricreia din cele 6 combinaii de intrare excluse, duce toate ieirile
n starea "1". Se spune c decodificatorul rejecteaz datele false.
Funcionarea decodificatorului din fig. 4.38 (n variant integrat - CDB 442)
este prezentat n tab. 4.14.
Tab. 4.14. Tabelul de adevr al decodificatorului BCD - zecimal
A3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9
0 0 0 0 0 0 1 1 1 1 1 1 1 1 1
1 0 0 0 1 1 0 1 1 1 1 1 1 1 1
2 0 0 1 0 1 1 0 1 1 1 1 1 1 1
3 0 0 1 1 1 1 1 0 1 1 1 1 1 1
4 0 1 0 0 1 1 1 1 0 1 1 1 1 1
5 0 1 0 1 1 1 1 1 1 0 1 1 1 1
6 0 1 1 0 1 1 1 1 1 1 0 1 1 1
7 0 1 1 1 1 1 1 1 1 1 1 0 1 1
8 1 0 0 0 1 1 1 1 1 1 1 1 0 1
9 1 0 0 1 1 1 1 1 1 1 1 1 1 0
10 1 0 1 0 1 1 1 1 1 1 1 1 1 1
11 1 0 1 1 1 1 1 1 1 1 1 1 1 1
12 1 1 0 0 1 1 1 1 1 1 1 1 1 1
13 1 1 0 1 1 1 1 1 1 1 1 1 1 1
14 1 1 1 0 1 1 1 1 1 1 1 1 1 1
15 1 1 1 1 1 1 1 1 1 1 1 1 1 1
4.9.3. Decodificatorul BCD - 7 segmente

Decodificatorul BCD - 7 segmente prezint schema bloc din fig. 4.39,
A0 A1 A2 A3
DCD
BCD - 7 sgm
....
a b .... g
Fig. 4.39. Schema bloc a unui decodificator BCD - 7 segmente

118 Capitolul 4
accept un cod de intrare BCD i produce ieirile adecvate pentru selectarea

segmentelor unui digit cu 7 segmente utilizat pentru reprezentarea numerelor
zecimale 0, 1, .., 9.
Dac cele 7 ieiri ale decodificatorului sunt active n stare sus, ele se
noteaz cu a, b, , g i vor comanda un display cu 7 segmente, fig. 4.40 a, n care
LED-urile se afl n conexiune catod comun (KC), fig. 4.40 b.
Dac ieirile decodificatorului sunt active n stare jos, ele se noteaz cu
a , b,..., g i vor comanda un digit ale crui LED-uri se afl n conexiune anod comun
(AC), fig. 4.40 c.
Este uor de neles faptul c, n condiiile n care LED-urile au catozii legai

mpreun (KC) i conectai la mas, singurul potenial care, aplicndu-se pe anozi,
poate deschide LED-urile, este +VCC, deci 1 logic.
Un raionament similar poate fi fcut pentru conexiunea AC.
a
a
b b
f b . . . .
g . . . .
. . . .
e c g g
d
KC (la mas) AC (la +VCC)
(a) (b) (c)
Fig. 4.40. Display-ul cu 7 segmente

a) notarea segmentelor; b) schema electric pentru KC; c) schema electric pentru AC.
4.9.3.1. Decodificatorul BCD - 7 segmente cu componente discrete

Ca i n cazul celorlalte circuite logice combinaionale studiate pn n
prezent, ne propunem s realizm sinteza unui decodificator BCD - 7 segmente cu
componente discrete.
n acest scop, alctuim tabelul de adevr al decodificatorului, tab. 4.15,
trecnd n prima coloan numerele zecimale de la 0 la 15, n coloanele 2 5
combinaiile logice de intrare corespunztoare numerelor zecimale din prima
coloan (cod binar natural), iar n urmtoarele 7 coloane ieirile a, b, , g, active
n 1 logic.
Se completeaz, linie cu linie, cele 7 coloane corespunztoare funciilor de
ieire, astfel nct segmentele activate s formeze cifra nscris n prima coloan a
tab. 4.15, conform corespondenei din fig. 4.41.
Tab. 4.15. Tabelul de adevr al decodificatorului BCD 7 segmente
A3 A2 A1 A0 a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 1 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 1 0 1 1
10 1 0 1 0 x x x x x x x
11 1 0 1 1 x x x x x x x
12 1 1 0 0 x x x x x x x
13 1 1 0 1 x x x x x x x
14 1 1 1 0 x x x x x x x
15 1 1 1 1 x x x x x x x
De exemplu, combinaiei binare 0000 i corespunde n zecimal cifra 0 a crei

vizualizare presupune aprinderea LED-urilor a, b, c, d, e i f, deci activarea prin 1
logic a liniilor de ieire corespunztoare ale decodificatorului. Prin urmare, se
completeaz prima linie a tabelului 4.15 cu 1 logic, exceptnd locaia
corespunztoare ieirii g, care rmne n 0 logic.
Se procedeaz similar pentru toate combinaiile binare corespunztoare
numerelor de la 0 la 9.
0 1 2 3 4 5 6 7 8 9
Fig. 4.41. Vizualizarea cifrelor zecimale pe un display cu 7 segmente
Pentru combinaiile binare care corespund numerelor de la 10 la 15, interzise

n BCD, starea ieirilor decodificatorului este indiferent, situaie pe care o
marcm prin x n tab. 4.15.
120 Capitolul 4
Observm c funciile de ieire a, b, , g, corespunztoare celor 7 segmente,

sunt incomplet definite, v. 1.6.3, fapt de care va trebui s inem seama n procesul
de minimizare.
Se completeaz diagramele Veitch-Karnaugh ale celor 7 funcii de ieire, fig.
4.42, i se alege minimizarea de tip conjunctiv, deoarece din analiza diagramelor se
constat c locaiile care conin 0 logic sunt mai puine.
(a) (b)
A1A0 A1A0
00 01 11 10 00 01 11 10
A3A2 A3A2
00 0 00
01 0 01 0 0
11 x x x x 11 x x x x
10 x x 10 x x
(c) (d)
A1A0 A1A0
00 01 11 10 00 01 11 10
A3A2 A3A2
00 0 00 0
01 01 0 0
11 x x x x 11 x x x x
10 x x 10 x x
(e) (f)
A1A0 A1A0
00 01 11 10 00 01 11 10
A3A2 A3A2
00 0 0 00 0 0 0
01 0 0 0 01
11 x x x x 11 x x x x
10 x x 10 x x
Fig. 4.42. Diagramele VK corespunztoare celor 7 segmente

(g)
A1A0
00 01 11 10
A3A2
00 0 0
01 0
11 x x x x
10 x x
Fig. 4.42. Diagramele VK corespunztoare celor 7 segmente (continuare)
Observaie: Locaiile libere din diagramele VK sunt cele n care n mod normal
ar fi trebuit nscris valoarea logic 1. Din motive de simplitate a desenului i
uurin a gruprilor, locaiile respective au fost lsate libere.
A3 A2 A1 A0
A3 A2 A1
aFMC
bFMC
gFMC
Fig. 4.43. Schema sintetizat a decodificatorului BCD 7 segmente

122 Capitolul 4
Expresiile formelor minimale conjunctive sunt:

a FMC A3 A 2 A1 A0 A 2 A1 A0 ;

(4.41)
bFMC A 2 A1 A0 A 2 A1 A0 ;

g FMC A3 A 2 A1 A 2 A1 A0 ,
iar implementarea lor conduce la schema decodificatorului BCD 7 segmente din
fig. 4.43.
4.9.3.2. Decodificatorul BCD - 7 segmente n variant integrat

O variant a decodificatorului BCD 7 segmente o constituie circuitul
integrat CDB 447, ale crui ieiri sunt active n 0 logic, v.tab. 4.16, impunndu-se
din acest motiv utilizarea unui display cu 7 segmente cu anod comun, fig. 4.40 c.
Tab. 4.16. Tabelul de funcionare al decodificatorului BCD - 7 segmente integrat (CDB 447)
ZECIMAL INTRRI IEIRI

SAU LT RBI A3 A2 A1 A0
BI / RBO( b ) a b c d e f g
FUNCIA
0 1 1 0 0 0 0 1 0 0 0 0 0 0 1
1 1 x 0 0 0 1 1 1 0 0 1 1 1 1
2 1 x 0 0 1 0 1 0 0 1 0 0 1 0
3 1 x 0 0 1 1 1 0 0 0 0 1 1 0
4 1 x 0 1 0 0 1 1 0 0 1 1 0 0
5 1 x 0 1 0 1 1 0 1 0 0 1 0 0
6 1 x 0 1 1 0 1 1 1 0 0 0 0 0
7 1 x 0 1 1 1 1 0 0 0 1 1 1 1
8 1 x 1 0 0 0 1 0 0 0 0 0 0 0
9 1 x 1 0 0 1 1 0 0 0 1 1 0 0
10 1 x 1 0 1 0 1 1 1 1 0 0 1 0
11 1 x 1 0 1 1 1 1 1 0 0 1 1 0
12 1 x 1 1 0 0 1 1 0 1 1 1 0 0
13 1 x 1 1 0 1 1 0 1 1 0 1 0 0
14 1 x 1 1 1 0 1 1 1 1 0 0 0 0
15 1 x 1 1 1 1 1 1 1 1 1 1 1 1
BI(b) x x x x x x 0 1 1 1 1 1 1 1
RBI(b) 1 0 0 0 0 0 0 1 1 1 1 1 1 1
LT(b) 0 x x x x x 1 0 0 0 0 0 0 0
Nota (b):
RI / RBO (Blanking Input / Ripple Blanking Output);
BI - n "aer" sau la "1" dac dorim funciile de ieire 015;
RBI - n "aer" sau la "1" dac afiarea lui 0 nu este dorit;
LT (Lamp Test Input).
Din fig. 4.44 se observ c segmentele activate pentru obinerea cifrelor 6 i 9

realizeaz o vizualizate mai puin agreabil a acestora, iar cele corespunztoare
combinaiilor logice de intrare interzise n BCD (ce corespund numerelor zecimale
10, 11, ..., 15), nu au practic nici o semnificaie.
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
Fig. 4.44. Formarea cifrelor zecimale cu ajutorul celor 7 segmente
4.10. Memorii ROM

Memoria ROM (Read Only Memory = memorie numai cu citire) este o
memorie fix n sensul c odat nscris informaia n ea, aceasta nu mai poate fi
tears sau modificat, ci numai citit.
Memoria ROM poate fi privit ca un convertor de cod format dintr-un
decodificator de adres i un codificator, fig. 4.45.
m=2n linii
de cuvnt
w0
m cuvinte a
A0 w1 O0
A1 O1
cte k bii
n linii
adres DCD CD
wm-1

An-1 Ok-1
Fig. 4.45. Schema bloc a memoriei ROM

Decodificatorul are la intrare un vector de adres format din n variabile (n
linii de adres) ale cror combinaii logice activeaz succesiv cele m=2n linii de
ieire.
Codificatorul are la intrare cele m linii (de cuvnt) activate succesiv, fiecare
linie wp, cu p=0, 1, , m-1, fiind capabil prin activare s citeasc i s transmit la
ieirile O0, O1, , Ok-1, cte un cuvnt format din k bii.
124 Capitolul 4
Intuitiv, codificatorul ar putea fi imaginat sub forma unui dulap cu m sertare, fig.
4.46, n fiecare sertar aflndu-se cte k bile albe i negre, simboliznd valorile
logice 1, respectiv 0. Dup ce au fost umplute cu bile, sertarele sunt ncuiate i
cheia este aruncat, astfel nct configuraia alb-negru a bilelor din sertare rmne
definitiv.
L0
L1
w0
w1
Lm-1
wm-1
Ok-1 O1 O0
Fig. 4.46. O prezentare intuitiv a codificatorului memoriei ROM
Activarea uneia dintre liniile de intrare wp, va face ca n sertarul corespunztor

s se aprind un bec, astfel nct, prin intermediul oglinzilor L0, L1, Lm-1,
combinaia alb-negru (deci 1 i 0 logic) a bilelor din sertarul respectiv va putea fi
citit la ieirile O0, O1, , Ok-1. Operaia de citire a coninutului oricrui sertar
poate fi repetat la infinit, fr a afecta n acest mod coninutul sertarului.
Capacitatea C a unei memorii ROM este determinat de numrul de bii ai

matricei de memorare, care pentru m linii de cuvnt a cte k bii fiecare, este:
C=mk=2nk. (4.42)
Datele furnizate la ieirea codificatorului, sub forma a m cuvinte a cte k bii
fiecare, reprezint informaia nmagazinat n codificator.
n funcie de locul unde se realizeaz nscrierea informaiei n codificator,
distingem memorii ROM programabile la productor, respectiv - la utilizator.
Dup tipul tehnologiei de fabricaie utilizate, memoriile ROM pot fi realizate
n tehnologie integrat bipolar sau unipolar.
Evident, structura codificatorului difer de la un tip de memorie ROM la
altul.
4.10.1. Memorii ROM bipolare

Memoriile ROM bipolare se caracterizeaz prin timpi redui de acces la
informaia memorat (de ordinul zecilor de nanosecunde).
4.10.1.1. Memorii ROM bipolare programabile la productor

n fig. 4.47 prezentm a m-a parte din structura codificatorului unei memorii
ROM bipolare programabile la productor, i anume acea parte care corespunde unei
linii de cuvnt oarecare, wp.
Schema conine k repetoare pe emiter realizate cu tranzistoarele T0, T1, ,
Tk-1.
Procesul de fabricaie al circuitului integrat care nglobeaz memoria ROM
este oprit nainte de realizarea legturilor l0, l1, , lk-1, dintre bazele tranzistoarelor
i linia wp, i nu este reluat, din motive de rentabilitate, dect n momentul n care s-
au primit suficiente comenzi pentru o anumit configuraie de 0 i 1 logic a matricei
de memorare.
Zonele li corespunztoare locaiilor n care se dorete nscrierea informaiei 1
logic vor fi metalizate, iar cele ce corespund locaiilor care trebuie s conin 0 logic
vor rmne nemetalizate.
+VCC
wp
lk-1 l1 l0
Tk-1 T1 T0
Ok-1 O1 O0
Fig. 4.47. A m-a parte din codificatorul memoriei ROM bipolare programabile la productor
De exemplu, dac la ieirea O0 dorim s citim 1 logic, zona l0 va fi

metalizat, astfel nct activarea liniei wp va nsemna aplicarea unui potenial
apropiat de +VCC, corespunztor lui 1 logic, pe baza tranzistorului T 0, saturarea
acestuia i obinerea n emiterul su a potenialului:
VO 0 VCC VCE0sat VCC 0,1V VCC , (4.43)
deci 1 logic.
126 Capitolul 4
Dac la aceeai ieire O0 dorim s obinem 0 logic, legtura l0 va rmne

nemetalizat, astfel nct, indiferent de potenialul sau valoarea logic a liniei wp,
tranzistoarul T0 va rmne permanent blocat i potenialul masei se va transfera la
ieire prin rezistena din emiter. Rezult VO 0 0V , deci 0 logic.
Programarea memoriei ROM este, prin urmare, o etap a procesului de
fabricaie, legturile dintre bazele tranzistoarelor i liniile wp fiind realizate prin
metalizare, dup aplicarea pe chip-ul semiconductor a unei mti care las libere
numai acele zone li care urmeaz a fi metalizate. Se spune c aceast memorie ROM
este programabil prin masc.
4.10.1.2. Memorii ROM bipolare programabile la utilizator

Acest tip de memorie este cunoscut sub denumirea de PROM (Programmable
ROM).
n fig. 4.48 prezentm acea parte a codificatorului care corespunde liniei wp.
Elementele de memorie sunt pelicule fuzibile subiri de crom-nichel (f0, f1,
, fk-1) care pot fi arse prin trecerea unui curent de programare Ip, avnd o
intensitate de ordinul zecilor sau sutelor de miliamperi i o durat de cteva zeci de
milisecunde. Acest curent ia natere prin aplicarea unei anumite diferene de
potenial ntre ieirea corespunztoare locaiei de memorie respective i mas, v. fig.
4.48, n timp ce linia wp este activat.
+VCC
R R R
fk-1 f1 f0
Dk-1 D1 D0
wP Ip
Ok-1 O1 O0
Fig. 4.48. A m-a parte din codificatorul memoriei ROM bipolare programabile la utilizator
n timpul operaiei de citire a memoriei ROM, wp se activeaz i la ieirile ce

corespund fuzibilelor arse vom avea 1 logic (potenialul +VCC transferat prin
rezistenele R corespunztoare), n timp ce la celelalte ieiri vom avea 0 logic
(VOi=VCEsat+VDiON=0,1+0,7=0,8V0V).
Evident, reprogramarea unei astfel de memorii este imposibil.
4.10.2. Memorii ROM unipolare

Memoriile ROM unipolare au capaciti mari, dar timpi de acces mai slabi
dect ai memoriilor bipolare (sute de nanosecunde).
4.10.2.1. Memorii ROM unipolare programabile la productor

Ca i n cazurile anterioare, prezentm numai o parte din structura
codificatorului, fig. 4.49. Este vorba despre k inversoare NMOS statice, ale cror
drivere au grilele conectate la linia de cuvnt wp.
+VDD
TL k 1 TL1 TL 0
wP
TD k 1 TD1 TD0
Ok-1 O1 O0
Fig. 4.49. A m-a parte din codificatorul memoriei ROM unipolare programabile la productor
Programarea la productor se face prin masc, pe baza unei hri logice

furnizate de ctre utilizator i const n realizarea unui strat izolator al porii mai
gros la tranzistoarele ce urmeaz a fi dezactivate. Acestea vor rmne blocate
indiferent de nivelul logic al lui wp, la ieirile corespunztoare transferndu-se
potenialul +VDD prin tranzistorul sarcin respectiv, deci 1 logic.
Ieirile corespunztoare celorlalte tranzistoare vor furniza 0 logic n
momentul activrii liniei wp, potenialul masei fiind transferat la ieire prin
tranzistorul driver respectiv (v. funcionarea inversorului NMOS static, 3.2.2.1.1).
4.10.2.2. Memorii ROM unipolare programabile la utilizator

Acest tip de memorii ROM se mparte n dou categorii i anume:
- EPROM (Erasable PROM = PROM cu posibilitate de tergere);
- E2PROM (Electrically Erasable PROM = PROM cu posibilitate de tergere
pe cale electric), sau EAROM (Electrically Alterable ROM = ROM cu posibilitate
de modificare pe cale electric).
4.10.2.2.1. Memorii EPROM

Memoriile EPROM prezint o structur a codificatorului identic cu cea
prezentat n fig. 4.49.
128 Capitolul 4
Deosebirea fa de memoriile ROM unipolare programabile la productor,

const n construcia special a tranzistoarelor driver. Acestea sunt prevzute cu o
gril flotant, neconectat la circuitul exterior i plasat n interiorul stratului de oxid
ce separ grila principal de canalul virtual.
n fig. 4.50 am prezentat structura fizic i simbolizarea unui astfel de
tranzistor.
VDS
_
- VGS + Gf +
S G D
n n
p
sauSB
intri fizic
a) Structura b) Simbolul
Fig.nse
4.50. Tranzistorul driver cu gril flotant
nscrierea unui 1clogic ntr-o locaie a memoriei se va face dezactivnd

tranzistorul driver respectiv prin ncrcarea porii flotante cu sarcini electrice
negative. Acestea vor respinge electronii din substratul de baz i vor face
imposibil inducerea canalului, indiferent de potenialul aplicat pe grila de lucru.
Injectarea sarcinilor electrice negative pe grila izolat se face prin aplicarea
unei tensiuni dren-surs mari, cu + pe dren, i a unei tensiuni gril-surs pozitive,
cu + pe gril. n aceste condiii are loc penetrarea canalului, deci formarea n canal,
foarte aproape de zona drenei, a unei regiuni libere de sarcini electrice care se
comport ca un izolator (v. cursul de D.C.E.). ntre extremitile acestei regiuni, n
lungul canalului, se aplic practic ntreaga tensiune VDS, lund natere un cmp
electric intens care accelereaz electronii din canal ctre dren. O parte dintre aceti
electroni, primesc energie suficient pentru a strpunge stratul de oxid i a ajunge pe
grila flotant, formnd un nor de sarcini electrice negative care dezactiveaz
tranzistorul respectiv, nscriind practic un 1 logic la locaia corespunztoare a
memoriei EPROM.
tergerea informaiilor din locaiile memoriei EPROM se realizeaz prin
expunerea la radiaii ultraviolete a grilelor tranzistoarelor driver, situate n dreptul
unei ferestre din cuar de pe suprafaa circuitului integrat. Electronii de pe grilele
flotante primesc de la radiaia ultraviolet energia necesar pentru a strpunge n
sens invers peliculele de oxid care despart grilele flotante de substratul de baz,
revenind astfel n substrat i reactivnd tranzistoarele driver.
Memoria EPROM este acum gata pentru o nou nscriere.
4.10.2.2.2. Memoria E2PROM

Memoria E2PROM, EEPROM sau EAROM elimin inconvenientul pe care-l
reprezint, n cazul memoriei EPROM, duratele mari de expunere la radiaii
ultraviolete n timpul procesului de tergere.
Memoria E2PROM realizeaz o tergere relativ rapid a informaiilor stocate,
combinnd o modificare a structurii fizice a tranzistorului driver cu utilizarea unui
procedeu electric simplu de tergere.
Astfel, stratul de oxid care separ grila flotant de substratul de baz este
mult mai subire ctre zona drenei, atingnd valori de ordinul 0,01m.
nscrierea se face prin aplicarea, transversal fa de pelicula de oxid, ntre
dren i grila de lucru, a unei tensiuni de cca. 10V care determin strpungerea
oxidului, formarea norului electronic care dezactiveaz tranzistorul i, implicit,
nscrierea unui 1 logic la locaia respectiv a memoriei.
tergerea se realizeaz prin inversarea polaritii tensiunii necesare nscrierii
unui 1 logic.
4.10.3. Organizarea unei memorii ROM de 8Kb

Pornind de la schema bloc a memoriei ROM din fig. 4.45 i lund: n=10 linii
de adres, m=210=1024 linii de cuvnt, i o lungime a cuvntului de cod k=8 bii,
obinem o capacitate a memoriei: C=mk=10248=8Kbii (1024 bii=1Kilobit=1Kb).
n acest exemplu, decodificatorul ar trebui s prezinte 1024 linii de ieire,
fiecare dintre acestea selectnd cte un cuvnt de cod de 8 bii.
A9 w
A8 DCD Matrice de memorare
A7 1 din 128 x 64 bii
A6
A5 128
A4
A3 I 7 I 0 I 7 I 0 I 7 I 0
A2
A1 MUX MUX MUX
A0 7 1 0
CS
O7 O1 O0
Fig. 4.51. Structura unei memorii ROM de 8Kb
130 Capitolul 4
O organizare mai judicioas din punctul de vedere al numrului de pori

utilizate, este cea prezentat n fig. 4.51.
n aceast schem, decodificatorul prezint numai n=7 linii de adres (A3, A4,
, A9) care activeaz m=27=128 linii de cuvnt, fiecare dintre acestea selectnd cte
un cuvnt de cod format din 64 bii, grupai 8 cte 8 la intrrile a 8 multiplexoare.
Primele 3 linii de adres, i anume cele corespunztoare celor mai puin
semnificativi 3 bii (A2, A1, A0), sunt destinate seleciei succesive a cte 8 din cei 64
bii de la intrarea MUX-urilor i dirijrii acestora ctre ieirile O0, O1, , O7, v. tab.
4.17.
Tab. 4.17. Explicativ pentru funcionarea memoriei ROM de 8 Kb
Linia 29 28 ... 23 22 21 20 Intrrile MUX-urilor

selectat A9 A8 ... A3 A2 A1 A0 care au acces la ieiri
0 0 ... 0 0 0 0 I0
w0 0 0 ... 0 0 0 1 I1
0 0 ... 0 1 1 1 I7
0 0 ... 1 0 0 0 I0
w1 0 0 ... 1 0 0 1 I1
0 0 ... 1 1 1 1 I7
w127 1 1 ... 1 1 1 1 I7
Astfel, pentru combinaia binar A9A8 A3A2A1A0=00 0000, biii de

adres A9A8 A3=00 0 vor activa linia de ieire w0 a decodificatorului, care va
selecta la rndul ei un prim cuvnt de cod de 64 bii, transmindu-l la cele 8x8
intrri ale MUX-urilor.
Liniile de adres A2A1A0=000, v.tab. 4.17, vor permite celor 8 intrri I0 s
accead la ieirile MUX-urilor i, presupunnd c bara de selecie
CS (Chip Select) 0 , primul cuvnt de 8 bii, O7 O1O0, va avea acces la ieirile
memoriei ROM.
Urmtoarea combinaie de adres A9A8 A3A2A1A0=00 0001 va pstra
linia w0 activ (A9A8 A3=00 0) i va permite accesul ctre ieiri al
urmtoarelor 8 intrri (I1) ale MUX-urilor (A2A1A0=001). Cel de-al doilea cuvnt de
cod de 8 bii a fost citit la ieirea memoriei ROM.
Procesul continu pn cnd ultimii 8 bii din cei 64 de pe linia w0 sunt citii
la ieire.
Urmeaz combinaia logic A9A8 A3A2A1A0=00 1000, care va activa
linia de cuvnt w1, selectnd astfel un nou set de 64 bii care vor ajunge la ieirea
memoriei ROM sub forma altor 8 cuvinte a cte 8 bii fiecare, .a.m.d.
Cele 8 pori logice care permit accesul la ieire a celor 1024 cuvinte a cte 8
bii fiecare, sunt fie circuite cu colectorul n gol, fie circuite logice cu 3 stri, ambele
variante permind cuplarea memoriei ROM pe o magistral de date.
Simbolizarea unei memorii ROM de 8Kbii este prezentat n fig. 4.52.
CS
10 ROM 8
(A0,,A9) 1024 x 8
Fig. 4.52. Simbolizarea memoriei ROM de 8Kb
4.10.4. Extinderea capacitii memoriilor ROM

Cunoscut fiind faptul c dimensiunea (capacitatea) unei memorii ROM este
dat de produsul dintre numrul de cuvinte de cod m=2n (unde n reprezint numrul
de linii de intrare) i lungimea k a cuvntului de cod (de ieire), rezult c extinderea
capacitii se poate realiza prin interconectarea la intrare, la ieire sau mixt a mai
multor memorii.
4.10.4.1. Extinderea la intrare a capacitii memoriei ROM

Extinderea la intrare (de adres) a capacitii memoriei ROM, implic o
cretere a numrului de cuvinte de cod m i pstrarea neschimbat a lungimii k a
cuvntului, fig. 4.53. _
CS
10 10 8
ROM-0
(A0,,A9) 1024 x 8
_
CS
10 8
ROM-1
A10
1024 x 8
A11 DCD _
1/4 CS
10 8
ROM-2 (D0,,D7)
1024 x 8
_
CS
10 8
ROM-3
1024 x 8
Fig. 4.53. Extinderea la intrare a capacitii memoriei ROM

132 Capitolul 4
Se observ activarea succesiv de ctre combinaiile de cod ale liniilor

suplimentare de adres, A10 i A11, a celor 4 memorii ROM de cte 8Kb fiecare.
Astfel, pentru combinaia de adres A11A10=00, va fi activat memoria ROM-
0 al crei coninut de 1024 cuvinte de cod a cte 8 bii fiecare, va avea acces la
ieire. Urmeaz activarea memoriei ROM-1 (A11A10=01), .a.m.d.
La ieirea circuitului se obin 4x(1024x8)bii=(4096x8)bii=(4x8)Kbii.
4.10.4.2. Extinderea la ieire a capacitii memoriei ROM

Extinderea la ieire a capacitii memoriei ROM implic o cretere a lungimii
cuvntului de cod k i pstrarea neschimbat a numrului cuvintelor de cod m
furnizate la ieire.
Concret, pentru a obine k=32bii, vom comanda cele 4 memorii ROM de
8Kb cu aceleai 10 linii de adres, ieirile memoriilor respective urmnd a fi citite n
paralel.
La ieirea circuitului se obin (1024x8x4)bii=(1024x32)bii=(1x32)Kbii,
adic 1024 cuvinte a cte 32 bii fiecare.
4.10.4.3. Extinderea mixt a capacitii memoriei ROM

Extinderea mixt a capacitii memoriei ROM implic creterea simultan a
numrului de cuvinte de cod m, ct i a lungimii k a cuvintelor, fig. 4.54.
Se observ activarea simultan, pentru A10=0, a memoriilor ROM-0 i ROM-
2, urmat de activarea memoriilor ROM-1 i ROM-3, pentru A10=1.
_
CS
A0,,A9 10 8
ROM-0
1024 x 8
_
A10
CS
10 8
ROM-1 8
1024 x 8
_ D0,,D15
CS
8
10 ROM-2
8
1024 x 8
_
CS
10 8
ROM-3
1024 x 8
Fig. 4.54. Extinderea mixt a capacitii memoriei ROM

n prima faz se obin (1024x8x2)bii=(1024x16)bii=(1x16)Kbii, pentru ca

n final s rezulte (2x16)Kbii.
Dintre numeroasele aplicaii ale memoriei ROM amintim:
- memorarea instruciunilor i datelor n sistemele de calcul i automatele
secveniale;
- efectuarea transformrilor de adres i nmagazinarea microinstruciunilor
n microprogramare;
- implementarea circuitelor logice combinaionale cu un numr mare de
intrri i ieiri, fr a mai fi necesar minimizarea;
- conversia de cod n vederea afirii pe 7 segmente sau prin 35 puncte;
- realizarea unor tabele de funcii;
- generarea unor secvene de impulsuri, etc.
4.11. Arii logice programabile

n cazul unor aplicaii cu un numr mare de variabile de intrare i viteze de
lucru ridicate, utilizarea memoriilor fixe programabile la utilizator (PROM,
EPROM, E2PROM) poate deveni improprie sau neeconomic.
De asemenea, n situaiile n care este necesar construirea unor circuite
logice combinaionale complexe care nu se fabric n tehnologie integrat,
implementarea acestora ar conduce la utilizarea mai multor circuite integrate
interconectate ntre ele, ocupnd un spaiu mai mare pe circuitul imprimat, cu un
consum sporit i o fiabilitate mai redus.
n toate aceste situaii, ariile logice programabile prin masc la productor
(Programmable Logic Array = PLA) sau pe cale electric (Field PLA = FPLA) la
utilizator, reprezint o soluie salvatoare.
Ca i n cazul memoriei ROM, PLA / FPLA se compune dintr-un
decodificator format dintr-o matrice programabil de pori I, un codificator format
dintr-o matrice programabil de pori SAU, precum i amplificatoare de ieire
programabile.
Considernd schema logic a unei FPLA, fig. 4.55, observm c aceasta
prezint 16 intrri (I0, I1, , I15), 3 niveluri de programare (la intrrile porilor I, la
intrrile porilor SAU i la intrrile porilor SAU-EXCLUSIV), precum i un nivel
de pori TSL pentru cuplarea celor 8 ieiri (O0, O1, , O7) la magistrala de date.
Fuzibilele cu ajutorul crora se face programarea, sunt simbolizate n fig.
4.55 prin cerculee.
n condiiile n care toate fuzibilele sunt intacte, toi termenii P k sunt nuli (n
structura lor apar variabilele de intrare luate att direct ct i negate, v. principiul
contradiciei, 1.2), termenii sum Sr la fel, deci toate ieirile circuitului vor fi n 0
logic.
Arderea fuzibilelor de la nivelul intrrilor matricei I, va permite formarea
termenilor produs de forma:
134 Capitolul 4
15

Pk i n I n jn I n ,
0
(4.44)
cu k=0, 1, , 47 i:
i n jn 0 , dac intrarea este neprogramat;
i n jn , dac intrarea este programat;
i n jn 1 , dac intrarea este redundant.
I0
I0
I1 I 0
I1
I1
I15
I15
I15
--- ---
-
SI-0 -
SI-1 -------- SI-47
P1
P0 --- P47 S0
SAU-0 O0
S1
SAU-1 O1
S7
SAU-7 O7
_
CS
Fig. 4.55. Schema logic a unei FPLA
Programarea la nivelul intrrilor matricei SAU, permite formarea termenilor

sum de forma:
47
Sr t k Pk ,
0
cu r=0, 1, , 7 i:
tk=0, dac Pk este inactiv (programat);
tk=1, dac Pk este activ (neprogramat);
n fig. 4.56 am prezentat o schem concret a unei FPLA, n care porile I
sunt pasive i realizate cu diode Schottky nseriate cu pelicule fuzibile de crom-
nichel, iar porile SAU sunt constituite din tranzistoare n conexiune colector comun
(repetor pe emiter), avnd pelicula fuzibil conectat n emiter.
+VCC
RSI0 RSI1 RSI47

I0
I0 _
I0
I1
I1 _
I1
I15
I15
_
I15
P0 P1 P47
+VCC
S0
O0
RSAU0
+VCC
S1
O1
RSAU1
+VCC
S7
O7
RSAU7
Fig. 4.56. Schema concret a unei FPLA

136 Capitolul 4
Programarea FPLA se realizeaz pe baza unui tabel, cu ajutorul unui

programator care permite selecia i arderea prin impulsuri de curent a fuzibilelor a
cror ntrerupere este necesar.
Comparativ cu o memorie ROM cu acelai numr de intrri (16) i de ieiri
(8), PLA / FPLA este mult mai economic, prezentnd o capacitate mult mai mic,
48 cuvinte x 8 bii, fa de 216 cuvinte x 8 bii n cazul memoriei ROM.
n general, n cazul unor aplicaii care presupun un numr mare de variabile
de intrare, principalele avantaje ale PLA / FPLA fa de memoria ROM constau n
posibilitatea programrii matricei I i a complementrii variabilelor de ieire.
Ca i n cazul memoriilor ROM, extinderea capacitii PLA / FPLA este
posibil i uzual.
Circuite logice secveniale 137
CAPITOLUL 5
Circuite logice secveniale
Circuitele logice combinaionale, fig. 4.1, sunt considerate sisteme digitale de

ordin zero, avnd ca element reprezentativ poarta logic elementar. Ele sunt
circuite fr memorie i se caracterizeaz prin faptul c semnalele de ieire sunt
combinaii logice ale semnalelor de intrare, relaia 4.1, existnd numai atta timp ct
semnalele de intrare exist.
La circuitele logice secveniale (c.l.s.), considerate sisteme de ordin 1 , starea
ieirilor depinde nu numai de starea actual a intrrilor, dar i de strile anterioare
ale circuitului. Din acest motiv, se spune c circuitele logice secveniale sunt
circuite cu memorie.
Schema bloc a unui circuit logic secvenial este prezentat n fig. 5.1, n care
am notat cu x1, x2, , xn intrrile principale, cu y1, y2, , ym ieirile principale, cu
q1, q2, ,ql strile interne prezente ale circuitului i cu q 1, q2, ,ql - strile
interne urmtoare ale acestuia.
y1
Intrri xx12 y2 Ieiri
x principale
principale
n ym
q 1 q1 q 1
t1
C.L.C
q 2 q2 q 2
t 2
ql ql ql
t l
C.L.S.
Fig. 5.1. Schema bloc a unui circuit logic secvenial
Expresiile ieirilor i strilor urmtoare ale unui circuit logic secvenial n

funcie de intrri i strile prezente pot fi scrise astfel:
138 Capitolul 5
yk=yk(x1, x2, , xn, q1, q2, , ql);

qi= qi(x1, x2, , xn, q1, q2, , ql). (5.1)
n aceast form, relaiile 5.1 definesc un automat Mealy.
n cazul n care yk nu depinde dect de intrrile x1, x2, , xn, spunem c
relaiile 5.1 astfel modificate, definesc un automat de tip Moore.
Strile urmtoare qi devin prezente dup un interval de timp determinat de
ntrzierile t 1, t2, , tl, special introduse n circuit.
Dac t1t 2 t l, spunem c c.l.s. este de tip asincron, iar dac
t1=t2= = tl= t, deci modificarea strilor are loc dup un acelai interval de
timp, t, la comanda unui impuls de tact, spunem c c.l.s. este de tip sincron.
Se observ c trecerea de la sisteme de ordinul zero (c.l.c.) la cele de ordin
superior (c.l.s) se face prin introducerea unor reacii, care confer ieirilor circuitului
o autonomie parial, la limit total, fa de intrri, deci calitatea de memorie.
5.1. Circuite basculante bistabile SR

Circuitele basculante bistabile SR (CBB-SR) se obin prin introducerea unei
reacii ntr-un sistem elementar de ordin zero. Sistemul astfel obinut este de ordin 1.
CBB-SR pot fi realizate n varianta asincron, sincron sau "Master-Slave"
(stpn-sclav).
5.1.1. Circuitul basculant bistabil SR asincron

Circuitul basculant bistabil SR asincron, cunoscut - datorit proprietilor sale
de a memora - i sub denumirea de latch (zvor), poate fi realizat cu NOR-uri sau cu
NAND-uri.
5.1.1.1. Circuitul basculant bistabil SR asincron realizat cu NOR-uri

Circuitul basculant bistabil SR asincron realizat cu NOR-uri prezint schema
din fig. 5.2 i tabelul de tranziie tab. 5.1, n care s-a notat cu indice n - valoarea
logic prezent i cu n+1 - valoarea logic viitoare.
Expresia ieirii Q a circuitului poate fi obinut din schema din fig. 5.2,
astfel:
Q n 1 Sn R n Q n Sn R n Q n . (5.2)

Eliminnd negaia n ambii membri ai relaiei 5.2, obinem:
Q n 1 S n R n Q n . (5.3)
Un alt mod de a obine expresia 5.3 l reprezint utilizarea diagramei VK din
fig. 5.3, n locaiile creia au fost trecute valorile logice ale lui Qn+1.
Completarea locaiilor diagramei s-a fcut innd seama de tabelul de

tranziie, tab. 5.1, astfel:
S R
S R
P1 P2
Q Q
Q Q
a) Schema logic b) Schema bloc
Fig. 5.2. CBB-SR asincron, varianta NOR
Tab.5.1. Tabel de tranziie al CBB-SR asincron, varianta NOR
Sn Rn Qn+1
0 0 Qn
0 1 0
1 0 1
1 1 x
SnRn
Qn 00 01 11 10
0 0 0 x 1
1 1 0 x 1
R nQn Sn
Fig. 5.3. Diagrama VK pentru CBB-SR asincron - varianta NOR
- pentru SnRn = 00, Qn+1=Qn (prima linie a tabelului de tranziie), deci valorile
logice ale lui Qn se trec n coloana SnRn = 00 a diagramei VK;
- pentru SnRn=01(10), Qn+1=0(1) indiferent de valorile lui Qn i locaiile din
coloana a doua (a patra) a diagramei VK se completeaz cu 0(1).
- pentru SnRn=11, ieirile celor dou pori sunt forate simultan n 0 logic,
deci s-ar ajunge la situaia inadmisibil n care:
Q n 1 Q n 1 0 . (5.4)
140 Capitolul 5
Din acest motiv combinaia de intrare SnRn=11 este interzis (de obicei prin
logic suplimentar) iar n locaiile corespunztoare ale tab. 5.1 i diagramei VK din
fig. 5.3, se pune semnul "x", specific locaiilor n care funcia este nedefinit.
n urma minimizrii, se obine relaia 5.3.
Denumirile S (SET) i R (RESET) ale intrrilor latch-ului SR asincron provin
din limba englez i au semnificaiile: nscriere, respectiv tergere.
ntr-adevr, observm c pentru SnRn=10, intrarea de nscriere Sn este
activat i n memoria elementar se nscrie 1 logic, deci Qn+1=1.
Similar, pentru SnRn=01, intrarea de tergere Rn este activat i memoria este
tears: Qn+1=0.
Relaia 5.3 se verific cu uurin pentru primele 3 linii ale tab. 5.1.
5.1.1.2. Circuitul basculant bistabil SR asincron realizat cu NAND-uri

Schema circuitului basculant bistabil SR asincron realizat cu NAND-uri este
prezentat n fig. 5.4, iar tabelul de tranziie este tab. 5.2.
S R
S R
P1 P2
Q Q
Q Q
Fig.5.4. CBB-SR asincron, varianta NAND
Tab.5.2. Tabel de tranziie al CBB-SR asincron, varianta NAND
Sn Rn Qn+1
1 1 Qn
1 0 0
0 1 1
0 0 x
Pe schema din fig. 5.4 putem scrie:

Q n 1 Sn R n Q n Sn R n Q n ,

relaie identic cu rel. 5.3, obinut n cazul circuitului basculant bistabil SR realizat
cu NOR-uri.
Aceeai relaie se obine i n urma minimizrii funciei logice Qn+1 cu
ajutorul diagramei VK din fig. 5.5.
Sn R n
Qn 00 01 11 10
0 x 1 0 0
1 x 1 1 0
Sn R nQn
Fig. 5.5. Diagrama VK pentru CBB-SR asincron, varianta NAND
Indiferent de varianta de implementare adoptat, CBB-SR asincron prezint

urmtoarele deficiene:
- aceleai semnale care indic modul cum (n care) trebuie s se fac
nscrierea, dicteaz i momentul cnd trebuie s aib loc aceasta;
- pentru anumite tranziii ale intrrilor circuitului, starea ieirilor este
imprevizibil.
Exemplu: Tranziia 1100 a intrrilor, poate aduce ieirile Q, Q ale CBB din
fig. 5.2 n oricare din cele dou stri posibile. Astfel, pentru S nRn=11, ambele
ieiri vor fi forate n 0, Q = Q =0, validnd prin intermediul legturilor de reacie
porile P1, P2. Aplicnd acum SnRn=00 i admind c poarta P1 este mai rapid, se
va obine un 1 logic la ieirea Q , ceea ce determin - prin reacie - un 0 logic la
ieirea Q. Evident, dac aplicm aceeai supoziie pentru poarta P 2, valorile logice
ale ieirilor se inverseaz.
5.1.2. Circuitul basculant bistabil SR sincron

Circuitul basculant bistabil SR sincron se obine din cel asincron prin
adugarea a dou pori, 3 i 4, validabile de un impuls de tact (fig. 5.6 i 5.7).
Funcionarea celor dou CBB-SR sincrone fiind similar, ne vom limita la
explicarea funcionrii circuitului din fig. 5.6 a.
Observm c pentru CLK 1 , porile 3 i 4 sunt inhibate i orice modificare
a lui S i R nu va afecta CBB-ul SR asincron format din porile 1 i 2. ntr-adevr,
pentru CLK 1 , intrrile acestuia vor fi SnRn=00 i, conform primei linii din tab.
5.1, Qn+1=Qn i ieirile vor rmne neschimbate.
Cnd CLK 0 , porile 3 i 4 vor fi validate i intrrile S R , transformate n
SR, vor avea acces la intrrile CBB-SR asincron, acionnd conform tab. 5.1.
142 Capitolul 5
Pentru o funcionare sincron a circuitului este necesar ca CLK 0 , care

dicteaz cnd s se execute comenzile date de intrrile S R , s apar numai dup ce
acestea s-au stabilizat. Modificarea lui S R n intervalul de timp n care porile de
intrare 3 i 4 sunt deschise, conduce la o funcionare asincron a circuitului. Din
acest motiv, sunt necesare condiii restrictive pentru relaia de timp dintre CLK i
S R.
S CLK R
3 4
S CLK R
S R
Q Q
1 2
Q Q
Fig. 5.6. CBB-SR sincron, varianta NOR
S CLK R
3 4
S CLK R
S R
Q Q
1 2
Q Q
Fig. 5.7. CBB-SR sincron, varianta NAND

Circuitul din fig. 5.7 funcioneaz similar, impulsul de tact fiind de aceast
dat activ pe palierul superior (1 logic) al impulsului de tact.
5.1.3. Circuitul basculant bistabil SR Master-Slave

Dup cum reiese din fig. 5.8, circuitul basculant bistabil SR Master-Slave
reprezint o extensie serie a bistabilului SR sincron implementat cu NAND-uri (v.
fig. 5.7). Schema logic este prezentat n fig. 5.9 a, iar diagramele impulsurilor
CLK i CLK - n fig. 5.9 b i c.
S CLK R
SM RM
M
QM QM
SS CLK RS
S
QS QS
Q Q
Fig. 5.8. CBB-SR-MS - Schema bloc
Funcionare
n intervalul (1)-(2), v. diagramele b i c din fig. 5.9, porile de intrare (3M,
4M) i de transfer (3S, 4S) sunt blocate, iar MASTER-ul este izolat att de intrri ct
i de SLAVE.
n intervalul (2)-(3), CLK=1 i porile 3M, 4M sunt validate, iar informaia se
nscrie n MASTER; porile 3S, 4S fiind blocate ( CLK 0 ), bistabilul SLAVE este
n continuare izolat fa de MASTER.
n intervalul (3)-(4) se repet situaia din intervalul (1)-(2) cnd MASTER-ul
era izolat att de intrri ct i de SLAVE.
n sfrit, dup momentul (4), porile 3M, 4M sunt blocate (MASTER-ul
izolat fa de intrri) iar porile 3S, 4S sunt validate i informaia din MASTER se
transfer n SLAVE.
Concluzionnd, nscrierea informaiei n MASTER are loc nainte de
momentul (3) (posibil chiar pe frontul descresctor al CLK), iar transferul ei n
144 Capitolul 5
SLAVE (i deci la ieire) are loc dup momentul (4) (deci pe acelai front
descresctor al CLK).
S CLK R
Pori
intrare
3M 4M
CBB-SR
MASTER
sincron
CBB-SR
1M 2M MASTER
asincron
CLK
Pori
transfer
3S 4S CBB-SR
SLAVE
sincron
CBB-SR
a) 1S 2S SLAVE
asincron
Q Q
CLK
"1" (2) (3)

b)
"0" (1) (4)

t
CLK
"1" (1) (4)

c)
(2) (3)
"0" t
Fig. 5.9. CBB-SR-MS: a) schem; b), c) diagrame

Prin urmare, pentru nscrierea fr erori a informaiei n CBB-SR-MS, este

necesar ca aceasta s rmn stabil la intrare un interval de timp n jurul
intervalului (3)-(4).
Dei realizeaz o mult mai bun separaie ntre cnd i cum trebuie s se
modifice informaia memorat, CBB-SR-MS nu elimin dezavantajul reprezentat de
posibilitatea apariiei tranziiilor nedeterminate (v. tab. 5.1 i 5.2).
Evident, se pot construi CBB-SR-MS care s comute pe tranziia pozitiv a
impulsului de tact.
5.2. Circuite basculante bistabile de tip D

Circuitele basculante bistabile de tip D pot fi realizate n varianta asincron,
sincron i Master-Slave.
5.2.1. Circuitul basculant bistabil de tip D asincron

Circuitul basculant bistabil de tip D asincron, fig. 5.10, se obine dintr-un
CBB-SR asincron (fig. 5.2, tab. 5.1 sau fig. 5.4, tab. 5.2), prin ataarea unui inversor
n scopul eliminrii strilor nedeterminate.
S R
Q Q
Fig. 5.10. Circuitul basculant bistabil de tip D asincron
Datorit inversorului, din tabelul 5.1 rmn numai liniile 2 i 3 pentru care
D n S n R n , obinndu-se tabelul 5.3.
Tab. 5.3. Tabelul de tranziie al CBB de tip D
Dn S n Rn Qn Qn+1
1 x 1
0 x 0
146 Capitolul 5
Deoarece repet practic instantaneu la ieire ceea ce i se aplic la intrare (v.

tab. 5.3), circuitul nu prezint interes practic.
5.2.2. Circuitul basculant bistabil de tip D sincron

Variantele de CBB tip D sincron perezentate n fig. 5.11 i 5.12 au fost
obinute prin ataarea cte unui inversor circuitelor basculante bistabile SR sincrone
din fig. 5.6 i 5.7.
D
CLK
S R D CLK

Q Q Q Q
a) modul de obinere b) schema bloc
Fig. 5.11. CBB-D sincron comandat de palierul inferior al CLK
CLK
S R
D CLK

Q Q Q Q
Fig. 5.12. CBB-D sincron comandat de palierul superior al CLK
Ca i n cazul CBB-SR sincron, pentru a realiza o comutare sincronizat de

CLK, este necesar ca informaia de la intrarea D s se modifice n afara palierului
activ al impulsului de tact ( CLK 0 pentru fig. 5.11 i CLK=1 pentru fig. 5.12), n
timpul palierului respectiv aceasta trebuind s rmn stabil. Apariia palierului
activ al impulsului de CLK declanaz operaiunea de nscriere a informaiei n
bistabil i permite citirea acesteia la ieire.
Intervalul de timp scurs ntre momentul apariiei informaiei la intrarea

bistabilului i momentul n care aceasta poate fi citit la ieire, reprezint o
temporizare comandat prin CLK. De fapt, denumirea de bistabil de tip D, provine
din englezescul DELAY=ntrziere.
n fig. 5.13 am reprezentat schema logic a unuia din cele dou latch-uri de
tip D a cte 2 bii fiecare, din structura circuitului integrat CDB 475, iar n tab. 5.4 -
funcionarea latch-ului respectiv.
D E (CLK)
Q0 Q0
Fig. 5.13. Schema logic a latch-ului de tip D din structura CI - CDB 475
Tab. 5.4. Explicativ pentru funcionarea latch-ului de tip D din fig. 5.13
Mod Intrri Ieiri

operare En Dn Qn+1 Qn 1
Autorizare 1 0 0 1
date 1 1 1 0
Blocare date 0 x Qn Qn
Bistabilul de tip D sincron are numeroase aplicaii practice, dintre care

amintim: latch-ul adresabil, memoria RAM, etc.
5.2.2.1. Latch-ul adresabil

Latch-ul adresabil, fig. 5.14, reprezint o extensie paralel a circuitului
basculant bistabil (latch-ului) de tip D sincron din fig. 5.11 i se compune din 8
astfel de circuite bistabile i un decodificator de adres.
148 Capitolul 5
CLK DIN
A _
B DCD E
C 7 ... 1 0
D CLK D CLK D CLK

Q Q Q
Q7 Q1 Q0
Fig. 5.14. Latch-ul adresabil
Datele de intrare DIN sosesc ntr-o manier serial, fiecare bit fiind distribuit
la intrrile D ale celor 8 latch-uri sincrone. Combinaia logic a liniilor de adres A,
B, C, activeaz una din liniile de ieire ale decodificatorului, selectnd astfel latch-ul
n care urmeaz a fi nscris informaia n timpul palierului activ al impulsului de
CLK. Evident, urmtorul bit de informaie va fi dirijat de ctre combinaia logic a
liniilor de adres ctre un alt bistabil, .a.m.d.
Observm c latch-ul adresabil este de fapt o memorie n care informaia este
nscris bit cu bit, putnd ns fi citit integral la ieirile celor 8 bistabile. Prin
urmare, latch-ul adresabil poate fi privit i ca un convertor serie-paralel.
Latch-ul adresabil realizeaz o bun separaie ntre unde, cnd i cum trebuie
s se nscrie informaia. Astfel, combinaia logic a liniilor de adres stabilete unde
(n ce bistabil) urmeaz a fi nscris informaia, impulsul CLK dicteaz momentul
cnd s aib loc nscrierea, iar valoarea logic a fiecrui bit din componena DIN
stabilete modul cum urmeaz s se modifice informaia din bistabilul selectat.
5.2.2.2. Memoria RAM

Memoria RAM (Random Acces Memory = memoria cu acces aleator)
prezint schema din fig. 5.15 i poate fi obinut din latch-ul adresabil prin
adugarea la cele dou niveluri (de decodificare i memorare) a unui al treilea nivel,
de multiplexare.
Funcionarea memoriei RAM cuprinde dou regimuri de lucru i anume:
nscrierea i citirea informaiei.
Regimul de nscriere se realizeaz pentru WE 0 (Write Enable = autorizare
de nscriere), situaie n care decodificatorul este activat n timp ce multiplexorul
este inhibat.
DCD _
Adrese WE
n E
1 din 2
n n
n
2
n
DIN 2 CELULE
DE MEMORIE
2n
_
MUX E
DOUT
Fig. 5.15. Memoria RAM
Combinaia logic a celor n linii de adres va activa una din cele 2n linii de
ieire ale decodificatorului, selectnd astfel una din cele 2 n celule de memorare n
care urmeaz a se nscrie bitul de informaie sosit pe linia de date D IN.
Dup epuizarea tuturor celor 2n combinaii logice posibile ale liniilor de
adres, un numr de 2n bii sosii pe intrarea serial de date DIN se vor afla deja
nscrii n cele 2n locaii ale memoriei RAM.
Regimul de citire se realizeaz pentru WE 1 , situaie n care multiplexorul
este activat, iar decodificatorul este inhibat.
Combinaia logic a liniilor de adres va selecta locaia de memorie al crei
coninut trebuie s aib acces la ieirea MUX-ului.
Putem astfel avea acces practic instantaneu la informaia stocat n oricare
din cele 2n celule de memorie, cu condiia aplicrii combinaiei logice
corespunztoare a liniilor de adres.
Baleierea aleatoare (n orice ordine) a tuturor celor 2n combinaii de adres,
va permite o citire serial, ntr-o ordine oarecare, a coninutului tuturor celor 2 n
locaii de memorie.
5.2.3. Circuitul basculant bistabil D Master-Slave

Circuitul basculant bistabil D Master-Slave se obine, ca i omologul su n
variant SR, din dou bistabile D sincrone conectate n cascad i comandate n
contratimp de impulsul de CLK.
n funcie de tipul de bistabile D sincrone din care este constituit, bistabilul D
Master-Slave poate comuta fie pe frontul anterior, fie pe cel posterior al impulsului
de CLK.
150 Capitolul 5
Dintre cele mai frecvente aplicaii ale sale, menionm registrele: registrul de
deplasare serie, paralel, combinat, universal, etc.
5.2.3.1. Registrul de deplasare serie

Registrul de deplasare serie, fig. 5.16, este format din 4 bistabili de tip D
Master-Slave.
DIN D0 Q0 D1 Q1 D2 Q2 D3 Q3 DOUT
CLK CLK CLK CLK

CLK
Fig. 5.16. Schema general a unui registru de deplasare serie
n timpul funcionrii, latch-urile de tip master sunt deschise simultan pentru

CLK=0, cele de tip slave fiind nchise. n timpul tranziiei din 0 n 1 a semnalului de
CLK, latch-urile master se blocheaz iar cele slave se deschid i primesc informaia
din master. Se remarc faptul c n nici un moment nu exist o cale deschis ntre
intrarea i ieirea registrului.
Pe baza schemei din fig. 5.16 putem scrie urmtoarele relaii:
DOUTn=Q3n=D3n-1=Q2n-1=D2n-2=Q1n-2=D1n-3=Q0n-3=D0n-4=DINn-4 (5.5)
Se observ c informaia DIN ajunge la ieirea registrului dup 4 impulsuri de
tact.
Registrele de deplasare pot fi construite att n variante statice ct i n
variante dinamice. n cazul structurilor dinamice va trebui impus o frecven
minim a semnalului de ceas pentru ca datele nscrise n celulele de memorare s se
poat regenera sigur prin transferul n celulele urmtoare
Registrele de deplasare serie pot fi utilizate ca memorii cu acces serie (SAR -
Serial Acces Memory/Register). Ele sunt construite pentru un numr foarte mare de
bii, creterea numrului de celule de memorare neavnd nici un fel de implicaii
asupra numrului de conexiuni externe ale integratului.
5.2.3.2. Registrul paralel

Registrul paralel (de stocare, tampon) prezentat n fig. 5.17, este format din 4
bistabili de tip D acionai sincron de un tact comun.
n momentul aplicrii tactului, cuvntul binar de 4 bii prezent la intrrile I 0,
I1, I2, I3, este nscris n cele 4 celule de memorie i poate fi citit la ieirile Q 0, Q1, Q2,
Q 3.
Funcia principal a unui astfel de registru este aceea de a stoca temporar
anumite configuraii binare n scopul unui acces uor la ele n vederea prelucrrii.
I3 I2 I1 I0
CLK
CLK D CLK D CLK D CLK D
Q Q Q Q
Q3 Q2 Q1 Q0
Fig. 5.17. Schema general a unui registru paralel
Registrul paralel este memoria zonelor de vitez maxim dintr-un sistem

digital de prelucrare a datelor.
5.2.3.3. Registrul combinat

Cele dou tipuri de registre tratate mai sus sunt utilizate n aplicaii n care
transferul datelor se face fie numai paralel, fie numai serie. Registrele combinate
permit trecerea de la transferul paralel la cel serie i invers.
n fig. 5.18 prezentm un registru combinat (paralel-serie sau serie-paralel)
de 4 bii.
SI I0 I1 I2 I3
S/P
1 2 1 2 1 2 1 2
D D D D
CLK Q CLK Q CLK Q CLK Q
CLK
Q0 Q1 Q2 Q3 (SO)
Fig. 5.18. Schema general a unui registru combinat

152 Capitolul 5
Pentru S/P = 0, sunt validate porile 2 i datele de intrare I0, I1, I2, I3 au acces
la intrrile celor 4 bistabile. ncrcarea paralel are loc n momentul aplicrii
impulsului de CLK.
Pentru S/P = 1 sunt validate porile 1, astfel nct registrul realizeaz o
deplasare serie a datelor de la stnga la dreapta, cu cte un bit pentru fiecare impuls
de CLK.
Registrul poate funciona ca un convertor paralel-serie, datele fiind introduse
paralel la intrrile I0, I1, I2, I3 i fiind extrase serie la ieirea SO (Serial Output) a
circuitului.
n regim de convertor serie-paralel, datele se introduc de o manier serial la
intrarea SI (Serial Input) i sunt extrase paralel la ieirile Q0, Q1, Q2, Q3.
5.2.3.4. Registrul universal bidirecional de 4 bii

Registrul universal bidirecional de 4 bii SN 74194, fig. 5.19, acoper practic
toate variantele de registre prezentate anterior.
Caracteristicile funcionale ale acestui tip de registru sunt prezentate n
tabelul de funcionare - tab. 5.5.
RI(2) I0(3) I1(4) I2(5) I3(6) LI(7)

S0(9)
S1(10)
D Q D Q D Q D Q
CLK CL CLK CL CLK CL CLK CL
CLK (11)
CL(1)
Q0(15) Q1(14) Q2(13) Q3(12)

(LO) (RO)
Fig. 5.19. Registrul universal bidirecional de 4 bii (SN 74194)

Circuitul integrat SN 74194 prezint comenzi logice speciale care-i sporesc

domeniul de aplicabilitate. Funcionarea sincron a circuitului este determinat de
cele dou intrri de selecie a modului de lucru, S0 i S1. Dup cum rezult i din
tabelul de funcionare, datele pot fi introduse i deplasate de la stnga la dreapta, de
la dreapta la stnga, sau introduse paralel, ncrcnd simultan n registru toi cei 4
bii. Dac ambele intrri de selecie S0 i S1 sunt n stare "jos", datele existente n
registru sunt pstrate. Terminalele RI (Right Input) i LI (Left Input) sunt intrri
seriale pentru deplasarea la dreapta, respectiv la stnga a datelor i nu interfereaz n
nici un fel cu operaiunea de ncrcare paralel a datelor.
Intrrile de selecie i de date trebuie s se stabilizeze cu un anumit interval
de timp naintea apariiei frontului pozitiv al CLK, ele devenind active numai dup
acest moment.
Tab. 5.5. Tabelul de funcionare al registrului universal SN 74194
Mod de Intrri Ieiri

operare CLK S1 S0 RI LI In Q0 Q1 Q2 Q3
CL
tergere X L X X X X X L L L L
Hold X H l(b) l(b) X X X q0 q1 q2 q3
Deplasare H h l(b) X l X q1 q2 q3 L
la stnga H h l(b) X h X q1 q2 q3 H
Deplasare H l(b) h l X X L q0 q1 q2
la dreapta H l(b) h h X X H q0 q1 q2
ncrcare
paralel H h h X X in i0 i1 i2 i3
H = nivel de tensiune ridicat; h = idem, stabilit anterior tranziiei LH a CLK;

L = nivel de tensiune cobort; l = idem, stabilit anterior tranziiei LH a CLK;
in(qn) = strile intrrilor (sau ieirilor) stabilite anterior tranziiei LH a CLK;
X = indiferent; = tranziie LH a CLK.
Not: (b) Tranziia HL a intrrilor S0 i S1 trebuie s se produc numai n timp ce
CLK este H pentru operaii convenionale.
Circuitele basculante bistabile de tip SR i D fac parte din sistemele de ordinul I.

Ne ocupm n continuare de alte dou tipuri de bistabile, T i JK, care, prezentnd
cte o reacie suplimentar, sunt considerate sisteme de ordinul II.
O secven aplicat la intrarea unor astfel de sisteme, genereaz la ieire un
rspuns parial corelat cu aceasta i puternic influenat de secvenele anterioare
prin starea n care s-a aflat sistemul nainte de aplicarea secvenei.
n paralel cu evoluia ieirilor evolueaz i starea, autonomia parial a ieirilor
fa de intrri fiind conferit tocmai de aceast evoluie paralel.
154 Capitolul 5
5.3. Circuite basculante bistabile de tip T

Circuitul basculant bistabil de tip T se obine dintr-un bistabil D prin
introducerea unei reacii suplimentare ieire-intrare, aplicat prin intermediul unui
circuit logic combinaional elementar, fig. 5.20.
T
CLK T
CLK D
Q Q
Q
Q
Fig. 5.20. Circuitul basculant bistabil de tip T sincron
Tab. 5.6. Tabelul de tranziie al circuitului basculant bistabil de tip T
Tn Qn+1
0 Qn
1 Qn
Din tabelul de tranziie, tab. 5.6, se poate deduce expresia funciei de ieire;
Q n 1 Q n Tn Q n Tn Q n T . (5.6)
Bistabilul T din fig. 5.20 nu ndeplinete funcia de memorie propiu-zis
(cum este cazul bistabilelor SR i D), avnd un comportament definit att de intrare
ct i de starea n care se afl. El este cel mai simplu sistem automat i este utilizat,
spre exemplu, la construirea numrtoarelor asincrone.
5.4. Circuite basculante bistabile de tip JK

Reamintim faptul c bistabilul D a aprut ca urmare a necesitii de a nltura
tranziiile nedeterminate ale bistabilelor SR. Acelai efect de eliminare a tranziiilor
nedeterminate se poate obine prin introducerea de reacii suplimentare n structurile

SR.
2.5.1. Circuitul basculant bistabil JK asincron

Bistabilul JK asincron, fig. 5.21, poate fi obinut din bistabilul SR asincron
prin introducerea unei reacii.
J K
S R
Q Q
Fig. 5.21. Schema circuitului basculant bistabil JK asincron
Din fig. 5.21 se poate deduce succesiv funcia de ieire a circuitului:

Sn J n Qn ; (5.7)
R n K n Qn ; (5.8)
Q n 1 K n Q n (J n Qn Q n ) (K n Q n )(J n Qn Q n )
( K n Qn )(J n Qn Q n ) K n J n Qn K n Q n J n Qn ;
Q n 1 J n Qn K n Q n . (5.9)
innd seama de rel. 5.9 i tabelul de tranziie al CBB-SR asincron, tab. 5.1,
putem alctui tab. 5.7.
Tab. 5.7. Tabelul de tranziie al CBB-JK asincron
Jn Kn Sn Rn Qn+1
0 0 0 0 Qn
0 1 0 Qn 0
1 0 Qn 0 1
1 1 Qn Qn Qn
156 Capitolul 5
Se observ c pentru Jn=Kn=1, se obine la ieire Q n 1 Q n , deci ieirile

oscileaz permanent ntre 0 i 1 logic.
5.4.2. Circuitul basculant bistabil JK sincron

Schema CBB-JK sincron, fig. 5.22, se obine din cea precedent prin
introducerea unei borne suplimentare pentru tact iar tabelul de tranziie este tab. 5.8.
J CLK K
Q Q
Fig. 5.22. Schema circuitului basculant bistabil JK sincron
Tab. 5.8. Tabelul de tranziie al circuitului basculant bistabil JK sincron
Jn Kn CLK Qn+1
0 0 01 Qn
1 0 01 1 Funcionare
0 1 01 0 sincron
1 1 01 Qn
x x 0 Qn Circuit blocat
01 0 1 1 Funcionare
0 01 1 0 asincron
Se observ c prin legarea mpreun a intrrilor J i K se obine un bistabil de

tip T care, pentru Jn=Kn=Tn=1, basculeaz dintr-o stare n alta la comanda
impulsului de CLK.
5.4.3. Circuitul basculant bistabil JK Master-Slave

Bistabilul JK-MS se obine prin conectarea n cascad a dou CBB-JK
sincrone, transferul informaiei n seciunea slave avnd loc pe frontul descresctor
al impulsului de CLK. Tabelul de tranziie este tot tab. 5.7.
5.4.3.1. Numrtorul asincron

Numrtorul asincron, fig. 5.23, utilizeaz 4 circuite basculante bistabile JK
Master-Slave, n regim de circuit basculant bistabil de tip T: Jn=Kn=Tn=1.
CLK 1
CLK
_ T CLK T CLK
_ T CLK T
_ _
Q Q Q Q Q Q Q Q
20 21 22 23
A0 A1 A2 A3
Fig. 5.23. Schema numrtorului asincron
Acest circuit se caracterizeaz prin faptul c impulsul de CLK nu acioneaz

asupra tuturor bistabilelor de tip T, ci numai asupra primului, ieirile fiecrui bistabil
fiind conectate la intrarea de CLK a bistabilului urmtor.
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
CLK t
A0 t
A1 t
A2 t
A3 t
Fig. 5.24. Diagramele de semnal ale numrtorului asincron

158 Capitolul 5
n plus, toate intrrile T ale bistabilelor fiind permanent conectate la 1 logic,

valoarea logic a ieirii fiecrui bistabil se modific pe frontul negativ al
impulsurilor primite pe intrarea de CLK, v. fig.5.24.
5.5. Conversia circuitelor basculante bistabile

n numeroase aplicaii este necesar utilizarea unui anumit tip de CBB,
practic fiind disponibil un altul. n aceste condiii, de mare ajutor sunt ecuaiile
logice de legtur dintre diferite tipuri de bistabille, relaii ce se pot obine pe baza
tabelului comparativ, tab. 5.9.
Tab. 5.9. Tabel comparativ al diferitelor tipuri de CBB
Tip CBB
SR D T JK
SnRn Qn+1 Dn Qn+1 Tn Qn+1 JnKn Qn+1
00 Qn 00 Qn
Tabelul de 01 0 0 0 0 Qn 01 0
adevr 10 1 10 1
11 ? 1 1 1 Qn 11 Qn
Qn+1 Sn+ R n Qn D n Sn R n Tn Qn+Tn Qn J n Q n + K n Qn
Ecuaiile
logice
Qn 1 Rn+ Sn Qn D n Sn R n Tn Qn +TnQn J n Qn +KnQn
5.5.1. Conversia n T
Pentru realizarea conversiei JKT sau DT, trebuie gsit relaia dintre
intrarea T a bistabilului simulat i intrrile JK sau D ale bistabilului disponibil - fig.
5.25.
T Q
X CBB
JK sau D
CLK Q
Q
Fig. 5.25. Conversia n T: punerea problemei
Pentru aceasta se construiete tabelul ajuttor 5.10 astfel: n primele dou

coloane se trec toate combinaiile logice posibile ale intrrii (T n) i strii (Qn)
bistabilului simulat, n urmtoarele dou coloane - valorile logice ale intrrilor JnKn
i Dn, completate numai dup trecerea n ultima coloan a valorilor logice ale ieirii
Qn+1 a bistabilului simulat.
Tab. 5.10. Explicativ pentru realizarea conversiilor n T
Tn Qn J nK n Dn Qn+1
0 0 0x 0 0
0 1 x0 1 1
1 0 1x 1 1
1 1 x1 0 0
Completarea cu valorile logice corespunztoare a coloanelor J nKn i Dn se

face pornind de la valorile logice ale strii prezente i viitoare (Q n i Qn+1), dup o
studiere atent a tab. 5.9.
Astfel, situaia Qn=0, Qn+1=0, se obine atunci cnd JnKn=00 sau 01, deci
JnKn=0x, unde prin "x" nelegem "indiferent". Qn=1 i Qn+1=1 se obine cnd
JnKn=00 sau 10, deci JnKn=x0, .a.m.d.
Similar se procedeaz cu coloana lui D n.
O dat completat tab. 5.10, se poate trece la sintez, construind diagramele
VK pentru funciile de ieire Jn, Kn i Dn - fig. 5.26.
Qn Qn Qn
Tn 0 1 Tn 0 1 Tn 0 1
0 0 x 0 x 0 0 0 1
1 1 x 1 x 1 1 1 0
a) Jn=Tn b) Kn=Tn c)Dn=Tn Q n + Tn Qn=TnQn
Fig. 5.26. Sinteza funciilor de ieire ale blocului X din fig. 5.25
Cu aceste rezultate, schema general din fig. 5.25 capt aspectele concrete
din fig. 5.27.
T J Q Q D Q Q
T
CLK CLK
K Q Q CLK CLK Q Q
a) JKT b) DT
Fig. 5.27. Conversiile n T

160 Capitolul 5
5.5.2. Conversia n SR
Procednd similar obinem tab. 5.11 care permite implementarea circuitelor
de conversie JKSR i DSR.
Tab. 5.11. Explicativ pentru realizarea conversiilor n RS
SnRn Qn JnKn Dn Qn+1

00 0 0x 0 0
00 1 x0 1 1
01 0 0x 0 0
01 1 x1 0 0
10 0 1x 1 1
10 1 x0 1 1
11 0 xx x 0/0
11 1 xx x 1/0

Electronica Digitala

Încărcat de

Informații document

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Electronica Digitala

Încărcat de

Drepturi de autor:

Formate disponibile

Cuprins

Cap. 1. Elemente de algebr booleean . 1

Cap. 2. Regimul de comutaie al dispozitivelor semiconductoare ....................................... 22

Cap. 3. Circuite logice elementare 34

Cap. 4 Circuite logice combinaionale . 90

Cap. 5. Circuite logice secveniale 137

Anexa 2. Microprocesoare i microcalculatoare . 164

Elemente de algebr booleean

Algebra Boole a fost conceput de ctre matematicianul englez George Boole

Fig. 1.1. Explicativ pentru propoziiile simple

Propoziia "ntreruptorul X este acionat" poate fi adevrat (x=1) sau fals

Propoziiile pot fi simple (cazul exemplelor anterioare) sau compuse.

Matematic Logic Tehnic

Propoziia compus poart numele de funcie logic sau funcie binar i ia

1.1. Funcii logice elementare

Particulariznd relaiile (1.2) pentru n = 0, 1 i 2 variabile, obinem:

Tab. 1.2. Funcii logice de dou variabile

CIRCUITUL FUNCIA LOGIC

CIRCUITUL FUNCIA LOGIC

x2 x1 y10 x y10 Negarea

x2 x1 y12 x y12 Negarea

CIRCUITUL FUNCIA LOGIC

- cele 16 funcii apar n perechi (funcia i inversa ei);

Exprimarea matematic a unei funcii logice necesit introducerea axiomelor

1.2. Axiomele algebrei Boole

1.3 Regulile de calcul ale algebrei Boole

Tab. 1.3. Demonstrarea relaiilor lui De Morgan

1.4. Exprimarea algebric a funciilor booleene

O funcie logic de n variabile independente, y = f (x1, x2, ..., xn), poate

1.4.1. Forma canonic

1.4.1.1. Forma canonic disjunctiv

x2 x1 Pk \f f0 f1 ... f10 ... f15 Sk

Pentru o funcie de n variabile, FCD este:

1.4.1.2. Forma canonic conjunctiv

Relund exemplul funciilor de dou variabile, Sk (termenul canonic al FCC, tab.

Pentru o funcie de n variabile, FCC este:

Cu ajutorul exemplului anterior se poate demonstra c FCD i FCC sunt

1.4.2. Forma elementar

este dat sub forma elementar. Termenul x1 x 2 este elementar deoarece nu

1.4.3. Forma neelementar

niv. niv. niv. niv. niv.

Fig. 1.3. Comparaie FCD - FNE

1.5. Reprezentarea funciilor booleene cu ajutorul diagramelor

Un alt mod de reprezentare a funciilor booleene n afara tabelului de adevr

Tab. 1.5. Tabelul de adevr al funciei 00 10

Fig. 1.4. Un model de ordonare

Tab. 1.6. Explicativ pentru construirea codului binar

de cod ciclic sau cod Gray.

Fig. 1.5. Diagrama VK a funciei I (AND)

Tab. 1.7. Tabelul de adevr al funciei

Fig. 1.6. Un model de ordonare

Observm i n acest caz, c diferena coordonatelor a dou vrfuri vecine ale

Tab. 1.8. Explicativ pentru construirea codului binar

reflectat al unei funcii de 3 variabile

Dispunerea "oglinzilor" n tab. 1.8 se face la fiecare 21 = 2 locaii n coloana

Fig. 1.7. Dou modaliti de reprezentare a diagramei VK a unei funcii de 3 variabile

Ambele prezentri permit evidenierea ciclicitii prin curbarea figurilor,

Fig. 1.8. Dou modaliti de reprezentare a diagramei VK a unei funcii de 4 variabile

Pentru funcii de mai mult de cinci variabile, utilizarea diagramelor VK

1.6. Minimizarea funciilor logice

1.6.1. Minimizarea cu ajutorul diagramelor VK

A. Alctuirea diagramei VK i completarea locaiilor acesteia cu valorile

Considerm o funcie logic de 3 variabile dat fie prin tabelul de adevr

Tab. 1.9. Tabelul de adevr al unei funcii de 3 variabile binare