12 Circuitele Basculante Bistabile

Electronică analogică şi digitală în biomedicină Prof. Dr. Ing.
Paşca Sever
Circuite basculante bistabile

Prof. Dr. Ing. Sever Paşca
Catedra de Electronică Aplicată şi Ingineria Informaţiei
Facultatea Electronică, Telecomunicaţii şi Tehnologia Informaţiei
Universitatea POLITEHNICA din Bucureşti
Circuite basculante bistabile 2
Conţinutul cursului
 CBB de tipul S-R asincron
 CBB de tip S-R sincron active pe palierul tactului
 Celula D-Latch
 Bistabile de tipul master-slave
 CBB active pe frontul impulsului de tact
 Utilizarea practică a bistabilelor

Electronică analogică şi digitală în biomedicină Prof. Dr. Ing. Paşca Sever
 Circuitele basculante bistabile (CBB) sunt circuite secvenţiale asincrone

cu două stări stabile. Trecerea dintr-o stare în cealaltă se face numai
prin aplicarea unei comenzi din exterior
exterior.
 Circuitele basculante bistabile sunt cele mai simple circuite secvenţiale.

Ele sunt realizate cu porţi logice cu legături de reacţie de la ieşire la
intrare.
 Prezenţa legăturilor de reacţie conferă acestor circuite proprietatea de
memorare, în sensul că semnalul de ieşire va fi o funcţie care depinde
de starea curentă a circuitului precum şi de comenzile primite pe intrare
(starea circuitului memorează de fapt ultimele comenzi primite).
 Circuitele basculante bistabile (numite uneori şi celule de memorie) sunt
utilizate pentru realizarea unor circuite secvenţiale mai complexe cum ar
fi numărătoare, registre, memorii SRAM etc.
 Se disting următoarele tipuri de circuite bistabile:

 S-R,
 JK
J-K,
 T şi
 D.
 După natura funcţionării lor, ele se împart în:
 CBB asincrone şi
 CBB sincrone (cu intrare suplimentară de tact).
 Circuitele sincrone pot fi active pe palierul sau pe frontul impulsului de
tact.
 O configuraţie sincronă aparte o formează structura master-slave.

CBB de tipul S-R asincron
Circuitul se mai întâlneşte şi sub denumirea englezească de S-R unlocked

latch.

Formularea problemei
 Obiectiv: Obţinerea unui circuit elementar de memorare a unui bit de
informaţie cu posibilitatea înscrierii respectiv ştergerii acestei informaţii
în şi din celulă.
 Un asemenea circuit va avea:

 două intrări de comandă notate cu S (SET) şi R (RESET) şi
 două ieşiri Q şi Q .
 Notaţia folosită pentru ieşiri indică faptul că ieşirile circuitului sunt

complementare.
 Intrarea S se va folosi pentru a înscrie informaţia în circuit iar intrarea R
pentru a şterge informaţia din circuit.


Funcţionarea circuitului
 Circuitul va trebui să funcţioneze astfel:
 În lipsa unor comenzi pe intrări (Sn = 0 şi Rn = 0),
0) starea circuitului
să nu se schimbe (Qn+1 = Qn ). Spunem în acest caz că circuitul
păstrează starea sa anterioară.
 Să existe posibilitatea de a înscrie informaţia în circuit. Comanda
aplicată va fi Sn = 1 şi Rn = 0 iar pe ieşire apare starea Qn+1 = 1.
 Să se poată şterge informaţia din circuit cu comanda Sn = 0 şi
Rn = 1. În acest caz, pe ieşire apare starea Qn+1= 0.
 Din punct de vedere logic
logic, nu are sens să se facă simultan înscrierea şi
ştergerea informaţiei, motiv pentru care comanda Sn = 1 şi Rn = 1 va fi o
comandă interzisă.
 Rezultă de aici condiţia de
bună funcţionare a circuitului .
S n  Rn  0

Sinteza circuitului
 Considerăm drept mărime de
ieşire semnalul Qn+1 la
momentul tn+1.
 Din tabelul de adevăr anterior,
observăm că acest semnal
depinde atât de comenzile
primite la momentul tn (Sn şi Rn)
cât şi de starea anterioară a
circuitului (Qn).
 Se confirmă caracterul
secvenţial al circuitului care
urmează a se proiecta.
 Rescriem tabela de adevăr şi
considerăm Qn+1 ca o funcţie
booleană de trei variabile.


Sinteza circuitului cu porţi SAU-NU

 În diagramele Karnaaugh grupăm convenabil zerourile
şşi scriem FCC a funcţiilor:
ţ
Qn 1  R n  Sn  Qn 

Q n 1  S n  Q n  Rn 
 Schema bistabilului realizabilă cu porţi SAU-NU rezultă
în urma unei prelucrări simple:
Qn 1  Q n 1  R n  Sn  Qn   Rn  Sn  Qn 
  
Q n 1  Q n 1  S n  Q n  Rn  Sn  Q n  Rn 

Sinteza circuitului cu porţi ŞI-NU

 Grupând unităţile din diagrama Karnaugh, va rezulta
FDC a funcţiilor:
ţ
Qn 1  Sn  Qn  R n
Q n 1  Rn  Q n  S n
 În urma unor prelucrări similare, pot fi puse sub o formă
care să permită desenarea bistabilului cu porţi ŞI-NU:
Qn 1  Q n 1  S n  Qn  R n 

 S n  Qn  R n 
Q n 1  Q n 1  Rn  Q n  S n 

 Rn  Qn  S n 


Analiza funcţionării circuitului

 Reamintim funcţionarea porţii SAU-NU:
 Analizăm funcţionarea circuitului pentru toate cele patru combinaţii de

comenzi aplicate pe intrări:


 Cazul Sn = 0, Rn = 0
 Intrările de comandă ale P1 şi P2 fiind în zero logic
logic, porţile vor
inversa semnalul de pe cealaltă intrare.
 Dacă Q este semnalul de ieşire al porţii P1, care prin reacţie se
aplică pe intrarea porţii P2, la ieşirea acesteia din urmă apare în mod
obligatoriu semnalul Q.
 Rezultă că ieşirile circuitului sunt complementare şi că acesta nu
poate avea decât două stări distincte: a) Q = 0 şi b) Q = 1.
 Dacă comenzile de
intrare rămân
neschimbate,
Sn = 0, Rn = 0, circuitul
va sta într-una din
aceste stări
(funcţie de memorare).



 Cu aceste comenzi
comenzi, poarta P2 este blocată pe Q = 0,
0 iar poarta P1
este deschisă. Ieşirea porţii P1 este determinată de cealaltă intrare a
sa ( Q = 0 ) pe care o inversează şi deci Q = 1.
 Pentru această comandă, a rezultat o unică stare la ieşire, Q = 1.
 Dacă comanda Sn = 1, Rn = 0, a fost dată la momentul tn şi la tn+1 se
revine la Sn+1 = 0, starea circuitului nu
se va modifica (poarta P2 va rămâne
blocată datorită intrării Q = 1 şi deci
intrarea S nu va mai avea efect
asupra stării circuitului).
 Circuitul are memorie, în sensul că din
starea sa la tn+1 putem deduce faptul că
ultima comandă aplicată a fost
Sn = 1, Rn = 0


 În acest caz funcţionarea circuitului este similară cu funcţionarea din
cazul precedent, rezultând la ieşire o unică stare Q = 0.
 Ieşirea Q = 1 prin reacţie blochează poarta P1 şi, în consecinţă,
modificările semnalului Rn nu pot influenţa starea circuitului.



 Pentru această comandă porţile P1, P2 se
blochează, iar ieşirile devin Q = 0, Q = 0. Cele
două ieşiri nemaifiind complementare, rezultă
că circuitul îşi pierde caracterul de circuit cu
două stări.
 Dacă comanda Sn = 1, Rn = 1 s-a dat în
momentul tn şi la tn+1 se anulează comanda cu
Sn+1 = 0,, Rn+1 = 0,, apare
p o ambiguitate
g asupra
p
stării în care va rămâne circuitul datorită
timpilor de comutare a semnalelor de
comandă:
a) Rn comută mai repede, rezultă Qn+1 = 1;
b) Sn comută mai repede, rezultă Qn+1 = 0;
c) Rn şi Sn comută deodată, CBB oscilează.

Evitarea nedeterminării după comanda Sn = 1, Rn = 1

 Există două soluţii:
 să se utilizeze circuitul în acele aplicaţii în care asemenea comenzi
nu apar;
 modificarea schemei circuitului astfel ca acesta să aibă o evoluţie
cunoscută şi după o astfel de comandă.
 În cea de-a doua variantă, există numai patru posibilităţi de ridicare a

nedeterminării, şi anume Qn+1 = Qn ; Qn+1 = 0; Qn+1 = 1 şi Qn+1 = Q n.
 P i l ttreii nu suntt iinteresante,
Primele t t deoarece
d ele
l ar însemna
î dedublarea
d d bl
unor situaţii deja existente în tabelul de funcţionare a circuitului.
 Ultima variantă ar completa tabelul de adevăr cu o situaţie inexistentă în
tabelul iniţial, şi anume: în urma comenzii Sn = 1, Rn = 1 circuitul să
treacă în starea opusă aceleia în care se afla.


Evitarea nedeterminării după comanda Sn = 1, Rn = 1 (cont.)

 Pentru a obţine această ultimă evoluţie a circuitului, schema CBB de tip
S-R
S R a fost completată cu două porţi ŞI comandate cu semnalele Q şi Q .
 Intrările de comandă ale circuitului se notează cu J respectiv K.
Funcţionarea se poate înţelege uşor dacă se urmăresc comenzile:
S '  J  Q şi respectiv R'  K  Q .
Cum ieşirile sunt complementare, S  R  J  K  Q  Q  0 , CBB de bază
' '

nu va fi niciodată în starea de nedeterminare, indiferent de valorile
comenzilor de pe intrările J şi K.
 Acest circuit este de fapt
schema unui nou tip de
bistabil, şi anume bistabilul
de tip J-K.

Evitarea nedeterminării după comanda Sn = 1, Rn = 1 (cont.)

 Din formele de undă care prezintă funcţionarea bistabilului J-K,
constatăm că pentru J = K = 1 circuitul oscilează, ceea ce îl face practic
inutilizabil.
 Fenomenul se explică prin faptul că pentru J = K = 1, porţile ŞI de intrare
sunt deschise şi permit îndeplinirea condiţiei de basculare. După ce
bascularea circuitului a avut loc şi dacă între timp comenzile de intrare
au rămas neschimbate (J = K = 1),
circuitul va bascula din nou etc.
până în momentul în care
dispare condiţia J = K = 1.


Aplicaţie tipică
 Eliminarea oscilaţiilor care apar la contacte mecanice
20
CBB de tip S-R sincron

active pe palierul tactului
Circuitul se mai întâlneşte şi sub denumirea englezească de S-R Level

Sensitive Latch.


CBB de tip S-R sincron active pe palierul tactului
Erori necontrolate în funcţionarea CBB S-R asincron

 CBB S-R asincron este caracterizat prin
faptul că orice modificare a semnalelor de
comandă S respectiv R va avea un efect
imediat asupra circuitului. Sunt situaţii în
care această funcţionare poate duce la
apariţia unor erori necontrolate, aşa cum
este ilustrat alăturat.
 Trecerea din starea An = 1, Bn = 0 în
starea An+1 = 0, Bn+1 = 1, care normal nu
influenţeze starea bistabilului, se poate
face fie prin comutarea semnalului de pe
intrarea A înaintea celui de pe intrarea B
(stânga), fie prin comutarea semnalului de
pe B înaintea celui de pe intrarea A
(drepata).

Eliminarea erorilor necontrolate la CBB S-R asincron

 Această schimbare nedorită a stării bistabilului poate avea implicaţii
greu previzibile asupra funcţionării ansamblului din care face parte.
 Cum în practică este greu de controlat succesiunea tranziţiilor (ce
depind de diverşi timpi de propagare), este necesar să existe un circuit
care să execute comenzile numai după ce acestea s-au stabilizat la
valorile lor corecte, evitându-se astfel executarea unor comenzi eronate
datorate impulsurilor parazite care pot să apară în timpul tranziţiilor.
 Un astfel de circuit este CBB de tip S-R sincron (activ pe palierul
impulsului
p de tact).
)
 Un CBB de tip sincron va avea două (una) intrări de date, o intrare de
tact şi două ieşiri.
 Informaţia se transmite spre bistabilul propriu-zis numai la sosirea
impulsului de tact.


CBB de tip S–R sincron cu porţi SAU-NU

 Pe durata cât porţile de intrare sunt
deschise, circuitul funcţionează asincron.
 Pentru T = 0, orice modificări ale
intrărilor de date se reproduc la ieşire,
momentele de tranziţie fiind determinate
numai de modificările intrărilor.
 Între două impulsuri de tact, intrările se
pot modifica în mod arbitrar fără a
influenţa
ţ într-un fel starea bistabilului,,
care rămâne neschimbată.

CBB de tip S–R sincron cu porţi ŞI-NU

 Pentru corectitudinea înscrierii datelor,
acestea trebuie să nu se modifice pe
durata cât timp tactul este activ.
 O soluţie mai eficientă de preluare a
unor comenzi asincrone îl constituie
folosirea unor bistabile sincrone pe
frontul impulsului de tact.


CBB de tip S-R sincron cu intrări asincrone SET şi RESET

 În afara intrărilor sincrone, la aceste bistabile se introduc şi una sau
două intrări asincrone care servesc la aducerea la 0 a bistabilului (reset)
sau la aducerea lui în starea 1 (set).
 Apariţia unor comenzi pe aceste intrări se execută independent de
prezenţa tactului. Din acest motiv, intrările respective pot fi considerate
prioritare în raport cu celelalte.
26
Celula D-Latch


Celula D-Latch
 CBB-ul D-Latch, folosit des

în aplicaţii practice, se
obţine dintr-o structură S-R
sincronă prin introducerea
sincronă,
unui inversor între intrările
de comandă, astfel încât să
avem D = S = R .
 Pe durata tactului (CK = 1),
celula este transparentă,
ieşirea copiază intrarea.
 În momentul dispariţiei
tactului, (trecerea 1  0)
celula se zăvoreşte pe
valoarea din acel moment a
intrării.
 Exemplu: SN7475 cu 4
asemenea celule.
28
Bistabile de tipul master-slave
O problemă de bază în realizarea circuitelor digitale este aceea de a

asigura un transfer sigur de informaţie.
Dacă ne propunem să asigurăm un transfer de informaţie în ritmul
impulsurilor de tact, de la o celulă de memorie (de exemplu bistabil S-R
sincron) la alta, vom constata apariţia unor probleme practic insurmontabile.
Pentru a putea asigura un transfer sigur de informaţie de la o celulă la alta
vom avea nevoie de un nou tip de bistabil numit master-slave. CBB de tip
master-slave sunt circuite bistabile sincrone, active pe frontul negativ al
impulsului de tact.


 Nevoia de a avea o structură de tipul master-slave poate fi justificată în

mai multe feluri. Vom introduce, în cazul de faţă, acest tip de bistabil
plecând de la ideea realizării unui registru de deplasare.
 Să presupunem că că, într-o
într o aplicaţie oarecare,
oarecare avem nevoie de un circuit
care să funcţioneze astfel:
■ la primul impuls de tact informaţia I1 să se înscrie în prima celulă,
■ la al doilea impuls de tact să treacă informaţia I1 din prima celulă în
cea de a doua, concomitent cu înscrierea unei noi informaţii I2 în
prima celulă etc.
● Schema bloc a registrului
de deplasare realizat cu
CBB S-R sincrone

● Registrul de deplasare realizat cu CBB S-R sincrone
● Informaţia se propagă în cascadă într-un

număr de celule, număr care depinde de
relaţia dintre durata impulsurilor de tact
şi tpd (tpd – timpul de propagare prin celula
binară), ceea ce nu corespunde funcţionării
dorite iniţial.


● Schema nu funcţionează corect deoarece:

■ Pe durata tactului (Tact = 1) porţile de intrare ale bistabilelor, P1, P2,
P3, P4, P5 şi P6, au fost deschise şi informaţia înscrisă iniţial în
prima celulă are posibilitatea de a se propaga din celulă în celulă;
■ Practic, cât timp avem Tact = 1, bistabilele de intrare sunt
transparente şi informaţia se propagă de la un CBB la următorul.
● Pentru a elimina acest neajuns şi a putea realiza o schemă care să
funcţioneze conform cerinţelor formulate, vom avea nevoie de un nou tip
de bistabil, la care informaţia să se înscrie în celulă la apariţia impulsului
de tact, dar să apară la ieşirea celulei după dispariţia acestuia, când
porţile de intrare în celula următoare sunt deja închise.
● În acest fel, se va elimina propagarea în cascadă, de la o celulă la alta,
a informaţiei.
● O soluţie ar fi să realizăm noul tip de bistabil, prin conectarea în cascadă
a două CBB de tipul S-R sincrone comandate în antifază. Acest circuit
se numeşte circuit basculant bistabil de tip S-R master-slave
(stăpân-sclav).

CBB de tip S-R master-slave (cont.)

 Structura circuitului: porţile de intrare P1 şi P2; CBB-master; porţile de
transfer P3 şi P4; şi CBB-slave.
CBB slave.
 Intrarea de tact s-a notat cu CK, sugerând în felul acesta că informaţia
apare pe ieşirea bistabilului pe frontul posterior al impulsului de tact


Porti de CBB Porti de CBB
Bistabile de tipul master-slave intrare MASTER transfer SLAVE
S
CBB de tip S-R master-slave (cont.) P1 P3 Q
 Funcţionarea calitativă: _
R Q
■ Pe porţiunea 2-3
2 3 a tactului, P1 şi P2 sunt ___ P2 P4
deschise permiţând accesul informaţiei CK

în master. P3 şi P4 sunt închise, slave-ul
este izolat de master, deci informaţia
nouă are acces în master şi cea veche
se păstrează în slave.
■ Pe porţiunea 4-5 a tactului, P1 şi P2
rămân blocate, nepermiţând accesul
unor informaţii
ţ noi în master. P3 şşi P4
se deschid, ceea ce face ca informaţia
nouă să treacă din master în slave şi deci să apară la ieşire.
■ Structura master-slave este de fapt un CBB sincron activ pe frontul
negativ al impulsului de tact. Pentru ca informaţia să fie preluată
corect din master în slave, trebuie ca pe durata timpului de pregătire
tSU şi de menţinere tH din jurul frontului negativ al tactului informaţia
din master să nu se schimbe


 Dacă înlocuim în schema registrului de deplasare anterior celulele binare S-R
sincrone cu celule de tipul
p S-R master-slave, schema astfel obţinută
ţ va funcţiona
ţ
aşa cum ne-am propus iniţial.
Tact
Tact1 Tact2 Tact3 t
Q1
I1 =1 I2 =0 I3 =1 t
Q2
I1 =1 I2 =0 t
Q3
I1 =1 t



 Exemplu de circuit S-R master-slave: SN74L71

CBB de tip J-K master-slave

 Unul dintre cele mai răspândite tipuri de CBB, care combină eliminarea
comenzii interzise de la bistabilele S-R cu structura master-slave.
 Structura J-K master-slave se obţine din una S-R master-slave prin
introducerea unor bucle de reacţie de la ieşire la intrare, care vor
permite ca pentru comanda Jn = Kn = 1 să obţinem schimbarea sigură a
stării bistabilului Qn 1  Q n .
 Folosirea unei structuri de tipul S-R master-slave la realizarea unui CBB
de tipul J-K, va evita legarea directă a ieşirilor la intrări, ceea ce va
asigura condiţia ca pentru J = K = 1 circuitul să basculeze o singură dată
((schimbarea stării se produce
p mai întâi în master şşi abia după
p dispariţia
p ţ
impulsului de tact în slave).


CBB de tip J-K master-slave (cont.)

 Faza Set, avem J = 1 şi K = 0 pe
toată durata impulsului de tact.
După frontul pozitiv al tactului,
tactului cu
întârzierea de propagare, bistabilul
master se va seta, iar pe frontul
posterior, de asemenea după
întârzierea de propagare, această
informaţie se va transmite în
bistabilul slave.
 Faza Reset este ilustrată cu un
impuls pe intrarea K decalat cu mai
puţin de jumătate de tact faţă de
frontul anterior al impulsului de tact
tact.
Comanda de resetare (J = 0, K = 1)
va acţiona asupra masterului cu o
mică întârziere după frontul pozitiv
al impulsului aplicat pe intrarea K.
Transferul informaţiei din master în
slave va avea loc pe frontul negativ
al impulsului de tact.


 În cazul în care pe durata impulsului
de tact apare un impuls parazit
(g tc ), cazul
(glitch), ca u Prima a captare,
capta e, d
din
nou condiţia J · CK = 1 este
îndeplinită şi, cu o întârziere
raportată de data aceasta la frontul
pozitiv al impulsului parazit,
bistabilul master va trece în starea
1 (în mod eronat), stare care se va
transmite după frontul posterior al
impulsului de tact la ieşirea
bistabilului slave. Fenomenul poartă
numele de captare a impulsurilor
parazite şi reprezintă o sursă
potenţială de erori în funcţionarea
bistabilelor J-K master-slave.
Pentru a evita fenomenul
menţionat, este necesar ca
circuitele logice care asigură
semnalele de comandă pe intrările
J şi K să fie lipsite de impulsuri de
hazard (comutările să aibă loc
numai pe CK = 0).



 Exemplu de circuit
J-K master-slave:
SN7472

CBB de tip T (Toggle)

 CBB de tip T se obţine prin
legarea în comun a intrărilor
de date J şi K la celula binară
J-K master-slave
 Pentru T = 1, celula divide cu
doi (la două tranziţii de tipul
1  0, aplicate pe intrarea de
tact, apare o singură tranziţie
de tipul 1  0, pe ieşirea Q)
 Această proprietate
remarcabilă a celulei T se
utilizează la realizarea
numărătoarelor


CBB de tip D (Delay )

 CBB de tip D se obţine din
celula binară J-K
J K master-
master
slave prin legarea intrării de
date J complementate la K
 Ieşirea este copia lui D (D =
J) dar cu o întârziere (delay)
de un tact
 Această proprietate a celulei
D se utilizează la realizarea
registrelor de deplasare
42
CBB active pe frontul impulsului de tact



 Pentru a justifica necesitatea acestor tipuri de bistabile, propunem să
trecem în revistă tipurile de bistabile discutate în cadrul acestui capitol,
urmărind justificarea introducerii lor (ce probleme rezolvă) şi problemele
care le ridică:
 CBB S-R asincron
 celulă elementară de memorie
 orice modificare a semnalelor de pe intrările S şi R va influenţa

nemijlocit starea circuitului (transparenţa intrărilor)
 prezintă o stare interzisă în tabelul de definiţie
 CBB de tip S-R activ pe palierul impulsului de tact

 elimină primul neajuns prin prezenţa a două porţi suplimentare la
intrarea celulei S-R asincron, comandate de un semnal
suplimentar de tact (de validare).
 transparenţa intrărilor s-a redus doar la durata impulsului de tact

CBB active pe frontul impulsului de tact (cont.)

 Pentru a justifica necesitatea acestor tipuri de bistabile, propunem să
trecem în revistă tipurile
p de bistabile discutate în cadrul acestui capitol,
p
urmărind justificarea introducerii lor (ce probleme rezolvă) şi problemele
care le ridică:
 CBB de tip J-K
 elimină starea de nedeterminare, tipică bistabilelor de tip S-R
 introduce pentru J = K = 1 o nouă stare egală cu complementul
celei vechi
 oscilează datorită legării directe a ieşirilor la intrare, atâta timp
cât J = K = 1
 CBB cu structură master-slave
 elimină ultimul neajuns (oscilaţia pentru J = K = 1)
 captează impulsurile parazite care apar pe palierul ridicat al
tactului (inevitabile în cazul unor scheme complexe, în care
comenzile către bistabil provin dintr-o schemă de CLC care
lucrează asincron)


CBB active pe frontul impulsului de tact (cont.)

 Pentru eliminarea acestui ultim
neajuns, s-a
s a elaborat o schemă de
circuit la care preluarea informaţiei
(date de intrare) se face pe frontul
pozitiv sau negativ al impulsului de tact.
 CBB de tip D sincron pe front pozitiv
(trecere 0  1)
 Celula copiază la ieşirea Q ceea ce
este ppe intrarea D în momentul trecerii
0  1 a impulsului de tact (CK).
Modificările intrării de date D cât timp
CK = 0 sau CK = 1 nu au nici o
influenţă asupra semnalului de ieşire
46
Utilizarea practică a bistabilelor
În continuare trecem în revistă câteva aspecte legate de utilizarea

bistabilelor în scheme practice.


Utilizarea practică a bistabilelor
 CBB S-R (latch)

Au o întrebuinţare redusă ca celule de sine stătătoare de memorie, dar
le întâlnim în structurile de tipul master-slave sau D active pe front.
 CBB J J-K
K şii D (fli
(flip-flops)
fl )
Sunt cele mai răspândite tipuri de bistabile utilizate în practică. În
circuite secvenţiale complexe, unde se folosesc scheme cu porţi logice
(CLC) pentru a determina comenzile necesare calculului stării
următoare, aceste CLC-uri se vor realiza cu un număr minim de porţi dar
cu multe legături în cazul folosirii unor CBB de tip J-K. În cazul în care
vom folosi bistabile de tip D la realizarea schemelor, CLC-urile vor
rezulta cu un număr mai mare de porţi dar cu mai puţine legături
legături. În
proiectarea VLSI, unde problema numărului de legături este o condiţie
restrictivă, se utilizează aproape exclusiv bistabile de tip D.
 CBB de tip T
Nu se fabrică ca atare ci se obţin foarte uşor din celule J-K (prin
T = J = K sau D = J = K ).

12 Circuitele Basculante Bistabile

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

12 Circuitele Basculante Bistabile

Încărcat de

Drepturi de autor:

Formate disponibile

Electronică analogică şi digitală în biomedicină Prof. Dr. Ing.

Circuite basculante bistabile

Circuite basculante bistabile 2

 CBB de tipul S-R asincron

 CBB de tip S-R sincron active pe palierul tactului

 Bistabile de tipul master-slave

 CBB active pe frontul impulsului de tact

 Utilizarea practică a bistabilelor

Circuite basculante bistabile 1

Circuite basculante bistabile 3

 Circuitele basculante bistabile (CBB) sunt circuite secvenţiale asincrone

 Circuitele basculante bistabile sunt cele mai simple circuite secvenţiale.

Circuite basculante bistabile 4

 Se disting următoarele tipuri de circuite bistabile:

Circuite basculante bistabile 2

CBB de tipul S-R asincron

Circuitul se mai întâlneşte şi sub denumirea englezească de S-R unlocked

Circuite basculante bistabile 6

 Un asemenea circuit va avea:

 Notaţia folosită pentru ieşiri indică faptul că ieşirile circuitului sunt

Circuite basculante bistabile 3

Circuite basculante bistabile 7

Circuite basculante bistabile 8

Circuite basculante bistabile 4

Circuite basculante bistabile 9

Sinteza circuitului cu porţi SAU-NU

Circuite basculante bistabile 10

Sinteza circuitului cu porţi ŞI-NU

Circuite basculante bistabile 5

Circuite basculante bistabile 11

Analiza funcţionării circuitului

 Analizăm funcţionarea circuitului pentru toate cele patru combinaţii de

Circuite basculante bistabile 12

Analiza funcţionării circuitului

Circuite basculante bistabile 6

Circuite basculante bistabile 13

Analiza funcţionării circuitului

Circuite basculante bistabile 14

Analiza funcţionării circuitului

Circuite basculante bistabile 7

Circuite basculante bistabile 15

Analiza funcţionării circuitului

Circuite basculante bistabile 16

Evitarea nedeterminării după comanda Sn = 1, Rn = 1

 În cea de-a doua variantă, există numai patru posibilităţi de ridicare a

Circuite basculante bistabile 8

Circuite basculante bistabile 17

Evitarea nedeterminării după comanda Sn = 1, Rn = 1 (cont.)

Circuite basculante bistabile 18

Evitarea nedeterminării după comanda Sn = 1, Rn = 1 (cont.)

Circuite basculante bistabile 9

Circuite basculante bistabile 19

CBB de tip S-R sincron

Circuitul se mai întâlneşte şi sub denumirea englezească de S-R Level

Circuite basculante bistabile 10

Circuite basculante bistabile 21

Erori necontrolate în funcţionarea CBB S-R asincron

Circuite basculante bistabile 22

Eliminarea erorilor necontrolate la CBB S-R asincron

Circuite basculante bistabile 11

Circuite basculante bistabile 23

CBB de tip S–R sincron cu porţi SAU-NU

Circuite basculante bistabile 24