MINISTERUL EDUCATIEI SI TINERETULUI DIN REPUBLICA MOLDOVA

UNIVERSITATEA TEHNIC A MOLDOVEI

Facultatea Calculatoare, Informatic i Microelectronic
Catedra Microelectronica si dispozitive cu semiconductori

Lucrare de an
La Circuite Integrate Digitale

Tema: Proiectatrea circuitului digital TTL

A efectuat:

st. gr .MN - 121

Cebotari Vladislav

A verificat:

confereniar dr.
Bettin Mironov

Chiinu 2014
APROB"

eful catedrei Microelectronca i Dispozitive Semiconductoare

____________________________prof. univ., dr. Victor ontea

PROIECT DE AN

Studentul

Cebotari Vladislav

grupa MN - 121

Tema___ Proiectarea circuitul digital pe baza TTL ___________varianta ____12_____

Funcia AB C D AB C D A B CD A B C D A BCD AB CD AB C D ABCD A B C D

Coninutul proiectului de an
1. Datele pentru proiectare.
2. Descrierea principiilor de funcionare i caracteristicile operatorilor folosii.
3. Minimizarea - funciei date.
4. Proiectarea i optimizarea schemei logice.
5.Schema electric principial a dispozitivului proiectat.
6.Calcularea parametrilor statici ale operatorilor logici.
7.Calcuilarea parametrilor dinamici ale operatorilor logici.
8. Topologia schemei.
Termenul de prezentare a proiectului _____5_____ _____mai_________ 2014

Conductorul proiectului ___________________ confereniar dr. Bettin Mironov

Studentul _________________

__17_ __februarie_________2014

1 DATELE PENTRU PROIECTARE

Baza
Tensiunea de alimentare in U, V
Factorul de asociere M
Coeficientul sortan N

TTL
5
2
4

Factorul de sortanta al tranzistorului S

Factorul de amplificare al tranzistorului
Factorul invers 1 al tranzistorului
multiemitor VTM
Capacitatea sarcinii C s, pF
Puterea maxim consumat P m, mW
U0int = U0ie = U0 , V
U1int = U1ie = U1 , V
Frecvena semnalului fT, MHz
Timpul de trecere t0,1int , ns
Timpul de trecere t1,0int , ns
Fregventa limita a tranzistoarelor
VT1- VT4 ,MHz

1.40
35

0.030
40
45
0.4
2.4
6
3
3
800

CUPRINS

1. Descrierea principiilor de funcionare i caracteristicile operatorilor folosii......4

2. Minimizarea funciei..12
3. Proiectarea i optimizarea schemei logice..13
4. Schema electric principal a dispozitivului proiectat...14
5. Calcularea parametrilor operatorilor logici............15
6. Topologia schemei..21
Concluzie22
Bibliografie.23

1 DESCRIEREA PRINCIPIILOR DE FUNCIONARE I

CARACTERISTICILE OPERATORILOR FOLOSII
Familia circuitelor integrate TTL (Transistor Transistor Logic) a fost creat de Texas
Instruments i standardizat in anul 1964. Circuitele integrate SN (Semiconductor Network) din
seria 54 au fost destinate iniial aplicaiilor militare (avind funcionare garantat in gama de
temperatur 55 0 C +125 0 C i tensiune de alimentare cuprins intre +4,5V +5,5V).
Ulterior a aprut seria 74, versiunea industrial cu pre de cost redus (avind funcionare
garantat in gama de temperatur 0 o C +70oC i tensiune de alimentare cuprins intre +4,75V
+5,25V). Familia TTL a cunoscut in timp permanente imbuntiri tehnologice. Pin in anul 1970
au aprut cele patru grupe de baz : standard (SN54/74), rapid (SN54H/74H High Speed), de
mic putere (SN54L/74L Low Power), i cu diode Schottky (SN54S/74S Schottky TTL).
n anul 1975 apare o nou grup care face cel mai bun compromis intre consum i timpul de
propagare : (SN54LS/74LS Low Power-Schottky). Dup anul 1980 au aprut alte grupe avansate
tehnologic : (SN54AS/74AS Advanced Schottky), (SN54ALS/ 74ALS Advanced Low-Power
Schottky) i (SN54F/ 74F Fast). Toate aceste grupe sunt compatibile intre ele, iar circuitele
integrate se pot interconecta direct. Pe parcursul acestei evoluii de aproape dou decenii a structurii
TTL standard, timpul de propagare pe poart s-a micorat de aproape 10 ori, apropiindu-se de
valoarea de 1ns, iar consumul mediu de putere pe poart a variat intre 1 mW i 20 mW. Aceast
gam larg de valori ale raportului vitez/consum permite proiectantului s optimizeze toate
poriunile unui sistem numeric in concordan cu specificaiile impuse. Perfecionarea tehnologiei
planar-epitaxiale a impus familia TTL ca "variant de structuri logice cu tranzistoare bipolare cu cea
mai larg utilizare in realizarea sistemelor numerice, indiferent de complexitatea lor". ([Cupcea,
1999]). Schema electric a porii I-NU cu dou intrri in tehnologie TTL standard este
reprezentat in figura 2.1. Tensiunea nominal de alimentare este V CC = +5V, iar tranzistoarele au
parametrii tipici tranzistoarelor de comutaie integrate.

Fig. 2.1 Structura porii I-NU cu dou intrri n tehnologie TTL standart
Dac ambele intrri ale circuitului sunt la 1 logic (tensiune ridicat), cele dou jonciuni bazemitor ale tranzistorului multiemitor T1 sunt blocate, iar jonciunea baz- colector este deschis,
asigurind curentul de baz pentru deschiderea tranzistorului T2. Curentul prin T2 asigur intrarea
tranzistorului T3 in saturaie i blocarea tranzistorului T4, prin scderea potenialului bazei acestuia
fa de emitor. Dioda D 1 are rolul de a grbi blocarea lui T4 inainte de saturaia lui T3. La ieirea
Vout se obine o tensiune sczut, notat cu V OL (Voltage Output Low), i egal cu tensiunea de
saturaie a lui T3:

Dac cel puin una dintre intrri este la 0 logic (tensiune apropiat de 0V), jonciunea baz-emitor
corespunztoare a tranzistorului T 1 este in conducie, fixind potenialul bazei lui T 1 la o valoare
de tensiune apropiat de 0,7V, insuficient pentru deschiderea tranzistoarelor T2 i T3 . Repetorul
pe emitor realizat cu tranzistorul T4, funcionnd in zona liniar, va asigura la ieire o tensiune
ridicat, corespunztoare nivelului logic 1. n lipsa sarcinii la ieire, tranzistorul T4 i dioda D1 sunt
la limita de conducie, iar tensiunea de ieire VOH (Voltage Output High) se poate determina
aproximativ cu relaia :

Tranzistorul T1 este intotdeauna saturat pentru c jonciunea baz-colector este polarizat direct.
Conexiunea permite astfel evitarea scoaterii tranzistorului din saturaie i are ca efect reducerea
substanial a timpului de propagare. Diodele DA i DB nu au un rol direct in funcionarea
circuitului ca poart logic I-NU. Ele intr in conducie atunci cind apar tensiuni negative pe
intrri, datorate in general reflexiilor care apar pe liniile lungi de la intrri din cauza frecvenelor
mari de comutare i a neadaptrii impedanelor. Dac tensiunea aplicat pe cele dou intrri ale
porii (sau numai pe una dintre ele, cealalt fiind la nivel logic 1 sau pur i simplu in aer) depete
0,6V, se deschide tranzistorul T2 , dar T3 rmine blocat, potenialul bazei fiind sub valoarea de
0,6V. Caracteristica de transfer are o pant cztoare (poriunea a-b din figura 2.2), determinat de
raportul rezistenelor R 2 i R 3 (aproximativ 1,6), ca pentru un tranzistor cu sarcin in colector i
in emitor, avind in vedere funcia de transfer liniar i cu panta unitar a repetorului format din T4
i D1. La depirea tensiunii de 1,2V pe intrri, intr in conducie i tranzistorul T3, amplificarea
de tensiune a tranzistorului T2 crete foarte mult datorit micorrii rezistenei echivalente din
emitorul su odat cu deschiderea tranzistorului T3, iar tensiunea la ieire scade rapid (poriunea b-c
a caracteristicii din figura 2.2).

Fig. 2.2 Caracteristica de transfer a inversorului standart TTL

Caracteristica din figura 2.3 indic consumul de curent de la sursa de alimentare in toat gama de
variaie a tensiunii de intrare. Se poate observa c tranziia pe poriunea b-c a caracteristicii din
figura 2.3 determin un virf de curent, iar consumul este mai mare atunci cind ieirea porii este in
starea logic 0. Parametrii circuitului sunt garantai prin standard, dac se respect condiiile impuse
asupra variaiei tensiunii de alimentare, temperaturii, sau sarcinii de la ieirea porii logice. Numrul
de intrri TTL care se pot conecta la ieirea unei pori se numete fan-out (evantai de ieire) i este
un parametru impus pentru fiecare grup TTL. Grupa TTL standard are un fan-out de 10. In aceste
condiii se definesc nivelele de tensiune la ieirea i la intrarea porii TTL, nivele care sunt valabile
pentru toate grupele TTL :
- VIL, nivelul de tensiune necesar pentru a avea 0 logic la intrare. Aceast valoare trebuie s fie
mai mic dect o valoare maxim garantat: VIL<VILMAX=0.8V
- VIH, nivelul de tensiune necesar pentru a avea 1 logic la intrare. Aceast valoare trebuie s fie
mai mare decit o valoare minim garantat: VIH>VIHMIN=2V.
6

VOL, nivelul de tensiune de la ieire n starea 0 logic. Aceast valoare trebuie s fie mai mic
dect o valoare maxim garantat: VOL<VOLMAX=0.4V.
VOH, nivelul de tensiune de la ieire n starea 1 logic. Aceast valoare trebuie s fie mai mare
dect o valoare minim garantat: VOH>VOHMIN=2.4V.

Fig. 2.3 Consumul de curent de la sursa de alimentare

Se poate imediat observa c tensiunea de ieire maxim garantat pentru 0 logic este cu 0,4V
mai mic dect tensiunea de intrare maxim garantat pentru 0 logic. Diferena constituie marginea
de zgomot n curent continuu garantat pentru 0 logic, ML :
Asemntor se definete i marginea de zgomot n curent continuu garantat pentru 1 logic,
MH, ca diferena dintre tensiunea de ieire minim garantat pentru 1 logic i tensiunea minim
de intrare garantat pentru 1 logic :
Figura 2.4 ilustreaz variaia curentului de intrare I IN cu tensiunea de intrare VIN pentru
tensiunea de alimentare VCC=+5V i temperatura de 25o C. Orice dispozitiv care comand o poart
TTL trebuie s poat absorbi sau genera curent. Convenional, curentul care intr n poarta logic
este considerat pozitiv, iar curentul care iese este considerat negativ. Curentul maxim garantat
pentru 0 logic la intrare este I ILMAX=-1.6 mA,pentru IHMAX=+40A, pentru tensiunea de intrare de
2,4V.

Fig. 2.4 Caracteristica de intrare a porii TTL standart

7

Etajul de ieire este proiectat pentru un fan-out de 10, deci tranzistorul T3 poate absorbi un
curent de 10 ori mai mare dect IILMAX, adic 16mA, fr a depi valoarea de 0,4V pentru
tensiunea de la ieirea porii. Similar, tranzistorul T4 poate debita un curent de 10 ori mai mare
dect IIHMAX , adic A 400 , fr ca tensiunea la ieire s scad sub 2,4V. Caracteristica din figura
2.5 ne arat c valoarea de 1 logic se deterioreaz odat cu creterea curentului de sarcin, iar n
cazul unui scurtcircuit la ieire, curentul absorbit din poart este limitat la circa 32mA, valoare care
nu pune n pericol integritatea structurii logice.

Fig. 2.5 Caracteristica de ieire pentru 1 logic

Rezistena R4 asigur limitarea curentului de scurtcircuit la ieire, atunci cnd ieirea este n 1
logic. Dac ieirea este n 0 logic, micorarea rezistenei de sarcin ntre ieire i tensiunea de
alimentare are ca efect creterea curentului prin tranzistorul T3, concomitent cu creterea tensiunii
VOL. Depirea valorii de 16 mA pentru curentul de ieire ar putea duce la depirea tensiunii
VOLMAX=0.4V. Dup cum se observ i pe caracteristica din figura 2.6, un scurtcircuit, chiar
accidental, de la ieire la VCC va distruge tranzistorul T3, pentru c de data aceasta nu mai exist nici
o rezisten care s limiteze curentul prin tranzistor. Puterea medie disipat pe poart este de circa
10 mW la frecvene joase i poate fi de 3-4 ori mai mare la frecvene de peste 10 MHz, unde apar i
componente ale puterii disipate determinate de elementele reactive din circuit.

.
Fig. 2.6 Caracteristica de ieire pentru 0 logic
Dei lsarea unei intrri TTL n aer este interpretat de circuit ca 1 logic, nu se recomand acest
lucru, deoarece un zgomot extern, cum ar fi cel produs de comutarea altor pori din circuit, poate
produce o funcionare defectuoas. Pentru aplicarea nivelului logic 0 pe o intrare se conecteaz
aceasta la mas, iar pentru aplicarea nivelului logic 1 se conecteaz la V CC printr-o rezisten
extern de 15K. Caracteristicile din figura 2.7 indic compatibilitatea diverselor grupe TTL. Ele

pot fi interconectate direct, dac avem grij ca frecvena cu care comut porile din circuit s fie
suportat de cele mai lente pori din structur.

Fig. 2.7 Comparaie dintre diverse grupe TTL

2.1 Structuri TTL specifice
n unele aplicaii specifice se utilizeaz structuri TTL care au intrri sau ieiri modificate fa de
structura TTL standard. Vom prezenta aici porile care au ieiri cu colectorul n gol, porile cu ieiri
n trei stri i porile cu intrri de tip trigger Schmitt. Poarta I-NU cu dou intrri, cu colector n
gol, este reprezentat n figura 2.8. Lipsa componentelor R4, T4, i D1 din structura porii TTL
standard determin introducerea unei rezistene externe RC, care asigur polarizarea tranzistorului
final T3. Valoarea acestei rezistene, numit rezisten de pull-up (tragere n sus), este de cel puin
cteva sute de ohmi i reprezint rezistena de ieire a porii logice. n consecin, tranziiile din 0
n 1 logic la ieire vor fi mai lente dect pentru poarta TTL standard. Captul rezistenei RC se
poate conecta la o tensiune mai mare de +5V, tensiune care poate ajunge la unele circuite integrate
la valoarea de +30V. n acest fel se poate realiza o deplasare a nivelului logic de 1 la ieire, sau se
pot comanda diverse sarcini (LED-uri, bobine de releu etc.).
Dac ieirile unor pori cu colector n gol se conecteaz mpreun, folosind o singur rezisten
de pull-up, atunci se formeaz conexiunea "I cablat". Este vorba de funcia binar I, deoarece
ieirea comun este n 1 logic dac ieirea fiecrei pori cu colector n gol este n 1 logic, iar dac
cel puin una din pori are ieirea n 0 logic, atunci ieirea comun este n 0 logic. Ieirile a dou
pori TTL standard nu se pot conecta mpreun pentru c este posibil apariia unui conflict logic
dac nivelele logice ale celor dou ieiri difer.
n starea logic 0, in cazul cel mai defavorabil, un singur circuit de comand este in starea 0,
celelalte fiind in starea 1 logic. Aceast poart cu colectorul in gol asigur atit curenii de intrare ai
celor N pori comandate, cit i curentul prin rezistena RC . Curentul maxim acceptat de tranzistorul
T 3 de la ieire este max IOL , pentru a nu se depi tensiunea max VOL din nodul analizat.

Fig. 2.8 Structura porii I-NU cu colector n gol

Fig. 2.9 Calculul rezistenei Rc

Se adopt pentru rezistena RC o valoare cuprins intre cele dou limite calculate. Dac totui
numitorul lui R C min este zero, atunci se recomand alegerea unei rezistene de 4 K, care satisface
condiia de 1 logic i limiteaz tensiunea de ieire in 0 logic la mai puin de 0,43V ([Morris,1974]).
Inversorul cu trei stri (Three-state) a fost conceput pentru cuplarea mai multor ieiri de pori
logice la o singur linie de semnale logice (magistral). Poarta care furnizeaz la un moment dat
informaia pe linie este selectat cu ajutorul unui semnal suplimentar de intrare. Schema
inversorului cu 3 stri este dat in figura 2.10. Dac intrarea de selecie E=0, atunci dioda D 2 este
blocat i structura se comport ca un inversor, conform ecuaiei boolene. Dac intrarea E=1,
atunci dioda D2 este in conducie i coboar mult potenialul bazei lui T4 . Potenialul bazei lui T1
este i el sczut i in consecin tranzistoarele T2 , T3 i T4 sunt blocate, iar ieirea este izolat fa
de V CC i mas, adic este in starea de inalt impedan (High Z). Semnalul E (Enable) este activ
pe 0 logic (permite accesul datelor prin poart dac este in 0 logic; bara amplasat deasupra literei E
sugereaz acest fapt). Figura 2.11 ilustreaz simbolul grafic pentru o poart I-NU cu histerezis,
conectat ca inversor, precum i caracteristica ei de transfer. Se observ c exist dou tensiuni
prag de intrare diferite la care se produce comutarea tensiunii la ieire de la un nivel logic la altul.
Pentru o tensiune mic de intrare, tensiunea de ieire V(out) este la nivel logic 1, o valoare tipic de
circa 3,4V. Dac tensiunea la intrare crete, ieirea va comuta in 0 logic numai la atingerea pragului
V p2 , care are o valoare tipic de circa 1,7V. Revenirea ieirii in 1 logic nu se va face dect dac
tensiunea de intrare scade pin la atingerea pragului Vp1 , care are o valoare tipic de circa 0,9V.
Diferena dintre cele dou praguri este numit histerezis, iar circuitul care genereaz aceast
caracteristic se numete trigger Schmitt. Datorit imunitii sporite la zgomot, aceste circuite se
utilizeaz pentru transformarea unor semnale cu fronturi lente i zgomotoase in semnale numerice.
Exemplul din figura 2.12 arat cum un semnal de intrare analogic este transformat ntr-un
semnal numeric, folosind un inversor cu histerezis. Este evident c variaia semnalului de intrare
trebuie s depeasc cele dou praguri Vp1 i Vp2.
10

Fig. 2.10 Structura inversorului TTL cu trei stri

Fig. 2.11 Caracteristica de transfer cu histerezis

Fig. 2.12 Comutarea inversorului cu histerezis

2.2 Alte grupe ale familiei logice TTL
Pornind de la structura porii standard s-au dezvoltat mai multe grupe ale familiei logice TTL in
scopul accenturii unora dintre performanele circuitelor standard. Poarta TTL de mic putere (L) a
aprut din necesitatea reducerii consumului de la sursa de alimentare. Este pstrat structura porii
standard, dar valorile rezistenelor din circuit sunt mrite de 4 pin la 10 ori (funcie de productor).
Dezavantajul const in creterea timpului mediu de propagare pe poart de 2-3 ori. Poarta TTL
de mare vitez (H) prezint unele modificri de structur: inlocuirea ansamblului T4 D1 cu un
tranzistor compus de tip Darlington, care determin o capacitate de incrcare static mai mare i o
rezisten de ieire mai mic, i inlocuirea rezistenei R3 cu o sarcin activ cu tranzistor, care
asigur evacuarea rapid a sarcinii stocate in baza tranzistorului T3. Valorile rezistenelor din circuit
sunt ceva mai mici decit la structura standard, timpul de propagare fiind de aproape 2 ori mai mic.
Poarta TTL Schottky (S) are structura porilor de mare vitez, dar se elimin timpii de stocare ai
tranzistoarelor prin utilizarea unor diode cu barier de suprafa cu o cdere de tensiune direct de
circa 0,25V i fr sarcini de purttori minoritari (diode Schottky). Timpul de propagare este de
circa 2 ori mai mic dect cel al porilor de mare vitez. Poarta TTL Schottky de mic putere (LS)
11

este o structur obinut prin aplicarea tehnicii de evitare a intrrii in saturaie a tranzistoarelor cu
diode Schottky i mrirea de circa 5 ori a valorilor rezistenelor din circuit. Schema electric a
circuitului este dat in figura 2.13. Tranzistorul T1 a fost inlocuit cu un circuit cu diode care asigur
un timp de comutare mai bun i o tensiune de strpungere ridicat. Dioda D3 formeaz o cale de
evacuare a sarcinii din baza lui T4 prin T2, ceea ce contribuie la blocarea mai rapid a tranzistorului
T4 i deci la micorarea lui t pHL . Dioda D 4 introduce un efect asemntor pentru tranzistorul T3
i contribuie la micorarea lui t pLH . Timpul de propagare este comparabil cu cel al porii standard,
dar consumul este de circa 5 ori mai mic. Poarta TTL Schottky de mic putere avansat tehnologic
(ALS) a fost obinut prin micorarea dimensiunilor tranzistoarelor, care implic micorarea
capacitilor parazite pe intrri. Se observ pe schema circuitului din figura 2.13 c rezistenele au
valori duble fa de grupa LS, deci puterile disipate sunt mai mici. Introducerea lui T1 ca repetor pe
emitor determin o cretere a potenialului bazei lui T1 fa de potenialul bazei lui T2. Pentru ca
tensiunile pe intrrile A i B s rmin aceleai, potenialul bazei lui T1 trebuie deplasat in jos.
Aceast deplasare se face prin conectarea tranzistoarelor de tip p-n-p T7 i T8 ca repetoare pe
emitor in raport cu cele dou intrri A i B. Diodele D6 i D7 mresc viteza de blocare a
tranzistorului T2 atunci cind intrrile A i B comut in 0 logic. Poarta ALS este de aproape 3 ori
mai rapid decit varianta LS, i consum de 2 ori mai puin. Poarta TTL Schottky avansat
tehnologic (AS) este cea mai rapid structur TTL, avind un timp de propagare ceva mai mare de
1ns. Este o dezvoltare tehnologic a grupei S, folosind intrrile modificate ca la grupa LS, prin
nlocuirea tranzistorului T1 cu diode, avind in plus i dioda D4 conectat ca in figura 3.15.
Consumul rmine comparabil cu cel de la grupa Schottky, fiind de 20 ori mai mare decit la ALS.
Poarta TTL rapid (F) are performane intermediare intre AS i ALS, avind un timp de propagare
comparabil cu grupa Schottky, dar un consum de 5 ori mai mic.

Fig. 2.13 Structura porii TTL Shottky (de putere redus LS TTL) i versiunea ei avansat
tehnologic (ALS TTL)

3 MINIMIZAREA FUNCIEI

Funcia pentru proiectarea circuitului este reprezentat mai jos:

12

f AB C D AB C D A B C D A B C D A BCD AB CD ABC D ABCD A B C D

Minimizarea o efectum dup tabelul lui Karnaught, din care totodat se poate determina cu
uurin i tabelul de adevr al funciei date.
Tabelul 3.1 Tabelul Karnaught
00
01
11
10
00
1
1
0
1
01
1
0
1
0
11
0
1
0
1
10
1
0
1
0

Funcia minimizat este reprezentat mai jos:

f AB C AB D A C D B C D ABCD AB CD ABC D ABCD

Aducem la forma logic I-NU/I-NU, folosind legile De Morgan . Funcia adusa la forma
respectiv este reprezentat mai jos:

f A B C A B D A C D B C D ABCD A B CD AB

AB C AB D A C D B C D ABCD AB CD ABC D

De asemenea putem verifica corectitudinea calculelor cu ajutorul programelor specializate cum ar fi

Wolfram Mathematica. Demonstrarea este aratat n figura x.

13

Comparnd datele cu cele obinute anterior, am verificat corectitudinea calculelor.

14

4 PROIECTARE I OPTIMIZAREA SCHEMEI LOGICE

Schema logic a fost elaborat cu ajutorul programului Multisim, i este prezentat n figura
4.1.

Fig.4.1 Schema logic a circuitului proiectat

15

5 SCHEMA ELECTRIC PRINCIPAL A DISPOZITIVULUI PROIECTAT

Proiectarea schemei circuitului s-a realizat n programul Multisim.
Fiindc programul nu are ca elemente aa tranzistori multiemitoar, pentru a simula circuitul, am
unit civa tranzistori.
Construirea circuitului porii I-NU cu 2 intrri:

Mai apoi urmeaz crearea blocului acestui circuit pentru simplificarea lucrului:

16

Analog s-au creat i restul porilor logice cu mai multe intrri..

Circuitul final:

17

Simulnd circuitul pentru toate combinaiile posibile de semnale de intrare, observm c diagrama
de timp corespunde celei ateptate i c circuitul creat din elemente digitale abstracte are aceeai
funcie ca i circuitul TTL format.

18

Caracteristica de transfer:

19

6 CALCULAREA PARAMETRILOR ALE OPERATORILOR LOGICI

Se considera schema portii logice fundamentale TTL cu corectie din fig.6.1. La intrarea portii
exista un transistor multiemitor VTM , care impreuna cu rezistorul R 1 realizeaza functia SI in
conventia logica pozitiva. Circuitul mai include un inversor complex cu tranzistoare VT 1..VT4 , si
rezistoarele R2..R4 si dioda VD. Tranzistorul VT1 cu sarcina distribuita intre emitor si collector
impreuna cu rezistentele R2 si R3 prezinta un etaj fazodivizor, care comuteaza in contratimp
tranzistoarele VT2 si VT3 . Tranzistorul VT4 si rezistorul R5 formeaza o retea de corectie. Dioda VD
are rolul de a produce o denivelare a tensiunii, necesare blocarii tranzistorului VT 2 , atunci cind VT3
trece in starea de conductie la saturatie. Rezistorul R 4 asigura proiectia tranzistorului VT2 si a diodei
VD , daca are loc scurtcircuitarea la pamint a iesirii portii logice si limiteaza intensitatea curentului
colectorului tranzistorului VT4 , in momentul comutarii circuitului (cind tranzistoarele VT 3 si VT4 in
intervale foarte scurte de timp se afla simultan in stare de conductie).
n circuitele rapide TTL la intrarile portii se pune cite o dioda. Rolul diodelor este de a limita
amplitudinea semnalelor negative (perturbatiilor), care de obicei se formeaza in timpul propagarii
semnalelor intre circuitele digitale, cind au loc reflectii la capetele liniilor neacordate.

Fig.6.1 Schema electrica de principiu a circuitului logic TTL cu inversor complex cu trei
intrari
6.1 Calculul parametrilor statici
La calculul parametrilor si a elementelor portii logice fundamentale TTL se presupun
urmatoarele conditii:
UBES=Ud=U*=0.7V
unde: UBES- caderea de tensiune la jonctiunea emitoare in stare de conductie la saturatie ;
Ud- tensiunea directa la dioda in stare de conductie ;
U*- tensiunea de prag, egala cu UBES .
Nivelul de tensiune, care corespunde starii logice 0 la iesire:
20

U0ies=U0int= UCES=Urez=(0,05.0,45)V (6.1)

unde: UCES- tensiunea collector-emitor a tranzistorului in starea de saturatie
(tensiunea reziduala Urez ) .
Nivelul de tensiune, care corespunde starii logice 1 la iesire:
U1ies=U1int=Ua-2 U*
unde:

(6.2)

Ua- tensiunea de alimentare.

Tensiunile le vom considera:

UCES=0.2V
UBCM=0.4V
Urezm= UCESM=0.3V
U0ies=0.1V
U1ies=3.6V
UBEM=0.7V
Raporturile cele mai optimale intre rezistoarele portii:
R1
2...4;
R2

R2
1...2;
R3

R2
10;
R4

R2=R5

(6.3)

In cazul de fata vom considera:

R1=3 k ; R2=1 k ; R3=0.5 k ; R4=0.1 k ; R5=1 k ; R0ies=10
Pentru calculul rezistentei rezistoarelor se va folosi expresia:
1
U a 3U * U a U CES1 U * U a U * U int
5 2,1 5 0.2 0.7 5 0.7 2.4

R1
R2
R1
1000
3000
Pm
* U a 3000
* 5 14.25mW
2
2
(6.4)
Curentul de intrare in cazul cind jonctiunile emitoare ale tranzistorului VTM sunt blocate (se
aplica U1int)
(U U BCM U BES 1 U BES 3 ) 0.030(5 0.4 0.7 0.7)
1
I int
1 a

0.0315mA (6.5)
R1
3000
unde: 1 - factorul static de transfer invers in current al tranzistorului multiemitor VTM;
UBCM- tensiunea baza-colector a tranzistorului multiemitor VTM(0.4V).

Curentul de intrare in cazul cind una din jonctiunile emitoare ale tranzistorului multiemitor VTM
este in stare de conductie (U0int).
0
(U a U BEM U int
)
(5 0.7 0.4)
1
I int

* (1 1 ( M 1))
* (1 0.030(2 1)) 1.34mA (6.6)
R1
3000
unde: UBEM- tensiunea de prag a tranzistorului multiemitor;
M coeficientul de asociere.
21

Tensiunea de prag a comutarii

Upr=2U*- Urezm=1.4-0.3=1.1V

(6.7)

unde: Urezm- tensiunea reziduala Urezm= UCESM=(0.250.3)V.

Rezerva de zgomot in current continuu in starea 0
U+i=2U*-Urezm- U0ies=1.4-0.3-0.4=0.7V (6.8)
Rezerva de zgomot in current continuu in starea 1
U-i= U1ies-2U*-Urezm=Ua-4U*-Urezm=5-2.8-0.3=1.9V

(6.9)

Curentul consumat de poarta fundamentala TTL in starea 0 la iesire

U 3U * U a U CES 1 U BES 3 5 2.1 5 0.2 0.7
0
I cons
a

0.966 4.1 5.066mA

R1
R2
3000
1000
Curentul consumat de poarta in starea 1 la iesire
0
U a 3U BEM U int
5 3 0.7 0.35
1
I cons

0.850mA
R1
3000
Putera consumata de poarta in starea 0 si respectiv 1
P0cons=I0cons*Ua=5.066*5=25.33 mW
P1cons=I1cons*Ua=0.850*5=4.25

(6.10)

(6.11)

.
(6.12)

Puterea consumata in regim static

1
( P 0 Pcons
) 29.58
(6.13)
Pm.s cons

14.79mW
2
2
Coeficientul de sortanta in starea 0 la iesirea portii:
R
R
(1 M1 )(U a 3U * ) 1 (U a U * ) 2 U *

R2
R3
13 (1 2 * 0.030)(5 2.1) 3(5 0.7) 1.4
N 0 min *

*
29
*
S
[1 ( M S 1) 1 ](U a U )
1.35
[1 ( 4 1) * 0.040](5 0.7)
(6.14)
unde: min coeficientul minim al transferului de current al tranzistoarelor
VT1..VT4 ( min 10..15 )=14.5
S- factorul de saturatie al tranzistoarelor VT1..VT4 ;
MS- coeficientul de asociere al sarcinii (de obicei se considera egal cu
coeficientul sortanta indicat in datele initiale). MS=7
Coeficientul de sortanta in starea 1 la iesire :
1 R1 U a 4U * U I U rezm 40 1
5 2.8 1.9 0.25
N1
*
*

*3*
47.6 (6.15)
*
1
R2
0.030
5 0.7
Ua U
In relatia (15) se va considera Urezm=0.25V.
Rezistenta de intrare a portii fundamentale TTL in caz ca se aplica semnalul de nivel inferior
(Uint<Uprag)
R0int=R1=3000 Ohm
(6.16)

22

Rezistenta de intrare a portii logice in caz ca se aplica semnalul de nivel superior (Uint>Uprag)
R1int=RSC=100 k

(6.17)

unde RSC- rezistenta de scurgere (RSC>=100 k )

Rezistenta de iesire a portii in starea 1 la iesire, cind tranzistorul VT 2 functioneaza in regim
activ
1
Ries
(1 ) R 2

R2
1000

25
1
41

(6.18)

Rezistenta de iesire a portii in starea 1 la iesire, cind tranzistorul VT2 functioneaza in regim de
saturatie
R2 R4
1000 * 100
1
Ries

90.9
(6.19)
. sat
R2 R 4
1100
Rezistenta de iesire a portii in starea 0 la iesire
0
Ries
rC 3 (5...20) 10

unde:

(6.20)

rC3-rezistenta regiunii colectoare a tranzistorului VT3.

6.2 Calculul parametrilor dinamici

Timpul intirzierii aclansarii
t i1.0

0
1 (2U * U rezm U ies
) 15(1.4 0.3 0.4) 11.25

2.45ns
*
(5 0.7)
4. 3
(U a U )

(6.21)

12
unde: 1 R1 (C 0 C1 ) 3000 * 5 * 10 15ns constanta de timp
C 0 C1 (5...6) pF -capacitati parazitare, compuse din capacitatea jonctiunii emitoare
blocate a tranzistorului VTM, capacitatea parazitara a conexiunilor
metalice si a izolatiei rezistorului R1 , unite la baza tranzistorului
VTM, capacitatea jonctiunilor emitoare si colectoare ale
tranzistorului VT1, capacitatea parazitara a conexiunilor metalice si
a izolatiei VTM unite la baza tranzistoruluiVT1.

Timpul scaderii semnalului de iesire:

t SC

2 R1R2CC (CC

C3 (U a 4U * )
)[
]
(U a 3U * )

6 *10 6 *1.5 *10 12 ((1.5

40
5 2.8
) *1012 )[
] 4.2ns
41
5 2.1

(6.22)
unde: CC-capacitatea jonctiunii colectoare a tranzistoarelor VT1VT4 (0.52)pF
C3=Cp3+CS; Cp3 (0.5.1)pF capacitatea conexiunilor metalice , a izolatiei
tranzistorului VT3 si a diodei VD;
CS capacitatea sarcinii 40 pF.
Timpul de trecere din starea sus (1) in starea jos(0)
t1.0 2tSC=2*4.2=8.4ns

23

(6.23)

Timpul de propagare a tranzitiei iesirii din starea sus in starea jos

t

1.0
i. p.

1.0
i

0. 1
t int
t SC
3 4.2 1.5 5.7ns
2

(6.24)

Timpul de resorbitie a purtatorilor de sarcina

t res res ln 2 15 * 0.693 10.4ns

unde:

(6.25)

res =(1020)ns constanta de resorbtie.

Timpul cresterii semnalului de iesire

cr 2U *
5 *1.4
t cr

1.94ns 2ns
(6.26)
*
(U a 2U ) 5 1.4
unde: cr =R2C2 constanta de crestere
(C C 3 )
C 2 2C C C p 2 C
5 pF (6.27)
( 1)
unde: Cp2=(0.51)pF capacitatea parazitara a conexiunilor metalice a tranzistorului VT1 si
rezistorului R2 unite la baza tranzistorului VT2.
Timpul de trecere din starea 0 in 1
t0.1 2tcr=2*2=4ns

(6.28)

Timpul de propagare a tranzitiei iesirii din starea jos in starea sus

t i0. .p1. t res t cr 10,4 2 12,4ns

(6.29)

Timpul de intirziere a blocarii

1.0
t int
10.4 2.5 12.9 ~ 12ns
2
Timpul mediu de propagare a tranzitiei

t i0.1 t res

(t i1..p0. t i0..p1 )

6.7 12,4
9.55 ~ 10ns
2
2
Lucrul de comutare (factorul de calitate a portii)
t t . p .m.

Acom Pm.s * t i. p.m 14.79 *10 3 * 9 *10 9 133.11 pJ

(6.30)

(6.31)

(6.32)

Puterea medie consumata in regim excitant

Pm.ex U a f com [(C E1 C E 3 C B 3 )U * (C 0 C1 )2U * (C C1 C C 2 C 2 )(C C 3 C p.ies C S )(U 1 U 0 )
I S .C

2
t res
108.16
] 5 * 5 *10 6 [(2 4 1) * 0.7 (6 6) *1.4 (2 4 4)(4 8 20)(1.1 0.05) 40 *
] *10 12
t sat 2
0.43

20 *10 6 * 9359.7 *10 12 187194 *10 6 187.2mW

(6.33)

unde:

t sat 2

R2
1000
[ T CC 2 ( R4 rC 2 )]
[9.265 *10 12 4 *10 12 (100 10)]

R4 rC 2
110

407.265 *10 12 * 0.99 435 ps 0.43ns

-timpul in care tranzistorul VT2 intra in saturatie ;

24

1
1
1

*10 6 9.265 ps 9.265 *10 3 ns - timpul

6
2f T
10048
2 * 3.14 *1600 *10

parcurgerii regiunii bazei de catre purtatori.

fT fregventa limita de amplificare a tranzistorului.
CE1=CC1=2pF; CB3=1pF; CE3=CC3=CC2=C2=4pF; C0+C1=6pF.
Cp.ies=8pF capacitatea parazitara la iesire;
rC2=10 - rezistenta colectorului tranzistorului VT2;
(U a U CES 2 U d U CES 3 ) 5 0.2 0.7 0.2 3.9
I C .S

39mA
R4
100
100
- curentul de scurtcircuitare (curentul maximal consumat de poarta).
Puterea totala
P=Pm.s+Pm.ex=14.79+187.2=202 mW (6.34)

25

7 TOPOLOGIA OPERATORULUI NAND TTL

Fig. 7.1 Topologia unei scheme de baz TTL

Exemplu de circuit TTL integrat:

CONCLUZIE
26

Efectund aceast lucrare am acumulat abilitati practice de proiectarea

circuitelor integrate din seria TTL
dup o funcie predefinit. La fel si
aprofundarea cunostintelor inceea ce priveste calculul parametrilor operatorilor
din componena circuitului, avind drept punct de inceput datele initiale din
conditiile lucrarii.

27

BIBLIOGRAFIE
1. . .: . . 1982
2. .: . . 1990
3. . . .., . ,
1984
4. Donald A. Neamen: Microelectronics - Circuit Analysis and Design. McGraw Hill 2010
5. Thomas L. Floyd : Digital Fundamentals . Prentice Hall 2006

28