Porti Logice

Circuite Logice Combinaionale
243
Cap.4 FAMILII DE CIRCUITE INTEGRATE DIGITALE
Circuitele integrate digitale, indiferent de complexitatea lor, sunt alctuite din elemente de circuit sau componente elementare numite pori logice. O poart logic ideal are proprietile urmtoare: 1) se alimenteaz de la o singur surs de tensiune (+V) de la care consum o putere foarte mic (ideal zero); 2) cele dou nivele logice de la ieire au valorile LOW = 0 i HIGH = +V; 3) impedana de ieire este suficient de mic astfel nct curentul absorbit sau furnizat n exterior de ieirea porii s aib valori mari, fr ca nivelele logice de ieire s se modifice; 4) tranziiile HYL i LYH ale ieirii sunt determinate sau cauzate de trecerile prin valoarea +V/2 ale tensiunilor de intrare; Caracteristica de transfer n tensiune a unei pori logice neinversoare ideale este desenat n fig.4.1.
Figura 4.1 Tensiunile de intrare cu valori mai mici dect +V/2 corespund nivelului logic de intrare L iar cele cu valori mai mari dect +V/2 corespund nivelului logic de intrare H. 5) tranziia tensiunii de ieire ntre valorile 0 i +V se face instantaneu i aproape simultan cu tranziia tensiunii de intrare care a generat-o (timpii de tranziie tr, tf i timpul de propagare tp definii n cap.2 au valoarea 0); 6) nu exist nici o restricie asupra numrului de intrri; 7) impedanele de intrare au valori foarte mari (ideal infinit), ceea ce nseamn
244
Cap.4 Familii de circuite integrate digitale
c valorile curenilor de intrare sunt neglijabile. n general, ieirea unei pori logice constituie o surs de semnal pentru intrrile altor pori logice, aa cum se arat n fig.4.2. Aceast surs de semnal (poarta 1) poate fi perturbat de ctre surse de semnale parazite, exterioare sau interioare circuitului, numite surse de zgomot.
Fig.4.2 Surse de zgomot n circuitele digitale Tensiunea electric din nodul perturbat este diferit de tensiunea sursei de semnal utile care comand nodul; diferena dintre aceste tensiuni se numete zgomot. Dac amplitudinea zgomotului este prea mare atunci este posibil s se produc erori logice la ieirile porilor 2 i 3. Dac ns amplitudinea zgomotului este mai mic dect o valoare critic, numit margine de zgomot, atunci valorile logice de la ieirile porilor 2 i 3 sunt cele corecte; n acest caz porile 2 i 3 atenueaz puternic zgomotul. n circuitele digitale nu are loc acumularea zgomotului de la un subcircuit la altul aa cum se ntmpl n circuitele analogice. Marginea de zgomot pentru o poart logic ideal are valoarea: NM (noise margin) = +V/2 (4.1) Proprietile definite pentru o poart logic ideal nu pot fi obinute pentru circuitele fizice n nici una dintre tehnologiile de fabricare a circuitelor integrate. Forma general a caracteristicii de transfer n tensiune a unei pori logice reale este desenat n fig.4.3. Benzile LOW, HIGH de la intrare i de la ieire se definesc cu ajutorul punctelor A, B, C, D n care panta caracteristicii de transfer are valoarea +1 sau -1: VIL 0 [0, VILmax], VIH 0 [VIHmin, +V] VOL 0 [0, VOLmax], VOH 0 [VOHmin, +V]; VOLmax < VILmax i VOHmin > VIHmin. (4.2)
245
Fig.4.3 Caracteristici de transfer n tensiune ale porilor logice reale Este de dorit ca banda de incertitudine la intrare [VILmax, VIHmin] s fie ct mai ngust. Tensiunile de ieire VOL i VOH depind de toleranele procesului de fabricare, de variaiile temperaturii, de variaiile tensiunii de alimentare i de gradul de ncrcare a porii logice sau de fanout. Pentru o poart real se definesc dou margini de zgomot: NML = VILmax - VOLmax , NMH = VOHmin - VIHmin (4.3)
Aceste mrimi sunt n general diferite ntre ele i mai mici dect marginea de zgomot a porii ideale. O poart logic real consum putere de la sursa de alimentare. De asemenea, tranziiile ieirii se fac cu viteze finite (tr, tf 0) i cu anumite ntrzieri (tp 0) fa de tranziiile de la intrri. Mrimile tr, tf, tpHL i tpLH depind de tehnologia de fabricare, de structura interioar a porii, de valoarea tensiunii de alimentare i de fanout-ul porii; pentru a obine circuite logice cu viteze de operare ct mai mari trebuie impuse limitri de fanout pe cile de propagare critice. n toate tehnologiile de fabricare a circuitelor integrate digitale exist restricii cu privire la numrul de intrri ntr-o poart logic elementar. Complexitate circuitelor digitale care pot fi realizate sau integrate pe un singur chip depinde n principal de dimensiunile fizice ale porilor logice i de puterea consumat de la sursa de alimentare i disipat sub form de cldur; cu ct puterea consumat pe poart este mai mic i dimensiunile componentelor sunt mai mici, cu att densitatea de integrare poate fi mai mare. n paragrafele urmtoare sunt prezentate particularitile porilor logice i subcircuitelor realizate n diferite tehnologii de fabricare a circuitelor integrate.
246
4.1 Circuite logice cu tranzistoare bipolare

4.1.1 Circuite RTL (resistor-transistor logic) Acestea au fost primele circuite integrate digitale comerciale, introduse pe pia n 1962. Denumirea lor reflect structura compus numai din rezistoare i din tranzistoare bipolare. Circuitele integrate RTL fac parte din categoria circuitelor SSI (small-scale integrated); un astfel de circuit conine pn la 10 pori NOR cu maxim 4 intrri. Structura unei pori NOR2 este desenat n fig.4.4.
Fig.4.4 Poarta RTL NOR2 Caracteristicile electrice ale porii RTL sunt: VIHmin = 0,8V VILmax = 0,7V VOHmin = 1,2V VOLmax = 0,2V NMLmin = 0,5V NMHmin = 0,4V fanoutmax = 5 puterea medie disipat PD = 16mW timp de propagare tp = 12ns. Avantajele circuitelor RTL sunt simplitatea structural i puterea disipat mic. Dezavantajele constau n marginile de zgomot mici i diferena mic dintre nivelele logice de la ieire (1V) n raport cu tensiunea de alimentare; tensiunea VOH scade cu numrul de intrri RTL conectate la ieirea F. Observaie: Lsarea n gol a unei intrri RTL este echivalent din punct de vedere logic cu aplicarea la acea intrare a unui nivel de tensiune L. 4.1.2 Circuite DTL (diode-transistor logic) Circuitele DTL au aprut pe pia tot n anul 1962, la scurt timp dup circuitele RTL i le-au nlocuit pe acestea din urm n civa ani. Poarta logic
247
de baz din structura primelor circuite integrate DTL este poarta NAND desenat n fig.4.5. Subcircuitul format din diodele D1, D2 i rezistorul R1 realizeaz funcia logic AND; negarea logic sau inversarea este realizat de ctre tranzistorul Q.
Fig.4.5 Poarta DTL NAND2 Cnd tranzistorul Q este blocat (A = L sau B = L) se obine la ieirea F tensiunea VF = VOH = VCC = +4V. Aceast tensiune este independent de numrul de intrri DTL conectate la ieirea F deoarece diodele de tipul D1, D2 ale sarcinilor sunt polarizate invers; cderea de tensiune pe rezistorul R3 care se datoreaz curenilor inveri prin aceste diode este neglijabil. Considernd VD(on) = 0,7V tensiunea pe o diod n conducie (sau polarizat direct) iar VBE(on) = 0,7V i VBE(sat) = 0,8V tensiunile pe jonciunea baz-emitor a tranzistorului corespunztoare intrrii n conducie i respectiv intrrii n saturaie, limita superioar a benzii LOW de la intrrile porii este: VILmax = 2VD(on) + VBE(on) - VD(on) = 1,4V. Limita inferioar a benzii HIGH de la intrrile porii este: VIHmin = 2VD(on) + VBE(sat) - VD(on) = 1,5V. Cnd la ambele intrri A i B se aplic nivelul logic H, tranzistorul Q se afl n saturaie iar la ieirea F se obine tensiunea VF = VOL = VCE(sat) = 0,1V. Rezult o diferen de 3,9V (= 4V - 0,1V) ntre nivelele H i L la ieire, mult mai mare dect n cazul porii RTL. De asemenea, marginile de zgomot au valori mai mari: NML = VILmax - VOL = 1,4V - 0,1V = 1,3V; NMH = VOH - VIHmin = 4V - 1,5V = 2,5V. n comparaie cu poarta RTL, proprietile porii DTL se aseamn mai mult cu
248
acelea ale porii logice ideale. Un dezavantaj al structurii din fig.4.5 este sursa de tensiune negativ VBB. Aceast surs de tensiune are ns dou utiliti: - menine n conducie permanent diodele de deplasare a nivelului D3, D4 i prin aceasta rezult o caracteristic de transfer n tensiune mai abrupt; - reduce timpul de comutare invers a tranzistorului Q, din saturaie n blocare i prin aceasta se mrete viteza de operare a porii. O nou structur de poart DTL a aprut pe pia n 1964 i a devenit un standard de circuit integrat digital pentru aproape 10 ani. Schema acestei pori logice este desenat n fig.4.6.
Fig.4.6 Poarta DTL NAND2 modificat Dioda de deplasare D4 din fig.4.5 este nlocuit n structura porii modificate cu tranzistorul Q1. Acesta opereaz n regiunea activ normal (RAN) cnd se aplic valoarea logic H la ambele intrri A, B i se blocheaz dac se aplic o tensiune mai mic de 0,7V la cel puin una dintre intrrile A, B. n ipotezele VD(on) = 0,7V, VBE(on) = 0,7V i VBE(sat) = 0,8V se obin aceleai limite pentru benzile LOW, HIGH de intrare ca n cazul porii DTL din fig.4.5: VILmax = VD(on) + 2VBE(on) - VD(on) = 1,4V; VIHmin = VBE(on) + VD(on) + VBE(sat) - VD(on) = 1,5V. Nivelele logice de la ieirea porii sunt VOH = VCC = 5V i VOL = VCE(sat) = 0,1V iar marginile de zgomot au valorile NML = 1,3V i NMH = 3,5V. Puterea medie disipat pe poarta DTL modificat este PD = 10mW iar timpul de propagare este tp = 30ns (viteza de operare este mai mic de 2,5 ori n comparaie cu poarta RTL). n starea H la ieire, ambele tipuri de pori DTL pot s comande un numr mare de sarcini DTL (adic intrri DTL); limitarea fanout-ului apare n starea
249
L la ieire, cnd tranzistorul Q sau Q2 aflat n saturaie trebuie s absoarb curentul de la sursa VCC care trece prin rezistorul R3 i curenii sarcinilor DTL. Un calcul aproximativ al fanout-ului porilor DTL este prezentat n continuare. Se consider c factorul F de amplificare n curent al tranzistoarelor are valoarea 30. - curentul prin rezistorul R3 are valoarea IR3 = 3,9V/4K = 0,975mA n cazul schemei din fig.4.5 i valoarea IR3 = 4,9V/6K = 0,816mA n cazul schemei din fig.4.6; - curentul printr-o diod de tipul D1 sau D2 polarizat n catod cu +0,1V are valoarea ID = 3,9V/2K = 1,95mA n cazul schemei din fig.4.5 i valoarea ID = 4,9V/3,75K = 1,30 mA n cazul schemei din fig.4.6; Acesta este cazul cel mai defavorabil. Dac ambele diode D1 i D2 ale unei pori sunt n conducie atunci valorile curenilor se reduc la jumtate. - curentul injectat n baza tranzistorului Q (fig.4.5) are valoarea IB = (VCC - 2VD(on) - VBE(sat))/R1 - (VBE(sat) + *VBB*)/R2 = 0,34mA iar curentul injectat n baza tranzistorului Q2 (fig.4.6) are valoarea IB2 = IE1 - VBE(sat)/R2 = 1,54mA - 0,16mA = 1,38mA IE1 = F[(VCC - R1IE1 - VBE(on) - VD(on) - VBE(sat))/R4] Y IE1 = 15(2,8 - 1,75 IE1); n calculul curentului de emitor al tranzistorului Q1 s-a presupus c acesta funcioneaz n RAN. Aceast ipotez este adevrat deoarece VCE1 = VCC - R1IE1 - VD(on) - VBE(sat) = 0,8V > VCE(sat) = 0,1V. - valorile maxime ale curenilor pe care pot s i absoarb tranzistoarele saturate Q i Q2 din sarcinile DTL pe care le comand sunt IQ = FIB - IR3 = 9,225mA IQ2 = FIB2 - IR3 = 40,584mA; - numrul maxim de sarcini DTL ale porii din fig.4.5 este fanoutmax # IQ/ID = 9,225/1,95 = 4,7; - numrul maxim de sarcini DTL ale porii din fig.4.6 este fanoutmax # IQ2/ID = 40,584/1,30 = 31,2. Calculele anterioare nu iau n considerare toleranele procesului de fabricaie (de exemplu dispersia factorului de amplificare F) i nici efectele ncrcrii porilor asupra vitezei de operare. O valoare de catalog tipic pentru ncrcarea porii DTL din fig.4.6 este fanout = 8.
250
Observaii: 1) Lsarea n gol a unei intrri DTL este echivalent din punct de vedere logic cu aplicarea la acea intrare a unui nivel de tensiune H. 2) Dou sau mai multe ieiri DTL pot fi conectate mpreun, aa cum se arat n fig.4.7. Se realizeaz n acest mod, prin cablare, funcia logic WAND (wired-AND).
Fig.4.7 Realizarea funciei WAND cu pori DTL 4.1.3 Circuite TTL (transistor-transistor logic) Aceste circuite sunt mai rapide dect circuitele DTL i au aprut pe pia n 1965. Deosebirea esenial dintre o poart DTL i una TTL este ilustrat n fig.4.8.
Figura 4.8
Diodele de intrare D1, D2 i dioda de deplasare a nivelului D4 din structura porii DTL sunt nlocuite n structura porii TTL cu tranzistorul npn multiemitor Q1. Prin aceasta se obine o reducere a ariei ocupate de etajul de intrare pe chip-ul
251
de siliciu i se micoreaz timpul de propagare a porii. Numrul de intrri ntr-o poart TTL elementar este limitat la 8. Lsarea n gol a unei intrri TTL este echivalent din punct de vedere logic cu aplicarea la acea intrare a unui nivel de tensiune H, la fel ca n cazul porii DTL. Au fost i sunt fabricate mai multe tipuri sau familii de circuite TTL. O parte dintre acestea sunt prezentate n continuare. 4.1.3.1 Familia TTL standard n fig.4.9 este desenat structura porii NAND2 din familia de circuite TTL standard.
Fig.4.9 Poart TTL standard NAND2 Tranzistorul Q2 nlocuiete dioda de deplasare D3 din structura porii DTL; acest tranzistor furnizeaz un curent mai mare n baza tranzistorului de ieire Q3. Rezistorul R3 din structura porii DTL este nlocuit cu tranzistorul Q4. Prin aceste modificri se mresc curenii de ieire a porii IOL i IOH iar capacitile de sarcin sunt ncrcate sau descrcate mai repede, ceea ce nseamn reducerea timpilor de tranziie tr i tf. Caracteristica static de transfer n tensiune a porii NAND2 este desenat n fig.4.10. n calculele care urmeaz se consider VD(on) = 0,7V, VBE(on) = 0,7V, VBE(sat) = 0,8V, VCE(sat) = 0,1V, F = 30 i R = 0,1. Dac la cel puin o intrare a porii se aplic o tensiune mic (de exemplu Vin = 0,1V), tranzistorul Q1 se satureaz deoarece curentul de baz este de aproximativ 1mA iar curentul de colector este limitat la curentul invers al jonciunii B-C Q2 (aproximativ 1nA). Tranzistoarele Q2 i Q3 sunt blocate iar la ieire se obine tensiunea VOH = VCC - VBE4(on) - VD(on) = 3,6V.
252
Fig.4.10 Caracteristica de transfer a porii TTL standard NAND2 Curentul printr-o sarcin conectat la ieirea porii, IOH , este curentul de emitor al tranzistorului Q4 i iese din poart. Tranzistorul Q2 intr n conducie (punctul M pe caracteristica de transfer) cnd VB2 = 0,7V, adic atunci cnd Vin = VB2 - VCE1(sat) = 0,6V (Vin reprezint tensiunea cea mai mic dintre tensiunile aplicate la intrrile A, B ale porii); curentul de baz al acestui tranzistor este furnizat de la sursa de alimentare prin jonciunea B-C a tranzistorului Q1 saturat. Pe poriunea MN a caracteristicii de transfer Q1 este saturat, Q2 i Q4 sunt n conducie iar Q3 este blocat. Punctul N corespunde intrrii n conducie a tranzistorului Q3; cea mai mic tensiune de intrare care determin acest lucru este Vin = VBE3(on) + VBE2(on) - VCE1(sat) = 1,3V. n punctul N curentul prin Q2 are valoarea IE2 = VBE3(on)/R2 = 0,7mA; tranzistorul Q2 opereaz n RAN deoarece VCE2 = VCC - (R2 + R3)0,7mA = 3,18V > 0,1V. Tensiunea de ieire corespunztoare punctului N are valoarea Vout = VCC - R30,7mA - VBE4(on) - VD(on) = 2,48V 2,5V. Creterea tensiunii de intrare cu numai 0,2V peste nivelul 1,3V determin saturarea tranzistoarelor Q2, Q3 i blocarea tranzistorului Q4 (punctul P pe caracteristica de transfer): Vin = VBE3(sat) + VBE2(sat) - VCE1(sat) = 1,5V, Vout = VCE3(sat) = 0,1V. Curentul printr-o sarcin conectat la ieirea porii, IOL , este curentul de colector al tranzistorului Q3 i intr n poart. Tranzistorul Q4 este blocat deoarece VB4 = VBE3(sat) + VCE2(sat) = 0,9V este o tensiune insuficient pentru a pune n conducie jonciunea B-E4 i dioda D conectate n serie. Pn la valoarea 1,5V a tensiunii Vin tranzistorul Q1 este saturat iar curentul de
253
intrare al porii iese din emitorul acestuia. n intervalul 1,5V < Vin < 2,3V, Q1 opereaz n regim saturat invers datorit limitrii tensiunii pe baz: VB1 = VBC1(on) + VBE2(sat) + VBE3(sat) = 0,7V + 0,8V + 0,8V = 2,3V. Ambele jonciuni ale tranzistorului Q1 sunt polarizate direct, ca n regimul saturat, ns curentul de intrare al porii intr n emitorul lui Q1. Peste valoarea 2,3V a tensiunii Vin , Q1 opereaz n regim activ invers, avnd jonciunea B-E polarizat invers i jonciunea B-C polarizat direct. n regimul static de funcionare a porii, tranzistoarele Q3 i Q4 din etajul de ieire nu se pot afla simultan n conducie; n regim dinamic ns, pe durata tranziiei LYH la ieire, exist posibilitatea ca tranzistorul Q4 s intre n conducie nainte ca tranzistorul Q3 s se blocheze. n aceast situaie, limitarea la valori de siguran a impulsului de curent absorbit de la sursa de alimentare prin Q3-Q4 se realizeaz de ctre rezistorul R4. n fig.4.10 sunt definite benzile LOW i HIGH de intrare i de ieire pentru o poart TTL standard: VIL 0 [0; 0,8V], VIH 0 [2V; 5V]; VOL 0 [0; 0,4V], VOH 0 [2,4V; 3,6V]. n conformitate cu relaia 4.3 de definiie a marginilor de zgomot, se obin valorile: NML = VILmax - VOLmax = 0,8V - 0,4V = 0,4V; NMH = VOHmin - VIHmin = 2,4V - 2V = 0,4V. Curenii de intrare ntr-o poart TTL standard, considernd c un singur emitor al tranzistorului Q1 este comandat iar ceilali (dac exist) sunt lsai n gol, au valorile: IILmax = (VCC - VBE1(sat))/R1 = 4,2V/4k = 1,05mA 1mA; IIHmax = RIB1 = R(VCC - 2,3V)/R1 = 0,27V/4k 67A. Dac n emitori ale aceluiai tranzistor Q1 sunt conectai simultan la nivelul logic L sau H (ceilali, dac mai exist, sunt lsai n gol) atunci curenii prin fiecare emitor au valorile IIL = 1mA/n i respectiv IIH = 67A/n. Curenii de ieire ai unei pori TTL standard se calculeaz astfel: IOLmax # FIB3 = F(IE2 - VBE3(sat)/R2) = 30(3,3mA - 0,8mA) = 75mA; IE2 = IIHmax(1+1/R) + (VCC - VCE2(sat) - VBE3(sat))/R3 = 0,73mA + 2,56mA = 3,3mA IOHmax = (VCC - VBE4(sat) - VD(on) - VOHmin)/R3 + + (VCC - VCE4(sat) - VD(on) - VOHmin)/R4 = 1,1V/1,6k + 1,8V/130 = 14,5mA.
254
ncrcarea maxim a unei ieiri TTL standard, din punct de vedere static, este: fanoutmax = min{IOLmax/IILmax , IOHmax/IIHmax} = min{75, 216} = 75. Observaii: 1) Valorile curenilor calculai mai sus i implicit fanout-ul depind de toleranele procesului de fabricaie. Valorile de catalog tipice sunt: IILmax = 1,6mA; IIHmax = 40A; IOLmin = 16mA; IOHmin = 0,4mA; fanout = 10. 2) Scurtcircuitarea accidental a unei ieiri TTL cu nivelul logic L la borna + a sursei de alimentare distruge de obicei circuitul (curentul de scurtcircuit este direct proporional cu factorul F i are de obicei valori mai mari de 75mA). Rezistorul R4 asigur protecia la scurtcircuitul dintre ieirea porii (cnd aceasta are nivelul logic H) i borna - a sursei de alimentare (mas): ISC- = IE4 = (VCC - VBE4(sat) - VD(on))/R3 + (VCC - VCE4(sat) - VD(on))/R4 = = 3,5V/1,6k + 4,2V/130 = 2,18mA + 32,3mA 34,5mA. Valoarea medie a curentului absorbit de la sursa de alimentare de o poart TTL standard este 2mA; n starea H la ieire curentul de alimentare este IR1 1mA iar n starea L la ieire curentul de alimentare este IE2 3mA. Rezult c puterea medie disipat pe poart este PD = 2mA5V = 10mW, egal cu puterea disipat pe o poart DTL. Timpul de propagare tipic al unei pori TTL standard (tp = 10ns) este ns de 3 ori mai mic dect al unei pori DTL; produsul putere disipat vitez de operare sau raportul PD/tp este o mrime cu ajutorul creia se compar performanele dintre diferite familii de circuite integrate digitale. Creterea de vitez a porii TTL se datoreaz n principal tranzistorului Q1, care determin micorarea timpului de propagare tpLH. Tranziia LYH de la ieire este declanat de o tranziie HYL la cel puin una dintre intrrile porii. nainte de aceast tranziie toate intrrile porii au nivelul H, tranzistorul Q1 opereaz n regim activ invers iar tranzistoarele Q2 i Q3 sunt saturate. Tranziia HYL de la intrare determin VCE1 1,5V i trecerea tranzistorului Q1 n regim activ normal; sarcina electric stocat n baza tranzistorului Q2 alimenteaz curentul prin Q1 care, imediat dup tranziia de la intrare, are o valoare mare (IC1 = FIB1 30mA). Curentul IC1 consum rapid sarcinile electrice stocate, astfel c Q2 se blocheaz ntr-un timp mult mai scurt; dup aceasta tranzistorul Q1 intr n saturaie. Sarcina stocat n baza tranzistorului Q3 scade ca urmare a blocrii lui Q2 i se elimin prin rezistorul R2; Q3 se blocheaz mai trziu fa de Q2 ns blocarea lui Q2 determin intrarea n conducie a tranzistorului Q4 i declanarea mai devreme a tranziiei tensiunii de la ieirea porii. Din momentul blocrii tranzistorului Q2 i pn n momentul blocrii lui Q3 ambele tranzistoare ale etajului de ieire se afl n conducie.
255
Diodele DA i DB conectate la intrrile porii TTL sunt polarizate invers n regim static i nu au nici o influen asupra funcionrii prezentate anterior. n regim dinamic ns, tranziiile rapide ale surselor de semnal care comand intrrile porii pot s produc oscilaii de nalt frecven pe conexiunile A, B. Datorit acestor oscilaii, tensiunile de la intrrile porii depesc plaja de alimentare. O tensiune de intrare mai mare de +5V determin polarizarea invers a jonciunii B-E Q1; rezistorul R1 protejeaz circuitul n aceast situaie, limitnd curentul prin jonciune. Tensiunile de intrare negative sunt limitate la valoarea -0,7V de ctre diodele DA, DB. n absena acestor diode, cnd tranzistorul Q1 este saturat, tensiunea de colector VC1 urmrete tensiunea negativ de intrare VC1 = Vin + 0,1V iar dioda de izolare colector-substrat se poate polariza direct (vezi fig.4.11); n acest caz este posibil fie distrugerea circuitului, fie o funcionare defectuoas ca urmare a producerii unor implsuri nedorite de tensiune n diferite noduri ale circuitului.
Figura 4.11 n fig.4.12 este desenat structura porii AND2 din familia TTL standard; performanele acestei pori, PD = 18mW i tp = 15ns, sunt inferioare performanelor porii NAND. Utilizarea porilor AND n anumite subcircuite logice este mai avantajoas dect utilizarea porilor NAND. De exemplu, implementarea funciei f(a,b,c) = abc utiliznd o singur poart elementar AND3 este de preferat n locul circuitului echivalent, compus dintr-o poart NAND3 i un inversor; ansamblul NAND3-inversor disip o putere mai mare (PDtotal = 20mW), are o vitez de operare mai mic (Tp = 20ns) i ocup arie mai mare pe chip dect o poart AND3. Funcionarea porii logice elementare AND este foarte asemntoare cu aceea
256
prezentat pentru poarta NAND. Structura porii AND conine n plus fa de poarta NAND un etaj inversor, realizat cu tranzistoarele Q5, Q6 i dioda de deplasare a nivelului D2.
Fig.4.12 Poart TTL standard AND2 n fig.4.13 este desenat structura porii NOR2 din familia TTL standard; performanele acestei pori sunt aproape identice cu cele ale porii NAND.
Fig.4.13 Poart TTL standard NOR2 Operaia logic OR este realizat la nivelul tranzistoarelor Q2 conectate n paralel; dac Q2A sau Q2B este saturat, adic dac A = H sau B = H, atunci i tranzistorul Q3 este saturat iar la ieirea F se obine nivelul logic L. Poarta elementar OR se poate obine, ca i n cazul porii elementare AND,
257
prin introducerea n structura porii NOR a unor etaje inversoare ca cel din fig.4.12. Structurile porilor NAND i NOR pot fi combinate, obinndu-se subcircuite de tipul AOI (AND-OR-INVERT). Un exemplu este reprezentat n fig.4.14.
Fig.4.14 Subcircuit AOI La nivel de poart logic circuitul cu costul minim (sau complexitatea cea mai mic) care implementeaz funcia F = acd + be, realizat de ctre subcircuitul AOI de mai sus, are structura desenat n figura urmtoare.
Figura 4.15 Dac se nlocuiesc porile 1, 2, 3 din fig.4.15 cu structurile TTL corespunztoare (AND3, AND2 i respectiv NOR2), se obine un circuit logic la nivel de tranzistor echivalent din punct de vedere funcional cu subcircuitul AOI din fig.4.14 dar cu performane mai reduse: puterea medie disipat i aria ocupat pe chip sunt de aproximativ 3 ori mai mari iar viteza de operare este de aproximativ 2 ori mai mic. Metodele de minimizare a funciilor logice prezentate n cap.2 se aplic ntr-o etap de proiectare n care se caut reprezentri optime la nivel de poart logic
258
a circuitelor, reprezentri care sunt independente de tehnologia de fabricare. n urmtoarea etap de proiectare, reprezentrile la nivel logic sunt transformate n reprezentri la nivel de tranzistor; acestea din urm sunt mai detaliate din punct de vedere structural i sunt dependente de tehnologia de fabricare. Transformrile de la nivel logic la nivel de tranzistor, sau maprile pe tehnologie, includ metode de optimizare (minimizare) specifice; subcircuitele AOI sunt un exemplu n acest sens. Etajul de ieire TTL standard nu este conceput pentru realizarea funciei WAND. Funcia cablat AND poate fi realizat cu circuite TTL cu colector n gol. Structura unei pori NAND din aceast familie de circuite TTL este reprezentat n fig.4.16.
Fig.4.16 Poart TTL cu colector n gol Aceast poart logic se obine prin eliminarea tranzistorului Q4 din structura porii NAND2 standard reprezentat n fig.4.9. Rezistorul exterior Rext asigur nivelul H la ieire. Dimensionarea acestuia depinde de numrul de ieiri TTL cu colector n gol care sunt conectate mpreun i de numrul de intrri TTL care constituie sarcina nodului WAND. O schem general de cablare este desenat n fig.4.17; cele m pori TTL cu colector n gol pot fi de orice tip (AND, NAND, NOR), nu neaprat identice. Cnd F = L, n cazul cel mai defavorabil, ieirea unei singure pori (tranzistorul Q3) trebuie s absoarb curentul prin rezistorul Rext i curenii sarcinilor TTL: (VCC - VOLmax)/Rext + nIILmax < Imax (4.4)
Valoarea Imax nu trebuie s depeasc curentul maxim admis printr-un tranzistor de tip Q3.
259
Fig.4.17 Realizarea funciei WAND cu pori TTL cu colector n gol
Cnd F = H, cderea de tensiune pe rezistorul Rext datorat curenilor absorbii de la sursa de alimentare de cele n sarcini TTL nu trebuie s altereze nivelul H i nici marginea de zgomot NMH: VCC - nIIHmaxRext > VOHmin (4.5)
(S-au neglijat curenii reziduali ai tranzistoarelor Q3 cu colectorul n gol). Din relaiile 4.4 i 4.5 se obine gama de valori admise ale rezistenei Rext: (VCC - VOLmax)/(Imax - nIILmax) < Rext < (VCC - VOHmin)/nIIHmax Considernd Imax = 25mA i n = 10 rezult 4,6V/9mA < Rext < 2,6V/0,4mA Y Rext 0 (511; 6,5k). Timpul de propagare tpLH i timpul de tranziie tr depind de Rext i au valori mari n comparaie cu porile standard. O alt categorie de circuite TTL care au etajul de ieire modificat fa de cel standard este TTL cu trei stri. Cele trei stri sunt L, H i starea de nalt impedan Z4. Un circuit cu trei stri este la un moment dat fie activ, fie blocat. n modul activ circuitul are o caracteristic static de transfer n tensiune identic cu a unei porii standard, strile sau nivelele logice la ieire fiind L i H. n modul blocat ieirea circuitului se afl n starea Z4. Activarea sau blocarea se realizeaz cu ajutorul unei intrri de control sau de autorizare. Mai multe ieiri din circuite cu trei stri pot fi conectate mpreun cu condiia ca n orice moment, cel mult un singur circuit s fie activ. n nodul n care sunt (4.6)
260
conectate ieiri de circuite cu trei stri nu se obine funcia WAND ci se creeaz posibilitatea ca acel nod s fie comandat de mai multe surse de semnal. Aceast caracteristic este specific sistemelor digitale cu arhitecturi orientate pe bus-uri sau magistrale. Structura unei pori TTL cu trei stri este desenat n fig.4.18. Poarta este activ (F = AB) cnd intrarea Control este pus la nivelul H. Dac Control = L atunci tranzistorul Q1 se satureaz iar Q2, Q3, Q4 se blocheaz i F = Z4.
Fig.4.18 Poart NAND2 cu trei stri Curenii IIH A, IIH B i IIH Control au aceeai valoare ns IIL Control ( 3,6mA) este de aproape 4 ori mai mare dect IIL A, IIL B; intrarea Control are fanin = 4, adic este echivalent cu 4 sarcini(intrri) TTL standard. 4.1.3.2 Familiile TTL-S i TTL-LS Aceste circuite logice au aprut pe pia n 1970 i respectiv n 1975. Denumirile S i LS au semnificaiile Schottky i respectiv Low-power Schottky. Tranzistoarele din structurile acestor circuite, numite tranzistoare Schottky, au ncorporate contacte metal(aluminiu sau platin)-semiconductor n regiunea colector-baz. Un astfel de contact redresor, numit diod Schottky, limiteaz tensiunea direct pe jonciunea B-C la 0,4V(aluminiu) sau 0,5V(platin) i mpiedic intrarea n saturaie a tranzistorului; timpul de comutare al unui tranzistor din conducie(RAN) n blocare este mai mic dect timpul de comutare din saturaie n blocare. Integrarea diodei Schottky n structura unui tranzistor bipolar este o operaie simpl din punct de vedere tehnologic i const n extinderea contactului metalic de baz n regiunea colectorului, aa cum se arat simplificat n fig.4.19.
261
Fig.4.19 Structura i simbolul tranzistorului Schottky Performanele circuitelor TTL-S i TTL-LS sunt prezentate n tabelul urmtor. Parametru VILmax /VIHmin VOLmax /VOHmin IILmax /IIHmax IOLmin /IOHmin tp (tipic) PD (tipic) TTL standard 0,8V/2,0V 0,4V/2,4V -1,6mA/40A 16mA/-0,4mA 10 ns 10 mW TTL-S 0,8V/2,0V 0,5V/2,7V -2,0mA/50A 20mA/-1,0mA 3 ns 20 mW TTL-LS 0,8V/2,0V 0,5V/2,7V -0,4mA/20A 20mA/-1,0mA 10 ns 2 mW
Structura porii NAND2 din familia TTL-S este desenat n fig.4.20. n afar de tranzistoarele Schottky, aceast schem conine i alte mbuntiri fa
Fig.4.20 Poarta TTL-S NAND2
262
de poarta TTL standard NAND2. Dioda D din structura porii standard este nlocuit cu tranzistorul Q5; tranzistorul compus Q4-Q5 furnizeaz un curent IOH mai mare i se reduce durata tranziiei LYH la ieire (tr). Tranzistorul Q4 nu este nlocuit cu unul de tip Schottky deoarece nu opereaz niciodat n saturaie: VCE4 = VBE4 + VCE5 > VCE(sat). Tranzistorul Q6 nlocuiete rezistorul R2 din structura porii standard; datorit acestei modificri tranzistorul Q2 intr n conducie (la creterea tensiunii de intrare Vin) simultan cu tranzistoarele Q3 i Q6, astfel c n caracteristica static de transfer n tensiune punctele M, N i P (vezi fig.4.10) devin coliniare. Cea mai mare parte din curentul tranzistorului Q2 intr n baza tranzistorului Q3; raportul IB3/IB6 este determinat de grupul de rezistoare R2-R6. Q6 determin blocarea mai rapid a tranzistorului Q3, la fel cum Q1 acioneaz asupra tranzistorului Q2, iar timpul de propagare tpLH se reduce n comparaie cu o poart TTL standard. Pe un chip cu puterea disipat limitat la 500 mW se pot integra maxim 25 de pori TTL-S; un astfel de circuit face parte din categoria circuitelor integrate pe scar mic (SSI). Numrul de pori TTL-LS care se pot integra pe acelai chip este 250; un astfel de circuit face parte din categoria MSI (mediumscale integrated). Structura porii NAND2 din familia TTL-LS este desenat n fig.4.21.
Fig.4.21 Poarta TTL-LS NAND2 Revenirea la etajul de intrare AND cu diode (n locul tranzistorului multiemitor Q1) se justific dup cum urmeaz. Pe de o parte, tranzistorul Q2 de tip Schottky nu se satureaz i nu este deci necesar utilizarea unui tranzistor pentru extragerea sarcinii stocate n baza acestuia. Pe de alt parte, n cei 10 ani care
263
au trecut de la apariia primelor circuite TTL pn la lansarea pe pia a circuitelor TTL-LS, tehnologia de fabricare a circuitelor integrate a nregistrat progrese semnificative iar dimensiunile interne minime admise au sczut de la 12m la 6m; ca rezultat, aria ocupat de ctre diodele de intrare n poarta TTL-LS s-a redus la aproximativ 1/3 din aria tranzistorului multiemitor de la intrarea porii TTL standard i implicit s-au redus capacitile parazite. O caracteristic static de transfer n tensiune tipic pentru o poart TTL-LS este desenat n fig.4.22.
Fig.4.22 Caracteristica de transfer a porii TTL-LS NAND2 Punctul M de pe caracteristica de transfer corespunde intrrii n conducie a tranzistoarelor Q2, Q3 (i Q6). Acest lucru are loc cnd tensiunea la intrare atinge valoarea: Vin = VBE2(on) + VBE3(on) - VD1,2(on) = 0,7V + 0,7V - 0,5V = 0,9V. Dac la ieirea porii nu este conectat nici o sarcin atunci curentul prin rezistorul R5 este nul i se obine: Vout = VCC - VBE5(on) = 5V - 0,7V = 4,3V. Punctul P de pe caracteristica de transfer corespunde conduciei puternice a tranzistorului Q3, cnd tensiunea pe jonciunea B-E atinge valoarea VBE(sat) = 0,8V; n lipsa diodei de limitare Schottky din regiunea B-C acest tranzistor s-ar afla n saturaie. Tensiunea la ieire are valoarea: VOL = VBE3(sat) - VBC3(on) = 0,8V - 0,5V = 0,3V. Tensiunea de intrare corespunztoare punctului P este: Vin = VBE2(sat) + VBE3(sat) - VD1,2(on) = 0,8V + 0,8V - 0,5V = 1,1V.
264
Etajul de ieire TTL-LS este uor diferit fa de cel al porii TTL-S. Blocarea tranzistorului Q4 este accelerat prin includerea diodei D3 n structura porii iar prin aceasta se micoreaz timpul de propagare tpHL. Durata tranziiei HYL a tensiunii de ieire (tf) se reduce cu ajutorul diodei D4. Curenii diodelor D3 i D4 sunt absorbii de tranzistorul Q2 i devin o component a curentului care este injectat n baza lui Q3; astfel, curenii prin D3 i D4 grbesc intrarea n conducie a tranzistorului Q3. Prin eliminarea tranzistoarelor Q4 i Q5 din etajele de ieire ale porilor TTL-S i TTL-LS se obin circuite cu ieiri de tip colector n gol, utile pentru realizarea funciei cablate AND. De asemenea, se pot obine i circuite cu trei stri; structura unei pori TTL-LS cu trei stri este desenat n fig.4.23.
Fig.4.23 Poarta TTL-LS NAND2 cu trei stri Poarta este activ, adic F = AB, cnd se aplic nivelul logic H la intrarea Control. Aplicarea nivelului L la intrarea Control determin blocarea tuturor tranzistoarelor, situaie n care ieirea porii trece n starea de nalt impedan (F = Z4). Subcircuitele de tip AOI TTL-S i AOI TTL-LS se construiesc dup principiul ilustrat n fig.4.14 pentru familia TTL standard; operaia AND este realizat de ctre etajul de intrare (tranzistorul multiemitor Q1 n fig.4.20 sau diodele D1, D2 n fig.4.21), operaia OR este realizat prin conectarea n paralel a tranzistoarelor de tip Q2 iar negarea logic este realizat de ctre etajul de ieire n contratimp Q3-Q4. Circuitele TTL-S i TTL-LS au nceput s fie nlocuite ncepnd cu anul 1980 de ctre variantele mai perfecionate TTL-AS (Advanced Schottky) sau
265
TTL-F (Fast) i respectiv TTL-ALS (Advanced Low-power Schottky); de la aceast dat circuitele TTL standard nu au mai fost utilizate n proiectarea noilor echipamente i sisteme digitale. 4.1.3.3 Familiile TTL-AS, TTL-F i TTL-ALS Performanele acestor familii de circuite TTL (la temperatura mediului ambiant egal cu 25EC) sunt prezentate n tabelul urmtor. Parametru VILmax /VIHmin VOLmax /VOHmin IILmax /IIHmax IOLmin /IOHmin tp (tipic) PD (tipic) TTL-AS 0,8V/2,0V 0,5V/2,7V -2,0mA/0,2mA 20mA/-2,0mA 1,5 ns 20 mW TTL-F 0,8V/2,0V 0,5V/2,7V -0,6mA/20A 20mA/-1,0mA 2,5 ns 4 mW TTL-ALS 0,8V/2,0V 0,5V/2,7V -0,2mA/20A 4,0mA/-0,4mA 4 ns 1 mW
Dependena timpului de propagare tp de capacitatea CL a sarcinii conectate la ieirea porii este reprezentat n fig.4.24.
Figura 4.24 Structura porii NAND2 din familia TTL-AS este desenat n fig.4.25. Deosebirile fa de poarta TTL-S din fig.4.20 sunt urmtoarele: - etajul de intrare AND este realizat cu diodele D1, D2 n locul tranzistorului multiemitor Q1; - s-a eliminat rezistorul R4 din etajul de ieire pentru mrirea curentului IOH iar valorile rezistenelor R1 i R6 sunt uor modificate;
266
Fig.4.25 Poarta TTL-AS NAND2 - s-a introdus dioda D3 pentru reducerea timpului de propagare tpHL i a duratei tranziiei HYL la ieire tf. Structura porii NAND2 din familia TTL-F, desenat n fig.4.26, este asemntoare cu structura porii TTL-LS (fig.4.21). Rezistorul R1 din schema porii LS este nlocuit cu tranzistorul Q7; acesta determin intrarea mai rapid n conducie a tranzistorului Q2, atunci cnd au loc tranziii LYH la intrrile A, B i reducerea timpului de propagare tpHL. Grupul Q8, D7, D8, D9 determin blocarea mai rapid a tranzistorului Q3 cnd ieirea F trece din L n H i implicit
Fig.4.26 Poarta TTL-F NAND2
267
reducerea timpului de propagare tpLH. Dioda D10 amortizeaz oscilaiile de pe conexiunea F, determinate de tranziiile rapide ale tensiunii de la ieirea porii. Structura porii NAND2 din familia TTL-ALS este desenat n fig.4.27. Tranzistoarele pnp QA, QB nlocuiesc diodele D5, D6 din schema anterioar i reduc curentul IIL.
Fig.4.27 Poarta TTL-ALS NAND2 Fabricarea circuitelor TTL-AS, F i ALS a beneficiat de noile progrese tehnologice i anume de reducerea dimensiunilor interne minime de la 6m la 3m i de implantarea ionic. 4.1.4 Circuite ECL (emitter-coupled logic) Aceste circuite au aprut pe pia n 1964 i s-au dezvoltat n paralel cu circuitele TTL. Toate circuitele ECL au la baz comutatorul de curent realizat cu o pereche de tranzistoare cuplate n emitor dup cum se arat n fig.4.28. Valorile rezistenelor R1, R2 i a sursei de curent constant IEE pot fi alese astfel nct tranzistoarele Q1, Q2 s nu se satureze; aceasta este una dintre justificrile timpilor mici de propagare ai porilor ECL (tp < 1ns). Dac tensiunea de intrare este egal cu tensiunea de referin, Vin = Vref, atunci tranzistoarele Q1, Q2 opereaz n RAN i IE1 = IE2 = IEE/2. Considernd F 100, rezult IC1 = IC2 IEE/2 iar tensiunile de la ieirile circuitului au valorile Vout1 = - R1IEE/2 i respectiv Vout2 = - R2IEE/2. Modificarea tensiunii Vin cu numai 100mV () fa de valoarea de referin Vref determin ca aproape tot curentul IEE s treac fie prin Q1 fie prin Q2, adic se realizeaz o comutare a curentului IEE ntre Q1 i Q2.
268
Tensiunile de ieire corespunztoare acestor dou cazuri au valorile Vout1 = - R1IEE , Vout2 = 0 i respectiv Vout1 = 0, Vout2 = - R2IEE.
Fig.4.28 Comutator de curent Structura unei pori OR2-NOR2 din seria ECL 10K este reprezentat n fig.4.29. Sursa de curent IEE este obinut prin conectarea rezistorului R3 ntre comutatorul de curent (Q1, Q3, Q2) i sursa de tensiune VEE.
Fig.4.29 Poarta ECL 10K OR2-NOR2 Tranzistoarele Q5, Q6 (repetoare pe emitor) realizeaz deplasarea nivelului de tensiune la ieiri cu 0,75V i asigur impedane de ieire mici. Ieirile complementare F1, F2 constituie surse de semnal pentru intrrile altor pori ECL i sunt ncrcate cu sarcini de tip R4, R5; pentru a se obine viteze mari de operare aceste ieiri trebuie ncrcate suplimentar cu rezistoare discrete, de
269
obicei cu 2k la -5,2V sau cu 50 la -2V. Circuitul din fig.4.29 este prevzut cu dou conexiuni de mas, una pentru comutatorul de curent i tensiunea de referin (VCC1) iar cealalt pentru repetoarele Q5, Q6 (VCC2). Conexiunea VCC1 are un potenial electric constant deoarece curentul prin comutatorul de curent este aproape constant; tensiunile de ieire Vout1, Vout2 sunt definite n raport cu VCC1. Variaiile rapide ale curenilor de sarcin, care circul prin tranzistoarele Q5 i Q6, produc fluctuaii de potenial pe conexiunea VCC2 ns acestea nu afectez funcionarea subcircuitelor alimentate de la VCC1. Dou sau mai multe ieiri ECL pot fi conectate mpreun; funcia logic realizat prin aceast cablare este WOR (wired-OR). Lsarea n gol a unei intrri ECL este echivalent cu aplicarea la acea intrare a unei tensiuni cu nivelul L; n ambele cazuri se blocheaz tranzistorul de intrare (Q1 sau Q3 n fig.4.29). Caracteristicile statice de transfer n tensiune ale porii ECL OR-NOR sunt reprezentate n fig.4.30; s-a considerat VBE(on) = 0,75V i valori suficient de mari pentru factorul F astfel nct efectele curenilor de baz ai tranzistoarelor s poat fi neglijate.
Fig.4.30 Caracteristicile de transfer ale porii ECL 10K OR2-NOR2 Tensiunea de referin are valoarea Vref = VB4 - VBE(on) = -0,57 - 0,75 = -1,32V. VB4 = VCC1 - [R7/(R7 + R8)](VCC1 - 2VBE(on) - VEE) = -0,57V Dac la intrrile A i B se aplic nivele de tensiune LOW atunci tranzistoarele Q1, Q3 se blocheaz iar curentul care circul prin Q2 i tensiunile de ieire au valorile: IEE = (Vref - VBE(on) - VEE)/R3 = 4,02mA;
270
Vout1 = - VBE(on) = - 0,75V = VOH ; Vout2 = - R2IEE - VBE(on) = - 1,73V = VOL. S-a presupus c tranzistorul Q2 opereaz n RAN; aceast ipotez este adevrat deoarece VCE2 = *VEE* - (R2 + R3)IEE = + 1,09V > VCE(sat). Dac la cel puin una dintre intrrile A sau B se aplic tensiuni cu nivelul HIGH atunci Q2 se blocheaz iar curentul IEE circul prin Q1 sau Q3. Curentul IEE crete proporional cu tensiunea Vin pe poriunea MN a caracteristicii NOR; punctul N corespunde intrrii n saturaie a tranzistorului Q1 sau Q3. Pentru tensiuni de intrare mai mari dect - 0,4V, tensiunea de la ieirea NOR crete (poriunea NP a caracteristicii de transfer). n modul normal de operare a porii ECL, tensiunile de intrare sunt mai mici dect - 0,7V i nu se satureaz nici un tranzistor. Caracteristicile electrice tipice ale porilor ECL 10K, la 25EC, sunt VILmax /VIHmin = - 1,4V/- 1,2V VOL /VOH = - 1,7V/- 0,9V NML /NMH = 0,3V/0,3V fanoutmax = 10, PD = 24 mW, tp = 2 ns. Diodele D1 i D2 din structura porii ECL 10K compenseaz variaiile tensiunii VBE cu temperatura astfel nct tensiunea de referin Vref s fie tot timpul centrat ntre VOL i VOH , asigurnd egalitatea marginilor de zgomot NML i NMH. Mrimile Vref, VOL i VOH depind de variaiile de temperatur: Vref /T = 1,1 mV/EC, VOL /T = 0,6 mV/EC i VOH /T = 1,5 mV/EC. Vref i VOL depind i de variaiile tensiunii de alimentare VEE: Vref /VEE = 150 mV/V, VOL /VEE = 250 mV/V. Aceste dependene pot s perturbe funcionarea sistemelor digitale alctuite din subsisteme care au surse de alimentare proprii i sunt situate n medii cu temperaturi diferite. O dependen semnificativ mai mic a caracteristicilor statice de transfer n tensiune fa de variaiile temperaturii i ale tensiunii de alimentare a fost obinut n cadrul seriei de circuite ECL 100K; tehnologia de fabricare i regulile de proiectare sunt similare cu cele utilizate la familia TTL-AS. Structura porii OR2-NOR2 din seria ECL 100K este reprezentat n fig.4.31. Coeficienii de temperatur ai tensiunilor de referin VRS, VCS i ai tensiunilor de ieire VOL, VOH sunt mai mici de 0,1 mV/EC. Variaiile tensiunilor de referin i ale nivelului VOL , cauzate de variaiile tensiunii de alimentare VEE , sunt cu un ordin de mrime mai mici n comparaie cu seria ECL 10K, i anume 10 mV/V i respectiv 15 mV/V.
271
Reducerea tensiunii de alimentare *VEE* de la 5,2V la 4,5V are ca scop micorarea puterii disipate.
Fig.4.31 Poarta ECL 100K OR2-NOR2 Subcircuitul care genereaz tensiunile de referin VRS i VCS este utilizat n comun de ctre toate comutatoarele de curent integrate pe acelai chip. Curentul IEE nu mai depinde de tensiunea de intrare Vin i are valoarea constant IEE = (VCS - VBE(on))/R3. Tranzistorul regulator Q13 menine un curent constant prin Q9 n raport cu
272
variaiile tensiunii VEE (IC9 = VBE13(on) /R8). De exemplu, dac IC9 tinde s creasc datorit creterii n modul a tensiunii VEE atunci cderea de tensiune pe rezistorul R8 ar crete proporional cu IC9 i ar determina o cretere exponenial a curentului prin Q13; variaiile tensiunii VEE sunt preluate integral de ctre rezistorul R9. De asemenea, variaiile tensiunii VEE nu au efect nici asupra curenilor IC8 i IC7. Valorile constante ale curenilor prin Q9 i Q8 implic valori constante ale tensiunilor VBE9 i respectiv VR6, VR7; tensiunea VBE12 este constant deoarece IC7 este constant. Rezult c i tensiunile de referin VRS, VCS sunt aproape insensibile la variaiile tensiunii de alimentare: VRS = VR7 + VBE12 , VCS = VR6 + VBE9. Tensiunea VR5 = VBE7 - VBE8 are un coeficient de temperatur pozitiv, ceea ce determin coeficieni de temperatur pozitivi i pentru tensiunile VR6 i VR7 deoarece: VR6 = (R6 /R5)VR5 , VR7 = (R7 /R5)VR5. Coeficienii de temperatur negativi ai tensiunilor VBE9 i VBE12 sunt compensai de coeficienii pozitivi ai tensiunilor VR6 i respectiv VR7, astfel c tensiunile de referin sunt aproape insensibile i la variaiile de temperatur. Nivelele logice de ieire VOL i VOH sunt determinate cu ajutorul tensiunilor de referin i sunt foarte puin afectate de variaiile tensiunii de alimentare VEE; variaiile de temperatur modific valoarea curentului IEE datorit reducerii cu 1,5 mV/EC a tensiunii VBE4 ns efectul asupra tensiunilor VOL i VOH se anihileaz cu ajutorul grupului R4, D1, D2. Porile ECL din seria 100K au timpul de propagare tipic de 0,75 ns i disip 40 mW; caracteristicile de transfer sunt reprezentate n fig.4.32.
Fig.4.32 Caracteristicile de transfer n tensiune ale porii ECL 100K
273
4.1.5 Circuite IIL (integrated injection logic) Aria ocupat pe chip i puterea disipat de porile TTL i ECL sunt relativ mari, astfel c scara de integrare a acestor circuite este mic i medie (SSI, MSI). Utiliznd tehnologii de fabricare similare i aceleai reguli de proiectare (5m) se obine o densitate a porilor I2L de 10 ori mai mare dect a porilor TTL-LS; scara de integrare a circuitelor I2L este LSI (large-scale integrated). 4.1.5.1 Familia I2L standard Circuitul de baz I2L este inversorul reprezentat n fig.4.33. Structura acestuia conine un tranzistor pnp lateral (injectorul de curent I0) i un tranzistor multicolector npn vertical (inversorul propriuzis); numrul de colectori este cuprins ntre 2 i 5.
Fig.4.33 Poarta I2L standard Prin conectarea emitorului tranzistorului npn la substrat se elimin conexiunile de emitor i astfel se obin economii semnificative de arie. Valoarea tipic a tensiunii de alimentare V+ este 1V. Curentul injectat I0 poate fi reglat ntr-o plaj foarte mare, de la 1nA la 1mA, prin intermediul tensiunii V+ i a rezistenei exterioare Rext. Creterea valorii curentului I0 determin creterea puterii disipate dar i reducerea timpului de propagare; produsul PDtp este practic constant iar prin reglarea curentului injectat se poate face un compromis ntre PD i tp, n funcie de aplicaie. Caracteristica static de transfer n tensiune a inversorului I2L este desenat n
274
fig.4.34; s-a considerat VBE(on) = 0,7V, VBE(sat) = 0,8V i VCE(sat) = 0,1V.
Fig.4.34 Caracteristica de transfer a porii I2L standard Dac tranzistorul Q1 (sursa de semnal a inversorului) este saturat atunci acesta absoarbe curentul I0 al injectorului conectat n baza tranzistorului Q2; n aceast situaie Vin = VCE1(sat) , Q2 se blocheaz iar tensiunea de la ieirea inversorului este determinat de tranzistorul Q3 saturat i anume Vout = VBE(sat) = VOH. Dac Q1 este blocat atunci curentul I0 este injectat n baza tranzistorului Q2, care se satureaz i rezult Vin = VBE(sat), Vout = VCE(sat) = VOL. Din caracteristica de transfer n tensiune a porii I2L rezult: VILmax = 0,6V; VIHmin = 0,7V; NML = 0,6 - 0,1 = 0,5V; NMH = 0,8 - 0,7 = 0,1V. Valorile mici ale nivelelor logice i ale marginilor de zgomot nu sunt critice pentru funcionarea unui sistem digital care este integrat pe un singur chip. Pentru comunicarea cu exteriorul, la fiecare pin de intrare i de ieire a unui circuit integrat I2L sunt prevzute subcircuite de translare a nivelelor logice i buffere (amplificatoare); de obicei nivelele logice i marginile de zgomot la pini sunt TTL. Implementarea funciilor logice complexe cu circuite I2L se realizeaz prin cablare (WAND), adic prin conectarea mpreun a dou sau a mai multor ieiri din diferite inversoare; un exemplu este ilustrat n fig.4.35. Nu exist o limitare a numrului de colectori care pot fi legai mpreun ns sursa de semnal obinut n acest mod comand de regul un singur inversor. Factorul de amplificare n curent al tranzistoarelor multicolector are o valoare relativ mic (F 5). Acest factor limiteaz numrul de colectori N ai unui tranzistor, adic fanout-ul circuitului de baz I2L: Icolector npn total = NI0 # F IB = F I0 Y N # F. (4.7)
275
Relaia 4.7 reprezint condiia de saturaie a tranzistorului multicolector n cazul cel mai defavorabil, cnd fiecare colector trebuie s absoarb I0.
Fig.4.35 Pori logice I2L NOR2 i OR2 O comparaie ntre performanele circuitelor I2L i TTL-LS, fabricate cu tehnologii i reguli de proiectare similare (5m), este prezentat prin intermediul tabelului urmtor. parametru densitate de integrare (pori/mm2) PDtp (pJ) tp (ns) tensiune de alimentare curent de alimentare pe poart 4.1.5.2 Familia I2L Schottky Structura porii de baz I2L Schottky i caracteristica static de transfer n tensiune a acesteia sunt reprezentate n fig.4.36 i respectiv n fig.4.37. Regiunea de colector a tranzistorului npn este slab dopat i se obine prin implantare ionic ntr-o zon p difuzat; condiia de dopare slab este necesar pentru realizarea diodelor Schottky n regiunea de colector. Aceste diode izoleaz colectorii unul fa de altul i nu sunt necesare mai multe regiuni n de colector, separate ca n fig.4.33. Contactele metalice de colector (platin sau paladiu) pot fi concentrate pe o suprafa mai mic dect n cazul porii I2L standard, ceea ce conduce la o cretere a densitii de integrare. De asemenea, timpul de propagare a porii se reduce 23 ori ca urmare a micorrii gamei de TTL-LS 10 - 20 20 5 - 10 5V 0,2mA - 1mA I2L 100 - 200 1-2 10 - 20 1V 1nA - 1mA
276
Fig.4.36 Poarta I2L Schottky
Fig.4.37 Caracteristica de transfer a porii I2L Schottky variaie a tensiunilor de intrare i de ieire (ncrcarea i descrcarea capacitilor parazite se fac mai repede). Tensiunea direct a diodei Schottky are valoarea tipic 0,4V. Din caracteristica de transfer n tensiune rezult: VOL = 0,5V; VOH = 0,8V; VILmax = 0,6V; VIHmin = 0,7V; NML = NMH = 0,1V. Produsul PDtp poate fi redus n continuare prin integrarea unei diode de limitare Schottky ntre baza i colectorul tranzistorului npn, care s mpiedice intrarea acestuia n saturaie. n tehnologia de fabricare de 5m se obin parametrii PDtp = 0,2pJ, tp = 2,5ns, densitate de integrare = 250 pori/mm2.
277
4.1.6 Circuite ISL (integrated Schottky logic) Circuitul de baz ISL, reprezentat n fig.4.38, se aseamn cu inversorul I L Schottky ns include dou modificri majore: 1) factorul de amplificare n curent F al tranzistorului npn Q1 are valori mari, ceea ce mbuntete semnificativ rspunsul tranzitoriu al inversorului; 2) saturarea tranzistorului Q1 este limitat de ctre tranzistorul pnp Q2 (dac Q1 se satureaz atunci Q2 opereaz n RAN i reduce curentul IB1).
2
Fig.4.38 Poarta ISL Ambele tranzistoare Q1 i Q2 sunt verticale. Datorit routing-ului necesar pentru conectarea emitorului E la mas, densitatea de integrare a circuitelor ISL este de aproximativ 1,5 ori mai mic n comparaie cu circuitele I2L. Utiliznd injectoare de 65A (I0) se obin parametrii tp = 2,3ns i PDtp = 0,1pJ (n tehnologia de fabricare de 5m).
4.2 Circuite logice cu tranzistoare MOS

Circuitele integrate MOS (metal-oxide-semiconductor) au aprut pe pia n anul 1968, avnd viteze de operare de aproximativ 10 ori mai mici n comparaie cu circuitele bipolare de la acea dat. Tehnologiile de fabricare a circuitelor MOS s-au dezvoltat i perfectat continuu, astfel c viteza de operare a circuitelor MOS aproape a egalat-o pe aceea a circuitelor bipolare n 1980 i a depit-o considerabil n anii urmtori. Piaa actual a circuitelor integrate este dominat de circuitele MOS. Avantajele majore ale acestora sunt urmtoarele: 1) dimensiunile tranzistoarelor MOS sunt relativ mici fa de ale celor bipolare;
278
Creterea vitezei de operare prin reducerea dimensiunilor dispozitivelor din structura unui circuit (operaie numit scalare) este o trstur specific doar circuitelor MOS. Lungimea minim a canalului dintre drena i sursa unui tranzistor MOS s-a redus la 0,1m; acest parametru a devenit o etichet pentru tehnologiile de fabricare (de exemplu, tehnologie CMOS 0,25m). 2) puterea disipat pe unitatea de arie este mic; 3) tehnologiile MOS implic mai puine etape dect cele bipolare i din acest motiv au o rat mai mic a defectelor de fabricare pe unitatea de arie; 4) circuitele MOS pot fi realizate att n variante statice ct i n variante dinamice; Circuitele dinamice necesit mai puine tranzistoare pentru implementarea unei funcii logice (sau a unui sistem de funcii) i au, n general, consumuri de putere mai mici i viteze de operare mai mari n comparaie cu circuitele statice. 5) proprietile 1, 2, 3, 4 fac posibil integrarea circuitelor pe scar mare (LSI) i foarte mare (VLSI - very large scale integrated). Pe un chip de siliciu cu suprafaa de 1cm2 pot fi fabricate n tehnologiile actuale circa 300 milioane de tranzistoare; un singur chip de acest fel este suficient pentru a realiza sisteme digitale foarte sofisticate. Simbolurile grafice de tranzistoare MOS care vor fi utilizate n continuare sunt desenate n fig.4.39.
Fig.4.39 Simboluri de tranzistoare MOS 4.2.1 Scalarea circuitelor MOS n fig.4.40 este reprezentat o seciune transversal prin structura unui tranzistor nMOS cu canal indus; W (width) i L (length) sunt limea i respectiv lungimea canalului dren-surs iar tox (thickness) este grosimea stratului de oxid de siliciu (SiO2) care izoleaz grila de canal. Funcionarea tranzistorului este modelat cu o acuratee rezonabil de relaiile 4.8-4.9, n care VT este tensiunea de prag iar K este transconductana canalului.
ID = K' W 1 2 [(VGS VT )VDS VDS ] , dac VDS < VGS - VT L 2
(4.8)
279
ID =
1 W K ' (VGS VT ) 2 , dac VDS $ VGS - VT L 2
(4.9)
Relaia 4.8 corespunde regiunii liniare de funcionare a tranzistorului iar relaia 4.9 corespunde regiunii de saturaie a curentului de dren.
Fig.4.40 Tranzistor nMOS ntr-o structur de circuit integrat capacitatea grilei unui tranzistor MOS, CG, constituie o sarcin pentru curentul de dren ID al altui tranzistor MOS. Viteza maxim de operare a circuitului este proporional cu mrimea ID/CGVDD, unde VDD este tensiunea de alimentare. Dac se micoreaz de S ori parametrii geometrici de baz (W, L), dimensiunile verticale ale structurii (de exemplu tox), concentraiile de impuriti i tensiunea de alimentare VDD atunci viteza maxim de operare a circuitului crete de S ori (S se numete factor de scalare). Aceast afirmaie se justific dup cum urmeaz: - transconductana canalului crete de S ori datorit reducerii grosimii stratului de SiO2, K = n gox /tox Y K* = SK; Permitivitatea oxidului de siliciu gox este constant; ipoteza c mobilitatea electronilor n nu se modific datorit reducerii concentraiilor de impuriti este realist. - tensiunea de prag se micoreaz de S ori, VT* = VT /S; - curentul de dren de saturaie (relaia 4.9) se micoreaz de S ori, ID* = ID /S, deoarece raportul W/L nu se modific iar (VGS* - VT*) = (VGS - VT)/S; Tensiunea VGS are o valoare apropiat de VDD n cazul circuitelor MOS digitale. - capacitatea grilei se micoreaz de S ori, CG = goxWL/tox Y CG* = CG/S; - rezult ID*/CG*VDD* = S(ID /CGVDD). Observaii: 1) Dac se realizeaz scalarea unui circuit fr reducerea tensiunii de alimentare VDD, operaie numit scalare la tensiune constant, atunci VGS* = VGS VDD i VGS* - VT* = VGS - VT /S VGS - VT ; curentul de dren crete de S ori ca urmare
280
a creterii transconductanei canalului dren-surs. n acest caz ID*/CG*VDD = S2(ID /CGVDD), adic viteza maxim de operare crete de S2 ori. 2) Prin scalarea unui circuit se modific i puterea disipat (PD - ID VDD). Astfel, n cazul scalrii complete (cu reducerea tensiunii de alimentare) puterea disipat se micoreaz de S2 ori iar n cazul scalrii la tensiune constant puterea disipat crete de S ori. Compromisul putere-vitez poate fi modificat ulterior prin intermediul raportului W/L. 3) Tensiunea de alimentare VDD poate s aib valori n intervalul [+1V; +15V]. Cu tensiuni mai mari de 5V se alimenteaz, de obicei, numai circuitele SSI i MSI; alimentarea circuitelor LSI i VLSI se face cu tensiuni mai mici de 5,5V. 4.2.2 Familii de circuite NMOS Structura acestor circuite logice este alctuit numai din tranzistoare nMOS, att cu canal indus ct i cu canal iniial sau numai cu canal indus. 4.2.2.1 Circuite NMOS statice Structura inversorului NMOS i caracteristica de transfer n tensiune sunt reprezentate n fig.4.41. Tensiunea de prag a tranzistorului cu canal indus M1 este pozitiv iar cea a tranzistorului cu canal iniial M2 este negativ. S-a considerat c: (KW/L)1 = 2(KW/L)2 , VT 1 = VDD /4, VT 2 = - VDD /2.
Fig.4.41 Caracteristica de transfer a inversorului NMOS n regim static, pentru orice valoare a tensiunii Vin are loc egalitatea ID1 = ID2. Pe caracteristica de transfer sunt marcate patru regiuni. n regiunea I tranzistorul M1 este blocat deoarece VGS1 = Vin 0 [0; VT 1] iar tranzistorul M2 funcioneaz n regiunea liniar; tensiunea de ieire este egal cu tensiunea de alimentare la cureni de sarcin mici. Pentru valori ale tensiunii de intrare mai
281
mari dect VT1 ambele tranzistoare se afl n conducie. n regiunea II a caracteristicii M1 opereaz n regiunea de saturaie iar M2 opereaz n regiunea liniar. Dependena Vout(Vin) se obine din condiia ID1 = ID2: (Vin - VT1)2 = - VT2(VDD - Vout) - (VDD - Vout)2/2
Vin =
VDD (VDD Vout )Vout + 4 2
(4.10)
Cea mai mic valoare a tensiunii de intrare la care ambele tranzistoare funcioneaz n regiunea de saturaie se determin din condiia VDD - Vout = -VT2, echivalent cu Vout = VDD/2. nlocuind aceast valoare n relaia 4.10 se obine:
Vin = VDD (1 + 2 ) 4
(4.11)
n regiunea III a caracteristicii de transfer tranzistoarele M1 i M2 opereaz n regiunea de saturaie a curentului de dren. Ecuaia acestei poriuni este: ID1 = ID2 Y 2(Vin - VT 1)2 = (- VT 2)2 Y Vin =
VDD (1 + 2 ) . 4
Cea mai mic valoare a tensiunii de ieire la care tranzistorul M1 mai funcioneaz n saturaie se obine din condiia Vout = Vin - VT 1:
Vout =
VDD V 2 (1 + 2 ) DD = VDD . 4 4 4
n regiunea IV a caracteristicii M1 opereaz n regiunea liniar iar M2 opereaz n regiunea de saturaie. Ecuaia Vout(Vin) corespunztoare acestei regiuni este: 4(Vin - VT 1)Vout - 2Vout2 = (- VT 2)2
Vin =
VDD Vout V2 + + DD 4 2 16Vout
(4.12)
Dac Vin = VDD atunci valoarea tensiunii de la ieirea inversorului NMOS, calculat cu relaia 4.12, este aproximativ 0,09VDD. Benzile de tensiune LOW i HIGH se delimiteaz cu ajutorul punctelor A, B de pe caracteristica de transfer n care dVout/dVin = -1, aa cum s-a artat n fig.4.3. Punctul A aparine regiunii II iar punctul B aparine regiunii IV. Prin derivarea relaiei 4.10 rezult:
dVin V 2Vout 1 2 = DD = 1 dVout 2 (VDD Vout ) Vout 2
(4.13)
282
Fcnd substituia y = Vout/VDD n relaia 4.13, se obine ecuaia
12 96 . 24 Ordonata punctului A este yA 0,9. Abscisa punctului A calculat cu relaia 4.10 are valoarea xA = Vin/VDD 0,46. Prin derivarea relaiei 4.12 rezult:
12y2 - 12y + 1 = 0, cu soluiile y1, 2 =
dVin V2 V 1 = DD2 = 1, y B = out 0,2 dVout 2 16Vout VDD
(4.14)
Abscisa punctului B calculat cu relaia 4.12 are valoarea xB = Vin/VDD 0,66. Se obin nivelele de tensiune VILmax = 0,46VDD, VIHmin = 0,66VDD, VOLmax = 0,2VDD, VOHmin = 0,9VDD i marginile de zgomot NML = 0,26VDD, NMH = 0,24VDD. Curentul absorbit de inversorul NMOS de la sursa de alimentare n regim static, IDD = ID1 = ID2, este reprezentat grafic n fig.4.42; ID2max = (KW/L)2VT 22/2.
Fig.4.42 Curentul static de alimentare al inversorului NMOS n regim de funcionare dinamic, curenii tranzistoarelor M1 i M2 nu mai sunt egali. Tranziia LYH a tensiunii Vin determin descrcarea capacitii de sarcin C; curentul de descrcare este IHL = ID1 - ID2 i are valoarea maxim IHLmax = (KW/L)1(VDD - VT1)2/2 - (KW/L)2VT 22/2 = (KW/L)2VDD2(7/16). Tranziia HYL a tensiunii Vin determin ncrcarea capacitii de sarcin C; curentul de ncrcare ILH = ID2 - ID1 are valoarea maxim: ILHmax = ID2max = (KW/L)2VDD2(1/8) = IHLmax /3,5. Variaiile aproximative ale curenilor ID1 i ID2 determinate de o tensiune de comand Vin dreptunghiular sunt reprezentate n fig.4.43; s-a considerat c intervalele dintre dou tranziii consecutive ale tensiunii Vin sunt mai mari dect
283
timpii de propagare ai inversorului.
Fig.4.43 Curenii inversorului NMOS n regim dinamic Urmtoarele caracteristici ale inversorului NMOS sunt specifice tuturor porilor i subcircuitelor NMOS statice: - timpul de propagare tpLH este mai mare dect timpul de propagare tpHL; - produsul PDtp este proporional cu mrimea C(VOH - VOL)VDD /2; - puterea medie absorbit de la sursa de alimentare este independent de frecvena de operare; - fanout-ul este limitat de capacitatea C, care este proporional cu numrul de sarcini NMOS (grile de tranzistoare cu canal n indus). Tranzistorul nMOS cu canal indus poate fi utilizat ca poart de transmisie. Comanda unui inversor utiliznd dou pori de transmisie conectate n serie este ilustrat n fig.4.44.
Fig.4.44 Comanda unui inversor NMOS cu pori de transmisie
284
Tranzistoarele TB i TC utilizate ca pori de transmisie funcioneaz n regim static la cureni de dren nuli iar dimensiunile acestora sunt minime (W/L = 1). Dac la intrrile A, B, C se aplic nivelele logice VILA , VIHB i respectiv VIHC atunci la intrarea inversorului (grila tranzistorului M1) se transmite tensiunea VILA; dac ns la intrarea A se aplic nivelul VIHA atunci tensiunea transmis la intrarea inversorului este min{(VIHB - VT B), (VIHC - VT C)}, unde VT B i VT C sunt tensiunile de prag ale tranzistoarelor TB i respectiv TC. Prin ntreruperea lanului de transmisie, cu VILB sau VILC, intrarea inversorului rmne n gol; tensiunea de la ieirea inversorului depinde de sarcina stocat de capacitatea gril-surs a tranzistorului M1 i este greu de determinat. n fig.4.45 sunt desenate structuri de pori logice NOR i NAND; acestea se obin prin nlocuirea tranzistorului M1 din structura inversorului cu dou sau mai multe tranzistoare cu canal n indus, conectate n paralel i respectiv n serie.
Fig.4.45 Pori NMOS statice Tranzistoarele conectate n paralel trebuie s aib fiecare un raport W/L egal cu cel al tranzistorului M1 pentru ca nivelul VOL s fie atins cnd se aplic tensiune HIGH numai la o singur intrare. Dac mai multe intrri ale porii NOR sunt simultan n starea HIGH atunci nivelul LOW de la ieire se micoreaz. Tranzistoarele conectate n serie trebuie s aib fiecare un raport W/L de s ori mai mare dect cel al tranzistorului M1 pentru atingerea nivelului VOL; s este numrul de tranzistoare conectate n serie. Porile NAND cu mai mult de 2 intrri nu sunt economice din punct de vedere al consumului de arie; din acest motiv sunt preferate porile NOR. Analizele statice i dinamice ale porilor NOR i NAND pot fi realizate cu eforturi de calcul mai mici dac grupurile de tranzistoare conectate n paralel i respectiv n serie se nlocuiesc cu un singur tranzistor echivalent. Dac toate tranzistoarele unui grup au aceleai dimensiuni W, L i sunt comandate cu
285
aceeai tensiune de intrare, atunci tranzistorul echivalent are dimensiunile pW i L sau W i sL, unde p i s reprezint numrul de tranzistoare conectate n paralel i respectiv n serie. Tranzistorul M1 din structura inversorului NMOS poate fi nlocuit cu reele de tranzistoare mai complexe dect cele din fig.4.45, n care se combin conectrile n serie cu conectrile n paralel. n fig.4.46 sunt reprezentate trei subcircuite de acest fel.
Fig.4.46 Subcircuite NMOS statice O topologie de circuit NMOS static, diferit de cele prezentate n figura de mai sus este desenat n fig.4.47. Funcia logic realizat de acest circuit este XNOR (F = ar b ). Aceast funcie poate fi implementat i cu structuri de tip AOI (F = ab + ab ) sau OAI (F = (a + b)(a + b)) ns circuitul din fig.4.47 implic un consum de arie mai mic i este mai rapid; circuitele AOI sau OAI
286
conin fiecare cte 9 tranzistoare, din care 3 sunt cu canal iniial.
Fig.4.47 Poart XNOR Dac a = b = HIGH atunci tranzistoarele Ma i Mb sunt blocate iar la ieirea circuitului de mai sus se obine F = HIGH. Nivelul HIGH la ieire se obine i dac a = b = LOW deoarece n acest caz curenii prin tranzistoarele Ma i Mb sunt nuli. Dac a = LOW i b = HIGH sau a = HIGH i b = LOW atunci se afl n conducie fie Ma fie Mb , ceea ce determin F = LOW. 4.2.2.2 Circuite NMOS dinamice Nodurile circuitelor MOS au o comportare capacitiv; aceasta este inerent oricrei tehnologii de fabricare. Capacitile nodurilor sunt considerate parazite sau nedorite n funcionarea circuitelor statice deoarece limiteaz viteza maxim de operare. n cazul circuitelor dinamice capacitile nodurilor sunt utilizate pentru memorarea sau stocarea temporar a valorilor logice i sunt reprezentate n mod explicit n schemele electrice. Controlul procesului de stocare se realizeaz cu ajutorul porilor de transmisie i a unor semnale periodice speciale numite semnale de ceas sau clock sau tact. Din acest punct de vedere circuitele dinamice se aseamn cu circuitele logice secveniale. Structura unui circuit NMOS dinamic care implementeaz funcia NOR2 este desenat n fig.4.48. Cnd semnalul de ceas 1 are nivelul logic H, valorile variabilelor a i b se stocheaz n C1 i respectiv n C2 iar C5 se ncarc prin M4 la tensiunea VDD - VT 4 (VT 4 este tensiunea de prag a tranzistorului M4); semnalul 2 blocheaz tranzistorul M3 astfel c, indiferent de tensiunile induse de a, b pe condensatoarele C1 i C2, curenii prin M1 i M2 sunt nuli. De asemenea, 2 blocheaz i porile de transmisie T3, T4 conectate la condensatorul C5. Cnd semnalul de ceas 2 atinge nivelul logic H, condensatorul C5 se conecteaz prin M3 la grupul paralel M1, M2. Dac cel puin unul dintre
287
Fig.4.48 Circuit NMOS dinamic NOR2 condensatoarele C1 sau C2 este ncrcat atunci M1 sau M2 va descrca C5 (1 blocheaz n acest timp tranzistorul M4); altfel, va avea loc un transfer de sarcin electric de la C5 la C3, C4 prin porile de transmisie T3, T4. Capacitatea C5 trebuie s fie suficient de mare n comparaie cu suma C3 + C4 pentru ca valoarea H transferat etajelor urmtoare s fie valid. Implementarea funciilor logice combinaionale cu circuite NMOS dinamice nu este avantajoas datorit consumului relativ mare de arie n comparaie cu circuitele statice; circuitele dinamice sunt ns foarte eficient utilizate n cazul logicii secveniale sau a memoriilor. Puterea consumat de la sursa de alimentare de ctre porile dinamice este mai mic dect cea consumat de porile statice deoarece tranzistoarele M3 i M4 (fig.4.48) nu se afl simultan n conducie. Principalele dezavantaje ale circuitelor dinamice sunt: - frecvena semnalelor de ceas nu poate fi orict de mic datorit pierderilor de sarcin electric din condensatoarele C1, C2 , cauzate de curenii prin jonciunile dren-substrat ai tranzistoarelor T1, T2 blocate de ceasul 1;
288
Limita inferioar a frecvenei ceasului are o valoare tipic de 500Hz pentru o funcionare corect. Nivelul logic H stocat n C1 sau C2 se degradeaz dup aproximativ 2 ms. - proiectarea este mai dificil dect n cazul circuitelor statice; - sensibilitate relativ mare la zgomot i la erorile de sincronizare. Structuri similare cu cele NMOS prezentate n paragrafele anterioare pot fi obinute utiliznd numai tranzistoare cu canal p; aceste circuite sunt denumite PMOS. Datorit faptului c mobilitatea golurilor este mai mic de aproximativ 3,5 ori dect mobilitatea electronilor, performanele circuitelor PMOS sunt inferioare celor NMOS. 4.2.3 Familii de circuite CMOS Circuitele CMOS (Complementary MOS) sunt circuitele cele mai utilizate n prezent; acestea sunt alctuite din tranzistoare cu canal indus n i p. 4.2.3.1 Circuite CMOS statice Structura inversorului CMOS, caracteristica static de transfer n tensiune i curentul absorbit de la sursa de alimentare n regim static sunt reprezentate n fig.4.49. S-a considerat c (KW/L)1 = (KW/L)2 i VT 1 = - VT 2 < VDD/2.
Fig.4.49 Inversorul CMOS Sunt marcate trei regiuni pe caracteristica de transfer n tensiune: I Y Vin0 (0, VT1), II Y Vin0 (VT1, VDD - *VT2*) i III Y Vin0 (VDD - *VT2*, VDD). n regiunea I tranzistorul M1 este blocat i M2 opereaz n regiunea liniar a
289
curentului de dren iar n regiunea III tranzistorul M2 este blocat i M1 opereaz n regiunea liniar. n regiunea II ambele tranzistoare se afl n conducie. Dac Vin0 (VT1, VDD /2) atunci M1 funcioneaz n regiunea de saturaie a curentului de dren iar M2 funcioneaz n regiunea liniar. Din egalitatea ID1 = ID2 = IDD rezult: (Vin - VT1)2 = 2(VDD - Vin + VT2)(VDD - Vout) - (VDD - Vout)2. (4.15) Coordonatele punctului A se determin din condiia dVout /dVin = -1. Prin derivare n relaia 4.15 se obine: 2(Vin -VT1) = -2(VDD -Vout) - 2(VDD -Vin+VT2)dVout /dVin + 2(VDD -Vout)dVout /dVin. Soluia acestei ecuaii este Vout, A = Vin, A + VDD/2, Vin, A = (3VDD + 2VT1)/8. Cnd Vin = VDD/2 ambele tranzistoare funcioneaz n regiunea de saturaie a curentului de dren iar tensiunea de ieire Vout are valori n intervalul (VDD/2-VT1, VDD/2+VT1). Curentul absorbit de la sursa de alimentare are valoarea maxim IDD max = (KW/L)1(VDD/2 - VT1)2/2. Dac Vin0 (VDD /2, VDD - *VT2*) atunci M1 funcioneaz n regiunea liniar iar M2 funcioneaz n regiunea de saturaie a curentului de dren. Din egalitatea ID1 = ID2 = IDD rezult: 2(Vin - VT1)Vout - Vout2 = (VDD - Vin + VT2)2. (4.16) Coordonatele punctului B se determin din condiia dVout /dVin = -1. Prin derivare n relaia 4.16 se obine: 2Vout + 2(Vin - VT1)dVout/dVin - 2VoutdVout/dVin = -2(VDD - Vin + VT2). Soluia acestei ecuaii este Vout, B = Vin, B - VDD/2, Vin, B = (5VDD - 2VT1)/8. Nivelele de tensiune LOW, HIGH i marginile de zgomot definite cu ajutorul punctelor A, B de pe caracteristica de transfer din fig. 4.49 sunt: VILmax = (3VDD + 2VT1)/8, VIHmin = (5VDD - 2VT1)/8, VOLmax = (VDD - 2VT1)/8, VOHmin = (7VDD + 2VT1)/8, NML = NMH = (VDD + 2VT1)/4. Observaii: 1) Punctul de intersecie a caracteristicii de transfer n tensiune cu dreapta de ecuaie Vin = Vout definete tensiunea de comutare sau de tranziie a inversorului; n vecintatea acestui punct panta caracteristicii are valori mari, ceea ce nseamn c variaii mici ale tensiunii de intrare vor produce variaii mari ale tensiunii de ieire.
290
2) Dac (KW/L)1 = (KW/L)2 i VT 1 = - VT 2 = VDD /2 atunci inversorul CMOS are caracteristici foarte apropiate de acelea ale unei pori logice ideale, precizate la nceputul acestui capitol. 3) Deoarece mobilitatea electronilor este de aproximativ 3,5 ori mai mare dect a golurilor, rezult K1 = 3,5K2. Condiia (KW/L)1 = (KW/L)2 este echivalent cu W2 = 3,5W1 , adic aria ocupat de tranzistorul cu canal p este de 3,5 ori mai mare dect aria ocupat de tranzistorul cu canal n; n acest caz rezistenele efective dren-surs ale tranzistoarelor sunt egale, Rn = Rp. n fig.4.50 este ilustrat dependena caracteristicii statice de transfer n tensiune a inversorului CMOS fa de raportul W2 /W1 (sau Wp /Wn).
Fig.4.50 Influena dimensionrii inversorului asupra caracteristicii statice Atunci cnd tensiunea de la ieirea inversorului CMOS se menine constant, la nivelul logic L sau H, puterea consumat este extrem de redus i se datoreaz curenilor reziduali (de ordinul pA) ai tranzistoarelor blocate; aceast proprietate o au toate circuitele CMOS statice. n majoritatea aplicaiilor practice se poate spune c se consum putere numai n regim de funcionare dinamic, cnd la ieirea circuitului au loc tranziii ale tensiunii ntre nivelele L i H. Un calcul aproximativ al puterii disipate de inversorul CMOS este prezentat n continuare. Se consider c tensiunea de comand Vin a inversorului se modific instantaneu de la VDD la 0 i de la 0 la VDD, astfel c tranzistoarele M1 i M2 nu se afl niciodat simultan n conducie. Fie iC(t) i vC(t) curentul i respectiv tensiunea pe capacitatea de sarcin C a inversorului CMOS din fig.4.49; variabila t reprezint timpul. ntr-un ciclu de funcionare complet al inversorului au loc dou tranziii ale tensiunii de ieire, LYH i HYL. Pe durata tranziiei LYH condensatorul C se ncarc de la 0 la VDD prin tranzistorul M2, a crui rezisten efectiv dren-surs este Rp.
291
iC ( t ) = I D 2 ( t ) =
VDD t / R pC e Rp
t / R pC
(4.17) (4.18)
v C ( t ) = VDD (1 e
) = Vout ( t )
Energia stocat n condensatorul C are valoarea:
EC = iC ( t )v C ( t )dt =
0
1 2 CVDD . 2
(4.19)
Energia disipat de tranzistorul M2 are valoarea:
E2 =
I D 2 ( t ) [VDD vC (t )]dt =
0
0 1 1 2t / R pC 2 2 CVDD e = CVDD . (4.20) 2 2
Pe durata tranziiei HYL a tensiunii de la ieirea inversorului, condensatorul C se descarc de la VDD la 0 prin tranzistorul M1; toat energia nmagazinat n condensatorul C se disip pe tranzistorul M1 (E1 = EC). Energia disipat sub form de cldur pe inversorul CMOS ntr-un ciclu complet de funcionare este:
2 E = E1 + E2 = CVDD .
(4.21)
Puterea disipat de inversor depinde de frecvena f a tranziiilor tensiunii de ieire: 2 PD = f CVDD . (4.22) Observaii: 1) Tranziiile tensiunilor de la ieirile porilor din structura unui circuit digital sunt n general determinate de tranziiile semnalelor de ceas (Clock) cu care se realizeaz sincronizarea dintre diferite blocuri funcionale; viteza de operare a circuitelor este egal cu frecvena semnalelor de ceas fCk. Tranziiile (fronturile) semnalelor de ceas nu determin ns tranziii simultane la toate porile circuitului, astfel c frecvena f din relaia 4.22 este mai mic dect fCk. 2) Puterea dinamic disipat de o poart CMOS are dou componente; componenta cea mai semnificativ, definit de relaia 4.22, este independent de dimensiunile tranzistoarelor. A doua component a puterii dinamice se datoreaz tranziiilor cu vitez finit a tensiunii de comand Vin i depinde de dimensiunile tranzistoarelor prin intermediul curentului absorbit de la sursa de alimentare IDDmax. Astfel, n intervalul de timp ct VT1 < Vin < VDD - *VT2* ambele tranzistoare din structura inversorului se afl n conducie. Consumul de putere cauzat de acest fapt este proporional cu timpul de tranziie a tensiunii Vin, cu tensiunea de alimentare VDD i curentul IDDmax.
292
n fig.4.51 este reprezentat rspunsul unui inversor CMOS la o tensiune de comand dreptunghiular. Modificrile brute ale tensiunii Vout sunt induse de tranziiile tensiunii Vin prin intermediul capacitilor gril-dren.
Figura 4.51 Timpii de propagare ai inversorului se pot determina cu relaiile 4.23, n care Rn i Rp sunt rezistenele dren-surs efective ale tranzistoarelor M1 i respectiv M2 iar C este sarcina capacitiv a inversorului. tpLH = Rp(W1L1 gox /tox + W2L2 gox /tox + C) tpHL = Rn(W1L1 gox /tox + W2L2 gox /tox + C) (4.23)
Aceste relaii sunt determinate pe baza modelului RC al inversorului CMOS, desenat n fig.4.52.
Fig.4.52 Modelul RC al inversorului CMOS
293
n cazul inversorului CMOS reprezentat n fig.4.53, care are ca sarcin o linie de transmisie RC cu lungimea l (definit de parametrii distribuii r = rezisten/unitate de lungime, c = capacitate/unitate de lungime) i o capacitate concentrat C, timpul de propagare se calculeaz cu relaia: tpLH +tpHL = (Rn +Rp)(W1L1 gox /tox+W2L2 gox /tox+cl+C) + 0,35rcl2 + rlC. (4.24)
Figura 4.53 n fig.4.54 este desenat structura porii de transmisie CMOS. Ambele nivele logice se transmit prin aceast poart fr s fie modificate; tranzistorul cu canal n transmite bine nivelul LOW iar tranzistorul cu canal p transmite bine nivelul HIGH.
Fig.4.54 Poarta de transmisie CMOS Poarta de transmisie se caracterizeaz prin timpii de propagare a semnalelor de la intrarea In la ieirea Out cnd Enable = HIGH tpLH = tpHL = (Rn**Rp)(Wn Ln gox /tox + Wp Lp gox /tox + C) (4.25) i prin timpii de comutare ton-off, toff-on (on = conducie, off = blocare). Comutarea porii de transmisie din conducie n blocare i din blocare n conducie este determinat de tranziia HYL i respectiv LYH a intrrii de autorizare Enable. Timpii de comutare sunt proporionali cu capacitile gril-surs ale tranzistoarelor Tn , Tp Cn = 1,5Wn Ln gox /tox i respectiv Cp = 1,5Wp Lp gox /tox .
294
Creterea dimensiunilor tranzistoarelor (Wn i Wp) determin micorarea timpilor de propagare i mrirea timpilor de comutare. n fig.4.55 este reprezentat modelul RC de calcul al timpului de propagare printr-un lan serie format din N pori de transmisie identice, aflate n conducie.
Figura 4.55 O formul de estimare a timpului de propagare IN-OUT se obine cu ajutorul relaiei 4.24 n care se consider numai termenii corespunztori liniei de transmisie (0,35rcl2 + rlC): tpLH + tpHL = 0,35(Rn**Rp)2,5C*N2 + (Rn**Rp)N(C - 1,5C*). (4.26)
Exist mai multe topologii de circuite CMOS statice care sunt utilizate pentru implementarea funciilor logice combinaionale. n fig.4.56 este desenat topologia de baz sau standard. Blocurile complementare Bn i Bp conin fiecare cte un numr de tranzistoare, cu canal n i respectiv cu canal p, egal cu numrul de variabile de care depinde funcia logic F; fiecare variabil logic comand o pereche de tranzistoare, unul din blocul Bn i unul din Bp.
Fig.4.56 Topologia CMOS standard
295
n regim de funcionare static, pentru orice combinaie de valori logice L, H aplicate la intrrile circuitului, ieirea F este conectat fie numai la +VDD, fie numai la VSS i nu se consum putere de la sursa de alimentare. Ca i n cazul inversorului, consum de putere apare numai n regim dinamic de funcionare. Att viteza de operare (sau timpii de propagare) ct i puterea disipat de un circuit CMOS standard pot fi evaluate cu relaiile stabilite pentru inversorul CMOS. Blocurile Bn i Bp pot fi nlocuite cu cte un tranzistor MOS echivalent, obinndu-se n acest fel o structur de inversor care este echivalent cu circuitul din fig.4.56 la care toate intrrile a, b, c, ... sunt conectate mpreun. Structurile porilor standard NAND3 i NOR3 sunt desenate n fig.4.57.
Fig.4.57 Pori CMOS standard n continuare se va considera c toate tranzistoarele din figura de mai sus au canale dren-surs cu lungimea L i c M1, M2, M3 au canale cu limea Wn iar M4, M5, M6 au canale cu limea Wp; de asemenea, porile au o sarcin capacitiv C (aceasta nu a fost reprezentat explicit n schemele electrice din fig.4.57). Rezistenele dren-surs efective ale tranzistoarelor sunt invers proporionale cu limile canalelor dren-surs. Nivelul L la ieirea porii NAND3 se obine cu abc = HHH. Tranziia HYL a cel puin uneia dintre variabilele a, b, c determin tranziia LYH la ieirea porii; timpul de propagare tpLH depinde de numrul tranziiilor HYL de la intrri, adic de numrul tranzistoarelor cu canal p care vor ncrca nodul de ieire. Se poate considera c timpul de propagare tpHL nu depinde de numrul tranziiilor LYH de la intrri, dac acestea au loc simultan. n fig.4.58 este reprezentat modelul RC al porii NAND3 cu ajutorul cruia se pot estima timpii de propagare; N reprezint numrul de tranzistoare din grupul paralel care se afl simultan n conducie.
296
Fig.4.58 Modelul RC al porii NAND3
tpLH =
Rp
1 (3Wp L ox / t ox + Wn L ox / t ox + C ) N 3
(4.27)
Valoarea maxim a timpului de propagare tpLH se obine pentru N = 1. Dac C este semnificativ mai mare dect capacitile parazite ale tranzistoarelor atunci se poate face aproximarea tpLH RpC/N.
1 tpHL = 3R n (3Wp L ox / t ox + Wn L ox / t ox + C ) + 0,35 R n 1,5Wn L ox / t ox 2 2 = 3
3R n (3Wp L ox / t ox + Wn L ox / t ox + C )
(4.28)
Dac C este termenul dominant n relaia 4.28 atunci tpHL 3RnC; viteza de operare a porii NAND scade proporional cu numrul de tranzistoare din lanul serie. Dimensionarea tranzistoarelor din structura porii NAND este optim din punct de vedere al vitezei de operare dac tpLH max = tpHL; n cazul porii NAND3 aceast condiie implic Rp 3Rn, adic Wp Wn. Tensiunea de tranziie (sau de comutare) a porii NAND depinde de numrul de intrri care comut simultan, de valorile tensiunilor de prag VTn , VTp i de raportul Wp /Wn. n exemplul de calcul urmtor se consider c Wp = Wn = W, VTn = *VTp*= VT < VDD/2, o intrare a porii NAND3 este conectat la +VDD iar celelalte dou sunt conectate mpreun i constituie intrarea inversorului echivalent. Tranzistoarele echivalente M1 i M2 ale acestui inversor au parametrii VT1 = *VT2* = VT, W1 = W, L1 = 3L, W2 = 2W, L2 = L. Deoarece K1 = 3,5K2 se obine (KW/L)1 0,6(KW/L)2; tensiunea de tranziie Vtr are o valoare mai mare dect VDD/2 (vezi fig.4.50). n punctul de intersecie a caracteristicii de transfer n tensiune cu dreapta Vin = Vout (= Vtr) tranzistoarele M1 i M2 funcioneaz n regiunea de saturaie a curentului de dren deoarece VDS1 = VGS1 > VGS1 - VT i VSD2 = VSG2 > VSG2 - VT. Din egalitatea ID1 = ID2 rezult 0,6(Vtr - VT)2 = (VDD - Vtr - VT)2 Y Vtr 0,56VDD - 0,13VT.
297
Nivelul H la ieirea porii NOR3 se obine cu abc = LLL. Tranziia LYH a cel puin uneia dintre variabilele a, b, c determin tranziia HYL la ieirea porii; timpul de propagare tpHL depinde de numrul tranziiilor LYH de la intrri, adic de numrul tranzistoarelor cu canal n care vor descrca nodul de ieire. Se poate considera c timpul de propagare tpLH nu depinde de numrul tranziiilor HYL de la intrri, dac acestea au loc simultan. n fig.4.59 este reprezentat modelul RC al porii NOR3 cu ajutorul cruia se pot estima timpii de propagare; N reprezint numrul de tranzistoare din grupul paralel care se afl simultan n conducie.
Fig.4.59 Modelul RC al porii NOR3 tpHL = tpLH
Rn 1 (3Wn L ox / t ox + Wp L ox / t ox + C ) N 3 3R p (3Wn L ox / t ox + Wp L ox / t ox + C )
(4.29) (4.30)
Dac C este termenul dominant n relaiile 4.29-4.30 atunci tpHL RnC/N i tpLH 3RpC; viteza de operare a porii NOR scade proporional cu numrul de tranzistoare din lanul serie. Dimensionarea tranzistoarelor din structura porii NOR este optim din punct de vedere al vitezei de operare dac tpHL max = tpLH; n cazul porii NOR3 aceast condiie implic Rp Rn /3, adic Wp 10Wn. Relaiile Wp Wn i Wp 10Wn determinate pentru poarta NAND3 i respectiv pentru NOR3 indic faptul c n topologia CMOS standard porile NOR ocup arie semnificativ mai mare dect porile NAND; din acest motiv sunt preferate porile NAND. Tensiunile de tranziie ale porii NOR3 se pot calcula cu ajutorul inversorului echivalent, dup exemplul prezentat mai sus pentru poarta NAND3. n fig.4.60 sunt desenate subcircuite CMOS standard de tip AOI i OAI; reelele de tranzistoare p au configuraii duale fa de cele ale reelelor de tranzistoare n, adic unui grup serie(paralel) de tranzistoare din blocul Bn i corespunde un grup paralel(serie) n blocul complementar Bp i reciproc.
298
Fig.4.60 Subcircuite CMOS standard n fig.4.61 sunt ilustrate trei posibiliti de realizare a circuitelor cu trei stri n topologia CMOS standard.
Fig.4.61 Circuite CMOS cu trei stri Cnd Enable = H, la ieirea Out se obine valoarea logic a funciei F; dac Enable = L atunci Out = Z4 (starea de nalt impedan). Circuitele din fig.4.61 b, c sunt numite i buffere neinversoare cu trei stri; prin introducerea unui inversor la intrarea F se obin buffere inversoare cu trei stri (Out = F cnd Enable = H). Topologia CMOS standard este utilizat, de obicei, ca baz de plecare n
299
proiectarea sistemelor digitale. Ulterior, prile sistemului care se dovedesc a fi critice din punct de vedere al vitezei de operare i/sau al consumului de arie se nlocuiesc cu structuri echivalente funcional dar care au topologii diferite de cea standard: pseudo-NMOS, DCVSL (Differential Cascode Voltage Switch Logic) sau CMOS dinamice. Problemele specifice interconectrii blocurilor care au topologii de circuit diferite mresc efortul de calcul implicat n proiectare. Topologia pseudo-NMOS este reprezentat n fig.4.62; aceasta se obine prin nlocuirea blocului Bp din structura CMOS standard (vezi fig.4.56) cu un singur tranzistor pMOS aflat permanent n conducie.
Fig.4.62 Topologia pseudo-NMOS Prin eliminarea blocului Bp i a reelei de conexiuni aferente acestuia se reduce considerabil consumul de arie. n regim static, circuitul din fig.4.62 consum putere cnd F = LOW deoarece ieirea se conecteaz simultan la VDD i la VSS. Tranzistoarele din blocul Bn trebuie dimensionate astfel nct s se obin VOL # VTn (tensiunea de prag a tranzistoarelor nMOS); dac se respect aceast condiie, n starea F = HIGH consumul de putere static este nul iar timpul de propagare (dominant) tpLH are valoare minim. Fie Mn tranzistorul nMOS echivalent cu blocul Bn cnd F = LOW. Dimensiunile acestuia depind de combinaia de valori logice aplicate la intrrile a, b, c, ... iar cel mai mic raport Wn /Ln reprezint situaia cea mai defavorabil pentru ndeplinirea condiiei VOL # VTn. Dac VDD - VOL $ VDD *VTp*, adic dac VOL # *VTp*, atunci tranzistorul Mp funcioneaz n regiunea de saturaie a curentului de dren iar tranzistorul echivalent Mn funcioneaz n regiunea liniar. Din egalitatea IDp = IDn se obine relaia de dimensionare
Wp W 1 1 2 K'p (VDD + VTp ) = K ' n n [(V IH VTn )VOL VOL ] Lp Ln 2 2

n care se impune VOL # VTn i se poate considera VIH = VDD.
(4.31)
300
Circuitele pseudo-NMOS au vitez de operare mai mic i consum mai mult putere n comparaie cu circuitele CMOS standard. Topologia DCVSL este reprezentat n fig.4.63. Blocurile complementare Bn i Bn sunt alctuite numai din tranzistoare nMOS; configuraia reelei de tranzistoare din blocul Bn se poate deduce din cea a blocului Bn cu ajutorul dualismului serie-paralel i reciproc.
Fig.4.63 Topologia DCVSL Circuitele DCVSL nu consum putere n regim static deoarece: - pentru orice combinaie de valori L, H atribuite variabilelor a, b, c, ... se formeaz ci conductoare numai de la ieirea F la VSS prin Bn sau numai de la ieirea F la VSS prin Bn; - dac F = L i F = H atunci Mp1 este blocat iar Mp2 se afl n conducie; - dac F = H i F = L atunci Mp1 se afl n conducie iar Mp2 este blocat. Cuplarea ncruciat a tranzistoarelor Mp1 i Mp2 creeaz n circuit o reacie pozitiv prin care se accelereaz tranziiile ieirilor F i F. Astfel, dac la un moment dat F = L, F = H i se aplic o nou combinaie de valori logice la intrrile circuitului care s determine F = H i F = L, atunci calea sau cile conductoare formate n blocul Bn (de la ieirea F la VSS) determin intrarea n conducie a tranzistorului Mp1. Ca urmare, tensiunea n nodul F crete iar VSG2 scade, ceea ce implic reducerea curentului prin Mp2 i scderea tensiunii n nodul F; curentul prin Mp1 crete deoarece tensiunea de comad VSG1 crete, .a.m.d. Viteza de operare a circuitelor DCVSL este mai mare dect a circuitelor CMOS standard. Aria ocupat de blocul Bn este de aproximativ 3 ori mai mic dect aria ocupat de blocul echivalent Bp din structura standard deoarece performanele unui tranzistor nMOS de dimensiuni (W, L) sunt comparabile cu cele ale unui tranzistor pMOS de dimensiuni (3W, L). n general, structurile DCVSL
301
consum mai puin arie dect cele standard. Un exemplu de circuit cu topologie DCVSL este prezentat n fig.4.64.
Figura 4.64 Blocurile complementare Bn i Bn dintr-o structur DCVSL pot s conin pri identice iar o astfel de parte poate s fie utilizat n comun de ctre reelele de tranzistoare din Bn i Bn , obinndu-se o reducere a consumului de arie. Acest lucru este ilustrat cu ajutorul circuitului din fig.4.65, care implementeaz funciile logice complementare F = a + br c i F = a + br c.
Figura 4.65 Tranzistorul M3 poate fi suplinit de ctre M1 (i invers) iar tranzistorul M2 poate fi suplinit de ctre M4 (i invers); nu este necesar ca dimensiunile W, L ale
302
tranzistoarelor suplinitoare s fie modificate. Simplificarea circuitului din fig.4.65 este prezentat n fig.4.66.
Figura 4.66 Observaie: Structura blocului Bn poate fi determinat cu ajutorul dualismului serie-paralel pe baza structurii blocului Bn (i invers), ns aceasta nu nseamn c se impune n mod obligatoriu o coresponden biunivoc ntre configuraiile reelelor de tranzistoare ale celor dou blocuri complementare. Relaia de complementaritate a blocurilor Bn i Bn este una funcional i nu structural; structurile celor dou blocuri pot fi determinate n mod independent, nu neaprat cu dualismul serie-paralel. Acest lucru este valabil i pentru blocurile complementare Bn i Bp din structurile CMOS standard. Complementaritatea structural, obinut cu ajutorul dualismului serie-paralel, implic complementaritatea funcional dar nu i invers. Reeaua de tranzistoare a blocului Bn din fig.4.65 poate fi reprezentat analitic de expresia logic a(bc + c ) i nu este obinut din reeaua blocului Bn prin b transformri serie-paralel i paralel-serie; prin astfel de transformri se obine o reea de tranzistoare caracterizat de expresia logic a(b + c )(b + c). 4.2.3.2 Circuite CMOS dinamice Aceste circuite au vitez de operare mai mare, consum mai mic de arie i putere disipat mai mic n comparaie cu circuitele CMOS statice. ns, din punct de vedere funcional complexitatea crete; operaiile logice efectuate trebuie controlate cu ajutorul unor semnale de ceas. De asemenea, circuitele CMOS dinamice sunt mai sensibile la zgomot dect cele statice. O categorie de circuite dinamice care poart denumirea de logic domino are
303
la baz topologia reprezentat n fig.4.67.
Fig.4.67 Logic domino Consumul de arie este comparabil cu cel al circuitelor pseudo-NMOS. n regim de funcionare static puterea disipat este nul. Capacitatea nodului de stocare C este intrinsec tehnologiei de fabricare. Circuitele domino opereaz n dou faze, controlate de semnalul de ceas : 1) Faza de prencrcare Y = 0 Tranzistorul M1 este blocat iar capacitatea de stocare C se ncarc prin M2 de la sursa VDD. Durata acestei faze trebuie s fie suficient de mare pentru ca tensiunea nodului de stocare s ajung la o valoare HIGH consistent. Se impune ca toate variabilele de intrare a, b, c, ... s aib nivelul LOW n faza de ncrcare. Deoarece capacitatea C se ncarc, ieirea F a circuitului este forat i meninut la valoarea 0 logic (LOW); aceast valoare nu reflect dependena F(a, b, c, ...) i nu trebuie luat n considerare. Tranziia 0Y1 a ceasului marcheaz sfritul fazei de ncrcare i nceputul fazei urmtoare. 2) Faza de evaluare Y = 1 Tranzistorul M2 se blocheaz iar M1 intr n conducie i conecteaz reeaua de tranzistoare din blocul Bn la mas (VSS). Variabilelor a, b, c, ... li se atribuie valorile dorite; o parte dintre acestea capt valoarea logic 1 iar celelalte rmn la valoarea 0. Dac variabilele cu valoarea 1 determin formarea cel puin a unei ci conductoare ntre C i M1 atunci C se descarc i rezult F = 1; altfel F = 0. Valoarea logic a ieirii F de la sfritul fazei de evaluare este cea util deoarece reflect dependena F(a, b, c, ...). Pentru ca aceast valoare s fie valid este necesar ca: - durata fazei de evaluare s fie suficient de mare, astfel nct nodul de stocare s fie descrcat complet de ctre orice cale conductoare format n blocul Bn; - schimbarea nivelelor logice de la intrrile a, b, c, ... s se fac monoton (0Y1).
304
Schimbrile de tipul 0Y1Y0 pot s determine descrcri pariale ale capacitii C pn la nivele de tensiune care nu reprezint valori logice valide, nici LOW i nici HIGH. ntr-o perioad a ceasului , adic pe durata unui ciclu prencrcare-evaluare, se determin o singur valoare a funciei F(a, b, c, ...). n logica domino se realizez pori OR, AND i subcircuite mai complexe care sunt echivalente cu reele OR-AND. Aceste circuite nu sunt complete deoarece nu includ operaia de inversare (negare); dup cum s-a artat n cap.1, sunt complete seturile de operaii logice {+, } i {, }. Denumirea domino este justificat cu ajutorul circuitului din fig.4.68.
Figura 4.68 Momentul de referin 0 de pe axa timpului coincide cu tranziia 0Y1 a ceasului , adic cu nceputul fazei de evaluare. nainte de acest moment, pe durata fazei de prencrcare, toate intrrile circuitului sunt fixate la valoarea L. Pe durata fazei de evaluare numai intrrile x i z capt valoarea H; aceste dou schimbri se propag succesiv prin porile 1, 2 i 3 ale circuitului, determinnd E = H, F = H i respectiv G = H. Circuitele domino au o funcionare sensibil la erorile cauzate de: - scurgerile de sarcin electric din nodurile de stocare n substrat prin jonciunile polarizate invers; - cuplajele capacitive parazite care, n general, provoac modificri nedorite ale sarcinii din nodurile de stocare. Scurgerile de sarcin au loc n faza de evaluare, cnd toate intrrile unui subcircuit dinamic rmn la nivelul LOW. Dac durata fazei de evaluare este suficient de mare atunci valoarea logic de la ieirea subcircuitului se schimb
305
din 0 n 1 fr ca n blocul Bn s existe vreo cale conductoare de descrcare. Capacitatea parazit dintre intrarea i ieirea inversorului din fig. 4.67 produce o cretere (scdere) a tensiunii din nodul de stocare, adic o cretere (scdere) a sarcinii stocate de capacitatea C, atunci cnd la ieirea inversorului au loc tranziii rapide LYH (HYL). Aceast capacitate parazit se opune descrcrii i ncrcrii nodului de stocare prin Bn i respectiv prin tranzistorul M2.
4.3 Circuite logice BiCMOS

Circuitele BiCMOS conin n structura lor att tranzistoare MOS ct i tranzistoare bipolare. Tehnologiile de fabricare BiCMOS moderne au nceput s se dezvolte dup 1980, urmrindu-se realizarea unor circuite care s ntruneasc cele mai bune caracteristici MOS (putere disipat mic, consum redus de arie, impedan de intrare mare) i bipolare (vitez de operare mare, curent de ieire mare, sensibilitate redus la zgomot). Structura de baz a inversorului BiCMOS este desenat n fig.4.69. Rezistenele parazite Rb i Rc, intrinseci procesului de fabricare, au valori de ordinul sutelor de ohmi.
Fig.4.69 Structura de baz a inversorului BiCMOS Tensiunea de la ieirea inversorului acoper doar intervalul (0,7V; VDD - 0,7V). Astfel, dac Vin = +VDD atunci tranzistoarele M2 i M3 se afl n conducie iar M1 i M4 sunt blocate; Q2 este blocat deoarece are baza conectat la mas prin M3 iar Q1 are baza conectat la ieirea inversorului prin M2, ceea ce nseamn c se va afla n conducie pn cnd capacitatea de sarcin C se descarc la 0,7V.
306
Dac Vin = 0V atunci tranzistoarele M1 i M4 se afl n conducie iar M2 i M3 sunt blocate; Q1 este blocat deoarece are baza conectat la mas prin M1 iar Q2, avnd baza conectat la +VDD prin M4, se afl n conducie i ncarc condensatorul C pn la VDD - 0,7V. Tranzistoarele M2 i M4 se dimensioneaz astfel nct rezistenele lor efective dren-surs s fie egale cu Rb; aceast relaie este utilizat de obicei ca o regul de proiectare. Rezistenele dren-surs efective ale tranzistoarelor M1 i M3 pot fi alese mai mari dect Rb ns, dac M3 i M4 au rezistene efective egale atunci tensiunea de comutare (tranziie) a inversorului are o valoare apropiat de VDD/2. Prin aceasta se obine o caracteristic static de transfer n tensiune simetric i imunitate maxim la zgomot. Ieirea inversorului BiCMOS poate fi utilizat ca surs de semnal sau de comand pentru circuite CMOS cu condiia ca acestea din urm s aib tensiuni de comutare ct mai deprtate fa de 0,7V i de VDD - 0,7V; apropierea tensiunii de comutare fa de oricare dintre aceste limite crete sensibilitatea la zgomot. Timpii de propagare ai inversorului din fig.4.69 pot fi estimai cu relaia: tpLH = tpHL = RcC. (4.32) Structura inversorului BiCMOS poate fi modificat astfel nct tensiunea de ieire s acopere toat plaja de alimentare (0; +VDD). O soluie este prezentat n fig.4.70.
Fig.4.70 Inversor BiCMOS cu excursie maxim de tensiune la ieire Tranzistoarele M1 i M5 au canale cu lungime L mare, adic au rezistene drensurs mari. Cnd Vin = HIGH se blocheaz M4, M5 i Q2 iar capacitatea C se
307
descarc n principal prin tranzistorul Q1 pn la 0,7V i n continuare prin grupul M2 - M1 pn la 0V. Cnd Vin = LOW se blocheaz tranzistoarele M2, M3 i Q1 iar capacitatea C se ncarc n principal prin Q2 pn la VDD - 0,7V i n continuare prin grupul M4 - M5 pn la VDD. Inversoarele BiCMOS prezentate anterior nu disip putere n regim static de funcionare. Inversorul din fig.4.70 consum mai mult putere dinamic dect inversorul BiCMOS de baz, care la rndul lui are un consum mai mare dect inversorul CMOS. O structur de inversor BiCMOS cu consum redus de putere dinamic este desenat n fig.4.71; dimensiunile tranzistoarelor MOS sunt mai puin critice ns circuitul ocup arie mai mare. Tensiunea de ieire poate s scad pn la 0V sau s creasc pn la VDD.
Fig.4.71 Inversor BiCMOS cu consum redus de putere dinamic Funcionarea acestui inversor este foarte asemntoare cu a inversorului din fig.4.70; deosebirea const n comanda tranzistoarelor M1 i M5. Micorarea puterii disipate n regim dinamic se realizeaz prin reducerea domeniului de valori ale tensiunii de intrare Vin care determin conducia simultan a tranzistoarelor Q1 i Q2. Schemele porilor logice BiCMOS se construiesc pe baza schemelor CMOS standard, dup principiul ilustrat n fig.4.72; rezistenele parazite Rb i Rc ale tranzistoarelor bipolare nu sunt reprezentate. Blocurile complementare Bn i Bp sunt componentele structurii CMOS standard; un circuit BiCMOS consum cu aproximativ 50% mai mult arie dect unul CMOS echivalent. La fel ca n cazul inversorului reprezentat n fig.4.69, tensiunea de la ieirea unui circuit BiCMOS care se ncadreaz n topologia de baz are valori cuprinse n intervalul (0,7V; VDD - 0,7V).
308
Fig.4.72 Topologia de baz BiCMOS Timpii de propagare ai unui circuit BiCMOS sunt dominai de timpii de ncrcare i descrcare a capacitii de sarcin C. Viteza de operare i puterea disipat n regim dinamic pot fi evaluate cu relaiile de calcul corespunztoare inversorului; pentru aceasta reelele de tranzistoare Bn i Bp trebuie nlocuite fiecare cu cte un tranzistor echivalent. Dimensiunile W, L ale unui astfel de tranzistor depind de valorile logice aplicate la intrrile circuitului. Cu alte cuvinte, inversorul echivalent utilizat pentru evaluare n locul unui circuit mai complex este compus din tranzistoare cu parametri variabili.
4.4 Interfaarea familiilor de circuite logice

Sistemele digitale se construiesc, n general, cu circuite dintr-o singur familie logic. n anumite situaii, performanele sistemelor pot fi crescute dac se utilizeaz circuite din mai multe familii logice. Datorit caracteristicilor electrice diferite, interconectarea direct a circuitelor care nu fac parte din aceeai familie nu este ntotdeauna posibil. Pentru aceasta sunt necesare circuite de interconectare speciale, numite circuite de interfaare. Aceste circuite pot fi integrate pe chip-uri distincte sau chiar pe chip-urile care conin subsistemele. Tehnologiile de fabricare BiCMOS sunt adecvate pentru integrarea sistemelor alctuite din circuite MOS i bipolare. n prezent, familia CMOS este cea mai utilizat; blocurile funcionale care sunt critice din punctul de vedere al vitezei de operare se realizeaz, de obicei, cu circuite ECL. Structura unui circuit BiCMOS care realizeaz conversia ECL-CMOS este reprezentat n fig.4.73; toate tranzistoarele bipolare sunt de tip npn, ceea
309
Fig.4.73 Interfa ECL-CMOS ce constituie un avantaj din punct de vedere tehnologic. Tranzistoarele Q1-Q2 realizeaz o deplasare a nivelului de tensiune Vin cu 2VBE 1,5V. n funcie de valoarea logic H sau L (ECL) aplicat la intrare, unul dintre tranzistoarele comutatorului de curent Q3-Q4 se blochez iar cellalt preia curentul I0. Tensiunile de colector ale tranzistoarelor Q3 i Q4 se modific ntre VDD - RI0 i VDD. n regim static de funcionare, la ieirile repetoarelor pe emitor Q5-Q6 se obin tensiunile VDD - RI0 - 0,7V i VDD - 0,7V. Pentru ca ncrcarea-descrcarea capacitii de sarcin C s fie ct mai rapid iar puterea disipat de circuit s fie ct mai mic, aceste dou tensiuni trebuie s determine conducia tranzistoarelor M1, M2, M3 i blocarea tranzistorului M4 sau blocarea tranzistoarelor M1, M2, M3 i conducia tranzistorului M4; pentru aceasta M1 i M4 trebuie s aib tensiunea de prag mai mare de 0,7V (n modul). Domeniul de variaie relativ mare a tensiunilor de colector Q3-Q4 limiteaz viteza de operare a circuitului. Interfaa ECL-CMOS din fig.4.74 necesit un proces tehnologic mai complex deoarece se utilizeaz ambele tipuri de tranzistoare bipolare, npn i pnp. n schimb, timpii de propagare i puterea disipat se reduc semnificativ. Etajul de ieire, fiind realizat cu tranzistoare bipolare, furnizeaz cureni de sarcin mai mari dect etajul de ieire MOS din fig.4.73. Divizorul de tensiune R1-R2-R3 polarizeaz tranzistoarele Q5 i Q6 la limita intrrii n conducie. n regim static de funcionare tranzistoarele Q5 i Q6 sunt blocate; nivelul logic de ieire este memorat i meninut de circuitul format din inversoarele I1-I2. Fr a pierde din generalitate se consider nivelul LOW la ieire. Tranzistoarele M1 i M4 sunt blocate iar M3, aflat n conducie, determin blocarea tranzistorului Q5 prin untarea jonciunii BE; anterior, acesta din urm era saturat i a descrcat capacitatea de sarcin. Tranziiile simultane HYL i LYH ale
310
Fig.4.74 Interfa ECL-CMOS performant intrrilor complementare ECL i respectiv ECL comut curentul de referin al tranzistorului M2 de la Q1 la Q2, curent care va trece prin baza tranzistorului Q6. Acesta intr n RAN (regim activ normal) i ncarc nodul de ieire. Pe msur ce tensiunea de ieire crete ctre valoarea HIGH, Q6 trece n saturaie; tensiunea de la ieirea inversorului I2 scade la nivelul L i blocheaz tranzistoarele M2-Q2. Intrarea n conducie a tranzistorului M4 grbete blocarea tranzistorului Q6. Curentul consumat de la sursa de alimentare n regim static de circuitul din fig.4.74 are dou componente: curentul prin divizorul rezistiv, VDD /(R1+R2+R3) i curentul care trece prin tranzistoarele M1-Q3 (M2-Q1) cnd nivelul de la intrarea ECL este L (H). Prin dimensionarea tranzistoarelor M1, M2 se realizeaz compromisul dintre puterea disipat i viteza de operare a interfeei. Circuitul desenat n fig.4.75 realizeaz conversia CMOS-ECL.
Fig.4.75 Interfa CMOS-ECL
311
Circuitele CMOS i TTL(LS) pot fi direct interconectate dac se utilizeaz tensiune de alimentare comun (5V) i se mresc dimensiunile tranzistoarelor MOS din etajele de ieire care comand intrri TTL.
4.5 Aspecte de proiectare cu circuite logice

4.5.1 Tratarea intrrilor neutilizate De obicei sistemele digitale sunt construite din subsisteme sau plci; la rndul ei, o plac conine mai multe circuite integrate interconectate ntre ele. Deseori anumite pri sau blocuri funcionale dintr-un circuit integrat nu sunt utilizate n cadrul sistemului. Dac intrrile acestor blocuri se las n gol atunci n funcionarea sistemului pot s apar erori, mai ales cnd impedanele de intrare sunt mari (cum este cazul circuitelor MOS). Intrrile lsate n gol sunt sensibile la toate sursele de zgomot (vezi fig.4.2). Se recomand ca intrrile neutilizate s nu fie lsate n gol ci s li se atribuie nivele logice valide. Nivelul logic care trebuie aplicat la o intrare neutilizat particular depinde de funcia implementat de acel subcircuit. n cazul subcircuitelor simple, cum sunt porile logice, intrrile neutilizate pot fi legate la cele care sunt utilizate i/sau la una dintre bornele sursei de alimentare. Un exemplu este ilustrat n fig.4.76.
Figura 4.76 ntre aceste trei soluii de rezolvare a intrrilor neutilizate exist deosebiri. Astfel, dac poarta NAND3 este realizat ntr-o tehnologie bipolar atunci curentul de ieire al sursei de semnal x crete proporional cu numrul de intrri conectate mpreun. Dac poarta este realizat ntr-o tehnologie MOS atunci ncrcarea capacitiv a sursei de comand x crete proporional cu numrul de intrri conectate mpreun; de asemenea, acest numr influeneaz tensiunea de
312
tranziie a porii i timpii de propagare. De la caz la caz, se poate stabili care este soluia cea mai convenabil de tratare a intrrilor neutilizate. Poarta NAND3 din exemplul de mai sus este parial utilizat. Dac poarta ar fi complet neutilizat atunci este suficient ca o singur intrare s se conecteze la borna - a sursei de alimentare (nivelul L), ceea ce determin blocarea porii prin fixarea ieirii la 1 logic. 4.5.2 Circuite de protecie i fenomene latch-up Toate circuitele integrate sunt prevzute cu circuite de protecie la descrcri electrostatice pe conexiunile exterioare (pini), realizate sub forma unor reele de diode i eventual rezistoare. Aceste componente de circuit sunt introduse voit sau sunt intrinseci procesului de fabricare. Circuitele de protecie specifice familiilor TTL sunt reprezentate n fig.4.77. Dioda D1 este introdus intenionat n schema circuitului; ea are i rolul de limitare a impulsurilor negative care apar la intrare ca urmare a reflexiilor generate de fronturile sursei de comand pe liniile de transmisie. Diodele D2 i D3 sunt jonciuni de izolare colector-substrat, intrinseci procesului de fabricare. Tensiunile de strpungere a diodelor de protecie D1, D2, D3 au valori de ordinul zeci de voli.
Fig.4.77 Protecia intrrilor i ieirilor TTL n fig.4.78 este reprezentat o seciune transversal printr-o poriune a unui chip n care sunt amplasate diodele D1, D2, D3. Tensiunile de intrare negative polarizeaz direct dioda Schottky D1. Cderea de tensiune pe aceast diod este de aproximativ 0,4V la cureni mici, situaie n care funcionarea circuitului integrat nu este perturbat. Dac prin D1 circul cureni de ordinul zeci de mA atunci tensiunea direct pe diod poate s depeasc 0,7V, ceea ce determin intrarea n conducie a tranzistorului multicolector parazit i apariia unui curent mare n substrat. Acest curent este absorbit din colectorii
313
Fig.4.78 Elemente de protecie n circuitele bipolare tranzistoarelor active aflate n vecintate i perturb funcionarea normal a circuitului. O msur de protejare a tranzistoarelor active i de asigurare a unei funcionri corecte const n plasarea din loc n loc a unor inele de gard. Aceste insule de tip n devin colectori ai tranzistorului parazit i schimb direcia fluxului de electroni n substrat, de la colectorii tranzistoarelor active la mas. Inelele de gard sunt construite astfel nct s se garanteze funcionarea fr erori chiar i atunci cnd dioda D1 este traversat de un curent direct de 60 mA timp de 100 ns. Observaii: 1) Tensiunile de intrare negative care produc cureni de numai civa mA prin diodele D1 dar cu durate de ordinul s perturb funcionarea circuitului; frecvena de tiere a tranzistoarelor parazite este aproximativ 1MHz. 2) Alimentarea unui circuit TTL cu tensiune negativ, prin inversarea bornelor sursei de alimentare, conduce la defectarea catastrofic a chipului ca urmare a cldurii excesive disipate de jonciunile de izolare de tip D3. Circuitele de protecie la descrcri electrostatice specifice familiei CMOS sunt reprezentate simplificat n fig.4.79. Logica de aplicaie inclus ntrun circuit integrat CMOS comunic cu exteriorul prin buffere.
Fig.4.79 Protecia intrrilor i ieirilor CMOS
314
Diodele D1, D2 sunt introduse n mod intenionat n schema circuitului iar diodele D3, D4 sunt intrinseci procesului de fabricare. Tensiunile de strpungere ale acestor diode au valori de ordinul zecilor de voli iar oxidul de siliciu este protejat contra descrcrilor electrostatice de pn la civa KV. Observaie: Alimentarea unui circuit CMOS cu tensiune negativ, prin inversarea bornelor sursei de alimentare, conduce la defectarea catastrofic a chipului datorit puterii excesive disipate n reelele de protecie polarizate direct. n fig.4.80 este reprezentat o seciune transversal prin structura bufferului (inversor) asociat unui pin de ieire, n care sunt evideniate diodele de protecie D3, D4 i elemente de circuit parazite (rezistoare, condensatoare i tranzistoare bipolare).
Fig.4.80 Buffer CMOS Dioda D3 este jonciunea format de insula p+ a drenei tranzistorului cu canal p i cavitatea n; dioda D4 este jonciunea format de substratul p i insula n+ a drenei tranzistorului cu canal n. Rezistoarele Rp1, Rp2 i Rn1, Rn2 sunt efecte ale rezistivitii substratului p i respectiv a cavitii n. C1 i C2 sunt capacitile regiunilor de sarcin spaial create n cavitatea n i respectiv n substrat de ctre insulele de dren ale tranzistoarelor Mp i Mn. Emitorul, baza i colectorul tranzistorului bipolar parazit Q1 (pnp vertical) sunt insula p+ a sursei tranzistorului Mp, cavitatea n i respectiv substratul; emitorul, baza i colectorul tranzistorului bipolar parazit Q2 (npn lateral) sunt insula n+ a sursei tranzistorului Mn, substratul i respectiv cavitatea n. Elementele parazite din structura inversorului CMOS formeaz un tiristor parazit; schema acestuia este desenat n fig.4.81. Fronturile negative ale tensiunii de ieire a inversorului se transmit prin C1 n baza lui Q1 i este posibil ca acest tranzistor s intre n conducie. Ca urmare, curentul prin Rp1-Rp2 crete iar Q2 poate s intre n conducie. Dac se ntmpl acest lucru atunci curentul
315
de colector al lui Q2 va determina conducia mai puternic a tranzistorului Q1 i invers, pn cnd se ajunge la un regim de conducie permanent; fenomenul este numit latch-up (agare). Traseele de alimentare VDD i VSS se unteaz prin substrat iar chip-ul se poate distruge termic. Fronturile pozitive ale tensiunii de ieire a inversorului CMOS se transmit prin C2 n baza tranzistorului Q2 i pot amorsa tiristorul parazit ntr-un mod asemntor cu cel descris mai sus. Blocarea tiristorului se poate face numai prin deconectarea tensiunii de alimentare.
Fig.4.81 Tiristor parazit n structura inversorului CMOS Fenomenul latch-up poate s apar numai n bufferele pinilor de ieire deoarece tranzistoarele MOS ale acestora au dimensiuni relativ mari, ceea ce nseamn capaciti parazite C1, C2 mari. Exist mai multe tehnici de eliminare a fenomenului latch-up. O metod const n micorarea rezistenelor Rn1 i Rp2 prin introducerea unor contacte suplimentare ntre cavitatea n i VDD pe de o parte i ntre substrat i VSS pe de alt parte; aceste contacte suplimentare sunt plasate ntre drenele tranzistoarelor Mp i Mn din structura inversorului CMOS, aa cum se arat n fig.4.82.
Fig.4.82 Layout de inversor CMOS cu protecie contra latch-up
316
O alt metod de eliminare a fenomenului latch-up are la baz construirea bufferelor de ieire numai cu tranzistoare nMOS; n fig.4.83 este desenat schema unui super buffer nMOS.
Fig.4.83 Super buffer nMOS (neinversor) Tranzistorul M4 funcioneaz n regiunea de saturaie a curentului de dren deoarece VGS4 = VDS4. Nivelul LOW aplicat la intrarea bufferului blocheaz tranzistoarele M2 i M3 iar M1 se afl n conducie (VGS1 = VDD - VT4) i conecteaz ieirea la mas. Dac la intrare se aplic nivelul logic HIGH (= VDD) atunci M2 i M3 intr n conducie; tranzistorul M3 se dimensioneaz n raport cu M4 astfel nct M1 s se blocheze, adic s se obin VDS3 < VT1. n aceste condiii tensiunea de la ieirea bufferului are valoarea Vout = Vin - VT2 = VDD VT2. 4.5.3 Comanda sarcinilor capacitive mari Traseele metalice ale plcilor unui sistem, liniile de transmisie, reelele de conexiuni prin care se distribuie anumite semnale n interiorul unui chip etc. constituie sarcini capacitive mult mai mari dect cele tipice, asociate cu o intrare a unei pori logice. ntrzierile datorate unei sarcini capacitive depind de valorile curenilor de ncrcare i descrcare a acesteia. Tranzistoarele bipolare sunt cele mai potrivite pentru comanda capacitilor de sarcin mari. Cnd acest lucru nu este posibil i se utilizeaz tranzistoare MOS, valorile dorite pentru curentul de sarcin se ajusteaz prin intermediul dimensiunilor W, L. Un singur inversor CMOS cu tranzistoare mari nu este suficient pentru comanda unei capaciti mari, deoarece un astfel de inversor constituie la rndul lui o sarcin capacitiv mare (vezi fig.4.52). Capacitatea de intrare a inversorului este ns mai mic dect capacitatea de sarcin. Soluia CMOS pentru comanda sarcinilor capacitive mari const n conectarea n serie a mai multor inversoare, cu dimensiuni reduse progresiv pn la normal, dup cum se arat n fig.4.84. Fiecare inversor introdus determin o cretere de ori a curentului de sarcin.
317
Fig.4.84 Comanda sarcinilor capacitive mari cu circuite CMOS Fie C1 capacitatea de intrare a inversorului 1; se consider c tranzistoarele Mn i Mp din structura acestuia au dimensiuni minime. Factorul se calculeaz cu relaia:
Ck = C1
(4.33)
Dac timpul de propagare al unui inversor cu dimensiuni minime, avnd ca sarcin o capacitate egal cu C1, are valoarea tp atunci fiecare inversor din fig.4.84 introduce o ntrziere egal cu tp; capacitatea de intrare i curentul de ieire ai inversorului sunt proporionale cu dimensiunile tranzistoarelor componente. ntrzierea total a lanului de inversoare este: Tp = ktp. (4.34) Se dorete ca aceast ntrziere, dependent de numrul k, s fie minim. Numrul optim de inversoare este soluia ecuaiei dTp /dk = 0:
C kopt = ln C1
(4.35)
Introducnd kopt n relaia 4.33 rezult opt = e (2,718...). n general, kopt nu este un numr ntreg; se alege pentru k valoarea ntreag cea mai apropiat de kopt. 4.5.4 Deconectarea parial a tensiunilor de alimentare Sistemele digitale mari pot fi proiectate astfel nct pe diferite intervale de timp unele subsisteme s se afle n regim normal de operare iar altele s fie n repaus. Starea de repaus a unui bloc logic se obine fie prin deconectarea tensiunii de alimentare a blocului, fie prin reducerea acesteia la valori mici. De obicei se trec n repaus acele pri ale sistemului care temporar nu sunt necesare. De exemplu, sistemele auto-reparabile conin copii de rezerv pentru unele blocuri (subsisteme); toate rezervele sunt inute n repaus pn cnd se detecteaz erori n funcionarea unui bloc titular, moment n care acesta din
318
urm se nlocuiete automat cu o rezerv. Prin meninerea rezervelor n stare de repaus se reduce semnificativ puterea consumat. Blocurile aflate n repaus nu trebuie s perturbe funcionarea celor care opereaz n regim normal. De asemenea, curenii din blocurile cu regim normal de operare nu trebuie s treac prin blocurile care sunt n repaus. O schem ideal de izolare este reprezentat n fig.4.85.
Fig.4.85 Izolarea unui bloc aflat n repaus Trecerea n repaus a blocului funcional B3 se realizeaz cu ajutorul comutatorului K1, fie prin ntreruperea tensiunii normale de alimentare V1 fie prin alimentarea cu o tensiune V2 << V1. Reducerea tensiunii de alimentare de la valoarea V1 la o valoare mai mic V2 este necesar atunci cnd B3 conine celule de memorie i se dorete pstrarea valorilor logice memorate. Blocurile B3 i B4 pot s opereze simultan numai dac etajele de ieire ale acestora permit acest lucru. Comutatoarele K1K4 sunt realizate, de obicei, cu tranzistoare. Dac sistemul digital din fig.4.85 este construit cu circuite TTL-LS (vezi fig.4.21), atunci etajele de intrare i de ieire ale blocului B3 aflat n repaus sunt echivalente cu subcircuitele reprezentate n fig.4.86.
Figura 4.86
319
n cazul n care B3 ar rmne conectat la B1 i respectiv la B4-B5, la intrarea i ieirea circuitului de mai sus se pot aplica (n mod independent) tensiuni cu valori ntre 0,3V i 4,3V. Diodele DA i D se blocheaz. Ieirile din B1 i B4 aflate n strile LOW i respectiv HIGH genereaz cureni care se nchid prin B3: IB1 = (V2 - VD1(on) - VOL)/R1 35 A, IB4 = (VOH - VD4(on) - V2)/R3 0,2 mA sau, cnd se ntrerupe alimentarea blocului B3 IB1 = IB4 = (VOH - VD4(on) - VD1(on) - VOL)/(R1 + R3) 90 A. ncrcarea suplimentar a blocului B1 este mic, astfel c ntreruptorul K2 nu este necesar (B3 poate s rmn conectat la B1). Conectarea ieirii circuitului din fig.4.86 la o ieire TTL-LS este echivalent ns cu 510 sarcini elementare, ceea ce impune ntreruperea legturilor dintre B3 i B4 atunci cnd B4 se afl pe o cale critic din punct de vedere al vitezei de operare. Dac blocul B3 este CMOS sau BiCMOS i are la intrri diode de protecie la descrcri electrostatice (vezi fig.4.79) atunci este obligatorie ntreruperea legturilor dintre B1 i B3. Motivul este ilustrat n fig.4.87.
Figura 4.87 Nivelul HIGH la ieirea blocului B1 polarizez direct dioda de protecie D1 i alimenteaz blocul B3 cu tensiunea V1 - VD1(on). Pe de o parte funcionarea blocului B1 este perturbat datorit ncrcrii excesive iar pe de alt parte dioda D1 se poate distruge prin depirea curentului direct maxim admis (. 10 mA). n fig.4.88 este desenat o reea de protecie modificat, care izoleaz B3 de B1
Fig.4.88 Reea de protecie CMOS modificat
320
atunci cnd se deconecteaz sau se reduce tensiunea de alimentare a blocului B3. Nivelul H la ieirea blocului B1 blocheaz dioda D. Dac B3 este alimentat cu tensiunea V2 > VD(on) i nivelul logic la ieirea blocului B1 este L, atunci dioda D este polarizat direct; curentul ID = (V2 - VD(on) - VOL)/R constituie o sarcin suplimentar pentru B1 i poate fi redus la valori rezonabile cu ajutorul rezistorului R. Acest rezistor este necesar n funcionarea normal a blocului B3 pentru ridicarea nivelului logic de intrare HIGH la tensiunea V1 cnd dioda D se blocheaz. Puterea consumat de B1 crete cnd B3 opereaz n regim normal; curentul suplimentar absorbit de B1 are valoarea ID = (V1 - VD(on) VOL)/R. De asemenea, timpul de propagare tpHL al blocului B1 crete. Din acest punct de vedere este de preferat o valoare ct mai mare pentru rezistena R; ns, tensiunea de intrare n B3 ar crete lent de la (V1 - VD(on)) la V1, ceea ce nseamn o margine de zgomot mic. Trebuie fcut un compromis ntre aceste dou interese. 4.5.5 Oscilatoare cu pori logice Cu pori logice se pot construi scheme simple de oscilatoare RC, numite i generatoare de semnale dreptunghiulare periodice sau astabile. Oscilatoarele cu pori CMOS sau BiCMOS sunt mai uor de analizat manual. O schem de astabil cu dou inversoare CMOS este desenat n fig.4.89. Rezistorul R* (zeci sau sute de K) limiteaz curentul direct prin diodele reelei de protecie de la intrarea inversorului 1, dac exist; altfel, acest rezistor nu este necesar.
Fig.4.89 Astabil cu inversoare CMOS n momentul conectrii tensiunii de alimentare condensatorul C este de obicei descrcat. Imediat dup alimentare, circuitul poate s ajung n starea v1 = L i v2 = H sau n starea v1 = H i v2 = L. Variaiile n timp ale tensiunilor v1, v2 i v sunt reprezentate n fig.4.90; momentul de referin 0 pe axa timpului este momentul conectrii tensiunii de alimentare VDD. S-a considerat c: - starea iniial, dup conectarea tensiunii de alimentare, este v1 = L i v2 = H; - valoarea rezistenei R este suficient de mare, astfel nct curenii de ieire ai
321
inversoarelor au valori relativ mici iar nivelele logice VOL i VOH sunt dou tensiuni constante, nu neaprat egale cu 0V i respectiv cu +VDD; - timpii de propagare ai inversoarelor sunt mult mai mici dect perioada T a tensiunilor v1, v2, v; - tensiunile de tranziie sau de comutare ale celor dou inversoare sunt Vtr1 i Vtr2.
Fig.4.90 Tensiunile generate de astabilul din fig.4.89 Ct timp tensiunile v1 i v2 se menin constante, v tinde s devin egal cu v1. Datorit condensatorului C, tranziiile tensiunii v2 se transmit integral n tensiunea v. n plaja de variaie -0,7V...(VDD + 0,7V) a tensiunii v, curentul de ncrcare-descrcare al condensatorului este generat de inversorul 1 i absorbit de inversorul 2, i invers. Cnd v depete aceast gam, o parte din curentul care trece prin condensator este deviat la mas sau la +VDD printr-una dintre diodele de protecie de la intrarea inversorului 1; acest curent se poate neglija dac R* >> R. Variaiile n timp ale tensiunii v sunt descrise de relaiile 4.36 (creterea) i 4.37 (descreterea); momentele de referin sunt cele n care se produc salturile negative i respectiv pozitive.
v ( t ) = VOH + [Vtr1 ( 2VOH VOL )] e t / RC v ( t ) = VOL + [Vtr1 + (VOH 2VOL )] e t / RC
(4.36) (4.37)
Duratele t1 i t2 se calculeaz impunnd condiiile v(t1) = Vtr1 i v(t2) = Vtr1 n relaiile 4.36 i respectiv 4.37.
322
t1 = RC ln t 2 = RC ln
2VOH VOL Vtr1 VOH Vtr1 Vtr1 + VOH 2VOL Vtr1 VOL
(4.38) (4.39)
Perioada T = t1 + t2 i factorii de umplere 1 = t1/T, 2 = t2/T ale tensiunilor v1 i v2 sunt dependente de tensiunea de comutare Vtr1. Modificrile n schema astabilului cu inversoare CMOS ilustrate n fig.4.91 permit blocarea funcionrii printr-o comand logic i reglarea independent a duratelor t1 i t2.
Figura 4.91 De obicei, oscilatoarele se construiesc cu circuite logice speciale numite triggere Schmitt. Simbolul grafic i caracteristica ideal de transfer n tensiune ale unui trigger Schmitt inversor sunt desenate n fig.4.92.
Fig.4.92 Trigger Schmitt inversor Circuitul are dou tensiuni de comutare, Vtr+ i Vtr-, corespunztoare creterii i respectiv descreterii tensiunii de intrare Vin; diferena Vtr+ - Vtr- este numit tensiune de histerezis. Schema tipic de oscilator cu trigger Schmitt este reprezentat n fig.4.93. Tensiunea de intrare tinde s devin egal cu cea de ieire. Dac curentul de
323
Fig.4.93 Oscilator cu trigger Schmitt intrare al triggerului este neglijabil fa de curentul de ncrcare-descrcare al condensatorului, atunci tensiunea Vin crete i scade n conformitate cu relaiile 4.40 i respectiv 4.41. (4.40) Vin ( t ) = VOH + (Vtr VOH ) e t / RC
Vin ( t ) = VOL + (Vtr + VOL ) e t / RC

Duratele t1 i t2 se calculeaz cu relaiile:
(4.41)
t1 = RC ln t 2 = RC ln
VOH Vtr VOH Vtr + Vtr + VOL Vtr VOL
(4.42) (4.43)
Structura de baz utilizat la construirea triggerelor Schmitt cu tranzistoare bipolare este reprezentat n fig.4.94. Dac tensiunea de intrare are o valoare mic, apropiat de 0V, atunci tranzistorul Q1 se blocheaz iar Q2 se
Fig.4.94 Trigger Schmitt neinversor cu tranzistoare bipolare
324
satureaz; tensiunile de emitor i de ieire au valorile:
VE =
VCC VBE 2( sat ) VCC VCE 2( sat ) 1 + 1,8V ; (4.44) 1 1 1 R1 R2 + + R1 R 2 R 3
Vout = VOL = VCE(sat) + VE = 1,9V. Tensiunea de comutare Vtr+ este cea mai mic tensiune de intrare care determin intrarea n conducie a tranzistorului Q1 i blocarea lui Q2: Vtr+ = VE + VBE1(on) = 2,5V. Pentru tensiuni de intrare mai mari dect acest prag se obine Vout = VOH = 5V. Ct timp Q1 se afl n conducie iar Q2 este blocat, VE = Vin - VBE1(on) sau VE = Vin - VBE1(sat) i VCE1 < VBE2(on). Prin micorarea tensiunii de intrare se mrete VCE1; aceast tensiune atinge valoarea VBE2(on) cnd Vin = Vtr- , fapt ce determin saturarea tranzistorului Q2 i blocarea lui Q1: V VBE1(on) (4.45) VCE1 = VCC ( R 1 + R 3 ) tr = VBE 2(on) . R1 Rezult R1 (4.46) Vtr = VBE1(on) + ( VCC VBE 2(on) ) 1,6V . R1 + R 3 Inversorul TTL reprezentat n fig.4.95 este un trigger Schmitt care are pragurile (tensiunile de comutare) Vtr+ = 1,4V i Vtr- = 1,1V.
Fig.4.95 Inversor TTL de tip trigger Schmitt
325
Dac n schema de mai sus se nlocuiete Q1 cu un tranzistor multiemitor, se obine o poart NAND de tip trigger Schmitt. Schema de baz a triggerului Schmitt cu tranzistoare MOS este desenat n fig.4.96. Calculul tensiunilor de tranziie se va face n ipotezele urmtoare: - toate tranzistoarele au aceeai tensiune de prag (n modul), VTn = *VTp* = VDD/3 i aceeai lungime a canalului L; - W2 = W3 = 4W1 , W4 = W5 = 4W6 i W6 = 3,5W1.
Fig.4.96 Trigger Schmitt inversor CMOS Dac Vin < VDD /3 atunci tranzistoarele M2 i M3 sunt blocate iar nodul de ieire este conectat la +VDD prin M4 i M5 aflate n conducie, astfel c Vout = VOH = VDD. Tranzistorul M6 este blocat iar M1 este polarizat n regiunea de saturaie a curentului de dren deoarece VDS1 = VGS1 > VGS1 - VT1; curentul prin M1 este nul ns nodul A se ncarc cu tensiunea VA = Vout - VT1 = 2VDD /3. Cnd Vin crete peste valoarea VDD /3 tranzistorul M2 intr n conducie, avnd ca sarcin activ pe M1, iar tensiunea n nodul A scade; M2 funcioneaz n regiunea de saturaie a curentului de dren ct timp VA $ Vin - VDD /3. Din egalitatea ID2 = ID1 se obine 4(Vin - VT2)2 = (Vout - VA - VT1)2 Y VA = 4VDD /3 - 2Vin. (4.48) Relaia 4.48 este valabil pn cnd tensiunea de intrare, n cretere, atinge valoarea 5VDD/9 (acest rezultat se obine nlocuind valoarea tensiunii VA, (4.47)
326
calculat cu relaia 4.48, n condiia 4.47); n acel moment tensiunea n nodul A este egal cu 2VDD /9 iar tranzistorul M3 se afl la limita intrrii n conducie. Depirea uoar a pragului 5VDD /9 de ctre Vin determin intrarea n conducie a tranzistorului M3 i scderea tensiunii de ieire; M6 intr n conducie i l blocheaz pe M4. Se obine Vout = VOL = 0V, nodul de ieire fiind conectat la mas prin M3-M2. Observaii: 1) n absena tranzistoarelor M1 i M6 circuitul este un inversor cu o caracteristic static de transfer n tensiune simetric. O tensiune de intrare egal cu VDD /2 determin o tensiune de ieire egal cu VDD /2. 2) nainte ca M3 s intre n conducie, tensiunea de ieire are valoarea VDD iar VDS3 = Vout - VA = 7VDD /9. Cnd tensiunea de intrare trece cu puin peste pragul 5VDD /9 (> VDD /2), tensiunea de ieire scade brusc sub valoarea VDD /2 deoarece M3 comut din blocare n regiunea de saturaie a curentului de dren i apoi, dup blocarea tranzistorului M4, intr n regiunea liniar de funcionare. Dup ce Vin depete valoarea 2VDD /3 tranzistorul M5 se blocheaz iar prin M6, polarizat n regiunea de saturaie, tensiunea nodului B se fixeaz la valoarea VB = Vout + *VT6* = VDD /3. Micorarea tensiunii de intrare sub valoarea 2VDD /3 determin funcionarea tranzistoarelor M5, M6 n regiunea de saturaie iar tensiunea n nodul B crete. Din egalitatea ID5 = ID6 se obine 4(VDD - Vin - *VT5*)2 = (VB - Vout - *VT6*)2 Y VB = 5VDD /3 - 2Vin. (4.49) Ecuaia 4.49 este valabil ct timp VB # Vin + VDD /3, adic pn ce tensiunea de intrare, n scdere, atinge valoarea 4VDD /9; n acel moment tensiunea n nodul B devine 7VDD /9 iar tranzistorul M4 se afl la limita intrrii n conducie. Depirea pragului 4VDD /9 de ctre Vin determin conducia n saturaie a tranzistorului M4, creterea brusc a tensiunii de ieire peste valoarea VDD /2, blocarea lui M6, intrarea n conducie a tranzistorului M1 i blocarea lui M3. Nodul de ieire se conecteaz la VDD prin M4-M5. Tensiunile de tranziie ale circuitului sunt Vtr+ = 5VDD /9 i Vtr- = 4VDD /9 iar tensiunea de histerezis are valoarea VDD /9. Tensiunile de tranziie ale circuitului din fig.4.96 depind de tensiunile de prag i de dimensiunile tranzistoarelor. Dac VTn = *VTp* = VT i W2 = W3 = 4W1 , W4 = W5 = 4W6, W6 = 3,5W1 atunci se obin pragurile Vtr+ = (VDD + 2VT)/3 i Vtr- = (2VDD - 2VT)/3. (4.50)
Condiia de funcionare a circuitului din fig.4.96 n regim de trigger Schmitt este Vtr+ > Vtr-, adic VT > VDD /4. n fig.4.97 sunt desenate caracteristicile statice
327
de transfer n tensiune corespunztoare urmtoarelor cazuri: VT = VDD /5, VT = VDD/4 i VT = VDD /3. Valorile tensiunilor (Vtr+ , Vtr-) calculate cu relaiile 4.50 sunt (7VDD /15, 8VDD /15), (VDD /2, VDD /2) i respectiv (5VDD /9, 4VDD /9). n primul caz Vtr+ i Vtr- nu sunt tensiuni de tranziie (praguri) ci puncte de frngere n caracteristica de transfer n tensiune. Consumul de putere n regim static este nul, indiferent de valoarea tensiunii de prag VT ; puterea consumat n regim dinamic scade dac VT $ VDD /4.
Figura 4.97 Dac VTn = *VTp* = VT i W2 = W3 = W1 , W4 = W5 = W6, W6 = 3,5W1 atunci se obin pragurile Vtr+ = (VDD + VT)/2 i Vtr- = (VDD - VT)/2. (4.51) n acest caz circuitul funcioneaz ca trigger pentru orice valoare a tensiunii de prag VT (evident, mai mic dect VDD). Structura de baz a triggerului Schmitt CMOS se completeaz de obicei cu un etaj de ieire, compus din buffere (inversoare), dup cum se arat n fig.4.98. Tranzistoarele inversorului 2 au dimensiuni minime; acest inversor accelereaz tranziiile tensiunii de la ieirea triggerului de baz.
Figura 4.98 Dimensiunile tranzistoarelor din schema desenat n fig.4.96 au o influen mai mare asupra tensiunilor Vtr- i Vtr+ dect cea pe care o au tensiunile
328
de prag VTn i VTp. Acest lucru constituie un avantaj din punct de vedere practic, deoarece modificarea tensiunilor de prag ale unor tranzistoare dintr-un circuit CMOS complic procesul tehnologic. Un simplu inversor CMOS (fig.4.49) cu sarcin capacitiv poate fi utilizat ca trigger Schmitt. Pentru aceasta trebuie ndeplinit condiia VTn + *VTp* > VDD. (4.52) Pragurile triggerului au valorile Vtr+ = VTn i Vtr- = VDD - *VTp*. Cnd tensiunea de intrare a inversorului are o valoare cuprins n intervalul (Vtr- , Vtr+), ambele tranzistoare se blocheaz; nivelul logic la ieire este pstrat de capacitatea de sarcin a inversorului, la fel ca n funcionarea circuitelor dinamice. Triggerele Schmitt pot fi utilizate ca celule de memorie. Ct timp tensiunea de intrare se menine ntre pragurile Vtr- i Vtr+ , tensiunea de ieire nu se modific; n cazul unui trigger neinversor nivelul logic la ieire este H sau L dup cum ultima revenire a tensiunii de intrare n gama (Vtr- , Vtr+) s-a fcut prin descretere, respectiv prin cretere. Controlul informaiei, adic nscrierea, tergerea i memorarea se realizeaz cu ajutorul tensiunii de intrare dup cum se arat n diagrama din fig.4.99.
Fig.4.99 Utilizarea triggerului Schmitt ca celul de memorie
4.6 Probleme rezolvate 1. S se implementeze cu circuite I2L standard funciile logice combinaionale f(a, b, c) = ac + bc (MUX de dou ci) i g(a, b, c) = ar br c.
R e z o l v a r e: Funciile logice elementare realizate de circuitele I2L sunt NOT i WAND; expresiile logice prin care sunt definite funciile f i g trebuie rescrise utiliznd numai aceste dou operaii. n general, implementarea expresiile logice de forma produs de sume cu costuri minime este cea mai avantajoas att din
329
punct de vedere al ariei ocupate ct i al vitezei de operare. Expresia logic sum de produse cu cost minim, corespunztoare funciei f este f = (a + c)(b + c ) = ac b c . Circuitul I2L care implementeaz funcia f este reprezentat n figura urmtoare.
Expresia logic sum de produse cu cost minim, corespunztoare funciei g este g = (a + b + c)(a + b + c )(a + b + c )(a + b + c) = abc ab c abc ab c . Circuitul I2L care implementeaz funcia g este reprezentat n figura de mai jos.
330
2. a) S se determine circuitul CMOS standard, alctuit dintr-un numr minim de tranzistoare, care s realizeze funcia logic f = ad bcd. b) S se dimensioneze tranzistoarele circuitului astfel nct tpLH max = tpHL max. c) S se calculeze tensiunea de comutare (tranziie) a circuitului cnd la intrrile a, d se menin constante valorile logice L, respectiv H iar intrrile b i c se modific simultan din L n H. R e z o l v a r e: a) Implementarea direct a expresiei prin care s-a definit funcia f nu este economic; schema la nivel de poart logic a acestui circuit este desenat n figura urmtoare.
Fiecare poart logic cu i intrri conine 2i tranzistoare iar ntregul circuit conine 16 tranzistoare. Timpul de propagare Tp cumuleaz ntrzierile prin trei nivele de pori elementare. Reprezentarea cea mai convenabil a funciei este f = (a + bc)d. Acestei expresii logice i corespunde structura CMOS standard urmtoare.
Numrul minim de tranzistoare este 8; timpul de propagare al circuitului este
331
comparabil cu timpul de propagare al unei pori NAND3 deoarece n ambele structuri exist ramuri de descrcare a capacitii de sarcin formate din trei tranzistoare conectate n serie. b) Se consider c toate tranzistoarele au aceeai lungime L a canalului. Limile Wj, j = 28, se aleg n raport cu limea W1 a tranzistorului M1. Descrcarea nodului de ieire se poate face n trei moduri i anume, prin M1-M2 sau prin M1-M3-M4 sau prin M1-[M2**(M3-M4)]. Dac se alege W2 = W1 atunci grupul M1-M2 este echivalent cu un tranzistor care are dimensiunile W1 i 2L. Impunnd acest lucru i grupului M1-M3-M4 rezult W3 = W4 = 2W1 (grupul de tranzistoare M3-M4 este echivalent cu tranzistorul M2). n cazul cel mai defavorabil, rezistena efectiv de descrcare a capacitii de sarcin are valoarea Rn (max) = 2R1, R1 fiind rezistena efectiv dren-surs a tranzistorului M1. ncrcarea nodului de ieire se poate face n ase moduri i anume, prin M7 sau prin M5-M8 sau prin M6-M8 sau prin M7**(M5-M8) sau prin M7**(M6-M8) sau prin M7**[M8-(M5**M8)]; situaia cea mai defavorabil apare cnd ncrcarea capacitii de sarcin se face prin M5-M8 sau prin M6-M8. Este convenabil s se impun W5 = W6 = W8; grupurile serie M5-M8 i M6-M8 sunt echivalente fiecare cu un tranzistor care are dimensiunile W8 i 2L. Limea optim a tranzistorului M7 este W7 = W8 /2. Procednd astfel, rezistena efectiv maxim de ncrcare a capacitii de sarcin are valoarea Rp (max) = 2R8, R8 fiind rezistena efectiv dren-surs a tranzistorului M8. Condiia tpLH max = tpHL max este echivalent cu Rp (max) = Rn (max), de unde rezult R1 = R8 adic W8 = 3,5W1. S-au obinut dimensiunile W2 = W1, W3 = W4 = 2W1, W5 = W6 = W8 = 3,5W1 i W7 = 1,75W1. c) n condiiile precizate de enunul problemei, tranzistoarele M2 i M7 sunt blocate. Calculul tensiunii de tranziie a circuitului se poate face utiliznd schemele simplificate din figura urmtoare; se consider c toate tranzistoarele au aceeai tensiune de prag, adic VTn = *VTp* = VT < VDD /2. Dac tensiunea de intrare Vin are valori mai mici dect VT atunci tensiunile din nodurile A i B, determinate de M1 i respectiv M8 polarizate la maxim n conducie, sunt VA = 0V i VB = VDD deoarece tranzistorul echivalent M3, 4 este blocat iar M5, 6 este polarizat n conducie (regiunea liniar) i conecteaz ieirea circuitului la +VDD. Dac tensiunea de intrare Vin are valori mai mari dect VDD - VT atunci tensiunile din nodurile A i B, determinate de M1 i respectiv M8 polarizate la maxim n conducie, sunt VA = 0V i VB = VDD deoarece tranzistorul echivalent M5, 6 este blocat iar M3, 4 este polarizat n conducie (regiunea liniar) i conecteaz ieirea circuitului la mas. Cnd Vin crete de la valoarea VT la (VDD - VT), toate tranzistoarele (reprezentate n schemele simplificate) se afl n conducie i ID8 = ID5, 6 = ID3, 4 = ID1; n
332
aceast gam de variaie a tensiunii de intrare se afl tensiunea de tranziie Vtr, definit de relaia Vin = Vout. Observaie: Prin reducerea limii tranzistorului M5, 6 din schema de mai sus la jumtate se obine un circuit cu caracteristic static de transfer n tensiune simetric, la care Vtr = VDD /2. n cazul de fa Vtr > VDD /2. Dac Vin = Vtr atunci tranzistoarele M3, 4 i M5, 6 funcioneaz n regiunea de saturaie a curentului de dren deoarece VGS(3, 4) = VDS(3, 4) i VSG(5, 6) = VSD(5, 6); tranzistorul M1, avnd aceleai dimensiuni ca M3, 4 i find polarizat cu tensiunea VGS1 = VDD > VGS(3, 4), funcioneaz n regiunea liniar a curentului de dren. De asemenea, i tranzistorul M8 funcioneaz n regiunea liniar a curentului de dren deoarece VSD8 = VDD - VB < VDD - Vout < VDD /2 < VSG8 = VDD. Din condiia de egalitate a curenilor ID8 = ID5, 6 = ID3, 4 = ID1 rezult sistemul de ecuaii 2(VDD - VT)(VDD - VB) - (VDD - VB)2 = 2(VB - Vtr - VT)2 = = (Vtr - VA - VT)2 = 2(VDD - VT)VA - VA2 n care tensiunile VA, VB i Vtr sunt necunoscutele. Din ecuaia 2(VDD - VT)(VDD - VB) - (VDD - VB)2 = 2(VDD - VT)VA - VA2 rezult VDD - VB = VA iar sistemul de ecuaii de mai sus este echivalent cu 2(VDD - VA - Vtr - VT)2 = (Vtr - VA - VT)2 = 2(VDD - VT)VA - VA2. Fr a pierde din generalitate, se va rezova acest sistem de ecuaii considernd c VDD = 5V i VT = 0,7V. Se obine 2(4,3 - VA - Vtr)2 = (Vtr - VA - 0,7)2 = 8,6VA - VA2,
333
cu soluia Vtr = 2,75V; VA = 17V - 6Vtr = 0,5V; VB = 5V - VA = 4,5V.
3. a) S se dimensioneze tranzistorul M1 din structura inversorului din figura urmtoare, n raport cu M2, astfel nct s se obin VOL = 0,05VDD. Tensiunea de prag a celor dou tranzistoare este VT = 0,7V.
b) S se determine caracteristica static de transfer n tensiune a inversorului i tensiunea de comutare. R e z o l v a r e: a) Cnd Vin = H (VDD) i Vout = L = 0,05VDD, tranzistorul M1 funcioneaz n regiunea liniar a curentului de dren; M2 funcioneaz permanent n regiunea de saturaie deoarece VDS2 = VGS2 > VGS2 - VT. n regim static de funcionare curenii ID1 i ID2 sunt egali: (W1/L1)[2(Vin - VT)Vout - Vout2] = (W2/L2)(VDD - Vout - VT)2. nlocuind n aceast relaie Vin = VDD = 5V i Vout = 0,05VDD = 0,25V se obine condiia W1/L1 8W2/L2. Dac L1 = L2 atunci W1 8W2. b) Pentru tensiuni de intrare mai mici dect VT tranzistorul M1 este blocat iar la ieirea inversorului se obine tensiunea Vout = VDD - VT = 4,3V = VOH. Depirea pragului VT de ctre tensiunea Vin determin intrarea n conducie a tranzistorului M1 i micorarea tensiunii de ieire. Ct timp Vout > Vin - VT, M1 funcioneaz n regiunea de saturaie a curentului de dren iar caracteristica de transfer n tensiune este descris de ecuaia 8(Vin - VT)2 = (VDD - Vout - VT)2 Y Vout - 2,82Vin + 6,27. Aceast dependen dintre Vout i Vin este valabil numai pentru tensiuni de intrare cuprinse n intervalul (0,7V; 1,82V). Tensiunea de comutare a inversorului aparine acestui interval; impunnd condiia Vout = Vin n ecuaia de mai sus rezult Vtr 1,64V. Dac Vin crete peste valoarea 1,82V atunci tranzistorul M1 funcioneaz n regiunea liniar iar caracteristica de transfer este descris de ecuaia
334
16(Vin - VT)Vout - 8Vout2 = (VDD - Vout - VT)2 Y Vin 0,56Vout + 1,15/Vout + 0,16. Caracteristica static de transfer n tensiune este desenat n figura de mai jos.
4. S se implementeze cu circuite CMOS statice, utiliznd topologia DCVSL, funcia logic f(a, b, c, d) definit prin tabela de adevr urmtoare.
Re z o l v a r e: Grupnd zerourile funciei, se obine expresia produs de sume cu cost minim f = (b + d)(b + c + d)(a + b + c ), care se poate rescrie n forma f = d + bc d + abc = d + b(c d + ac). b b Structura unui circuit care implementeaz funcia f i funcia complementar = (b + d)(b + c + d)(a + b + c ) = (b + d)[b + (c + d)(a + c )] f este reprezentat n figura urmtoare. Reelele de tranzistoare Bn i Bn sunt complementare din punct de vedere funcional dar i din punct de vedere structural; reeaua Bn se deduce din Bn cu ajutorul dualismului serie-paralel i
335
invers. Circuitul conine 14 tranzistoare nMOS.
Blocurile Bn i Bn din figura de mai sus nu conin pri identice care s poat fi utilizate n comun. n general, exist mai multe posibiliti de transformare echivalent a reelei de tranzistoare Bn astfel nct aceasta s conin grupuri de tranzistoare conectate i comandate la fel ca n reeaua Bn. n urma unor astfel de transformri blocurile Bn i Bn rmn complementare din punct de vedere funcional dar nu i structural; dualismul serie-paralel nu se mai aplic. Forarea prilor identice ntre Bn i Bn are ca scop reducerea numrului de tranzistoare utilizate pentru implementarea perechii de funcii (f, ), adic f reducerea consumului de arie. n acest sens, o expresie logic mai avantajoas pentru funcia se obine prin f gruparea zerourile din tabela de adevr complementar, reprezentat mai jos:
= (b + d)(b + c + d)(a + b + c ) = b d + b(c d + ac). f Aceast expresie se aseamn cu f = d + b(c d + ac); pot fi utilizate n comun b
336
de ctre blocurile Bn i Bn 4 tranzistoare nMOS, dup cum se arat n figura urmtoare, iar circuitul conine numai 10 tranzistoare nMOS.
5. a) S se determine valoarea maxim a rezistenei R astfel nct circuitul din figura de mai jos s oscileze. Pragurile triggerului Schmitt inversor TTL sunt Vtr+ = 1,4V i Vtr- = 1,1V. b) S se calculeze perioada tensiunii Vout dac R = 390.
R e z o l v a r e: a) Aceast schem este una tipic de oscilator cu trigger Schmitt (vezi fig.4.93). n regim normal de funcionare tensiunea de intrare Vin crete pn la
337
1,4V i scade pn la 1,1V. Schemele simplificate de ncrcare i de descrcare a condensatorului C sunt desenate n figura urmtoare.
Curentul de intrare al porii TTL se calculeaz cu relaia I1 = (VCC - VBE(on) - Vin)/R1 = (4,3V - Vin)/4k. Condensatorul C se descarc numai dac curentul I6, absorbit de tranzistorul Q6 saturat prin rezistorul R, este mai mare dect curentul I1: (Vin - VCE6(sat))/R > (VCC - VBE(on) - Vin)/R1 Y R <
Vin 0,1 R1 . 4,3 Vin
n aceast relaie tensiunea de intrare Vin are valori n intervalul [1,1V; 1,4V]. Situaia cea mai defavorabil descrcrii condensatorului C apare cnd Vin = 1,1V; nlocuind aceast valoare n condiia de mai sus se obine Rmax < 952. b) Cnd condensatorul C se ncarc, tranzistorul Q7 funcioneaz n saturaie. Dac Q7 ar opera n regim activ normal atunci I7 (VCC - VBE7(on) - VD3(on) - Vin)/R = (3,6V - Vin)/R, VBC7 R9I7 = (3,6V - Vin )R9/R > 0,73V Y saturaie. Condensatorul se ncarc de la valoarea iniial 1,1V ctre valoarea final 4,3V prin R1**(R9 + R) = 460 (s-a neglijat tensiunea VCE7(sat) i curentul de baz al tranzistorului Q7), cu constanta de timp = 460100nF = 46s:
Vin ( t ) = 4,3 + (11 4,3)e t / = 4,3 3,2e t / . ,
ncrcarea dureaz pn cnd Vin atinge pragul Vtr+ = 1,4V: Vin(t1) = 1,4V Y t1 = ln(3,2/2,9) 4,5s. n intervalul de timp t1 tensiunea de ieire crete uor, de la valoarea iniial
338
3,5V la valoarea 3,575V; aceste valori rezult din relaia R Vout = Vin + ( 4,3 Vin ) . R + R9 Descrcarea condensatorului C se face de la valoarea iniial 1,4V ctre valoarea final VCE6(sat) + 4,2R/(R + R1) 0,47V prin R**R1 = 355, cu constanta de timp = 355100nF = 35,5s:
Vin ( t ) = 0,47 + (1,4 0,47)e t / = 0,47 + 0,93e t / .
Descrcarea dureaz pn cnd Vin atinge pragul Vtr- = 1,1V: Vin(t2) = 1,1V Y t2 = ln(0,93/0,63) 13,8s. Tensiunile Vin i Vout au perioade egale cu T = t1 + t2 = 18,3s. Variaiile n timp ale acestora sunt reprezentate n figura urmtoare.
6. Circuitul din figura urmtoare este un trigger Schmitt NMOS. Parametrii tranzistoarelor sunt W1 = W2 = W4 = W, W3 = 10W, VT1 = VT2 = VT3 = +1V, VT4 = -2V; toate tranzistoarele au aceeai lungime a canalului L = W i transconductana K. S se calculeze pragurile triggerului i s se deseneze caracteristica static de transfer n tensiune. R e z o l v a r e: Tranzistorul M4 se afl n conducie pentru orice valoare a tensiunii de intrare deoarece VGS4 = 0V > -2V. Dac Vin = 0V, nodul A este conectat la mas prin M1 i M2 polarizate n conducie; tranzistorul M3 este blocat iar nodul de ieire se conecteaz prin M4
339
la VDD (Vout = VOH = 5V). Creterea tensiunii de intrare determin creterea tensiunii VA; tensiunea Vin este divizat de tranzistoarele M1 i M2. Cnd tensiunea de intrare, n cretere, atinge pragul Vtr+ atunci VA = 1V i tranzistorul M3 se afl la limita intrrii n conducie. n acest moment tranzistorul M2 funcioneaz n regiunea liniar deoarece VDS2 = 1V < VGS2 - VT2 = 4V. Presupunnd c i M1 funcioneaz n regiunea liniar, din egalitatea curenilor ID1 = ID2 se obine: (VDD - VA - VT1)(Vin - VA) - (Vin - VA)2/2 = (Vout - VT2)VA - VA2/2; Vout = 5V; 6(Vin - 1) - (Vin - 1)2 = 7; Vin2 - 8Vin + 14 = 0 Y Vin 2,58V Y Vtr+ = 2,58V. Ipoteza c M1 funcioneaz n regiunea liniar este adevrat: VDS1 = 1,58V < VGS1 - VT1 = 3V. Depirea uoar a pragului Vtr+ de ctre tensiunea de intrare determin scderea brusc a tensiunii de ieire datorit reaciei pozitive dintre M2 i M3. Intrarea n conducie a tranzistorului M3 determin o reducere a tensiunii Vout care, fiind tensiune de comand pentru tranzistorul M2, determin o cretere a rezistenei dren-surs2 i implicit o cretere a tensiunii din nodul A; prin aceasta se accentueaz conducia tranzistorului M3 i reducerea curentului prin M2 .a.m.d., pn cnd M2 se blocheaz iar VA devine egal cu Vin. Cu VA = Vin 2,58V, tranzistoarele M3 i M4 funcioneaz n regiunea liniar i respectiv n regiunea de saturaie a curentului de dren (aceast ipotez se poate verifica dup determinarea tensiunii de ieire). Din egalitatea ID3 = ID4 rezult: 10(VA - VT3)Vout - 5Vout2 = (VGS4 - VT4)2/2; 5Vout2 - 15,8Vout + 2 = 0 Y Vout = 0,13V. Tensiunea de intrare cu valoare cuprins ntre 2,58V i 4V se transmite integral nodului A; dac Vin crete peste 4V, tensiunea VA rmne blocat la 4V iar
340
tensiunea de ieire este soluia ecuaiei: 10(VA - VT3)Vout - 5Vout2 = (VGS4 - VT4)2/2; 5Vout2 - 30Vout + 2 = 0 Y Vout = VOL 0,06V. Micornd tensiunea de intrare de la 5V la 4V, nivelul Vout = VOL = 0,06V se pstreaz. Dac Vin coboar sub 4V atunci se micoreaz curentul prin M3 (deoarece VA = Vin) i crete tensiunea de la ieirea circuitului. Tensiunea de la ieirea triggerului are valoarea 0,66V cnd Vin ajunge la 2,58V. Cnd Vout atinge valoarea 1V, tranzistorul M2 se afl la limita intrrii n conducie. Presupunnd c n acest moment M3 funcioneaz n saturaie, din egalitatea ID3 = ID4 rezult: 5(VA - VT3)2 = (VGS4 - VT4)2/2 Y VA = 1,63V Y Vtr- = 1,63V. Ipoteza c M3 funcioneaz n regiunea de saturaie este adevrat: VDS3 = 1V > VGS3 - VT3 = 0,63V. Dac tensiunea de intrare scade uor sub valoarea Vtr- atunci tensiunea de ieire crete brusc la 5V deoarece M2 intr n conducie i reduce tensiunea VA, curentul prin M3 se micoreaz, tensiunea de ieire crete, curentul prin M2 crete .a.m.d., pn cnd VA scade sub 1V iar tranzistorul M3 se blocheaz. Valoarea la care ajunge tensiunea VA datorit acestei reacii pozitive se determin din ecuaia urmtoare, n care Vin = 1,63V i Vout = 5V: (VDD - VA - VT1)(Vin - VA) - (Vin - VA)2/2 = (Vout - VT2)VA - VA2/2; VA2 - 8VA + 5,2 = 0 Y VA = 0,71V. S-a considerat c tranzistoarele M1 i M2 funcioneaz n regiunea liniar, ceea ce se verific prin rezultatul obinut. Caracteristica static de transfer n tensiune a circuitului este reprezentat n figura de mai jos.
341
7. Inversoarele din circuitul reprezentat n figura urmtoare sunt CMOS. S se determine caracteristica static de transfer n tensiune Vout(Vin).
R e z o l v a r e: Tensiunea din nodul A depinde de tensiunea de intrare Vin i de tensiunea din nodul B, n conformitate cu relaia:
VA =
R2 R1 Vin + VB . R1 + R 2 R1 + R 2
Dac R1 + R2 are valori suficient de mari atunci, pentru orice valoare a tensiunii de intrare, tensiunea VB are fie nivelul LOW 0V fie nivelul HIGH VDD. Aplicnd la intrarea circuitului o tensiune suficient de mic (eventual negativ), n nodurile A i B se obin tensiunile VA < Vtr1 i VB 0 iar Vout = VDD; Vtr1 este tensiunea de comutare sau de tranziie a inversorului 1. n aceast situaie
VA =
R2 Vin . R1 + R 2
Cnd tensiunea de intrare, n cretere, atinge nivelul Vtr+ atunci tensiunea VA ajunge la valoarea Vtr1:
Vtr + = (1 +
R1 ) Vtr1 . R2
Depirea uoar a pragului de tensiune Vtr+ de la intrarea circuitului, determin schimbarea nivelelor logice la ieirile celor dou inversoare (Vout = 0 i VB = VDD) i o cretere brusc a tensiunii din nodul A de la Vtr1 la valoarea:
VA = Vtr1 +
R1 VDD . R1 + R 2
Creterea n continuare a tensiunii Vin pn la valoarea VDD nu afecteaz nivelele logice existente la ieirile inversoarelor.
342
Cnd tensiunea de intrare, n scdere, atinge nivelul Vtr- atunci tensiunea VA ajunge din nou la valoarea Vtr1:
Vtr1 =
R2 R1 R Vtr + VDD Y Vtr = Vtr + 1 VDD . R1 + R 2 R1 + R 2 R2
Depirea uoar a pragului Vtr- de ctre Vin determin Vout = VDD, VB = 0 i scderea brusc a tensiunii din nodul A de la Vtr1 la valoarea:
VA = Vtr1
R1 VDD . R1 + R 2
Scderea n continuare a tensiunii Vin pn la valoarea 0 nu afecteaz nivelele logice existente la ieirile inversoarelor. Caracteristica de transfer n tensiune a acestui trigger Schmitt este desenat n figura de mai jos.
Tensiunea de histerezis VH nu depinde de parametrii inversoarelor, ceea ce constituie un avantaj. Pragurile Vtr- i Vtr+ depind ns de tensiunea de comutare a inversorului 1. Dac Vtr1 <
R1 VDD , atunci tensiunea de prag Vtr- are o valoare negativ. R1 + R 2
Dac Vtr1 = VDD /2 i R2 = 2R1, atunci caracteristica de transfer n tensiune este simetric: Vtr+ = 3VDD /4, Vtr- = VDD /4 i VH = VDD /2. Schema din enunul problemei poate fi modificat pentru a obine i alte relaii de control asupra tensiunilor de prag dect cele determinate mai sus. Un exemplu este prezentat n figura urmtoare; pentru simplitatea calculelor se consider c dioda D este ideal (VD(on) = 0V). La creterea tensiunii de intrare de la 0 ctre +VDD , dioda este blocat pn cnd Vin atinge pragul Vtr+ = Vtr1; depirea uoar a acestei valori determin tranziia LYH n nodul B, intrarea n conducie a diodei i creterea brusc a tensiunii
343
VA. La scderea tensiunii de intrare de la VDD ctre 0, dioda D se afl n conducie pn cnd Vin atinge pragul
Vtr = Vtr1
R1 VDD . R2
Depirea uoar a acestui prag determin tranziia HYL n nodul B, blocarea diodei i scderea brusc a tensiunii VA.
8. S se reprezinte grafic variaia n timp a tensiunii Vout generate de circuitul din figura urmtoare, considernd c R1C1 = 5R2C2 >> tp (timpul de propagare al unei pori). Toate porile logice sunt CMOS i au aceeai tensiune de comutare Vtr = VDD /2; se aproximeaz nivelele logice L i H de la ieirile porilor cu 0 i respectiv cu VDD. Rezistenele de limitare a curenilor prin diodele de protecie de la intrrile inversorului 1 i a porii NAND2 sunt mult mai mari dect R1 i respectiv R2.
R e z o l v a r e: Circuitul este format din dou astabile. Tensiunea periodic v1 generat de astabilul compus din inversoarele 1 i 2 reprezint comanda de autorizare pentru astabilul realizat cu porile 3 i 4. Factorul de umplere i perioada tensiunii dreptunghiulare v1, calculate cu ajutorul relaiilor 4.38-4.39, sunt 1 = 1/2 i respectiv T1 = 2R1C1ln3. Autorizarea i blocarea astabilului care genereaz tensiunea Vout se realizeaz alternativ, pe intervale de timp egale cu
344
R1C1ln3. Ct timp v1 = L, se obine Vout = L. Imediat dup ce are loc tranziia HYL a tensiunii Vout, cauzat de tranziia HYL a tensiunii v1 (vezi fig.4.90), este posibil ca v2 s ajung la valoarea minim -VDD /2. Durata R1C1ln3 n care v1 se menine la nivelul L este suficient de mare pentru ca tensiunea v2 s creasc de la valoarea -VDD /2 pn la +VDD:
v 2 ( t ) = VDD 1,5VDD e t / , = R 2 C 2 ; v 2 ( R 1C1ln3) = VDD 1,5VDD e 5ln3 VDD - 0,006VDD VDD.
Astfel, n momentul tranziiei LYH a tensiunii v1, tensiunea v2 are valoarea +VDD. n continuare, pe un interval de timp egal cu R1C1ln3, tensiunile v2 i Vout se modific dup cum se arat n figura de mai jos.
Variaia n timp a tensiunii v2 este descris, pe poriuni, cu relaii de forma
v 2 ( t ) = V final + (Vinitial V final ) e t / , = R 2 C 2 .
345
De exemplu, pentru primul segment de exponenial Viniial = 2VDD i Vfinal = 0; n momentul t1 tensiunea v2 atinge valoarea Vtr = VDD/2 i se declaneaz tranziiile la ieirile porilor 3 i 4. Tranziiile tensiunii de la ieirea porii 4 se transmit integral prin condensatorul C2 n tensiunea v2. Duratele t1, t2 i t3 ale impulsurilor de tensiune generate la ieirea circuitului au valorile R2C2ln4, R2C2ln3 i respectiv R2C2ln(4/3).
9. a) La intrarea circuitului reprezentat n figura urmtoare, denumit monostabil, se aplic un impuls de tensiune HIGH cu durata . Porile 1 i 2 sunt CMOS, au timpul de propagare tp i tensiunea de comutare Vtr = VDD /2. S se determine rspunsul Vout n funcie de ; se consider c RC >> tp.
b) S se determine rspunsul monostabilului la dou impulsuri de comand succesive, fiecare avnd durata 0 (2tp; 0,7RC). Al doilea impuls de comand se aplic dup un interval de timp fa de sfritul primului impuls. R e z o l v a r e: a) Dac tensiunea de intrare se menine la nivelul L orict de mult timp, atunci i Vout = L; aceasta este starea stabil a circuitului. Cu Vin = L, nivelul tensiunii de ieire este H dac i numai dac v > Vtr; aceast stare este ns instabil deoarece v tinde exponenial la 0. Circuitul trece din starea stabil n starea instabil dac impulsul aplicat la intrare are energie suficient, adic are o durat $ 2tp. n figura urmtoare sunt reprezentate variaiile n timp ale tensiunilor Vout i v declanate de un impuls cu durata 0 (2tp; 0,7RC). Salturile tensiunii Vout se transmit prin condensatorul C n nodul v. Scderea tensiunii v de la valoarea iniial VDD ctre valoarea final 0 este descris de relaia
v ( t ) = VDD e t / RC .
Revenirea circuitului napoi n starea stabil are loc atunci cnd v atinge valoarea Vtr1. Durata strii instabile nu depinde de durata impulsului de
346
comand ci numai de raportul Vtr /VDD i de componentele R, C; n cazul particular Vtr1 = VDD /2 se obine T = RCln2 0,7RC. Dac > 0,7RC atunci T = ; tensiunea v scade sub valoarea Vtr1 n intervalul de timp iar cnd are loc tranziia HYL a tensiunii de ieire, v depete nivelul Vtr - VDD. Cea mai mic valoare posibil a tensiunii v este -VDD. Rezistorul R* limiteaz curentul prin diodele circuitului de protecie de la intrarea porii 1; valoarea acestui curent nu trebuie s depeasc 10 mA. Revenirea tensiunii v la 0 de la valorile negative se face exponenial, cu constanta de timp R*C; din acest punct de vedere este de dorit ca R* s aib o valoare ct mai mic. b) Dac 2 + < 0,7RC atunci rspunsul monostabilului este identic cu cel reprezentat n figura de mai sus; altfel spus, al doilea impuls de comand nu are nici un efect asupra impulsului generat la ieirea circuitului. Dac + < 0,7RC < 2 + atunci se genereaz un singur impuls de ieire, cu durata T = 2 + . Dac + > 0,7RC, adic cel de-al doilea impuls de comand se aplic dup ce monostabilul a revenit n starea stabil, atunci rspunsul este format din dou impulsuri. Sunt posibile dou situaii: - intervalul de timp dintre impulsurile de comand este suficient de mare astfel nct v = 0 n momentul aplicrii celui de-al doilea impuls; n acest caz monostabilul rspunde n mod identic la cele dou comenzi, adic cu cte un impuls de durat T = 0,7RC.
347
- al doilea impuls de comand se aplic imediat dup revenirea monostabilului n starea stabil, cnd tensiunea v are o valoare negativ. Aceast situaie este reprezentat grafic n figura de mai jos. La primul impuls de comand monostabilul genereaz un impuls cu durata T1 = 0,7RC; al doilea impuls generat are o durat T2 < 0,7RC dependent de , , R, R*, C i de raportul Vtr /VDD.
10. n figura urmtoare este reprezentat caracteristica ID(VDS) a unui tranzistor nMOS cu canal indus, polarizat cu tensiunea maxim VGS = VDD. Rezistena efectiv dren-surs se aproximeaz cu relaia standard
Rn = 0,5(VA/IA + VB/IB).
348
Punctele A i B de pe caracteristica ID(VDS) sunt situate n regiunea de saturaie a curentului de dren i respectiv la mijlocul regiunii liniare. S se determine rezistenele dren-surs Rn i Rp ale tranzistoarelor cu canal n i respectiv p, considernd VDD = +5V; W/L = 1,5; Kn = 73A/V2; VTn = 0,7V; Kp = 21A/V2; VTp = -0,8V. R e z o l v a r e: Curenii IA i IB au expresiile urmtoare:
IA =
3 W 1 W K ' (VDD VT ) 2 , I B = K ' (VDD VT ) 2 . L 8 L 2
Formula de aproximare a rezistenei dren-surs devine:

R= 5V 2 VT 1 . DD 3K ' (W / L ) (VDD VT ) 2
Se obin rezultatele Rn 5,8L/W [k] 3,9k i Rp 21L/W [k] 14k. Aceste rezistene se mresc dac se reduce tensiunea de alimentare; de exemplu, dac VDD = +3,3V atunci Rn 10,2L/W [k] i Rp 37,8L/W [k].
11. Circuitul desenat n figura urmtoare, compus din 3 inversoare CMOS

conectate n serie, are ca sarcin 2 intrri TTL-LS. Se consider c: - WLgox /tox = 0,8fF (adic 0,810-15F), unde W i L reprezint dimensiunile minime ale unui tranzistor MOS; - Kn = 73A/V2; VTn = 0,7V; Kp = 21A/V2; VTp = -0,8V; - capacitatea unei intrri TTL-LS este de 5pF.
a) S se calculeze tensiunea VOL de la ieirea lanului de inversoare. Dimensiunile celor 6 tranzistoare MOS sunt indicate n figur; de exemplu, 5/2 nseamn o lime egal cu 5W i o lungime egal cu 2L. b) Utiliznd modelul RC al inversorului CMOS (vezi fig.4.52), s se determine timpii de propagare tpLH i tpHL de la nodul Vin la nodul Vout.
349
c) S se recalculeze tpLH i tpHL, considernd c inversorul 3 este comandat direct de ctre inversorul 1. R e z o l v a r e: a) Schema simplificat pentru calculul tensiunii VOL, n regim de funcionare static, este desenat n figura de mai jos. Tranzistorul nMOS din inversorul 3 funcioneaz n regiunea liniar.
0,07320/3(4,3VOL - 0,5VOL2) = 2(4,6 - VOL)/20; VOL2 - 9VOL + 1,89 = 0 Y VOL = 0,21V. b) Rezistenele efective dren-surs ale tranzistoarelor celor 3 inversoare CMOS, calculate cu relaiile Rn = 5,8L/W [k] i Rp = 21L/W [k], au valorile: Rn1 = 3,86k, Rn2 = 2,32k, Rn3 = 0,87k, Rp1 = 7k, Rp2 = 2,8k i Rp3 = 2,1k. Sarcinile capacitive parazite cu care sunt ncrcate inversoarele sunt: C1 = 62,4fF, C2 = 212fF i C3 = 10,12pF. Utiliznd relaiile 4.23, se obin urmtoarele valori pentru timpii de propagare: tpLH1 = Rp1C1 = 436,8ps, tpHL1 = Rn1C1 = 240,8ps, tpLH2 = Rp2C2 = 593,6ps, tpHL2 = Rn2C2 = 491,8ps, tpLH3 (Rp3**10k)C3 = 17,563ns, tpHL3 = Rn3C3 = 8,804ns, tpLH = tpLH1 + tpHL2 + tpLH3 18,5ns, tpHL = tpHL1 + tpLH2 + tpHL3 9,6ns, tp = 0,5(tpLH + tpHL) 14ns. c) Sarcina capacitiv i timpii de propagare ai inversorului 1 sunt: C1* = (18 + 1,5150)0,8fF = 194,4fF, tpLH1 = Rp1C1* = 1,360ns, tpHL1 = Rn1C1* = 0,75ns.
350
Rezult tpLH = tpHL1 + tpLH3 18,3ns, tpHL = tpLH1 + tpHL3 10,2ns, tp = 14,25ns. Prin eliminarea inversorului 2 s-a obinut o cretere nesemnificativ a timpului de propagare tp, de la 14ns la 14,25ns.
4.7 Probleme propuse spre rezolvare 1. S se implementeze sumatorul elementar de 1 bit: a) cu circuite I2L,
b) cu circuite CMOS, utiliznd topologia DCVSL.
2. a) S se determine funcia logic F(a, b, c, d, e) realizat de circuitul din figura urmtoare.
b) S se calculeze tensiunea de comutare a circuitului cnd variabilele b i d se menin constante, la nivelele logice H i respectiv L, iar variabilele ace se modific din LLL n HHH. c) S se calculeze, utiliznd modelul RC, timpii de propagare asociai cu tranziiile abcde = LLLLL Y HHHHH Y LHLHHH. Se consider Kn = 73A/V2; VTn = 0,7V; Kp = 21A/V2; VTp = -0,8V i WLgox/tox = 0,8fF, unde W i L reprezint dimensiunile minime ale unui tranzistor MOS.
351
3. S se dimensioneze tranzistoarele super bufferului nMOS reprezentat n fig.4.83 i s se determine caracteristica static de transfer n tensiune, considernd Kn = 73A/V2; VTn = 0,7V; Kp = 21A/V2; VTp = -0,8V; VDD = 5V. 4. Circuitul din figura de mai jos este un astabil cu inversoare CMOS, alimentate cu VDD = +5V. S se determine perioada de oscilaie i s se reprezinte grafic variaiile n timp ale tensiunilor v1, v2, v3, v4, considernd Kn = 73A/V2; VTn = 0,7V; Kp = 21A/V2; VTp = -0,8V; (W/L)p = 4(W/L)n = 10; VD(on) = 0,7V.
5. a) S se calculeze pragurile i tensiunea de histerezis ale triggerului Schmitt din figura urmtoare n funcie de rezistena R.
b) S se determine valoarea rezistenei R la care se anuleaz tensiunea de histerezis. c) S se reprezinte grafic caracteristica de transfer Vout(Vin) pentru o valoare a rezistenei R mai mare dect cea determinat la punctul b. d) S se repete punctele a, b, c considernd c R este conectat n emitorul tranzistorului Q2.
6. S se calculeze pragurile triggerului Schmitt TTL reprezentat n

fig.4.95; s se repete aceste calcule presupunnd c scurtcircuitul dintre baza
352
i colectorul tranzistorului Q1 nu este realizat.
7. Poarta XOR i inversorul din circuitul reprezentat n figura urmtoare sunt CMOS; caracteristica static de transfer n tensiune a inversorului este simetric. La intrarea circuitului se aplic o tensiune dreptunghiular cu perioada T i factorul de umplere . S se determine rspunsul Vout(t) n funcie de T, i constanta de timp RC; se consider c T i produsul RC au valori mult mai mari dect timpii de propagare ai celor dou pori logice.
8. a) La intrarea unui inversor cu tensiunea de comutare egal cu VDD/2 se aplic tensiunea reprezentat n diagrama de mai jos. S se determine rspunsul inversorului, neglijnd timpul de propagare tp.
b) Oscilaiile din tensiunea de comand Vin, care apar imediat dup ce au loc tranziiile LYH i HYL, sunt nedorite; aceste oscilaii pot s fie filtrate cu ajutorul unui inversor de tip trigger Schmitt. Cunoscnd amplitudinea oscilaiilor, s se precizeze valorile pragurilor triggerului astfel nct rspunsul acestuia s nu conin erori.

Porti Logice

Încărcat de

Informații document

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Porti Logice

Încărcat de

Drepturi de autor:

Formate disponibile

Circuite Logice Combinaionale

Cap.4 FAMILII DE CIRCUITE INTEGRATE DIGITALE

Cap.4 Familii de circuite integrate digitale

Circuite Logice Combinaionale

Cap.4 Familii de circuite integrate digitale

4.1 Circuite logice cu tranzistoare bipolare

Circuite Logice Combinaionale

Cap.4 Familii de circuite integrate digitale

Circuite Logice Combinaionale

Cap.4 Familii de circuite integrate digitale

Circuite Logice Combinaionale

Cap.4 Familii de circuite integrate digitale

Circuite Logice Combinaionale

Cap.4 Familii de circuite integrate digitale

Circuite Logice Combinaionale

Cap.4 Familii de circuite integrate digitale

Circuite Logice Combinaionale

Cap.4 Familii de circuite integrate digitale

Circuite Logice Combinaionale

Fig.4.17 Realizarea funciei WAND cu pori TTL cu colector n gol

Cap.4 Familii de circuite integrate digitale

Circuite Logice Combinaionale

Fig.4.20 Poarta TTL-S NAND2

Cap.4 Familii de circuite integrate digitale

Circuite Logice Combinaionale

Cap.4 Familii de circuite integrate digitale

Circuite Logice Combinaionale

Cap.4 Familii de circuite integrate digitale

Fig.4.26 Poarta TTL-F NAND2

Circuite Logice Combinaionale

Cap.4 Familii de circuite integrate digitale

Circuite Logice Combinaionale

Cap.4 Familii de circuite integrate digitale

Circuite Logice Combinaionale

Cap.4 Familii de circuite integrate digitale

Fig.4.32 Caracteristicile de transfer n tensiune ale porii ECL 100K

Circuite Logice Combinaionale

Cap.4 Familii de circuite integrate digitale

fig.4.34; s-a considerat VBE(on) = 0,7V, VBE(sat) = 0,8V i VCE(sat) = 0,1V.

Circuite Logice Combinaionale

Cap.4 Familii de circuite integrate digitale

Fig.4.36 Poarta I2L Schottky

Circuite Logice Combinaionale

4.2 Circuite logice cu tranzistoare MOS

Cap.4 Familii de circuite integrate digitale

Circuite Logice Combinaionale

1 W K ' (VGS VT ) 2 , dac VDS $ VGS - VT L 2

Cap.4 Familii de circuite integrate digitale

Circuite Logice Combinaionale

VDD (VDD Vout )Vout + 4 2

VDD Vout V2 + + DD 4 2 16Vout

dVin V 2Vout 1 2 = DD = 1 dVout 2 (VDD Vout ) Vout 2

Cap.4 Familii de circuite integrate digitale

Fcnd substituia y = Vout/VDD n relaia 4.13, se obine ecuaia

dVin V2 V 1 = DD2 = 1, y B = out 0,2 dVout 2 16Vout VDD

Circuite Logice Combinaionale

timpii de propagare ai inversorului.

Fig.4.44 Comanda unui inversor NMOS cu pori de transmisie

Cap.4 Familii de circuite integrate digitale

Circuite Logice Combinaionale

Cap.4 Familii de circuite integrate digitale

conin fiecare cte 9 tranzistoare, din care 3 sunt cu canal iniial.

Circuite Logice Combinaionale

Cap.4 Familii de circuite integrate digitale