TEMA A

A.1 Clase de circuite integrate i familii tehnologice de CIN.

A.2 Definire, Simboluri, parametrii statici i dinamici.
A.3 Exemple de implementare a operatorilor n familii tehnologice uzuale
A.1 Clase de circuite integrate i familii tehnologice de CIN
Circuitele integrate reprezint clasa tehnologic de circuite electronice
realizate monolitic n scopul miniaturizrii volumului ocupat i masei, consumului
redus de putere, creterii fiabilitii i reproductibilitii parametrilor funcionali,
precum i pentru identificarea tipizat a unui set de parametrii funcionali cu un
anumit tip de component microelectronic.
Circuitele integrate analogice (CIA sau AIC - Analog Integrated Circuits) sunt
cele care funcioneaz n regim de amplificare liniar, de semnal mic, clasele A, B de
funcionare pentru elementele active, motiv pentru care se numesc i circuite integrate
liniare CIL. Cele mai reprezentative grupe de circuite integrate analogice sunt:
amplificatoarele operaionale - AO; regulatoarele liniare LR- Linear regulator; circuite
analogice specializate FAIC - Functional Analog Integrated Circuits).
Circuitele integrate numerice (CIN sau DIC - Digital Integrated Circuits)
sunt cele care funcioneaz n regim de semnal mare, cu elemente active care
funcioneaz n comutaie electronic i n regim de impulsuri. ntruct CIN sunt
folosite cu precdere pentru implementarea (realizarea) funciilor i sistemelor de
funcii logice binare, combinaional sau secvenial, CIN se mai numesc i circuite
integrate logice.
Primul circuit integrat logic a fost realizat n tehnologie RTL (Resistor
Transistor Logic). n 1962 s-au brevetat operatori AND, respectiv OR n tehnologie
DTL (Diode Transistor Logic). nlocuirea diodelor semiconductoare cu un tranzistor
multiemitor i introducerea unui etaj de ieire cu tranzistoare n contratimp a condus
la o structur standardizat n 1964 de compania Texas Instruments, sub numele de
familia logic TTL (Transistor Transistor Logic) SN 74XXX/ 54XXX. Aceast
familie a dominat peste dou decenii aplicaiile cu circuite integrate logice bipolare.
Primul circuit integrat MOS a aprut n paralel cu TTL, n 1962 fiind brevetat
de compania Fairchild, avnd o densitate de integrare superioar tehnologiilor
bipolare. Dezvoltarea aplicaiilor a fost ntrziat de sensibilitatea ridicat a
circuitelor MOS la sarcini i descrcri electrostatice, timpi de propagare relativ mari
etc. Dup brevetarea n 1970 a familiei CMOS CD4XXX familiile logice MOS au
nceput s se impun pe scar tot mai larg n aplicaii, devenind tehnologia
dominant a prezentului i a viitorului apropiat n electronica uzual.
Tehnologia BICMOS, reprezint combinaia ntre avantajele de vitez de lucru
i curent mare de ieire de la bipolare, cu densitatea mare de integrare i consumul
mic de putere la CMOS, fiind promovat ncepnd cu clasele de microprocesoare
Pentium II ale companiei Intel.
Clasificarea CIN este o problem relativ dificil. Sunt prezentate n
bibliografie foarte multe criterii de clasificare.
Un prim criteriu ia n considerare numrul de tranzistoare integrate pe
chip-capsul CI, rezultnd tabelul 1.
1

Tabel 1

Un alt criteriu de clasificare, oarecum similar primului, ia n considerare

numrul de pori echivalente, pe baza crora CIN sunt clasificate conform tabelului 2.
Tabel 2

Pe msura perfecionrii tehnologiilor, circuitele integrate, ndeosebi cele

numerice au evoluat prin creteri exponeniale n densitatea de integrare i
complexitate, respectiv prin scderi sistematice i cvasiliniare ale timpilor de
propagare (creteri corespunttoare ale frecvenelor maxime de lucru ale CI).
Legea lui Moore, enunat dup 1965, afirma c n hardware "numrul de
tranzistoare per circuit integrat se dubleaz la fiecare 12...18 luni". Ritmul acesta de
evoluie tehnologic a fost meninut pn la sfritul secolului XX, dup care au
nceput s se manifeste limitele de integrare pe substrat semiconductor din Siliciu,
sau GaAs, ntruct orice tranzistor este structur multi-atom i multi-strat i sub
anumite niveluri de miniaturizare tehnologic funcional nu se poate cobor.

n 1971 a fost brevetat microprocesorul Intel 4004 de 4 bii, revoluionnd

domeniul sistemelor numerice. Tehnologiile disponibile n prezent au ajuns s
depeasc modul de gndire structural al proiectanilor de sisteme numerice.
n figura A.1 sunt reprezentate principalele clase de circuite integrate:

Clasificarea structural a sistemelor numerice se face prin mprirea lor n

ordine de complexitate, fiecrui ordin fiindu-i asociate anumite sisteme de funcii
logice implementate, ca n tabelul 3.
Tabel 3

Proporia dintre hardware i software scade sistematic odat cu creterea

ordinului de complexitate la sistemele numerice clasificate mai sus.
3

Familiile tehnologice de circuite integrate logice se pot clasifica i selecta pentru

aplicaii dup mai multe criterii astfel:
a)
tipul de purttori de sarcin care sub influena polarizrilor dau curenii
principali prin porturile (intrrile i ieirile) operatorilor logici: bipolare,
unipolare, hibride-mixte;
b)
numrul de stri posibile la intrri / ieiri: dou stri Binary Logic
(01), trei stri Three State Logic TSL (01HZ starea de mare
impedan, cnd nu intr i nu iese curent din operatorul logic);
c)
direcionalitatea circulaiei semnalelor: unidirecionale, de la intrare la
ieire; bidirecionale, sub controlul logic al unei variabile binare de sens
al circulaiei informaiei binare;
d)
nivelul de integrare uzual al CIN realizate: SSI, MSI, LSI, VLSI,
ULSI;
e)
Puterea medie consumat n curent continuu pe operator individual
(poart logic) sau pe circuit integrat care grupeaz operatori logici
similari din punct de vedere funcional; LPG Low Power Gates pn la
5 mW, SPG - Standard Power Gates pn la 50 mW, MPG Medium
Power Gates pn la 500 mW;
f)
Timpul mediu de propagare care trebuie s fie ct mai mic, respectiv
frecvena maxim de lucru, care se obine ca invers a timpului mediu
de propagare i trebuie s fie ct mai mare
n tabelul 4 sunt prezentate principalele familii tehnologice de operatori logici
realizai ca circuite integrate:
Tabelul 4
Tipul
conduciei

Denumirea familiei
tehnologice de CIN
Transistor Transistor Logic
Standard
High Speed TTL
Low Power TTL
Schottky TTL

Low Power Schottky TTL

Bipolar

Advanced Schottky TTL

Advanced Low Power Schottky
TTL

Fast TTL
Giga Hertz TTL
Emitter Coupled Logic 10K
Emitter Coupled Logic 100K
Integrated Injection Logic

Putere
consumat static
pe operator logic
[mW]

Timp mediu
de propagare
[ns]

TTL

10

12

H TTL
L TTL
S TTL
LS TTL
AS TTL
ALS

16
1
20
2
20
1

6
32
3
10
2
4

5
25
25
40
2x10-4

3
1
2
0,7
500

Acronim

F TTL
G TTL
ECL 10K
ECL 100K
IIL, I2L

Tabelul 4 continuare
Tipul
conduciei

Denumirea familiei
tehnologice de CIN

N Channel MOS Logic

P Channel MOS Logic
Complementary Symetry MOS
Unipolar High Speed CMOS
Advanced CMOS
Low Voltage CMOS
Advanced Low Voltage CMOS
Hibrid / Low Voltage Technology
BiCMOS Technology
Mixt
Advanced BiCMOS Technology
Advanced Low Power BiCMOS

Acronim

Putere
consumat static
pe operator logic
[mW]

Timp mediu
de propagare
[ns]

NMOS
PMOS
CMOS
HC, HCT
AC, ACT
LVC
ALVC
LVT
BCT
ABT
ALB

1
1
1x10-3
10x10-3
50x10-3
10x10-3
20x10-3
2
20
10
2

35
250
40100
8
3
4
2
2
2
1,5
1

Familia TTL (Transistor Transistor Logic) a fost introdus de firma Texas

Instruments (SUA) n 1964 i s-a dezvoltat continuu prin adugarea de noi tipuri de
circuite. Este cea mai rspndit familie de circuite integrate numerice i a influenat
constant dezvoltarea echipamentelor i sistemelor numerice. n prezent gama de
aplicaii pentru utilizare a circuitelor TTL este din ce n ce mai restrns.
Circuitele logice din familia TTL sunt fabricate cu tranzistoare bipolare
NPN, funcioneaz n logica pozitiv (nivel ridicat de tensiune 1 logic HIGH,
respectiv nivel cobort de tensiune 0 logic LOW), fiind alimentate cu o tensiune
nominal de 5V, pozitiv i cu tolerana uzual de 5%.
Familia TTL cuprinde circuite integrate logice realizate iniial n tehnologie
bipolar, incluznd ulterior i alte serii de circuite TTL cu mbuntiri i cu diferite
valori ale caracteristicilor statice i dinamice de lucru.
Familia TTL s-a produs sub licen i n Romnia la IPRS Bneasa, n perioada
1972-1995 sub denumirea CDB 4XXX Circuite Digitale Bneasa.
Familia CMOS (Complementary Symetry Metal Oxide Semiconductor) a fost
introdus i dezvoltat aproximativ n aceeai perioad cu familia TTL, de ctre
compania american Fairchild, dar iniial a avut o utilizare mai redus n aplicaii
datorit timpilor de propagare mai mari ca la TTL i implicit o frecven de operare
mai mic, uzual pn la 10 MHz. La realizarea acestor circuite sunt folosite
tranzistoare MOS cu canal N i cu canal P, evitndu-se utilizarea rezistenelor sau a
altor componente pasive n schemele de realizare a operatorilor logici.
Familia CMOS ofer o serie de avantaje fa de circuitele TTL:
creterea densitii de integrare de circa zece ori n acelai volum al chip-ului;
rezistena de intrare este foarte mare, curenii de intrare sunt foarte mici, ceea
ce corespunde la un factor de interconectare static mult mai mare dect la TTL;
tehnologia CMOS este mai simpl, deci i mai ieftin;
5

 puterea consumat n regim static este foarte mic n comparaie cu TTL;

este posibil folosirea unei game lrgite de tensiune de alimentare (pentru
seria CD 4000, 318 V);
au stabilitate n funcionare n prezena zgomotelor (perturbaiilor) mult mai
bun dect cea ntlnit la familia TTL, la acelai nivel al tensiunii de alimentare.
Dezavantajul major al seriei CD 4000 const n timpul de propagare mai mare
dect la TTL, dar datorit perfecionrilor tehnologice ulterioare timpul de propagare
a fost redus considerabil la seriile CMOS perfecionate.
Familia CMOS cuprinde circuite integrate logice realizate n tehnologie
unipolar, incluznd ulterior i alte serii de circuite CMOS cu mbuntiri i cu
diferite valori ale caracteristicilor statice i dinamice de lucru.
Familia CMOS standard s-a produs sub licen i n Romnia la ntreprinderea
Microelectronica Bneasa, n perioada 1980-2000 sub denumirea MMC 4XXX
Microelectronica MOS Circuits.
A.2.1 Definire i simboluri pentru operatori logici
Operatorii logici sunt denumii uzual i pori logice (Logic Gates) datorit
faptului c circuitele de tip produs, realizate cu diode i rezistoare, au fost utilizate
frecvent ca circuite de validare (pori de validare) a trecerii unor semnale ntre blocuri
funcionale, sub controlul binar decisiv al unei variabile logice.
Operatorii logici fundamentali reprezint clasa de circuite integrate logice n
care sunt implementate principalele funcii logice fundamentale, adic funciile logice
de dou variabile binare (BLF Basic Logic Function), prezentate ca variaie logic
n tabelul 5.
Tabelul 5
Variaia logic
Denumire
Simbol
x 0
0
1
1
Expresie logic
operator logic IEEE
y 0
1
0
1
f0
0
0
0
0
0
L (zero, minim) Masa electric
f1

x y

AND

f2

x y

x y

f3

BUFFER x

f4

x y

x y

f5

BUFFER y

f6

x y x y x y XOR

f7

x y

Repetor logic

Suma modulo 2

OR

Tabelul 5 continuare
x
y

Variaia logic
0
1
1
1
0
1

0
0

Expresie logic

Denumire
operator logic
NOR

f8

x y

f9

x y x y x y NXOR

f10

f11

x y

Inversor logic
Implicaie direct

f12

NOT x

f13

x y

Inversor logic
Implicaie invers

f14

x y

NAND

f15

Simbol
IEEE

Coincidena

NOT y

H (unu, maxim)

Sursa de
alim. sau

Operatorul logic fundamental NAND ete denumit i operator de baz pentru

c oricare dintre ceilali operatori pot fi realizai prin circuite combinaionale folosind
numai operatori NAND, astfel de exemple fiind prezentate n tabelul 6.
Tabel 6

Schemele combinaionale prezentate anterior demonstreaz o posibilitate

logic, dar din punct de vedere practic sunt realizate pe mai multe niveluri succesive
de operatori conectai n cascad, ceea ce conduce la creterea progresiv a timpului
de propagare, motiv pentru care productorii de CIN au elaborat scheme pentru
fiecare tip de operator logic fundamental, standardizndu-le pe acelea care asigur
reproductibilitatea caracteristicilor statice i dinamice specifice familiei tehnologice.
Exist i numeroase alte tipuri de operatori logici care nu sunt fundamentali,
dar au utilitate practic n realizarea circuitelor logice combinaionale la un nivel de
complexitate acceptabil. Cei mai importani dintre acetia sunt prezentai n tabelul 7.
Tabelul 7
Expresia funciei logice
la ieire

x y pe Rext

x y pentru E 1;

HZ pentru E 0.

Denumire operator logic

Simbol
IEEE

NAND Open Collector OC

(sau Open Drain la CMOS)
Not: Mai sunt realizai n
varianta OC i operatori AND,
Buffer, Inversor logic

NAND Three State - TSL

Not: Mai sunt realizai n
varianta TSL i operatori AND,
Buffer, Inversor logic

A B C D

AND NOR (I SAU NU)

A B C D E F G
H cu 2 sau cu 4 intrri
n

NAND cu n=3, 4, 8 intrri

xi

i 1

Not: Mai sunt realizai n

varianta cu 3 intrri i operatori
AND, NOR

x y pentru S 1;

y x pentru S 0.

Operator
de
transfer
bidirecional (BUTERFLY
sau Transfer Gate)

n cadrul circuitelor integrate numerice care conin arii de pori logice

programabile sunt inclui operatori logici cu numr foarte mare de intrri (pn la
128) care permit o versatilitate foarte mare a sistemelor de funcii logice care pot fi
implementate, chiar fr a se mai trece prin etapa de minimizare a costurilor
(complexitii) funciilor logice.

A.2.2 Parametrii statici pentru operatori logici integrai

Parametrii i caracteristicile statice pentru operatori logici, ca pentru orice alte
circuite electronice, se refer la regimul de funcionare n curent continuu i
considerarea operatorilor logici conform cuadripolilor electrici atunci cnd se face
analiza curenilor i tensiunilor specifice.
Principalii parametrii statici ai operatorilor logici sunt:
- tensiunea nominal de alimentare, polaritatea acesteia i domeniul tensiunilor
de alimentare permise;
- domeniul temperaturilor de lucru;
- tipuri de capsule pentru CIN;
- nivelurile logice, nominale i limitele admise;
- tensiunea de intrare de tranziie (nivelul de tranziie);
- marginile de zgomot n regim static;
- curenii de intrare i curenii de ieire n strile 0 (L) i 1 (H);
- capabilitatea de ncrcare static a ieirii operatorului (FAN-OUT, FO);
- capabilitatea de ncrcare static a intrrii operatorului (FAN-IN, FI);
- curentul de alimentare pe capsul de circuit integrat cu ieirile operatorilor n
starea 0 (L), respectiv n starea 1 (H);
- puterea disipat de operatorul logic n curent continuu;
- costul mediu pe operator logic, n moned internaional;
- Caracteristicile de transfer n tensiune (VTC Voltage Transfer
Characteristic) pentru operatori logici simpli, respectiv cu inversare logic.
Tensiunea nominal de alimentare (Supply voltage) este determinat de
tehnologia de realizare a operatorilor i are polaritate pozitiv pentru marea
majoritate a familiilor tehnologice prezentate n tabelul 4, excepie fcnd familiile
ECL i PMOS care se alimenteaz cu polaritate negativ. Tolerana tensiunii de
alimentare este de regul 5% pentru majoritatea familiilor tehnologice pentru care
este specificat o valoare a tensiunii nominale de alimentare. Pentru unele familii
tehnologice se recomand un interval de tensiuni ca domeniu de tensiuni de
alimentare permise (Recommended Supply Voltage Range) pentru a se asigura
decelarea (separarea) distinct a nivelurilor logice, respectiv ncadrarea puterii
disipate n curent continuu sub valoarea de la care ncepe ambalarea termic
ireversibil a dispozitivelor semiconductoare comutatoare.
Domeniul temperaturilor de lucru (Operating Temperature Range) este o
specificaie tehnic a productorilor de CIN care este corelat cu specificaiile de
fiabilitate i de ncapsulare pentru diverse domenii de aplicaii.
n tabelul 8 sunt prezentate exemple de valori pentru domeniul tensiunilor de
alimentare i domeniul temperaturilor de lucru pentru diverse calase de CIN.
Tipurile de capsule pentru CIN se mpart n dou mari clase, funcie de
tehnologia de asamblare n modulele electronice, iar acestea se mpart n subclase n
funcie de modul de dispunere i numerotare a terminalelor (pinilor) CIN i n funcie
de materialele folosite pentru realizarea capsulei (plastic termo-disipativ, ceramic,
metal + plastic, metal + ceramic etc.).
9

Tipurile de capsule sunt codificate standardizat cu aprobarea JEDEC (Joint

Electronic Devices Engineering Council), respectiv a EIA din SUA (Electronic
Industry Association).
Tabelul 8
Familia
Clasa de CIN
Domeniul tensiunii de Domeniul
tehnologic la productori
alimentare
temperaturilor
de
lucru
TTL
74XXX
Vcc = + 5V 5%
0C ... +70C
Industrial
Vcc =4,75 ... 5,25V
54XXX
Vcc = + 5V 10%
55C ... +125C
Militar
Vcc =4,5 ... 5,5V
HTTL
74 H XXX
Vcc =4,75 ... 5,25V
0C ... +70C
LTTL
74 L XXX
Vcc =4,75 ... 5,25V
0C ... +70C
STTL
74 S XXX
Vcc =4,75 ... 5,25V
0C ... +70C
LS TTL
74 LS XXX
Vcc =4,75 ... 5,25V
0C ... +70C
54 LS XXX
Vcc =4,5 ... 5,5V
55C ... +125C
AS TTL
54 AS XXX
Vcc =4,5 ... 5,5V
55C ... +125C
F TTL
74 F XXX
Vcc =4,75 ... 5,25V
0C ... +70C
G TTL
74 G XX
Vcc =1,65 ... 3,6V
0C ... +70C
ECL 10K
MC 10 EXXX VEE = 5,19 ... 5,21 V 40C ...... +85C
ECL 100K MC 100 EXXX VEE = 4,2 ... 5,2 V
40C ...... +85C
IIL
Vcc =1,2 ... 9V
0C ... +70C
NMOS
MMN XXX
VDD =3 ... 15V
0C ... +70C
PMOS
MMP XXX
VSS = 3 ... 15V
0C ... +70C
CMOS
CD 4XXX
VDD =3 ... 18V; VDD1 =5V; 0C ... +70C
MMC 4XXX
VDD2 =10V; VDD3 =15V;
HCT
74 HC 4XXX
VDD =4,5 ... 5 ... 5,5V
0C ... +70C
ACT
74 AC 4XXX
VDD =4,5 ... 5 ... 5,5V
0C ... +70C
LVC
74 LOC 4XXX VDD =2 ... 3,3 ... 4,6V
0C ... +70C
BCT
VDD =4,5 ... 5 ... 5,5V
0C ... +70C
ALB
VDD =3 ... 3,3 ... 3,6V
0C ... +70C
Clasa circuitelor integrate cu plantare prin guri (eventual metalizate la cablaje
multistrat) i lipire cu aliaj fludor - Pin Through Hole PTH - este nc bogat
reprezentat la majoritatea productorilor de CIN i cuprinde urmtoarele subclase:
Single In-line Package (SIP), tehnologie de ncapsulare preluat de la
tranzistoare, cu toi pinii pe aceeai parte a capsulei CIN, cu pinul 1
marcat la una din marginile irului. Capsule din plastic, mai frecvent
folosite pentru CIA i rareori pentru CIN, n faze iniiale de producie.
Are ca variant pentru simplificarea montrii i creterea stabilitii pe
placa de cablaj impimat SZIP - Single Zig-zag In-line Package;
10

Dual In line Package (DIP), tehnologie de ncapsulare introdus

pentru AO (2x4, 2x7) i preluat apoi pentru marea majoritate a
operatorilor logici integrai i circuite logice combinaionale i
secveniale (2x7, 2x8, 2x10, 2x12, 2x14). Este cea mai rspndit i
mai utilizat form de ncapsulare pentru CIN de complexitate mic i
medie, avnd variantele PDIP Plastic-DIP, respectiv CDIP
Ceramic-DIP pentru aplicaii aerospaiale;
Pin Grid Array Package (PGA), tehnologie de ncapsulare introdus
pentru CIN de complexitate medie i mare, convertoare
analog-numerice, memorii RAM, microcontrolere, avnd pinii dispui
sub forma unei matrici cu 4 6 coloane i 4 8 linii pe aceeai parte a
unei capsule de plastic, sau avnd pinii dispui pe unul sau dou
cercuri concentrice, la ambaza unei capsule metal + plastic.
Clasa circuitelor integrate cu montare pe suprafaa plcii de cablaj i lipire cu
soluie amestec solder Surface Mounted Devices SMD - este din ce n ce mai
bogat reprezentat n echipamentele de comunicaii i tehnologia informaiei (IT&C)
i cuprinde urmtoarele subclase:
Small Out-line Package (SOP), tehnologie de ncapsulare evoluat
din DIP, cu grosimea capsulei de cel puin dou ori mai mic dect
DIP, toi pinii ndoii n form de L la baza capsulei CIN. Capsule din
plastic, frecvent folosite pentru CIN VLSI, rezutnd clasa SOIC
Small Out-line Integrated Circuits;
Quad Flat Package (QFP), tehnologie de ncapsulare utilizat pentru
microprocesoare i ASIC, reprezentnd o perfecionare a SOP prin
dispunerea pinilor pe toate cele patru laturi ale unei capsule
rectangulare din plastic (PQFP) sau din ceramic (CQFP);
Ball Grid Array Package (BGA), tehnologie de ncapsulare
introdus pentru microprocesoare i memorii de capacitate mare,
avnd pinii CIN scuri, dispui sub forma unei matrici cvasi-ptrate cu
pn la 12 coloane, respectiv linii, pe aceeai parte a unei capsule de
plastic, numai pentru montare n socluri specifice. Derivat din aceast
capsul este varianta LGA Land Grid Array folosit la
microprocesoare ce nu folosesc pini n toate locaiile matricei BGA, ci
numai n locaiile unde este necesar i accesibil pentru simplificarea
conectrii circuitului integrat n soclu.
n afar de circuitele integrate ncapsulate standardizat, n foarte multe aplicaii
comerciale, de joas frecven (ceasuri electronice, sonerii muzicale, calculatoare i
jocuri electronice portabile etc), se utilizeaz montarea chip-urilor de CIN direct pe
placa de cablaj, tehnologie Chip On Board COB, la care izolarea fa de mediul
exterior se realizeaz folosind o rin epoxidic sau materiale plastice polimeri, care
se ntresc dup aplicare peste chip i conexiunile sale cu circuitele de pe placa de
cablaj.
Nivelurile logice pentru CIN se definesc n logic pozitiv.
Prin convenie se consider nivel logic 1 (High) acel interval de valori de
tensiune, care se poate obine pe o intrare sau pe o ieire de operator logic, mrginit
11

superior de tensiunea de alimentare i inferior de o valoare minim admis i

specificat pentru fiecare familie tehnologic n parte.
Prin convenie se consider nivel logic 0 (Low) acel interval de valori de
tensiune, care se poate obine pe o intrare sau pe o ieire de operator logic, mrginit
superior de o valoare maxim admis i specificat pentru fiecare familie tehnologic
i inferior de valoarea de referin a tensiunii de alimentare, masa electric digital.
Nivelurile logice se noteaz, de regul, folosind notaiile iniiale n limba
englez introduse de companiile Texas Instruments i Fairchild.
Nivelul de tranziie este definit ca acea valoare a tensiunii de intrare care are
proprietatea c dac este atins, n sens cresctor sau descresctor prin evoluia
tensiunii la intrarea operatorului logic, va determina schimbarea strii logice a ieirii.
Nivelul logic de tranziie are valori specifice pentru fiecare familie tehnologic, iar n
cazul operatorilor cu caracteristic histerezis are dou valori specifice, una pentru
tranziia L H a ieirii i alta pentru tranziia complementar H L .
n tabelul 9 sunt prezentate valorile nivelurilor logice i nivelul de tranziie
pentru cele mai cunoscute dintre familiile tehnologice de CIN.
Tabelul 9
Denumirea parametrului

Notaie

Familii TTL

Familii CMOS

Nivel de tensiune maxim n

starea 0 logic la intrare
Nivel de tensiune maxim n
starea 0 logic la ieire
Nivel de tensiune tipic n
0 logic la intrare/ieire
Nivel de tranziie
Nivel de tensiune minim n
starea 1 logic la intrare
Nivel de tensiune minim n
starea 1 logic la ieire
Nivel de tensiune tipic n
1 logic la intrare/ieire
Marginea de zgomot n 0 logic
(Low Noise Margin)
Marginea de zgomot n 1 logic
(High Noise Margin)

UIL max

0,8 V

VDD/3=0,33 VDD

UOL max

0,4 V

0+50 mV

UIL / UOL

0,2 V

UT
UIH min

1,4 V
2V

VDD/2=0,5 VDD
2VDD/3=0,66 VDD

UOH min

2,4 V

VDD 50 mV

UIH / UOH

3,8 V

VDD

ML

0,4 V

0,33 VDD

MH

0,4 V

0,33 VDD

Marginile de zgomot n curent continuu sunt parametri ce caracterizeaz

capabilitatea de transfer al informaiei binare ntre doi operatori logici realizai n
aceeai tehnologie i n condiiile prezenei zgomotelor de fluctuaie a nivelurilor
logice de intrare i de ieire.
Se definesc n mod uzual ca modul al diferenei ntre limitele cele mai
dezavantajoase ale nivelurilor logice ale ieirii circuitului care comand i limitele
cele mai dezavantajoase ale nivelurilor logice ale intrrii circuitului comandat.

12

M H min U 0H min U IH min

M L min U 0L max U IL max

(A.2.1)

n practic, la temperatur normal a mediului t 25o C condiiile de transfer

informaional sunt ceva mai favorabile dect cazul cel mai dezavantajos, astfel nct
valorile maxime ale marginilor de zgomot se vor determina cu relaiile :
M H max U 0H U T
(A.2.2)
M L max U 0L U T
n aceste condiii rezult valori inegale pentru familiile TTL (M L=1,4V;
MH=2,4V), respectiv valori egale pentru familiile CMOS (ML=MH=VDD/2= 0,5VDD).
Reprezentarea nivelurilor logice i a marginilor de zgomot este realizat n
figura A.2:

Curenii de intrare i curenii de ieire se reprezint folosind schema

cuadripolar pentru operatorul logic, reprezentat n figura A.3.

13

n convenia cuadripolar se consider cu semnul plus orice curent care intr n

cuadripol i cu semnul minus orice curent care iese din cuadripol.
n tabelul 10 sunt prezentate valorile curenilor specifici operatorilor logici
pentru cele mai cunoscute dintre familiile tehnologice de CIN.
Tabelul 10
Denumirea parametrului

Notaie

TTL standard

Curentul de intrare
IIL max
n starea 0 logic
Curentul de intrare
IIH max
n starea 1 logic
Curentul de ieire
IOL max
n starea 0 logic
Curentul de ieire
IOH max
n starea 1 logic
Curent de alimentare capsul ICC L
NAND cu ieiri 0
Curent de alimentare capsul ICC H
NAND cu ieiri 1

CMOS standard

1,6 mA

10 nA

+ 40 A

+ 10 nA

+ 16 mA

+ 1 mA (VDD=5V)

0,8 mA

1 mA (VDD=5V)

+ 12 mA

+ 10 A (VDD=5V)

+ 4 mA

+ 10 A (VDD=5V)

n cazul familiei CMOS curenii de ieire ai operatorilor cresc n cazul

tensiunilor de alimentare mai mari I OL max IOH max 2,5mA pentru VDD2=10V,
respectiv I OL max I OH max 6,5mA pentru VDD32=15V, n condiiile n care curenii
de alimentare nu se modific semnificativ.
Capabilitatea de ncrcare static a ieirii operatorului logic se definete
conform relaiei:
I
I
FOH 0H ; FOL 0L
I IH
I IL
(A.2.3)

FO min FOH ; FOL

14

n cazul familiei TTL standard rezult FOH 20 ; FOL 10 i ca urmare

FO FOL 10 , adic maxim 10 intrri de operatori TTL se pot conecta n paralel la
ieirea unui operator TTL, ceea ce reprezint o serioas limitare static de
interconectare i un dezavantaj important n scheme de complexitate mare.
n cazul familiei CMOS standard rezult FO FOH FOL 105 adic maxim
100 000 de intrri de operatori CMOS se pot conecta n paralel la ieirea unui
operator CMOS, ceea ce nu reprezint o limitare static de interconectare i un
avantaj important n schemele combinaionale de complexitate mare.
Capabilitatea de ncrcare static a intrrii operatorului logic se definete
ca numrul maxim de ieiri de operatori care se pot conecta n paralel pe aceeai
intrare a unui alt operator, astfel nct s se asigure independena strilor logice ale
ieirilor.
ntruct operatorii TTL i CMOS standard sunt unidirecionali i conin
scheme de ieire cu funcionare n contratimp a tranzistoarelor, care nu permit
realizarea conexiunilor SAU cablat, atunci FI 1 pentru toi operatorii logici
standard i este interzis conectarea n comun a unor ieiri care ar putea avea stri
logice distincte.
Pentru creterea capabilitii de curent la ieire se poate realiza conectarea n
paralel a doi sau mai muli operatori logici din aceeai familie tehnologic i de
preferat din aceeai capsul de CIN, pentru evitarea diferenelor de putere disipat ca
urmare a mprtierii tehnologice a parametrilor statici ai CIN.

Curentul mediu de alimentare al operatorului logic dintr-o capsul de CIN

se calculeaz ca media aritmetic a curenilor de alimentare cu ieirile n satarea 0,
respectiv n starea 1, raportat la numrul de operatori logici identici No realizai n
aceeai capsul de CIN, avnd circuitele de alimentare conectate n paralel, astfel:
1 I CCL I CCH
I co

(A.2.4)
No
2
Puterea disipat de operatorul logic n curent continuu (Static Power) se
calculez conform relaiei:
V
I I
PdS Valim I co alim CCL CCH
(A.2.5)
No
2
Costul operatorului logic se poate deduce din preul unitar al circuitului
integrat (Unit Price UPIC ) conform relaiei:
15

Co

UPIC
No

USD

(A.2.6)

Caracteristica de transfer n tensiune este forma grafic de reprezentare a

variaiei tensiunii de ieire a operatorului funcie de variaia lent i continu a
tensiunii de intrare, uO f u I .
Forma acestei caracteristici este diferit pentru operatori logici simpli (fr
inversare logic, Buffer, AND, OR, XOR), respectiv pentru operatori logici cu
inversare (NOT, NAND, NOR, NXOR). Valorile concrete ale nivelurilor de tensiune
de intrare i de ieire depind de familia tehnologic n care este realizat operatorul
logic i de valoarea tensiunii de alimentare.
Dup cum se poate observa n figura A.5 forma idealizat a caracteristicii VTC
pentru operatori logici simpli seamn cu litera S, iar forma idealizat a
caracteristicii VTC pentru operatori logici cu inversare seamn cu litera Z.

A.2.3 Parametrii dinamici pentru operatori logici integrai

Parametrii dinamici pentru operatori logici, ca pentru orice alte circuite
electronice, se refer la regimul de funcionare n curent alternativ sau n regim de
impulsuri i considerarea operatorilor logici conform cuadripolilor electrici
echivaleni atunci cnd se face analiza ntrzierilor specifice.
Principalii parametrii dinamici ai operatorilor logici sunt:
- timpii de tranziie (de fronturi) ai semnalelor la ieirea operatorului;
- timpii de propagare (de ntrziere) ntre tranziia intrrii i cea a ieirii
operatorului;
- frecvena maxim de lucru pentru operatorul logic;
16

- capabilitatea de ncrcare dinamic a ieirii operatorului;

- puterea disipat de operatorul logic n regim dinamic;
- puterea total disipat de operator;
- factorul de merit al operatorilor logici.
Timpii de tranziie sunt timpii efectivi de front ai semnalului de la ieirea
operatorului. Sunt determinai de timpii de comutaie direct ai tranzistoarelor din
schema de ieire contratimp a operatorului logic i au ntotdeauna valori mai mici
dect timpii de propagare, la toate familiile tehnologice de CIN.
Timpii de tranziie sunt de regul neglijabili i nu sunt precizai n toate
cataloagele de la productorii de CIN.
Timpii de tranziie i cei de propagare sunt prezentai n figura A.6, pentru un
operator cu inversare logic. n figur se pot identifica pe diagrama semnalului de
ieire :
-timpul de tranziie din starea 1 n starea 0, frontul descresctor la ieire, tTHL ,
-timpul de tranziie din starea 0 n starea 1, frontul cresctor la ieire, tTLH .
tT LH tT HL
(A.2.7)

Timpii de propagare sunt timpii efectivi de ntrziere ntre fronturile

semnalului de intrare i cele corespondente ale semnalului de la ieirea operatorului.
De regul se msoar ntre momentele atingerii valorilor medii ale semnalelor de la
intrare i de la ieire.
n figura A.6 se pot identifica:
-timpul de propagare din starea 1 n starea 0 a ieirii, tpHL ;
-timpul de propagare din starea 0 n starea 1 a ieirii, tpLH .
Funcie de schema electric de principiu a operatorului logic timpii de
propagare pot fi aproximativ egali i invers proporionali cu valoarea tensiunii de
alimentare ca la familiile CMOS, respectiv pot fi inegali ca la familiile TTL cu
tpLH tpHL , situaie reprezentat i n figura A.6.

17

De regul, pentru operatorii logici se determin un timp de propagare pe

operator care poate reprezenta ntrzierea introdus de acesta n circuite
combinaionale sau secveniale.
Ipoteza cazului cel mai dezavantajos presupune luarea n considerare a
timpului de propagare cel mai mare, conform relaiei.
t p max max t p HL ; t p LH t p LH
(A.2.8)

Ipoteza cazului cel mai apropiat de ntrzierile msurate n practic presupune

luarea n considerare a timpului de propagare mediu, conform relaiei.
t p HL t p LH not
(A.2.9)
t p m ed
tp
2
Frecvena maxim de lucru este un parametru implicit al operatorului logic i
se determin ca frecvena de tiere a unui filtru trece jos (FTJ) care introduce aceeai
ntrziere medie ca i operatorul logic. FTJ tip RC echivalent al operatorului logic
neinversor este reprezentat n figura A.7 mpreun cu rspunsul acestuia la excitaie
cu funcie treapt, ca circuit ntrzietor (integrator) de ordinul I.

Tensiunea la ieirea operatorului este tensiunea la bornele capacitii

echivalente din FTJ i variaz exponenial conform unui proces tranzitoriu de ordin I,
descris de relaia (A.2.10) astfel:
t
uO t uO uO uO 0 exp
(A.2.10)

Timpul de cretere al tensiunii de ieire pn la nivelul 0,05 U se calculeaz
din relaia (A.2.10) astfel:
uO t1 0,05 U
uO uO 0

uO uO t1

t1 ln

18

U 0

ln

U 0,05 U

0,05

(A.2.11)

n mod analog se determin timpul de cretere a tensiunii de ieire pn la

nivelul 0,95 U cu relaia:
uO uO 0

uO uO t2

t2 ln

U 0

ln

U 0,95 U

3 . (A.2.12)

Pentru FTJ analizat se calculez timpul de ntrziere cu relaia:

uO uO t1

u
t

O 2
O

0,95
ln

0,05

tint t2 t1 ln

3 3 Re Ce. (A.2.13)

n acelai timp, din analiza rspunsului n frecven al FTJ rezult c:

1 3
3
3
1
s 2 f s
fs

.
tint t p
2 t p t p LH t p HL

(A.2.14)

Rezult clar c pentru a obine frecven maxim de lucru ct mai mare trebuie
ca tehnologic s se asigure timpi de propagare ct mai mici ai operatorilor.
Capabilitatea de ncrcare dinamic a ieirii operatorului logic se determin
n condiiile unei ntrzieri maxime admise ntre variaia intrrii i cea a ieirii la care
sunt conectate n intrri de operatori, fiecare caractezizat de o capacitate de intrare
specific, conform schemei din figura A.8.

Capacitatea echivalent n nodul A se obine prin conectarea n paralel a

capacitii de ieire a operatorului ncrcat cu cele n capaciti de intrare, astfel:
C pe CO n C I
(A.2.15)
Dup cum s-a artat n relaia (A.2.13) operatorul cu ieirea n gol are timpul
de propagare tint t p 3 Re CO , iar n cazul ncrcrii multiple rezult:

tint tot 3 Re C pe 3 Re C
O

nCI

t p 3 n R
e CI

(A.2.16)

Dac se impune o valoare a ntrzierii maxim admise, tint max , atunci se poate
deduce numrul maxim de intrri de operatori care se pot conecta pe aceei ieire

19

astfel nct s nu fie depit timpul maxim de ntrziere admis, ceea ce reprezint
acea valoare a lui n care d capabilitatea de ncrcare dinamic a ieirii, astfel:
tint max t p
tint tot tint max nmax
(A.2.17)

3 Re CI
n cazul familiei TTL standard Re 300 , CI 0,5pF , iar timpul mediu de
propagare este t p 12ns . Dac se impune o ntrziere maxim de tint max 0,5s va
500 12 10 9
rezulta nmax TTL
1084 FOTTL , adic o valoare de 100 de ori
12
3 300 0,5 10
mai mare dect capabilitatea de ncrcare static a ieirii operatorului.
n cazul familiei CMOS standard alimentat la VDD1 5V , se specific n
cataloage Re 1,5k , CI 5pF , iar timpul mediu de propagare este t p 120ns .
Dac se impune aceeai ntrziere maxim de tint max 0,5s va rezulta
500 120 109
nmax CMOS / 5V
16 FOCMOS , adic o valoare de 104 de ori mai
3
12
10 5 10
3 1,5
mic dect capabilitatea de ncrcare static a ieirii operatorului.
Puterea disipat de operatorul logic n regim dinamic se obine din energia
total ce corespunde proceselor tranzitorii de ncrcare-descrcare a capacitii din
schema echivalent a FTJ echivalent operatorului, astfel:

Winc Wdesc 1

2
2
PdD
Re iinc C t dt Re i
t
dt
(A.2.18)

desc C
Tr
Tr 0
0

Curentul de ncrcare al capacitii echivalente este o exponenial

Valim
t
exp , iar curentul de descrcare este o
descresctoare iincC t
Re

exponenial
descresctoare
cu
aceeai
constant
de
timp
V

t
idescC t alim 1 exp . nlocuind n integralele din relaia (A.2.18) va
Re

rezulta:
2
2
2
1 Valim Valim

2 Valim Re Ce
2
PdD

Ce Valim
f r (A.2.19)

Tr Re 2 Re
2
Tr Re
2
Rezult clar c puterea disipat n regim dinamic de operatorii logici, ca
circuite ntrzietoare de ordinul I, este direct proporional cu capacitatea echivalent
(familia tehnologic), cu ptratul tensiunii de alimentare i cu frecvena semnalelor
aplicate.
Puterea total disipat de operator se obine prin nsumarea puterii disipate
n regim static i a puterii disipate n regim dinamic, astfel:
Pd tot PdS PdD
(A.2.20)

20

Factorul de merit este un parametru implicit, ce caracterizeaz tehnologia n

care sunt realizai operatorii logici, fiind inversul produsului Power Delay Product
PDP i se obine din relaia:
1
1
MF

Ws 1
(A.2.21)
PDP Pd tot t p
O familie tehnologic este cu att mai meritorie i recomandat pentru aplicaii
practice, cu ct PDP este mai mic i tinde ctre zero. Factorul de merit este un
indicator cantitativ eficient pentru compararea i ierarhizarea familiilor tehnologice
de CIN.
Spre exemplu operatorii NAND SN 7400 din familia TTL standard, comandai
cu semnale de 1 MHz i FO=1, au PdS 10mW , PdD 12,5W i un factor de merit
1
1
MFTTL
1012 Ws 8,3 10
9.
10 12
Operatorii NAND CD 4011 din familia CMOS standard, alimentai la
VDD1 5V , comandai cu semnale de 1 MHz i FO=1, au PdS 1W , PdD 125W
1
1
1015 Ws 66,1 10
9.
i un factor de merit MFCMOS / 5V
126 120
Datorit consumului mai redus n regim static, n aplicaii uzuale cu frecvene
pn la 10 MHz operatorii CMOS standard sunt mai merituoi dect cei TTL standard.
A.3.1 Scheme de realizare a operatorilor logici NAND TTL
Schema inversorului TTL standard, cu completarea tranzistorului T1 pentru
realizarea operatorului NAND (I-NU) cu dou intrri, este prezentat n figura A.9.

Tranzistorul T1, n montaj BC, este polarizat n baz cu rezistena R1 i poate

funciona n regim activ normal (RAN), dac cel puin un emitor al su este conectat
la mas (GND), respectiv n regim activ invers (RAI) dac toi emitorii si sunt n gol
sau au aplicate niveluri de tensiune peste nivelul de tranziie TTL. Tranzistorul T 1
poate fi echivalat cu dou sau mai multe tranzistoare identice, care au bazele
21

conectate mpreun la rezistena R1, colectorii n comun conectai n baza

tranzistorului T2, iar emitorii sunt accesibili individual ca intrri ai operatorului, fiind
protejai cu diodele D1, D2, ... Dn mpotriva aplicrii de niveluri negative de tensiune
care ar putea duce la strpungerea jonciunii baz-emitor a tranzistorului T1, ntruct
toate tranzistoarele bipolare din schem au UBE max=6V, ca tranzistoare NPN de mic
putere, de uz general. Din punct de vedere logic, T 1 realizeaz produsul logic al
semnalelor aplicate pe emitori (intrrile operatorului).
Tranzistorul T2 este un etaj amplificator n montaj EC cu sarcin distribuit
rezistiv, ndeplinind rolul de circuit de comand (driver) pentru etajul de ieire. Din
punct de vedere logic, n colector T2 se realizeaz inversarea produsului de la T1.
Etajul de ieire contratimp este realizat cu tranzistorul T 3 (montaj CC repetor
cu sarcina activ T4) i cu tranzistorul T4 (montaj EC cu sarcina activ T3).
Dioda de ieire DO este utilizat n circuit pentru a asigura funcionarea n
contratimp a tranzistoarelor T3 i T4, evitnd intrarea simultan n conducie a
acestora i creterea exagerat a consumului n curent continuu de la sursa de
alimentare.
Toate cuplajele ntre etaje, la intrri i la ieiri, sunt galvanice, ceea ce
nseamn c operatorii logici nu intoduc distorsiuni la joas frecven ( j 0 ).
Modul de conectare al tranzistorului de intrare T1, impune oricrui generator de
comand pentru TTL s poat debita curent n starea 1 logic i s poat absoarbi
curent n starea 0 logic.
Caracteristicile statice de intrare, ieire i de transfer pentru operatorii TTL cu
inversare sunt prezentate n figura A.10.

Tranzistoarele din schema operatorilor TTL au U BE sat =0,6 V. Valoarea minim

a tensiunii pe intrarea inversorului pentru care se pstreaz starea logic 0 a ieirii se
numete nivel de tranziie, notat UT.
22

U CE T1RAI U BE satT2 U BE satT4 0,2 2 0,6 1,4V=U T

(A.3.1)
Pentru nivele 1L aplicate pe intrrile 1 i 2, (figura A.9), jonciunile EB ale T1
sunt polarizate invers, jonciunea CB este polarizat direct, iar T 1 lucreaz n regim
activ invers. Curentul de baz al T2 este asigurat 90% de la sursa de alimentare prin
R1 i 10% prin curenii care circul prin intrrile operatorului. Cnd T 1 conduce
invers, T2 este saturat i injecteaz curent n baza T4 care va trece n saturaie la
rndul su. La ieire rezult nivelul 0L reprezentat de UCE sat T4=0,2V. Dioda DO
mpiedic intrarea n conducie a T3 cnd T4 este saturat.

U BE T3 U BT3 U E T3 U CE satT2 U BE satT4 U CE satT4 U D

0 (A.3.2)

Urmare a polarizrii cvasinule a jonciunii BE a T3 acesta va fi blocat.

Cnd cel puin una din intrri are nivel 0L, (ca i cum ar fi conectat la
mas), jonciunea EB a T1 corespunztoare este deschis, iar tranzistorul T1 va
conduce n regim activ normal, absorbind orice cantitate de sarcin din baza T 2 care
se va bloca ferm. Prin blocarea T2 se anuleaz curentul de baz al tranzistorului T4
care se va bloca ferm. Tranzistorul T3 va intra n conducie, nesaturat, ntruct va avea
curent injectat n baz prin rezistorul R2 de la sursa de alimentare. La ieire, n
colectorul T4 se va obine nivelul de tensiune:
U CE T4 U C T2 U BE condT3 U D VCC 2 0,6 3,8V U OH
(A.3.3)
O
Deci circuitul NAND asigur 1L la ieire dac cel puin una din intrri este 0L.
A.3.2 Scheme de realizare a operatorilor logici AND, NOR TTL
Schema electric de principiu a operatorului AND (I) este prezentat n figura
A.1. Fa de schema operatorului NAND de baz, schema operatorului AND este
completat cu cu un etaj inversor cu sarcin distribuit echipat cu T2 i cu etajul
comutator realizat cu tranzistorul T4 .

Fig. A.11 Schema electric de principiu a operatorului AND (CDB 408E)

Dac ambele intrri au U i U T atunci T1 funcioneaz n regim activ invers
asigurnd curent suficient pentru saturaia T2 al crui curent de emitor determin pe
R3 o cdere de tensiune care determin saturarea tranzistorului T4 . Ca urnare, T2 va

23

fi blocat, T4 va fi blocat, iar T3 va fi n conducie n vecintatea regiunii de saturaie.

La ieire, se va obine nivel de tensiune ridicat, 1 logic de valoare similar cu NAND.
Dac cel puin una din intrri are U i UT , atunci T1 va fi n regim activ normal
i va determina blocarea T2 , implicit a T4 i injectarea unui curent de saturaie n
baza T2 prin dioda D. Tranzistorul T2 saturat va determina saturarea i a
tranzistorului T4 , precum i blocarea T3 . La ieire se va obine nivel de tensiune 0
logic U 0L U CE sat . Ca urmare, n funcionare este respectat relaia: U O U I 1 U I 2
Schema de principiu a operatorului NOR (SAU-NU) este prezentat n figura
A.12.

Fig. A.12 Schema de principiu a operatorului NOR TTL(CDB 402E)

Dac oricare din intrri are U i U T (nivel logic 1), tranzistorul T1i
corespunztor va fi n regim activ invers, iar tranzistorul T2i corespunztor va fi
saturat, ceea ce va determina o cdere de tensiune pe R3 care va asigura saturaia i
pentru T4 (n contratimp cu T3 blocat). Prin urmare, la ieire rezult nivel 0 logic:
U O U CE sat T4 U OL .
Dac ambele intrri au U i U T (niveluri logice 0), tranzistoarele T1.1 i T1.2 vor
fi n conducie, regim activ normal, iar tranzistoarele T2.1 i T2.2 vor fi blocate, ceea ce
asigur blocarea ferm a T4 i funcionarea n regim activ, n vecintatea zonei de
saturaie a tranzistorului T3 . Tensiunea de ieire va corespunde nivelului 1 logic.
n concluzie, este respectat n funcionare, relaia:
U O U I1 U I 2
Diodele D1 i D2 au scopul de a evitastrpungerea jonciunilor B-E ale
tranzistoarelor de intrare prin aplicarea unor tensiuni negative pe intrri. Ele se
deschid pentru orice tensiune U I 0,6 V .
A.3.3 Scheme de realizare a operatorilor logici NAND TTL Schottky
Dioda Schottky, are o structur constructiv (prezentat n figura A.13),
diferit de a unei diode cu jonciune PN clasic. La contactul dintre metal (aluminiu
24

16
3
sau platin) i semiconductor de tin n subdopat ( N D 10 cm ), se formeaz o
jonciune cu comportare asemntoare cu a unei diode PN.

Fig. A.13 Dioda Schottky

Principalul avantaj al diodei Schottky const n faptul c, la polarizare direct,
electronii asigur conducia att n metal ct i n semiconductorul n, adic numai
purttorii majoritari contribuie la formarea curentului. Absena purttorilor minoritari
i deci a sarcinii stocate, face ca n regim de comutaie, timpul de stocare (asociat cu
necesitatea de a elimina sarcina minoritar stocat) s scad foarte mult i astfel
crete viteza de comutaie a diodei.
Cderea de tensiune pe dioda Schottky polarizat direct, depinde numai de
tipul de metal utilizat. Pentru platin, metal folosit uzual n circuitele logice, cderea
de tensiune este de U DS 0,4V .
Tranzistorul Schottky, se obine uor prin extinderea contactului bazei astfel
nct s acopere i o poriune din colector. Se formeaz n acest fel o diod Schottky
ntre matal i semiconductorul n- al colectorului, diod care din punct de vedere
electric este conectat este conectat n paralel cu jonciunea colector-baz.

Fig. A.14 Tranzistor Schottky

Existena diodei Schottky are un dublu efect:
a) nu permite tranzistorului bipolar, TB, s se satureze. Cnd jonciunea BC a TB
devine polarizat direct i se ajunge la o tensiue de 0,4 V, dioda Schottky intr
n conducie i nu mai permite creterea tensiunii nct s se ating 0,7 V, ct ar
fi necesar pentru saturarea diodei semiconductoare BC. n acest fel, TB rmne
n regim activ normal, la limita de saturaie avnd o cdere de tensiune
U CE 0,3 V . Prin prevenirea strii de saturaie a TB, acesta va avea un timp de
comutaie invers mult mai mic (se elimin timpul de ntrziere de saturaie
-saturation delay time).
b) Dioda Schottky, nsi comut direct foarte rapid, stimulnd i comutarea
direct a tranzistorului bipolar.
Schema electric de principiu a operatorulu NAND TTL seria SE este
prezentat n figura A.15. Schema este asemntoare cu cea a porii I-NU n
tehnologie TTL standard, dar cu unele modificri.

25

Fig. A.15 Operatorul NAND TTL Schottky

Fa de seria standard, se evideniaz urmtoarele 4 modificri:
1) Toate rezistenele au valori mai mici, ceea ce asigur valori cureni mai mari
pentru evacuarea sarcinilor stocate n jonciuni i n felul acesta reducerea
timpilor de comutaie i creterea vitezei de lucru a circuitului. Aceast
modificare atrage ns dou consecine negative:
- puterea disipat de poarta TTL Schottky este cam de dou ori mai mare fa
de poarta TTL standard;
-curentul de intrare IIL este de asemenea mrit (o intrare Schottky echivaleaz
cu dou intrri standard). Se modific Fan-Out la o interfa TTL standard
-TTL Schottly.
2) Toate tranzistoarele folosite (excepie T3) i diodele de limitare de la intrare sunt
de tip Schottky. Deoarece T3 este al doilea tranzistor al unui montaj Darlington
i nu ajunge s fie saturat, el nu este necesar s fie Schottky.
3) Tranzistorul T3 i dioda D de la varianta standard, sunt nlocuite cu montajul
Darlington realizat cu T5 i T3. Rolul diodei D este ndeplinit acum de jonciunea
B-E a tranzistorului T5. Tranzistorul compus format din T3 i T5, are factorul de
amplificare n curent mai mare ( echiv 5 3 ), ceea ce scade impedana de
ieire a repetorului pe emitor ( R2

echiv

1 ) i crete posibilitatea de a se

ncrca mai rapid o sarcin capacitiv.

4) Rezistena R3 de la seria standard a fost nlocuit cu grupul R2, T6, R6, care
joac rolul unei surse de curent care mbuntete forma caracteristicii de
transfer n tensiune a operatorului.
A.3.4 Scheme de realizare a operatorilor NAND TTL Advanced Schottky
n anii 1990, prin mbuntirea seriilor Schottky, au aprut dou noi serii:
-54 AS/ 74 AS Advanced Schotttky;
-54 ALS/ 74 ALS Advanced Low power Schotttky.
Circuitul AS (figura A.16) are structura i componentele aproape identice cu
cele din seria Schottky, mai puin tranzistorul multiemitor de la intrare nlocuit cu o
schem AND diode.

26

Fig. A.16 Circuitul NAND Advanced Schottky (54 AS/74 AS)

Circuitul ALS (figura A.17), cu mici modificri, pstreaz structura de baz a
circuitelor TTL. Toate rezistenele au valori mrite pentru reducerea puterii
consumate n regim static.
Repetorul pe emitor T3 nlocuiete rezistena R1 din circuitul de intrare al
operatorului.
Repetoarele pe emitor PNP notate T1 i T2 compenseaz decalajul de tensiune
VBE introdus de T3 ntre intrare i baza lui T4.

Fig. A.17 Circuitul NAND Advanced Low Power Schottky (54 ALS/74 ALS)
Diodele Schottky D1 i D2 ajut la eliminarea rapid a sarcinii stocate n baza
lui T4 atunci cnd intrarea devine 0 logic. Circuitul I realizat cu D 1 i D2 este n
paralel cu circuitul I realizat de jonciunile B-E ale T 1 i T2, cele dou ansambluri
avnd funcionri similare (de fapt se dubleaz funcia I), dar ofer mpreun soluii
mai rapide de comutaie pentru T4.
A.3.5 Scheme de realizare a operatorilor NAND TTL Open collector
Conectarea n paralel a circuitelor de ieire a operatorilor logici standard
(conectarea I-cablat) nu este posibil datorit riscului de strpungere a
tranzistoarelor din schemele contratimp de ieire.

27

Pentru conectarea mai multor ieiri la acelai circuit (magistral) s-au realizat
dou tipuri de circuite TTL: operatori cu colector n gol i operatori cu ieiri care pot
avea trei stri (three-state: 0, 1, mare impedan -High Z).
Schema de principiu a operatorului NAND cu colector n gol i modul de
cablare a unei linii de magistral sunt prezentate n figura A.18.

Fig. A.18 Detalii privind operatorii NAND open colector (CDB 403E)
Funcionarea schemei este similar cu cea a schemei operatorului TTL
standard.
Dac se conecteaz mpreun dou ieiri de operatori TTL standard, cnd
ambele ieiri sunt simultan la 0 logic, sau simultan la 1 logic, circuitul funcioneaz
corect. Cnd o ieire se afl n 0 i cealalt n 1, se realizeaz situaia unui consum
foarte mare de la sursa de alimentare, T3 din dreapta este practic pus la mas prin T 4
din stnga, ceea ce nseamn trecerea unui current mare (40 mA), limitat numai de
dioda de ieire i R4 130 . Crete puterea consumat, se altereaz nivelurile logice
i tranzistoarele de ieire ale operatorilor se pot distruge prin ambalare termic.
Operatorii cu colector n gol funcioneaz numai dac li se monteaz rezisten
de sarcin extern pentru tranzistorul de ieire T4.
Valoarea maxim pentru Rext se determin din condiia asigurrii nivelului 1
logic minim U 0H min .
E U 0H min
Rext max al
n I 0H m I IH
n care: - n este numrul operatorilor cuplai cu ieirile la linia magistral;
- m este numrul intrrilor de operatori logici cuplate la linia de magistral
Valoarea minim pentru Rext se determin din condiia asigurrii nivelului
U 0L max , cnd cel puin o ieire este n stare 0 logic.
E U 0L max
Rext min al
I 0L m I IL
Pentru transformarea unui operator cu colector n gol singular n operator cu
funcionare similar cu configuraia standard, trebuie respectat condiia:

28

Rext

Eal
I 0L

Dezavantajele circuitului cu colectorul n gol:

- impedan de ieire mare n starea 1L la ieire;
- fronturi i timpi de propagare mari, mai ales la t pLH ;
- imunitate sczut la zgomot i necesit o rezisten extern circuitului
integrat, calculabil de fiecare dat n funcie de condiiile de lucru.
A.3.6 Scheme de realizare a operatorilor NAND TTL cu ieiri 3-state
Schema electric de principiu a inversorului cu ieiri 3-state este prezentat n
figura A.19.

Fig. A.19 Scheme de principiu pentru inversor TTL cu ieiri 3-state

Inversorul figurat simbolic are intrarea de validare (ENABLE) activ pe 0
logic, i pentru E 0 se comport ca un inversor TTL standard.
Dac E 1, atunci tranzistorul T1 va avea un emitor la potenial mai mic dect
U T 1,4 V i dioda DE va avea catodul la un potenial mai mic dect anodul (fiind
polarizat direct, va conduce). T1 va fi saturat, T2 blocat, T4 blocat. De asemenea, T3
va fi blocat datorit untrii potenialului bazei sale de ctre dioda D E care conduce.
Ca urmare, la ieire se va asigura starea de mare impedan, cnd nu iese curent i nu
intr curent prin ieirea operatorului 3-state.
Dac E 0 , atunci T1 va avea regimul de funcionare determinat de intrarea de

date IN, iar dioda DE va fi blocat. Dac IN 1 U i U T , atunci T1 va fi n regim

activ invers, asigurnd saturaia T2, care va determina saturarea T4 i blocarea T3. La
ieire se obine U 0 U 0L , adic inversarea valorii logice de la intrare.
Circuitele cu ieiri 3-state conectate la magistrala de date, care nu sunt activate
la un moment dat, trebuie s prezinte la ieiri starea de mare impedan, asigurat
prin aplicarea E 1.
Avantajele operatorilor cu ieiri cu 3 stri:
- permit cuplarea n paralel a ieirilor, fr dezavantajele operatorilor cu colector n gol;
- ofer o impedan mic de ieire, n 0 logic i 1 logic,
- nu au nevoie de rezisten extern de sarcin;
- n starea de mare impedan nu ncarc FAN-OUT la circuitele cu care sunt cuplai.
29

A.3.6 Scheme de realizare a operatorilor IIL (I2L)

Aceast tehnologie I2L (Integrated Injection Logic) este un pas important n
evoluia integrrii cu TB tip NPN i PNP, ctre MSI i LSI.
Avantajele acestor circuite constau n folosirea ca elemente de circuit numai a
tranzistoarelor, vitez de lucru ceva mai mic dect la alte tehnologii bipolare,
tensiune de alimentare redus (minim 1,2V, maxim 9V), densiti de integrare
comparabile sau superioare celor din familia MOS, proiectarea este simpl, capacitate
la ieire foarte mic, pot fi combinate cu celelalte familii bipolare (TTL, ECL).
Operatorul de baz este inversorul, realizat adesea n varianta multicolector i
prezentat n figura urmtoare.

Fig. A.20 Schema de principiu pentru inversor I2L

Dac ui 0 V , tranzistorul multicolector T este blocat, iar curentul injectat de
generatorul de current se nchide la mas prin T1. Se obine: u0 U 0H 0,7 V .
Dac ui U BE sat T 0,7 V , atunci T este saturat i u0 U 0L 0 V .
Valoarea curentului I, al sursei de curent din baz se stabilete prin
dimensionarea corespunztoare a Rext, funcie de aplicaie (valoarea I determin
timpul de propagare i puterea consumat de operator).
Schemele de principiu pentru opertorii NAND (I-NU), respectiv OR/NOR
(SAU/SAU-NU), sunt prezentate n figura A.21.

Fig. A.21 Operatorii logici I2L I-NU, respectiv SAU-NU

Aceast tehnologie este folosit la realizarea microprocesoarelor pentru ceasuri
electronice, calculatoare de buzunar, procesoare pentru comenzi de casetofoane i
videocasetofoane, registre de aproximaii succesive utilizabile n convertoarele ADC,
memorii. Aceste circuite permit conectarea ieirilor pe madistrale pentru realizarea
funciei I-cablat.
A.3.7 Scheme de realizare a operatorilor CMOS standard
30

Inversorul CMOS este realizat cu dou tranzistoare complementare MOS cu

canal indus, realizate pe acelai substrat, conform schemei din figura A.22.
Ambele tranzistoare sunt comandate pe gril i funcioneaz pe rnd ca
amplificator i respectiv ca sarcin activ. n strile logice stabile la ieire, unul din
tranzistoare conduce saturat iar cellalt este blocat, astfel nct consumul static de la
sursa de alimentare este practic neglijabil.

Fig. A.22 Inversorul logic CMOS

n figur sunt reprezentate caracteristicile de transfer pentru tranzistoatele
MOS, n care sunt evideniate tensiunile de prag de strangulare a canalelor de
conducie, U TN , respectiv U TP .
Pentru ui 0 rezult uGSTN U TN , deci TN este blocat. uGS

Eal U T , ceea
P

ce arat c tranzistorul TP va fi saturat. Prin urmare uO Eal VDD U OH .

Dac inversorul CMOS are ca sarcin intrri CMOS, atunci sarcina va avea
natur capacitiv i are influene severe asupra comportrii dinamice.
Pentru a preveni strpungerea tranzistoarelor MOS din cauza nivelurilor
necorespunztoare standardului CMOS aplicate la intrare, sau din cauza acumulrii
sarcinilor electrostatice n capacitatea de intrare CI ; 5pF , se folosesc diodele Ds i
Di. Pentru ui Eal uDs , se deschide Ds i unteaz semnalul de intrare, protejnd

tranzistorul TP mpotriva supravoltrii. Analog, dac ui 0 uD i , se va deschide Di

protejnd tranzistorul TN.
Caracteristica de transfer a inversorului este prezentat n figura A.23. Prin
msuri tehnologice se asigur U T U T U T .
N

31

Fig. A.23 Inversor CMOS: a) caracteristica de transfer, b) caracteristica de consum

Pentru regiunea AB: ui 0, U T , TN va fi blocat, iar TP saturat. Va rezulta:
uo U 0H Eal .
n regiunea BC: ui U T , Eal 2 , TN se va debloca, iar T2 este nc n
saturaie. Va rezulta: uO Eal 2 U T , Eal .

n regiunea CD, ambele tranzistoare sunt n saturaie.

Pentru regiunea DE, tranzistorul TP iese din saturaie, iar TN este saturat.
Corespunztor regiunii EF, tranzistorul TN este saturat, iar TP este blocat. Va
rezulta: uo 0 .
Nivelul de tranziie la operatori CMOS este cel determinat n regiunea CD,
adic U T CMOS Eal 2 VDD 2 .
Pe principiul de realizare a inversorului CMOS, s-au realizat i schemele altor
operatori. Schemele de principiu pentru operatorii NAND i NOR sunt prezentate n
figura A.24.
Realizrile practice ale operatorilor logici, folosesc variante de implementare
mai complicate ca s reduc valorile capacitilor de intrare/ieire, folosind
interfaarea prin inversoare CMOS a intrrilor i ieirilor.

32

Fig. A.24 Operatori NAND i NOR n tehnologie CMOS

n tehnologie CMOS este realizat i un operator bidirecional care permite
cuplarea pe magistrale, avnd intrare i ieire cu 3 stri. Acest operator este poarta de
transmisie CMOS.
Acest circuit permite transmiterea unui nivel logic ntre intrare i ieire numai
n prezena unui semnal de validare sau a unui impuls de tact. Poarta este construit
din dou tranzistoare MOS cu canal indus (unul cu canal N i cellalt cu canal P) i
un inversor CMOS pentru aplicarea semnalului de validare/tact, notat T. Schema de
principiu este prezentat n figura A.25.

Fig. A.25 Schema de principiu a porii de transmisie CMOS

Semnalul de tact T, se aplic n antifaz la grilele celor dou tranzistoare.

n situaia n care T 1 T 0 , adic U GTN Eal i U G TP 0 , pentru orice

u I 0, Eal , exist cel puin un transistor n conducie, astfel nct uO u I .

Dac T 0 T 1 , ambele tranzistoare sunt blocate i circuitul este interupt

i la intrare i ieire, operatorul prezint stare de mare impedan.
Poarta de transmisie CMOS este foarte util i n prelucrarea semnalelor
analogice, fiind folosit ca un comutator de semnale analogice.
O alt utilizare a porii de transfer este realizarea ieirilor de mare impedan
pentru operatori logici CMOS, conform schemei urmtoare.

Fig. A.26 Schema operatorului NAND, CMOS cu ieire de mare impedan (3-state)
Dac CE 1 (chip enable), atunci F1 =A B , iar dac CE 0 , atunci
tranzistoarele TN i TP sunt blocate i F1 va fi n starea de mare impedan.
33

Recomandri n utilizarea circuitelor CMOS:

- intrrile neutilizate nu se las n gol. Toate intrrile neutilizate se cupleaz la
VDD , sau la mas dup caz, pentru a nu afecta funcionarea logic pe celelalte intrri.
- cuplarea pe magistrale a circuitelor CMOS se face folosind porile de
transmisie sau folosind circuite CMOS special proiectate i echivalente cu circuite cu
trei stri (soluia preferat);
- sursa de alimentare trebuie s asigure 3V minim i 18 V maxim.
- Niciodat ieirile operatorilor logici nu se conecteaz direct la mas sau VDD.
A.3.8 Interfaarea operatorilor CMOS-TTL
Interfaarea circuitelor din familii logice diferite constituie o problem de
analiz a capabilitilor de ncrcare a ieirilor. Circuite de comand i circuite
comandate pot fi TTL i CMOS, sau invers.
Pentru interfaare toate circuitele CMOS i TTL se alimenteaz la +5V.
Cnd circuitele TTL trebuie s comande circuite CMOS alimentate dintr-o
singur surs de alimentare de 5V, nivelul minim de ieire n stare High garantat de
TTL (2,4 V) este mai mic dect nivelul minim de 1 logic acceptat de CMOS (3,5 V).

Fig. A.27 Niveluri logice TTL-ieire, CMOS-intrare

Se poate crete nivelul de ieire n stare High al circuitului TTL utiliznd o
rezisten conectat ntre ieire i Vcc, ca n figura urmtoare.

Fig. A.28 Interfa TTL-CMOS

Valorile recomandate pentru rezistena extern suplimentar pentru diferite
familii TTL, sunt date n tabelul urmtor.

La interfaa CMOS-TTL, cerina de baz este ca ieirea CMOS s poat

absorbi un current sufficient n stare 0 logic la ieire, la o tensiune maxim de ieire
de 0,4V. Avnd n vedere c I ILTTL 1,6mA i I OL CMOS 2mA rezult c o astfel de
conexiune are FAN OUT =1, ca n figura A.29.

34

Fig. A.29 Interfa CMOS-TTL

35