pVLSI

Realizarea componentelor VLSI,

probleme specifice, solutii de
implementare
Tehnologii VLSI
Principalele tehnologii utilizate pentru
realizarea circuitelor VLSI au la baza:

Tranzistoare nMOS / pMOS
Perechi de tranzistoare complementare, CMOS
Tranzistoare bipolare si perechi CMOS, BiCMOS
Tranzistoare MESFET GaAs

2
Tehnologia MOS
n+
p
Gate Source Drain
bulk Si
SiO
2
Polysilicon
n+
SiO
2
n
Gate Source Drain
bulk Si
Polysilicon
p+ p+
nMOS transistor pMOS transistor
Each transistor consists of a stack of a conducting gate, an insulating
layer of silicon dioxide and a semiconductor substrate (body or bulk)
Body is typically grounded
nMOS pass 0 more strongly than 1
Body is typically at supply voltage
pMOS pass 1 more strongly than 0
n+ n+
p-type body
W
L
t
ox
SiO
2
gate oxide
(good insulator, c
ox
= 3.9)
polysilicon
gate
Inversoare nMOS/pMOS cu
sarcina rezistiva sau activa
4
Tehnologia CMOS
5
Sectiune prin structura
inversorului CMOS
6
n+
p substrate
p+
n well
A
Y
GND
V
DD
n+ p+
SiO
2
n+ diffusion
p+ diffusion
polysilicon
metal1
nMOS transistor pMOS transistor
o In mod tipic un tranzistor nMOS este construit pe un substrat de tip p
o Tranzistorul pMOS necesita o insularizare complementara de tip n (n-well)
o Substratul trebuie conectat la GND iar n-well la V
DD
(cu dopare suplimentara in
zonele de contact)
o La contactul metal-semiconductor se formeaza diode Schottky
Slide 7
Mastile necesare pentru
realizarea inversorului CMOS
Tranzistoarele si conexiunile sunt definite tehnologic cu
ajutorul mastilor
GND V
DD
Y
A
substrate tap
well tap
nMOS transistor pMOS transistor
N-well
Poly-silicon
n+
p+
Contact
Metal
Parametrul Lambda -
Tehnologia de realizare defineste distanta
minima dintre doua elemente geometrice in
planul ariei de siliciu, in mod tipic fiind distanta
intre grila si drena unui tranzistor MOS

Parametrul Lambda () reprezinta din distanta
minima carateristica unei tehnologii

Ex: in tehnologia 90nm =45

8
Influenta parametrului Lambda
Lambda rules are conservative
Tranzistoare cu efect de camp
10
cu imbogatire,
canal indus
cu saracire,
canal initial
cu grila
jonctiune
Porti logice CMOS
11
12
Familii de dispozitive CMOS
ALVC Family (Advanced Low Voltage CMOS)
The highest performance 3.3-V bus-interface in 0.6- CMOS technology
Typical propagation delays of less than 3 ns
Current drive of 24 mA and static power consumption of 40 mA for bus-
interface functions
Bus-hold cells on inputs (no need for external pullup resistors for floating
inputs)
LV Family (Low Voltage HCMOS)
3-V power supply use with the same 5-V performance characteristics of
HCMOS logic
2- CMOS process that provides up to 8 mA of drive
Propagation delays of 18 ns maximum
Static power consumption of only 20 mA
LVC Family (Low Voltage CMOS)
3-V power supply use, with about the same performance as the 5-V 74F
family
0.8- CMOS process technology, 24-mA current drive
6.5-ns maximum propagation delays
5-V tolerant inputs and outputs

13
Caracteristici CMOS
LV si ALVC opereaza tipic la 3.3V. Nu pot fi utilizate pentru
transalri de nivel catre 5V.
ALVC este utilizat in principal pentru memorii de viteza
ridicata si conexiuni punct-la-punct in bucla de curent (24
mA).
LV este proiectat pentru viteze scazute si curenti de valoare
mica (86 mA), similar cu HC si HCT.
LVC este destinat aplicatiilor cu performante medii, inclusiv
memorii permitand si translari de nivel intre 5V si 3.3V.
LVC (Vcc = 3 V to 3.6 V) suporta pe intrari tensiuni de pana
la 5,5V chiar atunci cand Vcc = 0 V.
Din acest motiv circuitele LVC pot fi utilizate in aplicatii care
necesita live insertion sau oprire partiala a alimentarii.
Tehnologia BiCMOS, circuitul NOT
14
Vin = 0 :
T1 is off. Therefore T3 is non-conducting
T2 ON - supplies current to base of T4
T4 base voltage set to Vdd.
T4 conducts & acts as current source to charge
load CL towards Vdd.
Vout rises to Vdd - Vbe (of T4)
Note : Vbe (of T4) is base-emitter voltage of T4.
(pullup bipolar transistor turns off as the output
approaches 5V - Vbe (of T4))

Vin = Vdd :
T2 is off. Therefore T4 is non-conducting.
T1 is on and supplies current to the base of T3
T3 conducts & acts as a current sink to discharge
load CL towards 0V.
Vout falls to 0V+ VCEsat (of T3)

Circuite BiCMOS
15
Circuit tipic de intrare si iesire BiCMOS
Circuit BiCMOS NAND
16
Variatia curentului de alimentare in
timpul comutatiei etajului BiCMOS
17
Caracteristici BiCMOS
Combinatia intre etajul TTL de curent mare si intrarea
CMOS cu performante de comutatie rail-to-rail foarte bune
determina o flexibilitate deosebita pentru circuitele
BiCMOS.
O tehnologie BiCMOS reprezentativa este LVT (Low
Voltage BiCMOS).
Aceasta tehnologie permite controlul circuitelor care
opereaza la 5V, deci LVT face posibila reducerea
consumului prin trecerea la solutii care opereaza la 3.3V.
Circuitele LVT pot functiona ca translatoare de nivel 3V to
5V, suportand la intrare 5V (Vcc= 2.7 V to 3.6 V) si limitand
valoarea maxima la 5.5V chair cand Vcc = 0 V.
Dispozitivele pot fi utilizate in aplicatii care necesita live-
insertion sau alimentare partiala.
18
Familii de dispozitive BiCMOS
ABT Family (Advanced BiCMOS Technology)
The ABT family is manufactured using the latest 0.8-m BiCMOS process
It provides high drive up to 64 mA and propagation delays below the 5-ns range,
while maintaining very low power consumption.
To reduce transmission-line effects, the ABT family has series-damping resistor
options.
There are special ABT parts that provide extremely high-current drive (180 mA).
LVT Family (Low Voltage BiCMOS Technology)
3-V LVT family uses the latest 0.8- BiCMOS process technology
Up to 64 mA of drive and 4-ns propagation delays
Consumes less than 100 mA of standby power
Bus-hold feature eliminates external pullup resistors and I/Os that can handle up to 7
V, which allows them to act as 5-V/3-V translators.
LVTZ Family (Low Voltage BiCMOS Technology High Impedance)
Offers all of the features found in standard LVT family
Incorporates circuitry to protect the devices in live-insertion applications
The device goes to the high-impedance state during power up and power down

19
Caracteristici comune
CMOS/BiCMOS
Atat Advanced CMOS (ALVC, LVC, sau LV) cat si
BiCMOS (LVT, GTL) au circuitul de intrare de tip CMOS.
Intrarea este un inversor constand intr-un tranzistor p-
channel conectat la Vcc/Vdd si unul n-channel catre
GND.
Un nivel scazut la intrare determina ca tranzistorul p-
channel sa fie deshis - ON si tranzistorul n-channel sa fie
blocat - OFF, un curent poate apare dinspre Vcc
conducand iesirea in starea high.
Cand se aplica un nivel ridicat de semnal, tranzistorul n-
channel devine deschis - ON iar cel p-channel se
blocheaza OFF determinand un curent catre GND,
deci un nivel low.
In ambele cazuri nu exista curent intre Vcc/Vdd si GND
in regim static.
Tehnologia GaAs
(MESFET - metal semiconductor field effect transistor)
20
Este un material compus, spre deosebire de
Si. Raportul Ga-As influenteaza
comportamentul oferind solutii suplimentare de
ajustare tehnologica.

GaAs are un traspuns rapid la semnale
electrice functionanad la frecvente de ordinul
100 GHz.

Este un material scump si care contine
elemente chimice toxice.

Structura tranzistoarelor GaAs este similarea
cu TEC-j.

Intre grila si substrat se formeaza o dioda
Schottky

Controlul conductie se realizeaza prin
modularea grosimii zonei saracite de purtatori
(depletion area), un potential negativ aplicat
grilei determinand extensia zonei saracite de
purtatori pana la bloacrea completa a canaluli
conductor
http://people.rit.edu/lffeee/gaas.pdf
21
Tensiuni de
prag pentru
diverse
tehnologii
22
Consumul de putere
Consumul de putere este influentat de frecventa de operare,
numarul de iesiri care comuta capacitatea de sarcina,
numarul de intrarii (de nivel TTL) comandate, temperatura
jonctiunii, temperatura ambianta, rezistenta termica.
Frecventa maxima de lucru depinde direct de caracteristicile
termice ale capsulei.
Absolute maximum ratings sunt calculate uzual la o
temperatura a jonctiunii de 150C si o densitate a traseelor
conductoare de 750 mils (1mils = 0.0254mm), fara ventilatie.
Pistele, liniile de alimentare, conectorii, punctele de insertie
sau ventilatoarele au un rol important in imbunatatirea
disiparii caldurii.
Nu toate dispozitivele integrate sunt testate identic: cele
standardizate sunt evaluate la frecventa de clock in timp cele
nestandardizate sunt testate la frecventa semnalului de
intrare.
23
Frecventa maxima de lucru
24
Puterea dispipata de capsula
Probleme termice au devenit o ingrijorare majora odata cu
miniaturizarea componentelor catre surface-mount technology (SMT),
inlocuind capsulele through-hole (DIP) in proiectarea PCB.
Circuitele care opereaza la aceleasi tensiuni de alimentare incapsulate
in incinte mai mici determina cresterea densitatii de putere.
Cresterea vitezei de operare determina deasemenea cresterea puterii
disipate.
Tehnologiile de incapsulare miniaturizata sunt orientate pe rezolvarea
problemelor termice.
Temperatura jonctiunilor este influentata de reducerea consumului de
putere a chipului, de pistele conductoare lungi, de radiatoarele termice,
de curentii de aer, de compozitia materialului capsulei, de suprafata
ocupata si de marimea ariei de Si (die size).
Unele aspecte sunt de natura mecanica si tin de realizarea capsulei in
timp ce altele pot fi controlate in etapa de proiectare a aplicatiei.
Definirea completa a variabilelor care influenteaza comportamentul
termic se bazeaza pe evaluari si masuratori complexe.
Puterea disipabila de o capsula se calculeaza la o temperatura a
jonctiunii (TJ ) de 150C si o temperatura ambientala (TA ) de 55C.
Structura interna a CI
25
Parametri comparativi tehnologii VLSI
26
27
Aria de Si, wafer
Numarul de chip-uri n este (A=aria plachetei de Si, a=aria unui chip)
a
A
n =
Costul per chip c daca din n chip-uri f sunt caderi (failure), este
f a A
a
C
f
a
A
C
f n
C
c

=

=
Cost vs. cheap area
28
Eficienta integrarii
Frequency vs. feature size
Daca s este dimensiunea celei mai mici componenete a circuitului iar X este gradul de
complexitate, atunci se poate arata ca aria chip-ului a depinde direct proportional de
aceste valori:
2
s X k a =
Scaderea dimensiunii s a componenetei
elementare determina cresterea ratei
caderilor f.
29
Cai conductoare
Densitatea de curent
Se defineste densitatea de
curent ca fiind numarul de
purtatori care traverseaza o
sectiune a conductorului in
unitatea de timp, adica:
A
I
J =
Electronii in miscare, daca au
suficienta energie, pot lovi atomii
determinand deplasarea acestora in
cadrul structurii moleculare.
Fenomenul se numeste electro-
migrare (electro-migration)
30
Electro-migrarea
t W
I
A
I
J

= =
Pentru Al, J
max
este 2 mA/um
2.

Pentru un curent I constant, J creste odata cu
reducerea sectiunii W. Deoarece sectiunea nu este
niciodata constanta, inseamna ca densitatea de
curent este variabila de-a lungul traseului conductor.
In zonele de reducere a sectiunii fenomenul de
electromigrare determina intreruperea conductiei
31
Electro-migrarea
Pentru a reduce
electromigrarea trebuie ca
traseul conductor sa aiba
sectiunea suficient de mare
O situatie aparte are loc in
zona depunerilor metalice
pentru realizarea contactului
cu substratul de Si
Partea cea mai subtire a
traseului se afla pe
circumferinta adanciturii zonei
de contact.
Limita tipica este de
0.1mA/um


Decupare
pt contact
Perimetru
conductor
Adancitura de contact, dupa decupare
32
Realizarea rezistoarelor
Performanta circuitelor VLSI depinde de modul de realizare a
componentelor si a legaturilor dintre acestea, determinand direct
viteza de operare si consumul de putere

Conectarea a 2 tranzistoare, schema de conectare si conexiunea fizica (layout)
l
A
R =

33
Rezistenta traseelor conductoare
R
S
este rezistenta unei suprafete elementare w x w iar l/w reprezinta
numarul de astfel de suprafete care alcatuiesc traseul conductor
N R
w
l
t
l
A
R
S
= = = ) ( ) (

Valorile R
S
tipice sunt de 0,07 ohm pentru metal, 20 ohm pentru polysilicon si
25 ohm pana la 100 ohm pentru difuzii (rezistenta difuziei difera mult chiar in
cadrul aceluisai proces tehnologic). Metalul este cea mai buna solutie pentru
conductoare lungi avand rezistenta cea mai redusa.
34
Forme rezistive atipice
C
w
reprezinta o corectie datorata
fenomenelor de racordare a celor doua
latimi diferite
w S S
C R R R
w
l
R R
w
l
R R + + = = =
2 1
2
2
2
1
1
1
; ;
Efectul de colt determina reducerea suprafetei parcurse de curent (cu )
deci modificarea sectiunii si a rezistentei echivalente de racordare
35
Capacitoare
In CI armatura superioara este metal (capacitate metal-oxid-
semiconductor) sau polysilicon (capacitate polysilicon-oxid-
semiconductor);
Campul electric determina efecte secundare in semiconductor,
respectiv efectul knock-on, prin care in zona armaturii
semiconductoare apare o separare de sarcini
12 ; 9 , 3 ;
2
0
= = =
Si r SiO r r
t
A
C c c c c
36
Capacitoare, efectul knock-on (domino)
La aplicarea unei tensiuni cu polaritatea din figura (a), golurile sunt respinse in substrat,
sub armatura conductoare, deci apare o saracire (depletion) in purtatori sub electrodul
conductor (b). Fenomenul este echivalent cu separarea sarcinilor electrice ca si cum ar
exista doua armaturi de condensator, plan paralele, in substrat (b) ;
Rezulta o capacitate echivalenta detreminata de doua capacitati conectate in serie, C
0
si
C
dep
.
Capacitatea rezultanta este dependenta de tensiunea aplicata, prin componenta C
dep
) (
0
0
0
v f
C C
C C
C C C
dep
dep
dep
=
+

= =
37
Dependenta capacitatii de tensiune
Datorita fenomenului descris initial capacitatea scade cu tensiunea; prin cresterea in
continuare a tensiunii aplicate, dupa depasirea unei valori de prag V
T
, cand golurile au
fost respinse si electronii populeaza zona din apropierea stratului de oxid,
semiconductorul initial de tip p devine in respectiva zona de tip n, deci se produce o
inversiune de tip, substratul redevenind conductor iar capacitatea ajunge din nou la
valoarea stationara C
0
, figura (c).
Capacitatea scade odata cu aparatia zonei saracite (capacitoare in serie) si creste din
nou la aparitia inversiunii; daca variatia este rapida (frecvente mari de lucru) atunci
inversiunea nu are loc deorece electronii nu pot sa se deplaseze suficient de rapid.
Pentru strat subtire de oxid V
T
=V
DD
/5 ; pentru strat gros de oxid tensiunile aplicate
sunt mult sub pragul V
T
, si componenta C
dep
poate fi ignorata, la fel ca si la frecvente
joase.
3 , 0 02 , 0
0
min
= =
C
C
C
38
Capacitatea jonctiunii polarizate invers
Capacitatea MOS discutata este prezenta in cazurile depunerilor de
metal sau polysilicon.
Difuziile necesita o abordare distincta, fiind de obicei asociate cu
capacitatile datorate polarizarii inverse a jonctiunilor:
V V m
V
V
C C
b
m
b
j
j j
6 , 0 ; 5 , 0 3 , 0 ; 1
0
= =
|
|
.
|

\
|
=

Capacitatea echivalenta a unei jonctiuni
trebuie sa tina seama si de spatialitatea
acesteia, respectiv efectul peretilor laterali
arie de unitate pe a capacitate C
a perimetral unitate pe a capacitate C
l w C l w C C
ja
j
j ja
=
=
+ + =
0
0
); 2 2 (
39
Linii lungi subtiri
Se considera o linie lunga, din metal sau polysiliciu;
Ea poate fi tratata considerand rezistenta (r) si capacitatea (c) a
unitatii de lungime, rezultand:
; ; l c C l r R = =
Daca se aplica la intrarea liniei o treapta de tensiune de amplitudine
V, atunci la iesirea circuitului RC echivalent rezulta
timp const e V v
RC
. ); 1 (
) / (
0
= =

t
t
40
Linii lungi subtiri
Pentru o variate intre 10% si 90% din valoarea maxima se calculeaza
un timp de crestere / cadere de 2,2 RC.
Dupa un interval de timp t = , semnalul ajunge la 69% din valoarea
de regim stationar V.
41
Modelul RC distribuit
Se considera o linie lunga alcatuita dintr-o cascada de
circuite RC
0
1
= + +

c
i i i
I I I
dt
dV
C I V C Q
x r
V V
I
x r
V V
I I I I
i i
i
i i
i i i
c
i
= =
A

=
A

= =

; ; ; ;
1
1
1
1
2
2
1 1
1
, 0 . ;
dx
v d
v dt
dv
c x pt
x r
V V
x r
V V
dt
dV
C I
i i i i i
c
i
= A
A

A

= =
+
Se poate determina timpul de crestere intre 10% si 90%
din valoarea de regim stationar V, rezultand t
rise
RC, deci
de 2 ori mai mic decat in cazul modelului bazat pe circuit
RC simplu.
42
Porti logice (1)
Cea mai utilizata tehnologie VLSI este CMOS, bazata pe
tranzistoare FET
Pentru analiza comportarii in comutatie se poate
considera un model simplificat cu 2 comutatoare
comandate in contratimp
In implemenatrile practice iesirea unei porti comanda
intrarea in alta poarta; se poate considera pentru analiza
situatia a doua inversoare cascadate, conectarea fiind
realizata printr-o linie de transmisie

43
Porti logice (2)
Un etaj de iesire MOS, urmat de o linie de
transmisie este echivalent cu o structura RC,
avand valorile R si C corespunzatoare conectarii
in serie a rezistoarelor (R
eff
+R
wire
) si in paralel a
capacitatilor (C
inv
+C
wire
).
44
Porti logice (3)
Se stie ca valoarea
curentului drena-sursa se
poate calcula astfel:
In conditii de saturatie: V
GS
>V
T
, V
DS
>V
GS
V
T,
V
IN
= V
out
=
1/2 V
DD
, VGS = V
DD
/2>V
T
;
V
DS
= 1/2 V
DD
> V
DD
V
T
(saturatie)
Pentru V
T
=1V, V
DD
=5V se obtine i
DS

n
(tipic 80 uA/V
2
),
Rezulta pentru R
eff
valoarea R
eff
= V
DS
/i
DS
= 2,5 x 10
5
ohm
R
wire
= 0,07 25 ohm
R
eff
>> R
wire
, deci se poate neglija rezistenta conexiunii !
2
) (
2
T GS DS
V V i + =
|
45
Porti logice (4)
Capacitatea de intrare pe o grila MOS este C
gate
25 x 10
-4
pF/um
2

(tipic 25pF)
Capacitatea interna a etajului de iesire este C
int
0,5 x 10
-4
pF/um
2

(tipic 3 pF)
Se poate ignora C
int
comparativ cu C
gate
, rezultand un model
simplificat

46
Porti logice (5)
Un tranzistor MOS cu arie mai mare are rezistenta
interna mai mica dar prezinta capacitate de grila mai
mare
Rezistena etajului de iesire afecteaza comutatia pe linia de
iesire in timp ce capacitatea grilei afecteaza incarcarea
portii anterioare
Reducerea R
eff
determina cresterea C
gate
, ceea ce reduce
viteza de comutatie
Concluzie: pentru a castiga viteza este nevoie de
reducerea ariei tranzistorului
47
Efectul sarcinilor capacitive
Daca iesirea portii trebuie sa comanda o sarcina capacitiva importanta
(externa), atunci timpul de crestere a semnalului va fi t
rise
2,2 x R
eff
x C
L
(capacitatile de sarcina sunt in mod uzual de 100 pana la 1000 de ori mai
mari decat capacitatile grilelor)
Marind dimensiunea tranzistorulu de comanda scade Reff, deci se reduce
timpul de crestere al semnalului
O dimensiune marita a tranzistorului de comanda inseamna insa o
capacitate de grila marita, deci o sarcina capacitiva extinsa pentru etajul
anterior
O solutie practica consta in utilizarea unei cascade de porti cu dimensiune
crescatoare dupa un anumit raport (a).

j
eff
j
gate
j
a
R
R C a C W a W j poarta pt
0
0 0
; ; : ) ( = = =
48
Efectul sarcinilor capacitive
t
rise_a
este timpul de crestere al portii de dimensiune minima iar a
este factorul de multiplicare a dimensiunii
intarzaierea totala se poate determina ca fiind intarzaierea unui
etaj multiplicata cu numarul de etaje k
a t C R a C a
a
R
C R t
rise
j
j
gate eff rise
= = = =
+
0 _ 0 0 0
1 0
2 , 2 2 , 2 2 , 2
a
C
C
a
C C
k C a k C
L
L
L
ln
ln
ln
ln ln
) 1 ( ; ln ln ) 1 ( ln
0 0
0
=

= + + + =
71818 , 2
minima valoare are
ln
ln
0
0 _
= =
=
e a pt
C
C
t
a
a
t
L
rise del
49
Comanda liniilor lungi
Stucturile logice VLSI integrate sunt realizate la dimensiunea minima
posibila pentru a reduce capacitatile, cu exceptia situatiilor cand trebuie
comandate sarcini capacitive mari, cand se utilizeaza o cascada de porti
crescatoare ca dimensiune
O situatie similara apare atunci cand o iesire trebuie sa comande linii
lungi in interiorul structurii integrate, cum este cazul liniilor magistrale
(bus-uri)
Cascada de porti ocupa suprafete importante (mai ales daca sunt
magistrale multiplexate), deci nu este o solutie economica
50
Comanda liniilor lungi
O solutie eficienta de comanda a liniilor lungi se bazeaza pe
segmentearea liniilor de transport in elemente de lungimi mai mici
Daca intarzaierea unei linii l este r x c x l
2
, atunci, in cazul segmentarii
in k elemente cu buffere intercalate avem o intarzaiere globala de:
k
rcl
t k t
buf delay
2
+ =
2
2
k
l
c r t
buf
=
Optimul are loc cand intarzaierea unui segment este egala cu cea a
buferului
Cunoscand r, c si timpul de intarzaiere al unui bufer, din conditia
anterioara, se poate calcula lungimea l a unui segmment (tema).
Optimul se obtine pentru:
51
Amplasarea schematica a componentelor
(CPU Floorplanning)
Unitate de
procesare
(ALU, shifter)
Elemente de
memorare
(registre)
Elemente de
interconectare
(bus A, bus B)
Elemente de
control
(control unit)
Interfete
externe
(porturi A, D;
semnale de
control)
52
CPU Floorplanning
Structurile
reale contin si
alte elemente

Delimitarea
formala a
ariilor
functionale
poate arata ca
in figura
alaturata

53
Magistrala interna
Se considera ca ariile ocupate de elementele constitutive al
CPU au aceeasi latime si intersecteaza in totalitate
magistrala de date interna
Cablare
interna
neuniforma
Cablare
interna
uniforma
54
Linii date / control
Semnalele de control folosesc in mod obisnuit conexiunile de transport
verticale iar datele conexiunile orizontale
Deoarece magistralele de date sunt foarte lungi, ele se realizeaza in mod
obisnuit prin depuneri metalice (metal layer), eventual pe mai multe
niveluri
Liniile de control sunt de lungimi mai reduse si se realizeaza in mod
obisnuit din polysiliciu

55
Porti de transmisie
Multiplexoarele utilizate pentru conectarea selectiva a
elementelor logice nu sunt realizate in forma clasica din
cauza costurilor mari
Solutia folosita in circuitele VLSI se bazeaza pe elemente
logice cu iesire three-state (porti de transmisie)
56
Porti de transmisie
Utilizarea iesirilor cu 3 stari se bazeaza pe blocarea simultana a
ambelor tranzistoare din etajul de iesire (U, D) fiind necesare 6
tranzistoare
Utilizarea unui singur comutator permite implementarea cu doar
2 tranzistoare

Principiul iesiriilor three-state
Solutie simplificata de
conectare
57
Porti de transmisie
Utilizarea unui singur tranzistor ridica probleme legate de sensul de
trecere a curentului
Cand tranzistorul este blocat, pct. B este flotant; C este capacitatea de
intrare intr-un alt etaj
Un tranzistor cu canal n transmite corect nivelul 0: Va = 0 si Vb 0, VGS
are o valoare pozitiva constanta, B = drena, A = sursa; curentul circula de
la B catre A
Un tranzistor cu canal n NU transmite corect nivelul 1, A = drena, B =
sursa; curentul trebuie sa circule de la A catre B flotant, dar VGS scade pe
masura ce capacitatea C se incarca
O situatia complementara are loc pentru un tranzistor cu canal p

Va =Vb no current
Va >Vb A is the drain, current flows from A to B
Va <Vb B is the drain, current flows from B to A
58
Porti de transmisie
Pentru a transmite corect si 0 si 1 se utilizeaza 2 tranzistoare
complementare
Tranzistoarele necesita comanda in contra-timp, deci este nevoie de
o logica de comanda corespunzatoare
In cazuri particulare se poate utiliza o poarta cu un singur tranzistor,
dar nu pentru a comanda o alta grila (care trebuie incarcata si
descarcata de sarcina electrica) !
Trecerea variabilei logice se face fara restaurarea nivelului (non
restoring); zgomutul este deasemenea transferat



Structura
Simboluri utilizate
Alte simboluri pentru porti de transmisie
59
Multiplexor cu porti de transmisie (MUX),
fara restaurarea nivelului
Multiplexorul inversor
61
S
D0
D1
Y
S
D0
D1
Y
0
1
S
Y
D0
D1
S
S
S
S
S
S
Inversor Tri-State
63
CBB cu porti de transmisie
Pornind de la structura clasica a unui bistabil se poate realiza o
structura cu o functionare similara folosind 2 inversoare si 2 porti de
transmisie (deci 8 tranzistoare)
Cand C=1 bistabilul functioneaza in modul transparent
Cand C=0 bistabilul memoreaza valoare logica
Structura se mai numeste si latch transparent sau latch declansat pe
nivel (level-triggered data latch)
Bistabil Latch (tip D)
64
Bistabil Flip-Flop (master-slave)
65
66
Implementarea circuitelor
secventiale
Circuitele secventiale (automate finite, Finite State
Machine) se realizeaza folosind registre de memorare a
variabilelor de stare si logica combinationala clasica
COMBINATIONAL
LOGIC
Registers
Outputs
Next state
CLK
Q D
Current State
Inputs
67
Implementarea CLC
Circuitele combinationale se realizeaza folosind multiplexoare (arie de
selectie)
Multiplexoarele sunt construite cu porti de transfer inseriate si
comandate corespunzator de liniile de adresa I
0
, I
1
.
Configuratia prezentata include si decodificatorul de adresa

Comutator inchis pe 0, respectiv pe 1
68
Implementarea unui XOR
Prin conectarea intrarilor MUX corespunzator tabelului
de adevar se poate genera orice functie logica
combinationala

69
Realizarea CLC cu arii de selectoare (MUX)
Utilizarea unei arii de selectoare (MUX) necesita n x 2
n

porti de transmisie
Un NAND cu 4 intrari necesita 128 tranzistoare
Un NAND clasic ar putea fi implementat cu 8
tranzistoare !!
Solutia bazata pe MUX are avantajul ca permite
reprogramarea functiei realizate si este mult mai rapida
decat structura clasica

70
Arii logice programabile
Se bazeaza pe utilizarea sumelor de produse
Portile de intrare realizeaza si buffer-are
O implementare echivalenta se bazeaza pe porti
NAND+OR sau NOR+AND (conform relatiilor de
echivalenta DeMorgan)

71
Elemente PLA
Elementele de intrare ofera variabila propriu-zisa si
inversa sa
Portile NOR sunt usor de implementat deoarece se
bazeaza pe un tranzistor de sarcina si mai multe
tranzistoare de comanda (driver) conectate in paralel
pentru realizarea functiei SAU-NU
72
Elemente PLA
-Produsul (AND) se poate implementa ca NOR intre intrarile negate

C A C A = +
73
Implementarea automatelor
74
Proiectarea cu PLA
ARR arii AND/OR multiple

E Elemente de capat (conecteaza
liniile produs pull-up sau GND

C Elemente de conectare (liniile
produs devin intrari pentru nivelul OR
(polysilicon)

INP/OP inputs / outputs

75
Proiectarea cu PLA, exemplu
B C Z B A AC Y A B B A X + = + = + = , ,
Exemplu:
1. Se determina termenii produs implicati
; B C Z = ) ( ); ( ); ( ); ( Z in C B Y in C A X in B A Y si X in B A
Termenii produs necesari sunt
2. Se determina numarul de elemente necesare (dimensionare)
Nr.intrari = 3 (A, B, C); Nr.termeni produs = 4; Nr. Iesiri = 3 (X, Y, Z)

Nivelul AND: Nr.randuri = Nr.produse/2 = 2
Nr.coloane = Nr.intrari = 3
Nivelul OR: Nr.randuri = Nr.iesiri/2 = 2
Nr.coloane = Nr.produse/2 = 2
3. Alegerea elementelor (floorplanning)
4. Programare structura
76
Alegerea elementelor PLA pentru
exemplul considerat
B C Z B A AC Y A B B A X + = + = + = , ,
Circuite CMOS dinamice
77
-Utilizeaza un tranzistor pMOS pull-up comandat de un semnal de clock
-Se bazeaza pe existenta unei sarcini capacitive la iesirea Y
-Functioneaza in 2 faze: preincarcare (precharge) si procesare (evaluate/compute)
78
Memorarea MOS dinamica
Cele 2 armaturi ale capacitatii, substratul semiconductor si stratul conductor
de poly-siliciu, sunt separate de oxidul de Si ca izolator
O astfel de capaciate are o valoare mica si pierde rapid sarcina stocata (10-
100ms in functie de dimensiunea armaturilor)
Este necesara reincarcarea periodica a capacitatii (refresh), independent de
sistemul logic in care functioneaza
Cea mai simpla structura de memorie RAM dinamica are nevoie de o
capacitate si un tranzistor de control a incarcarii, ca in figura
O memorie de tip bistabil (RAM static) necesita 4-6 tranzistoare (spre
deosebire de solutia capacitiva)

Capacitate semiconductoare
Partajarea sarcinii electrice
Fenomenul se refera la
distribuirea sarcinii electrice a
unui capacitor si pe alte
capacitati conectate in paralel
Efectul de partajare a sarcinii
determina reducerea tensiunii
rezultante
Capacitatile suplimentare pot fi
datorate conexiunilor catre alte
etaje sau pot fi capacitati
intrinseci drena/sursa substrat
O variatie redusa de curent de
termina fluctuatii de tensiune
relevante pe impedantele de
intrare MOS care sunt foarte
mari

79
CL*(VDD Vf ) + Cint*(0 Vf ) = 0
(conservarea sarcinii)

Vf = VDD * CL / (CL + Cint) < VDD
Descarcarea parazita a sarcinii
capacitive
Sarcina capacitiva permite stocarea valorii logice pe durata
determinata (10-100ms)
Descarcarea capacitatii are loc intrinsec prin dioda polarizata invers
formata intre drena si substratul tranzistorului poarta
Este necesar un mecanism de refacere a sarcinii (refresh), pilotat de
un semnal periodic
80
Circuite MOS dinamice cu
izolare fata de masa
81
-Pentru a evita situatia cand tranzistorul principal este deschis simultan cu cel
de incarcare (scurt-circuit) se separa si conexiunea de masa folosind un
tranzistor suplimentar (foot)
-In timpul incarcarii tranzistorului de sarcina piciorul izoleaza blocul de
tranzistoare de masa
-Cand tranzistorul de incarcare este blocatblocul de tranzistaore care
implementeaza functia logica este conecta la masa oferind un nivel logic 0/1
de referinta la iesire
Logica CMOS dinamica
Poarta CMOS dinamica de tip AND:
1.charge: capacitatea de iesire se incarca de
la Vdd, conexiunea la masa este intrerupta
2.compute: tranzistorul de incarcare este
blocat iar blocul de tranzistoare care
implementeaza functia logica este conectat
la masa fiind alimentat din capacitatea
preincarcata pe care o lasa incarcata sau o
descarca daca este indeplinita conditia logica
adecvata

Principiul poate fi generalizat prin
introducerea tranzistoarelor de
incarcare/separare pentru orice bloc logic
82
PDN pull
down network
83
Arhitectura CMOS dinamica
Cand clock-ul este 0, Cp este blocat si
Cn este deschis iar la iesire se obtine
1 (modul pre-incarcare = wait)
Cand clock-ul este 1, Cp este deschis
iar Cn este blocat, la iesire se
genereaza 0 daca intrarea IN impune
aceasta (modul execute)
Un tranzistor n transmite corect 0 dar
pentru transmiterea lui 1 iesirea este
cvasi-flotanta deoarece se bazeaza pe
sarcina pre-stocata
Deoarece in 1 legaturile pull-up si pull
down sunt slabe, se poate folosi tot un
tranzistor n pentru a forta la 0 iesirea
atunci cand este necesar; astfel
perechile n-p pot fi substituite cu porti
de trecere

84
Circuite CMOS dinamice
Circutele logice dinamice sunt mai simple si mai rapide dar necesita un
control riguros al sarcinii pe capacitatile de stocare (refresh)
Un dezavantaj care trebuie avut in vedere este legat de natura bidirectionala
a circuitului, ceea ce face ca, atunci cand un tranzistor transmite un anumit
nivel logic, valoarea logica de la iesire, stocata capacitiv, sa influenteze
nivelul de incarcare al tranzistorului care alimenteaza intrarea (reverse
feedback)
Rezulta ca iesirea se poate transfera intrarii, modificand sensul firesc de
propagare a informatiei logice
In aceste situatii este necesar sa ne asiguram ca intrarea stocheaza
suficienta sarcina (prezinta deci o capacitate de stocare mult mai mare decat
iesirea)



Cascadarea circuitelor CMOS
dinamice
Cascadarea circuitelor CMOS dinamice poate
determina situatii anormale cand o variabila nu are
conditii sa atinga nivelul 1 (Y in reprezentarea de
mai sus).
85
Logica CMOS dinamica domino
Pentru a evita fenomenul care apare la cascadarea
directa se utilizeaza porti statice de separare intre portile
dinamice
Configuratie rezultata se numeste arhitectura domino

86
PDN pull down network
Implementare domino
87
Datorita negatoarelor plasate la iesirea portilor inversoare
rezulta mereu functii neinversoare !!
Tehnologia CMOS dinamica CVSL
(Cascade Voltage Switch Logic)
88
-foloseste intrarile normale si
negate

-genereaza rezultatul logic
direct dar si negat !

-configuratia se numeste si
tip dual-rail (cu cai duale)





Exemplu de poarta CMOS
dinamica CVSL AND/NAND
89
Implementarea logicii CMOS
dinamice
Circuitele dinamice au la baza arhitecturi pipe-line
O structura pipe-line simpla opereaza in 2 faze simetrice
Un registru standard necesita 8 tranzistoare (4 de tip n si 4
de tip p)
Implementarea unui
registru de 1 bit
Arhitectura pipe-line
clasica
90
Logica CMOS dinamica
Utilizarea portilor de transfer ca registre
Succesiunea de stari (ciclul starilor wait/compute)
Incarcarea variabilei intr-o
memorie capacitiva
Procesarea valorii binare
pre-stocate
91
Conditii de temporizare, timing
Deoarece la pornire toate intrarile sunt initial 1, rezulta ca iesirile OUT,
inclusiv OUT2 vor initia descarcarea sarcinii pentru a furniza 0 fara a tine
seama de valoarea logica corecta a intrarii
Pentru a rezolva aceasta problema este necesar ca faza de procesare
(excecute) sa fie intarzaiata
Intarzaierea fazei de procesare se poate face cu semnale de ceas decalate,
ceea ce inseamna o crestere a complexitatii de gestionare a acestor porti

92
Decalarea procesarii folosind un
singur clock
Decalarea fazelor de executie sa poate face si folosind o alternanta
de celule tip n si tip p
Cand blocul n se preincarca cu 1 blocul p proceseaza iar cand
blocul p se preincarca cu 0 blocul n proceseaza
In acest caz se poate utiliza o cascada de blocuri complementare
pilotate de semnale de clock in antifaza
Se elimina necesitatea inversoarelor statice de separare a etajelor
dinamice
PDN pull
down network
PDN up down
network
Circuite de intrare
93
Datorita impedantelor mari de intrare, circuitele MOS trebuie protejate impotriva
descarcarilor electrostatice care pot determina strapungerea stratului izolator de
SiO2 in zona grilei
Sarcina electrostatica poate determina tensiuni de ordinul sutelor de volti !
Protectia se realizeaza cu diode de limitare conectate la tensiunea de alimentare
si la masa
Se utilizeaza diode obtinute tranzistoare FET (drena conectata la Vdd pentru p-FET sau
la Vss pentru n-FET
Rezistoarele serie sunt necesare pentru a permite disparea energie rezultate prin
incarcarea electrostatica
Circuite de iesire/intrare
94
Pinul de iesire este gestionat printr-un
driver three-state
Se utilizeaza o logica NAND/NOR care
permite blocarea simultana a
tranzistoarelor de iesire pentru asigurarea
starii de inalta impedanta
EXERCITIU: explicati efectul comenzii
output-enable

In cazul porturilor bi-directionale I/O se
ataseaza pinului circuitului atat logica de
intrare cat si cea de iesire
Protectia electrostatica este asigurata de
diodele care se formeaza intre drena si
substrat pentru cele doua tranzistoare de
iesire
Trebuie adaugat (prin difuzie) elementul
rezistiv de disipare a puterii
Elemente de amplasare (1)
(floor planning)
95
N+ N+
Tranzistorul MOS poate fi reprezentat
schematic prin definirea geometrica a
regiunilor care il compun
Amprenta cu tranzistoare cu
conexiuni partajate
96
Individual
Transistors
Shared Gates
Shared drain/
source
Vp
Gnd
Elemente de amplasare (2)
(floor planning)
97
Gnd
V
DD
x
x
X
X
X
X
V
DD
x
x
Gnd

Stick
Diagram
Inversorul CMOS si
descrierea amprentei
sale pe aria de siliciu polysiliciu
metal
nMOS
pMOS
n-well
contact
www.egr.msu.edu/~mason
Reprezentarea cu segmente
(Stick Diagram)
98
Gnd
V
DD
x
x
X
X
X
X
V
DD
x
x
Gnd
polysiliciu
metal
nMOS
pMOS
n-well
contact
www.egr.msu.edu/~mason
Amplasare alternativa pentru
inversorul CMOS
99
Gnd
Vp
x
x
X
x
Vp
Gnd
X
x
X
X
www.egr.msu.edu/~mason www.scribd.com/doc/63584465/Layout-and-Stick-Diagram
Reprezentare simplificata
pentru amprenta inversorului
100
Vin
Vout
VDD
GND
Gnd
Vp
x
x
X
x
Vp
Gnd
X
x
X
X
Alte reprezentari simplificate
pentru inversorul CMOS
101
Amprenta NAND2
102
Gnd
Vp
b a.
a
b
X
Vp
Gnd
X
X
X
X
a b
b a.
www.scribd.com/doc/63584465/Layout-and-Stick-Diagram
Amprenta NOR2
103
Gnd
Vp
b a +
a
b
X
Vp
Gnd
X
X
X
X
a b
b a +
www.scribd.com/doc/63584465/Layout-and-Stick-Diagram
Diagrama cu segmente (stick
diagram) pentru NOR2
104
NOR Gate
OUT
B
A
www.scribd.com/doc/63584465/Layout-and-Stick-Diagram
Exemplu de utilizare a diagramei
cu segmente (stick diagram)
105
Power
Ground
B
C
Out
A
www.scribd.com/doc/63584465/Layout-and-Stick-Diagram