Curs CID (Circuite Integrate Digitale)

Circuite integrate digitale
Cuprins
1.
Introducere.......................................................................................... 1
1.1
Circuite digitale ................................................................................................ 1
1.2
Opoziia analogic digital ................................................................................ 3
1.1.1 Reguli de baz pentru proiectarea circuitelor digitale .......................................... 1

1.2.1
1.2.2
1.2.3
1.2.4
1.2.5
1.2.6
1.2.7
1.3
1.4
1.5
Fotografia ............................................................................................................. 3
nregistrrile video ............................................................................................... 3
nregistrri audio .................................................................................................. 4
Automobile ........................................................................................................... 4
Sistemul de telefonie ............................................................................................ 4
Semafoarele .......................................................................................................... 5
Efecte speciale pentru filmri ............................................................................... 5
Dispozitive digitale ........................................................................................... 7

Electronica aferent proiectrii circuitelor digitale .......................................... 8
Circuite integrate .............................................................................................. 9
1.5.1 Dispozitive logice programabile......................................................................... 11

1.5.2 CI dedicate unor aplicaii ................................................................................... 13
1.5.3 Cartele de circuit imprimat (cablaje) .................................................................. 13
Sisteme de numeraie i coduri numerice......................................... 15
2.
2.1
2.2
2.3
2.4
2.5
Conversia unui numr din baza zece ntr-o baz B ........................................ 15

Numere binare, octale i hexazecimale .......................................................... 16
Adunarea i scderea numerelor nezecimale .................................................. 18
Reprezentarea numerelor fracionare.............................................................. 19
Reprezentarea numerelor negative ................................................................. 20
2.6
Adunarea i scderea complementelor fa de 2 ............................................ 24
2.5.1 Reprezentarea prin modul i semn ..................................................................... 20

2.5.2 Sisteme de reprezentare a unui numr prin complementul lui ........................... 21
2.5.3 Reprezentarea cu exces ...................................................................................... 24
2.6.1 Reguli de adunare ............................................................................................... 24
2.6.2 Depirea ............................................................................................................ 25
2.6.3 Reguli de scdere................................................................................................ 26
2.7
2.8
2.9
2.10
2.11
2.12
3.
nmulirea n binar .......................................................................................... 27

mprirea n binar .......................................................................................... 28
Codarea binar a numerelor zecimale ............................................................ 29
Codul Gray ..................................................................................................... 31
Coduri de caractere ......................................................................................... 32
Coduri pentru transmisia si stocarea datelor seriale ....................................... 32
Tehnologii de realizare a circuitelor digitale ................................... 35

3.1
3.2
3.3
Semnale i pori logice ................................................................................... 35

Familii de circuite logice ................................................................................ 40
Logica CMOS ................................................................................................. 41
3.3.1
3.3.2
3.3.3
3.3.4
3.3.5
3.3.6
3.3.7
3.4
Nivelurile logice CMOS..................................................................................... 41

Tranzistoarele MOS ........................................................................................... 41
Circuitul CMOS inversor de baz ...................................................................... 43
Pori CMOS NAND i NOR .............................................................................. 45
Fan-in ................................................................................................................. 46
Pori neinversoare ............................................................................................... 47
Pori CMOS AND-OR-Inversor i OR-AND-Inversor ...................................... 48
Alte structuri CMOS de intrare i de ieire .................................................... 50
3.4.1 Pori de transmisie .............................................................................................. 51

3.4.2 Intrri cu trigger Schmitt .................................................................................... 51
3.4.3 Ieiri cu trei stri ................................................................................................. 53
3.4.4 Circuitele CMOS cu dren n gol ....................................................................... 54
3.5
Familii de circuite logice CMOS .................................................................... 55
3.5.1
3.5.2
3.5.3
3.5.4
3.6
Circuite logice bipolare .................................................................................. 61
3.6.1
3.6.2
3.6.3
3.6.4
3.6.5
3.7
Diode .................................................................................................................. 61
Circuite logice cu diode ...................................................................................... 63
Tranzistoare bipolare cu jonciuni ...................................................................... 64
Inversor logic realizat cu tranzistor .................................................................... 65
Tranzistoare Schottky ......................................................................................... 67
Logica tranzistor-tranzistor............................................................................. 68
3.7.1
3.7.2
3.7.3
3.7.4
3.8
Familiile HC i HCT .......................................................................................... 55

VHC i VHCT .................................................................................................... 57
Caracteristicile electrice ale familiilor HC, HCT, VHC i VHCT ..................... 57
Fanout-ul circuitelor CMOS ............................................................................... 61
Poarta TTL NAND de baz ................................................................................ 68

Nivelurile logice i marginile de zgomot ........................................................... 70
Fanout-ul circuitelor TTL................................................................................... 71
Poarta TTL NOR ................................................................................................ 72
Familii TTL .................................................................................................... 74
3.8.1
3.8.2
3.8.3
3.8.4
Primele familii TTL............................................................................................ 74

Familii TTL Schottky ......................................................................................... 75
Caracteristicile familiilor TTL ........................................................................... 76
Foaie de catalog pentru un dispozitiv TTL......................................................... 76
3.9 Realizarea interfeelor CMOS/TTL ................................................................ 78

3.10 Circuitele logice CMOS de tensiune sczut ................................................. 79
3.10.1 Circuite logice LVTTL i LVCMOS, alimentate cu 3,3 V .............................. 80
4.
Algebra circuitelor digitale............................................................... 82

4.1
Algebra de comutaie ...................................................................................... 82
4.1.1
4.1.2
4.1.3
4.1.4
4.1.5
4.2
4.3
Axiomele algebrei booleene ............................................................................... 83

Teoreme pentru o singur variabil ................................................................... 84
Teoreme pentru dou i trei variabile ................................................................. 85
Teoreme pentru n variabile................................................................................. 87
Dualitatea ........................................................................................................... 89
Transformri de configuraii ........................................................................... 95

Minimizarea circuitelor combinaionale ......................................................... 97
4.3.1
4.3.2
4.3.3
4.3.4
4.3.5
Diagrame Karnaugh ........................................................................................... 99

Minimizarea sumelor de produse ..................................................................... 100
Simplificarea produselor de sume .................................................................... 103
Combinaii de intrare indiferente .................................................................. 104
Minimizarea circuitelor cu mai multe ieiri ..................................................... 106
Metode de proiectare a circuitelor logice combinaionale ............. 109
5.
5.1
Standarde pentru documentaie ................................................................... 109
5.1.1
5.1.2
5.1.3
5.1.4
5.1.5
5.1.6
5.2
Schema bloc ..................................................................................................... 111

Simboluri de pori............................................................................................. 112
Denumiri de semnale i niveluri active ............................................................ 113
Proiectarea cu cerculee .................................................................................... 114
Organizarea desenului ...................................................................................... 115
Magistrale ......................................................................................................... 117
PLD combinaionale ..................................................................................... 119
5.2.1 Matrici logice programabile ............................................................................. 119
5.3
II
Decodoare ..................................................................................................... 122

5.3.1
5.3.2
5.3.3
5.3.4
5.3.5
Decodoare binare.............................................................................................. 123

Decodorul dublu cu dou intrri i patru ieiri 74x139 .................................... 124
Decodorul cu trei intrri i opt ieiri 74x138.................................................... 125
Conectarea n cascad a decodoarelor binare ................................................... 127
Decodoare pentru apte segmente .................................................................... 128
5.4
Circuite de codare ......................................................................................... 130
5.5
Dispozitive cu trei stri ................................................................................. 134
5.6
Multiplexoare................................................................................................ 135
5.4.1 Matrice de prioriti .......................................................................................... 130

5.4.2 Matricea de prioriti 74x148 ........................................................................... 132
5.5.1 Circuite tampon cu trei stri ............................................................................. 134
5.6.1 Multiplexoare MSI standard ............................................................................. 136

5.6.2 Multiplexoare, demultiplexoare i magistrale .................................................. 139
5.7
Pori OR exclusiv i circuite de paritate ....................................................... 141
5.8
Comparatoare................................................................................................ 145
5.7.1 Pori OR exclusiv i NOR exclusiv .................................................................. 141

5.7.2 Circuite de paritate ........................................................................................... 142
5.7.3 Generatorul de paritate de 9 bii 74x280 .......................................................... 144
5.8.1 Structura de comparator ................................................................................... 145
5.9
Sumatoare i circuite de scdere ................................................................... 146
5.9.1
5.9.2
5.9.3
5.9.4
Semisumatoare i sumatoare complete............................................................. 146

Sumatoare pieptene .......................................................................................... 147
Circuite de scdere ........................................................................................... 147
Sumatoare cu anticiparea transportului ............................................................ 149
Circuite logice secveniale. Bistabili .............................................. 151
6.
6.1
Elemente bistabile......................................................................................... 153
6.2
Circuite latch i circuite basculante bistabile ............................................... 154
6.1.1 Analiza digital................................................................................................. 153
6.2.1
6.2.2
6.2.3
6.2.4
6.2.5
6.2.6
6.2.7
6.2.8
6.2.9
6.2.10
6.2.11
Circuite latch S-R ............................................................................................. 154

Circuite latch .................................................................................................... 157
Circuit latch S-R cu intrare de activare ............................................................ 157
Circuit latch D .................................................................................................. 158
CBB de tip D, activ pe front ............................................................................. 160
CBB de tip D, activ pe front i cu intrare de activare....................................... 162
CBB de explorare ............................................................................................. 163
CBB de tip S-R master/slave ............................................................................ 165
CBB de tip J-K master/slave ............................................................................ 166
CBB de tip J-K, activ pe front ........................................................................ 167
CBB de tip T................................................................................................... 168
7. Circuite logice secveniale numrtoare, registre de deplasare,

circuite iterative ................................................................................................. 171
7.1
Numrtoare ................................................................................................. 171
7.2
Registre de deplasare .................................................................................... 180
7.1.1 Numrtoare pieptene....................................................................................... 171

7.1.2 Numrtoare sincrone....................................................................................... 172
7.1.3 Numrtoare MSI i aplicaii ale lor ................................................................ 174
7.2.1
7.2.2
7.2.3
7.2.4
7.3
7.4
7.5
Structura unui registru de deplasare ................................................................. 180

Registre de deplasare MSI ................................................................................ 183
Cea mai mare aplicaie cu registre de deplasare din lume ................................ 187
Numrtoare cu registru de deplasare .............................................................. 188
Numrtoare n inel ...................................................................................... 188

Numrtoare Johnson ................................................................................... 192
Numrtoare cu registru de deplasare i reacie liniar ................................ 194
III
8.
Memorii .......................................................................................... 197

8.1
Memoria cu acces numai pentru citire .......................................................... 197
8.1.1
8.1.2
8.1.3
8.1.4
8.1.5
8.1.6
Utilizarea ROM pentru funcii logice combinaionale aleatorii.................... 198

Structura intern a ROM .................................................................................. 200
Decodarea bidimensional ............................................................................... 202
Tipuri de ROM comercializate ......................................................................... 203
Intrrile de comand i temporizarea ROM ..................................................... 205
Aplicaii ale ROM ............................................................................................ 207
8.2
8.3
Memoria de citire/scriere .............................................................................. 208

RAM statice .................................................................................................. 209
8.4
RAM dinamice ............................................................................................. 213
8.3.1 Intrri i ieiri la RAM statice .......................................................................... 209

8.3.2 Structura intern a RAM statice ....................................................................... 209
8.3.3 Parametrii temporali la RAM statice ................................................................ 211
8.4.1 Structura de RAM dinamic ............................................................................. 213
8.4.2 Caracteristicile temporale ale RAM dinamice ................................................. 215
9. Recomandri pentru realizarea practic a schemelor electronice cu

circuite integrate digitale ................................................................................... 219
9.1
9.2
9.3
IV
Circuite TTL (seriile 74xx, 74Sxx, 74LSxx):............................................... 220

Circuite CMOS normale (seria CD4xxx): .................................................... 224
Circuite CMOS de mare vitez HCMOS (seriile HC/HCT): .................... 227
PREFA
Manualul de fa se adreseaz studenilor din anul II de la specializarea
Telecomenzi i Electronic n Transporturi, domeniul Inginerie Electronic i
Telecomunicaii, din Facultatea Transporturi, Universitatea POLITEHNICA din
Bucureti. De asemenea, manualul prezint interes i pentru studenii de la
celelalte specializri din domeniul menionat, precum i pentru specialiti din
domeniu sau cu pregtiri n domenii conexe (inclusiv pentru proiectarea
circuitelor i/sau sistemelor digitale).
n lucrare sunt prezentate definiii i concepte de baz necesare pentru
studiul, proiectarea i realizarea unor circuite digitale frecvent utilizate, cu
exemple de documentaii i de proiectare.
Autorii sunt cadre didactice din Catedra Telecomenzi i electronic n
transporturi i au o bogat experien n activitatea didactic (curs, seminar,
laborator, proiect), att n ceea ce privete disciplinele din trunchiul comun al
domeniului, ct i n cadrul disciplinelor care definesc specializarea. Se mai
impune i meniunea c pentru aplicaiile specifice domeniilor de transport,
indiferent de mod, sunt eseniale rezolvrile care asigur sigurana i securitatea
proceselor i a tehnicilor aferente, fiabilitatea, protecia mediului nconjurtor,
mentenana .a.
De altfel, elaborarea manualului se nscrie ntr-un context mai larg, care
include i proiecte i contracte de cercetare, de consultan, publucarea unor
lucrri tiinifice, participri la manifestri tiinifice interne i internaionale
(congrese, conferine, simpozioane).
mi exprim convingerea c i acest manual va fi foarte util i va contribui
la o cretere a nivelului de pregtire teoretic i practic a studenilor notri.
i felicit pe autori i apreciez contribuia pe care o aduc n ceea ce privete
preocuparea pentru elaborarea unor manuale didactice, asigurnd astfel
continuitatea ntr-o activitate care a nceput nc din anii '60 i a fost continuat
dup 1975 (an n care specialitatea a fost transferat de la Facultatea de
Electronic i telecomunicaii - Electronic, telecomunicaii i tehnologia
informaiei n prezent - la Facultatea Transporturi).
Prof.dr.ing. Corneliu Mihail ALEXANDRESCU
Decan al Facultii TRANSPORTURI
Universitatea Politehnica din Bucureti
membru corespondent al ASTR
VI
1. Introducere
1.1 Circuite digitale
Sunt denumite circuite logice. Cursul i propune s trateze principiile i
implementarea lor. Majoritatea principiilor expuse aici i vor pstra
valabilitatea nc muli ani; unele vor avea aplicaii care la ora actual nici nu au
fost descoperite. n ceea ce privete realizarea practic, s-ar putea ca ea s fie
puin diferit de cele expuse n paginile de fa i, cu siguran, se va modifica
permanent de-a lungul timpului.
Cursul i propune s prezinte principiile de baz ale circuitelor digitale,
n suficient msur pentru a putea fi nelese cnd se desfoar o anumit
activitate folosind tehnica de calcul. Aceleai principii pot arta unde este
eroarea atunci cnd nu totul merge cum trebuie.
Mai jos sunt menionate cteva reguli care trebuie nsuite din studiul
curent. Probabil c multe dintre ele nu au nici o semnificaie, deocamdat, ns
este bine s le revedei ulterior.
Proiectarea circuitelor digitale nseamn inginerie, iar inginerie nseamn
rezolvarea unor probleme. Doar 5%-10% din munca de proiectare reprezint
partea plcut, de creaie, scnteia interioar, imaginarea unui nou mod de
abordare. Cam tot restul este munc de rutin. Desigur, acest rest se face astzi
mult mai uor i plcut dect acum 20 sau chiar 10 ani.
1.1.1
Reguli de baz pentru proiectarea circuitelor digitale

Nite instrumente de lucru bune nu garanteaz reuita proiectrii dar
ofer certitudinea unui lucru bine executat.
Circuitele digitale au caracteristici analogice.
V putei da seama cnd ceva nu este n regul dup aspectul analogic
al conceptului digital.
Asociai niveluri active denumirilor de semnale i folosii proiectarea
cu cerculee.
Este bine s cunoatei i s folosii blocuri structurale funcionale
standardizate.
0BIntroducere
Realizai proiecte ce implic un minimum de cost la nivelul sistemului,

considernd i munca dumneavoastr de proiectare ca parte a acestui
cost.
Proiectarea unui automat de stri seamn cu scrierea unui program,
abordai-o din acest punct de vedere.
Utilizai circuite logice programabile pentru a simplifica proiectele, a
reduce costurile i a opera modificri de ultim moment.
Evitai proiectarea cu circuite asincrone. Pn la apariia unei
metodologii mai bune, folosii circuitele sincrone.
n cazurile n care nu putei evita folosirea unor circuite asincrone ca
interfee ntre diverse module i echipamente exterioare, acestea
trebuie prevzute cu circuite de sincronizare adecvate.
O greeal sesizat la timp v scutete de mult munc inutil.
n afar de partea plcut, de creaie, a muncii de proiectare i de munca
de rutin mai exist i alte domenii n care un bun proiectant trebuie s fie
competent, i anume:
Depanarea. Este aproape imposibil s fii un bun proiectant fr a fi i
un bun depanator. O depanare reuit necesit un plan, o abordare
sistematic, rbdare i logic: dac nu putei descoperi unde se afl
defectul, aflai unde nu este.
Activiti conexe muncii de proiectare. Munca unui proiectant de
circuite digitale include o serie de activiti care nu au o legtur
direct cu ingineria, cum ar fi cunoaterea standardelor de ntocmire a
documentaiei, a posibilitilor de procurare a componentelor,
stabilirea cerinelor beneficiarilor, elaborarea temelor de proiectare,
fixarea termenelor de execuie, politica de personal i invitarea
furnizorilor la masa de prnz.
Evaluarea riscurilor. Cnd ncepei un proiect trebuie s apreciai atent
care sunt riscurile n comparaie cu eventualele recompense i
consecine, din mai multe puncte de vedere, ca, de exemplu, cel al
alegerii unor componente nou lansate (vor fi oare pe pia la termenul
de realizare a prototipului?) sau al fixrii termenelor (dac nu realizez
prototipul la termen, voi mai avea oare aceast slujb?).
Comunicarea. La un moment dat va trebui s predai rezultatul muncii
dumneavoastr plin de succes altor ingineri, altor departamente sau
beneficiarului. Fr o bun capacitate de comunicare nu vei putea
repurta succese n aceast etap. Amintii-v permanent c o bun
comunicare nu este constituit doar din transmiterea de informaii, ci i

din recepionarea acestora; nvai s fii un bun asculttor!
1.2 Opoziia analogic digital

Dispozitivele i aparatele analogice lucreaz cu semnale variabile n timp,
care pot lua orice valoare cuprins ntr-un domeniu continuu de tensiune, curent
sau alt mrime fizic. Acelai lucru fac i circuitele digitale, ns, spre
deosebire de primele, n cazul lor putem pretinde c nu este aa! Se consider c
un semnal digital poate lua, n orice moment, numai una dintre cele dou valori
discrete pe care le numim 0 i 1 (sau L (de la Low=jos) i H (de la High=sus),
sau ADEVRAT (TRUE) i FALS (FALSE), sau negare i confirmare, sau Sam
i Fred).
Tehnica de calcul digital a aprut n anii 1940 i este comercializat pe
scar larg de prin 1960. ns doar n ultimii 10 sau 20 de ani revoluia
digital a ptruns n multe alte domenii. Iat cteva exemple de aparate
odinioar analogice, iar n prezent digitale.
1.2.1
Fotografia
n majoritatea aparatelor de fotografiat, imaginile nc se nregistreaz pe

pelicule acoperite cu halogenuri de argint. Dar creterea densitii de date
digitale ce pot fi nregistrate pe un cip a condus la realizarea aparatelor de
fotografiat digitale, care nregistreaz o imagine sub forma de matrice de pixeli
de dimensiuni 640x480 sau mai mari (4368x2912 la aparatele de
12,8MegaPixeli), n care fiecare pixel este memorat ca rezultat al compunerii
intensitilor culorilor rou, verde i albastru, fiecreia dintre acestea fiindu-i
atribuit o valoare exprimat pe 8 bii. O asemenea cantitate de informaie de
peste o sut milioane de bii, n exemplul nostru poate fi prelucrat i
comprimat, ntr-un format JPEG, pn la 5% din capacitatea de stocare
necesitat iniial, n funcie de abundena detaliilor din imagine. Prin urmare,
aparatele digitale utilizeaz att stocarea digital, ct i prelucrarea digital.
1.2.2
nregistrrile video
Pe discurile digitale versatile (DVD) se nregistreaz video ntr-un format

digital cu nalt compresie, denumit MPEG-2. Prin acest procedeu, se comprim
o seciune din fiecare cadru video de sine stttor ntr-un mod similar celui
utilizat la JPEG, iar fiecare dintre cadrele urmtoare apare ca diferen fa de
cadrul ce l precede. Capacitatea de stocare a unui DVD cu un singur strat, pe o
singur fa, este de aproximativ 35 de miliarde de bii, suficient pentru a oferi
cam dou ore de nregistrare video de cea mai bun calitate, iar un disc cu dou
0BIntroducere
straturi i cu dou fee are capacitate de patru ori mai mare. n prezent exist i
alte modaliti de compresie (DivX, Xvid, Mpeg-4) i stocare a formatelor video
(Blue-Ray, HDVD).
1.2.3
nregistrri audio
Realizate odinioar exclusiv prin imprimarea semnalelor analogice pe

discuri de vinil sau pe band magnetic, nregistrrile audio au n prezent ca
suport discurile compacte digitale (CD-uri). Pe un CD, muzica se nregistreaz
ca o succesiune de numere de 16 bii ce reprezint valori ale eantioanelor
obinute din semnalul analogic original, pentru un canal stereo extrgndu-se
cte un eantion la fiecare 22,7 microsecunde. Un CD nregistrat la capacitatea
sa maxim (73 de minute) conine informaie de peste ase milioane de bii. Prin
comprimarea acestor informaii (n format Mpeg-3, WMA) se pot nregistra pe
suport DVD circa 64 ore de nregistrri audio la o calitate excepional (pierderi
mai mici de 3%).
1.2.4
Automobile
Anterior, motoarele automobilelor erau comandate n exclusivitate de

angrenaje mecanice (dintre care unele ingenioase, analogice, care funcionau
ca traductoare de presiune, temperatur etc.), ns astzi ele au ncorporate
microprocesoare. Diferii senzori electrici i electro-mecanici convertesc valorile
parametrilor caracteristici motorului n valori numerice pe care microprocesorul
le examineaz i stabilete cum trebuie reglate debitele de combustibil i oxigen
ce alimenteaz motorul, modul n care se face repartiia cuplului motor pe
diversele roi de traciune, posibilitatea schimbrii angrenajelor din cutia de
vitez, sisteme de avertizare n cazul depirii vitezei, a apropierii de
antemergtor, etc. Semnalul de ieire al microprocesorului reprezint o
succesiune de valori numerice variabile n timp, care activeaz nite
subansamble de acionare electro-mecanice care, la rndul lor, comand
motorul, frnele i alte dispozitive.
1.2.5
Sistemul de telefonie
A debutat, acum o sut de ani, cu microfoane i receptoare analogice,

legate printr-o pereche de conectoare de cupru. Chiar i n prezent, n
majoritatea locuinelor se gsesc tot telefoane analogice, care transmit semnale
analogice ctre o central telefonic. ns, n cele mai multe dintre aceste
centrale telefonice, semnalele analogice sunt convertite n semnale digitale
nainte de a fi transmise ctre destinaie, indiferent dac aparatul care urmeaz
s recepioneze semnalul se afl conectat la aceeai central telefonic sau n
orice alt loc de pe Glob. O perioad ndelungat, centralele telefonice de
interior, folosite pretutindeni, retransmiteau semnalul digital pn la postul de

destinaie. n momentul actual, numeroase centrale de interior, centrale
telefonice publice i companii furnizoare de servicii de telefonie adopt un
sistem integrat, care combin codarea digital a vocii cu transmisia de date
utiliznd o singur reea i un protocolul pentru internet VoIP.
1.2.6
Semafoarele
Semafoarele erau comandate de temporizatoare electro-mecanice, care

permiteau aprinderea lmpii verzi i fiecare indicator de direcie pentru un
anumit interval de timp. Apoi s-au folosit relee conectate n circuite de comand
care aprindeau lmpile semaforului n funcie de tipul de trafic, determinat cu
senzori ncorporai n carosabil. Circuitele de comand sunt realizate cu
microprocesoare, aprinznd lmpile semafoarelor n aa fel nct s se obin un
maxim de fluen a traficului. n prezent se folosesc sisteme integrate de
comand a semafoarelor, cu post dispecer (unde se realizeaz i monitorizarea
traficului), acesta furniznd fiecrei intersecii datele de care are nevoie pentru a
realiza fluidizarea traficului (sistemele und verde, prioritizarea mijloacelor de
transport public, a vehiculelor de intervenie, a vehiculelor cu gabarit depit sau
cu materiale periculoase).
1.2.7
Efecte speciale pentru filmri
Efectele speciale erau realizate mai demult numai folosind miniaturi de

argil, stop-cadre, trucaje fotografice i numeroase suprapuneri pe pelicul cadru
cu cadru. Acum, navele spaiale, insectele, scenele din alte lumi sunt sintetizate
n ntregime cu tehnic de calcul digital.
Revoluia din electronic are, de acum, o oarecare vechime, iar revoluia
din domeniul aparaturii a nceput cu dispozitivele analogice i aparatele realizate
cu acestea, de pild tranzistoarele i radioreceptoarele tranzistorizate. Dar de ce
are loc i o revoluie digital? Deoarece circuitele digitale prezint, ntr-adevr,
o mulime de avantaje fa de cele analogice:
Reproductibilitatea rezultatelor. Pentru o aceeai combinaie de
semnale de intrare, (att ca valori ct i ca succesiune n timp), un
circuit digital bine conceput va furniza ntotdeauna acelai rezultat.
Semnalele de ieire ale circuitelor analogice variaz n funcie de
temperatur, de variaiile tensiunilor de alimentare, de mbtrnirea
componentelor i de ali factori.
Simplitatea proiectrii. Proiectarea cu circuite integrate numite
adesea circuite logice este logic. Nu necesit cunotine vaste n
domeniul matematicilor, iar comportarea circuitelor logice de baz
poate fi urmrit mental, fr efectuarea unor calcule care s descrie
5
0BIntroducere
funcionarea condensatoarelor,
componente.
tranzistoarelor
sau
altor
Flexibilitatea i aplicabilitatea. Dup aducerea n form digital, orice

problem poate fi rezolvat printr-o succesiune spaio-temporal de
etape logice. De exemplu, se poate realiza un circuit digital care s
distorsioneze o voce nregistrat n aa msur nct acesta s fie
neinteligibil pentru orice persoan care nu deine o parol, dar s se
aud nedistorsionat cnd se introduce acea parol.
Programabilitatea. Proiectarea a numeroase circuite digitale se face
acum scriind programe n limbaje descriptoare de echipamente HDL
(hardware description languages) sau n software-uri cu o interfa
care prezint n clar structura componentelor folosite. Astfel de limbaje
i software-uri permit descrierea sau modelarea att a configuraiei, ct
i a funciei unui circuit digital. Pe lng compilator, acestea includ
programe de simulare i de sintetizare. Aceste instrumente virtuale
servesc la testarea modelului de echipament nainte de realizarea
practic a acestuia, urmat de sintetizarea modelului ntr-un circuit
conform unei anumite tehnologii de fabricaie a componentelor.
Viteza. Dispozitivele digitale actuale sunt foarte rapide. Fiecare
tranzistor din cele mai rapide integrate poate comuta n mai puin de 4
picosecunde, iar un ntreg dispozitiv complex, realizat cu asemenea
tranzistoare, poate s exploreze intrrile i s furnizeze un semnal de
ieire ntr-un interval de timp mai scurt de 0,3 nanosecunde. nseamn
c astfel de dispozitive pot genera 3 miliarde sau chiar mai multe
rezultate pe secund.
Costul sczut. Circuitele digitale efectueaz numeroase operaii i
ocup un spaiu redus. Circuitele repetate se pot integra pe un singur
cip i se pot fabrica n mas cu costuri foarte sczute, fapt pentru
care obiecte cum sunt calculatoarele, ceasurile digitale i felicitrile
muzicale se arunc fr regrete.
Progresul tehnologic continuu. n proiectarea unui aparat digital exist
puine limitri. Peste civa ani va aprea unul mai rapid, mai ieftin sau
superior din alt punct de vedere. Un proiectant bun ine cont de aceasta
la realizarea aparatului iniial, lund msuri de prevenire a demodrii
lui i fcndu-l astfel mai apreciat de utilizatori. De exemplu,
calculatoarele de birou sunt prevzute adesea cu socluri de
expansiune, pentru ca n ele s poat fi introduse procesoare mai
rapide sau circuite de memorie de capacitate mai mare dect cele
disponibile n momentul realizrii calculatorului.
1.3 Dispozitive digitale

Cele mai simple dispozitive digitale se numesc pori (n limba englez
gates). Ele au fost denumite astfel dup funcia pe care o ndeplinesc, de a
permite sau a ntrzia transmiterea informaiei digitale. n general, o poart are
una sau mai multe intrri i furnizeaz la ieire un semnal care este funcie de
valorile curente ale intrrilor. Intrrile i ieirile pot fi diverse mrimi fizice ca,
de exemplu, tensiunea, intensitatea curentului, chiar i presiunea hidraulic, ns
reprezentarea acestora poate lua dou valori discrete, 0 i 1.
n Figura 1-1 sunt prezentate simbolurile celor trei tipuri principale de
pori. Poarta AND (I) cu dou intrri, notat (a), are ieirea 1 cnd ambele
intrri sunt 1; n toate celelalte cazuri, ieirea sa este 0. n figur apare aceeai
poart de patru ori, cu cele patru combinaii de intrare posibile i ieirile
respective. Porile se mai numesc circuite combinaionale deoarece ieirea
depinde numai de combinaia de intrare curent.
O poart OR cu dou intrri, ca n Figura 1-1 (b), are ieirea 1 dac o
intrare sau ambele intrri sunt 1; ieirea sa este 0 numai dac ambele intrri sunt
0. i n acest caz sunt posibile patru combinaii de intrare, ieirile
corespunztoare fiecreia fiind cele din figur.
O poart NOT, denumit de cele mai multe ori inversor, are la ieire
valoarea opus celei de la intrare, cum se observ n Figura 1-1 (c).
Aceste trei tipuri de pori sunt cele mai importante din mai multe motive.
Orice funcie digital poate fi realizat utiliznd exclusiv aceste trei pori. n
capitolul 3 vei vedea cum se realizeaz porile din circuite cu tranzistoare.
Trebuie s tii c au fost construite pori sau s-a propus construirea acestora i
cu alte tehnologii, de exemplu cu relee, cu tuburi cu vid, pe principii ale
hidraulicii i cu structur molecular.
Figura 1-1 Dispozitive digitale: (a) poart AND; (b) poart OR; (c) poart NOT sau
inversoare
Un bistabil este un dispozitiv care poate s aib ieirea fie n 0, fie n 1.

Starea unui bistabil este valoarea curent stocat. Aceasta poate fi modificat
numai la anumite momente de timp impuse de o intrare de tact sau de ceas,
0BIntroducere
noua valoare depinznd de starea curent a bistabilului i de intrrile sale de

comand. Un bistabil se poate realiza din mai multe pori conectate judicios.
Un circuit digital ce conine bistabile se numete circuit secvenial,
deoarece, n orice moment, semnalul de la ieirea sa depinde nu numai de
valorile intrrilor, dar i de succesiunea sau secvena de semnale de intrare
existent anterior. Cu alte cuvinte, un circuit secvenial memoreaz
evenimentele anterioare.
1.4 Electronica aferent proiectrii circuitelor digitale

Aa cum vom vedea n capitolul 3, circuitele digitale lucreaz cu tensiuni
i cureni de natur analogic i sunt realizate din componente analogice.
Abstractizarea digital permite ca natura lor analogic s fie ignorat n
majoritatea cazurilor, deci modelele de circuite pot fi considerate ca lucrnd
practic cu valori de 0 i 1.
Unul dintre aspectele importante ale abstractizrii digitale este asocierea
unui domeniu de valori analogice fiecrei valori logice (0 sau 1). Aa cum arat
Figura 1-2, o poart obinuit nu prezint un nivel de tensiune garantat cu mare
precizie, corespunztor valorii logice 0. Practic, ea poate genera o tensiune
cuprins ntr-un subdomeniu al domeniului de recunoatere ca nivel 0 la intrrile
altor pori, care este garantat. Intervalul dintre extremitile domeniilor se
numete margine de zgomot; n cazul unui circuit real, aceasta reprezint limita
pn la care se poate suprapune zgomotul fr a afecta interpretarea corect a
semnalului de ieire ca nivel logic la intrrile altor pori.
Tensiunea
Ieiri
Margine de
zgomot
Intrri
1 logic
1 logic
Inactive
0 logic
0 logic
Figura 1-2 Valorile logice si marginea de zgomot
Comportarea este similar n cazul ieirilor n starea logic 1. n figur se

observ c ntre domeniile de intrare corespunztoare valorilor logice 0 i 1
apare o regiune inactiv. Dei, la un dispozitiv digital oarecare, n condiii
precizate de tensiune i temperatur, diferena (sau pragul) dintre cele dou
8
domenii prezint o delimitare destul de net, la dispozitive diferite, limitele pot

fi diferite. Cu toate acestea, la dispozitivele care funcioneaz corect, limitele
respective se regsesc undeva n interiorul domeniului de inactivitate. n
concluzie, orice semnal aflat n interiorul domeniilor de definiie a valorilor
logice 0, respectiv 1, va fi interpretat n mod identic de dispozitive diferite.
Aceast caracteristic este esenial din punct de vedere al reproductibilitii
rezultatelor.
Garantarea faptului c porile logice genereaz i recunosc semnale logice
cuprinse n domeniile corespunztoare este una dintre atribuiile proiectantului
de circuite electronice. Aceasta este o problem de proiectare cu circuite
analogice; vom meniona cteva aspecte legate de ea n capitolul 3. Este
imposibil de conceput un circuit care s se comporte aa cum dorim n orice
condiii de alimentare cu tensiune, temperatur, sarcin i ali factori. De aceea,
proiectantul de circuite electronice sau productorul de circuite specific valorile
limit ce definesc condiiile n care se garanteaz funcionarea corect.
Un proiectant de circuite digitale, nu trebuie s ptrund prea adnc n
detaliile comportrii analogice a dispozitivelor digitale ca s fie sigur c acestea
funcioneaz corect. Tot ceea ce are de fcut este s verifice dac dispozitivul
funcioneaz n condiiile impuse de valorile limit. Desigur, sunt necesare unele
cunotine de electronic analogic pentru a face verificarea, dar nu n asemenea
msur ca i cum s-ar apuca s proiecteze un circuit digital pornind de la zero.
1.5 Circuite integrate

Un ansamblu realizat pe acelai cip de siliciu poart numele de circuit
integrat (CI). CI de dimensiuni mari, care conin zeci de milioane de
tranzistoare, pot avea una dintre laturi puin mai mare dect 1 cm, dar poate fi
sub 2,5 mm.
Indiferent de mrime, orice CI se construiete iniial pe o plachet
circular de dimesiuni mult mai mari, cu diametrul de 25 cm, care conine de la
cteva zeci la cteva sute de circuite de acelai tip. Toate cipurile de CI de pe
plachet se construiesc simultan i fiecare bucat (cip de CI) se numete pastil.
Dup ncheierea procesului tehnologic aplicat plachetei, pastilele sunt testate
fr a fi detaate din aceasta, iar cele defecte se marcheaz. Apoi se trece la
decuparea plachetei n pastile separate, iar cele marcate se ndeprteaz. Fiecare
pastil nemarcat se monteaz n cte o capsul, se realizeaz conexiunile ntre
terminalele pastilei i pinii capsulei, apoi CI ncapsulat este supus unei testri
finale.
Denumirile date structurilor prezentate mai sus nu sunt utilizate totdeauna
cu consecven. Uneori CI desemneaz pastila de siliciu,. Alteori, aceasta este
denumit cip. Cteodat, prin CI sau cip vorbitorul nelege ansamblul
pastil de siliciu capsul. Proiectanii de circuite digitale folosesc alternativ
9
0BIntroducere
ambii termeni i nu i fac deloc probleme din aceast cauz. Nu simt nevoia
unei definiii riguroase deoarece sunt interesai numai de funcionarea i
caracteristicile electrice ale obiectelor n discuie. Pentru consecvena
exprimrii, pe parcursul cursului vom folosi denumirea CI pentru a desemna
pastila ncapsulat.
Prima clasificare a CI s-a fcut dup dimensiuni - mici, medii i mari -, n
funcie de numrul de pori coninute. Cele mai simple tipuri de CI care se
gsesc pe pia sunt nc denumite cu integrare la scar mic (SSI small-scale
integration) i conin echivalentul a 1 pn la 20 de pori. CI de tip SSI conin de
obicei, un numr mic de pori sau bistabile elemente structurale de baz ale
circuitelor digitale.
CI de tip SSI se prezint n capsule DIP (dual in-line pin perechi de pini
aliniai) cu 14 pini. Dup cum observai n Figura 1-3, capsulele DIP mai mari
sunt adaptate pentru funcii ce necesit un numr mai mare de pini. Diagrama
pinilor prezint corespondena dintre semnalele proprii dispozitivului i pinii
capsulei. n Figura 1-4 sunt prezentate diagramele pinilor pentru cteva CI SSI
uzuale. Asemenea diagrame sunt utile numai pentru asamblarea mecanic, n
cazul n care proiectantul dorete s cunoasc numerotarea pinilor unui anumit
CI. n schema de principiu a unui circuit nu apare numerotarea pinilor, porile
fiind ns grupate dup funcia pe care o ndeplinesc.
Figura 1-3 Capsule DIP (dual in-line pin): (a) cu 14 pini; (b) cu 20 de pini; (c) cu 28 de pini
10
Figura 1-4 Diagrame de pini pentru CI SSI din seria 7400
CI SSI sunt nc folosite ca elemente de legtur, asigurnd conectarea

elementelor integrate la scar larg, ns ele au fost detronate ntr-o mare msur
de dispozitivele logice programabile (PLD).
Cea de-a doua categorie de CI de pe pia este numit integrare la scar
medie (MSI medium-scale integration), coninnd, cu aproximaie,
echivalentul a 20 pn la 200 de pori. Un CI MSI conine, de obicei, un bloc
funcional structural; de exemplu un decodor, un registru de memorie, un
numrtor etc. Dei CI MSI discrete sunt din ce n ce mai puin ntrebuinate,
echivalentele blocurilor structurale amintite sunt larg utilizate la proiectarea
unor CI de dimensiuni mari.
CI cu integrare la scar larg (LSI large-scale integration) sunt i mai
cuprinztoare, coninnd echivalentul a 200 pn la 200.000 de pori sau chiar
mai mult. Componente LSI sunt circuitele de memorie de capacitate mic,
microprocesoarele, dispozitivele logice programabile i cele cu destinaie
special.
Grania dintre LSI i integrarea la scar foarte larg (VLSI very largescale integration) este confuz i se stabilete n funcie de numrul de
tranzistoare, nu dup numrul de pori. Orice CI cu peste 1.000.000 de
tranzistoare este considerat, fr discuie, VLSI. Printre acestea se numr
majoritatea microprocesoarelor i circuitelor de memorie actuale, dispozitivele
logice programabile de mari dimensiuni i cele cu destinaie special. Au fost
realizate CI VLSI cu 20 de miliarde de tranzistoare (vezi circuitele de memorie
flash de 2GByte), iar numrul acestora a crescut.
1.5.1
Dispozitive logice programabile
Exist o gam larg de CI ale cror funcii logice pot fi programate n

interiorul lor dup ncheierea procesului de fabricare. Majoritatea acestor
11
0BIntroducere
dispozitive folosesc tehnologii ce permit reprogramarea funciilor, ceea ce

nseamn c, dac descoperii o eroare de proiectare o putei corecta fr a
nlocui dispozitivul sau fr a modifica fizic conexiunile.
Cronologic, matricele logice programabile (PLA programmable logic
array) au fost primele dispozitive logice programabile. Structura PLA const n
dou nivele de pori AND i OR, ale cror conexiuni se programeaz de ctre
utilizator. Folosind aceast structur, proiectantul poate realiza orice funcie
logic pn la un anumit nivel de complexitate aplicnd teoria sintezei i
minimizrii circuitelor logice.
Structura PLA a fost mbuntit i costurile ei au fost reduse n urma
apariiei dispozitivelor logice matriceale programabile (PAL programmable
array logic device). La ora actual, ele sunt denumite generic dispozitive logice
programbile (PLD programmable logic device) i constituie varianta MSI a
produciei de circuite logice programabile.
Capacitatea n continu cretere a circuitelor integrate a dus la conceperea
unor arhitecturi cu PLD complexe (CPLD). Un CPLD uzual este un ansamblu
format din mai multe PLD de sine stttoare i o structur de interconectare
realizate pe acelai cip. n plus fa de PLD de sine stttoare, structura de
interconectare realizat pe cip este i ea programabil, oferind o gam larg de
variante de circuite. CPLD pot ajunge la dimensiunile dorite prin mrirea
numrului de PLD de sine stttoare i prin dezvoltarea structurii de
interconectare de pe cipul de CPLD.
Cam n aceeai perioad n care au fost inventate CPLD, ali productori
de CI au abordat n mod diferit problema extinderii dimensiunilor cipurilor
logice programabile. Comparativ cu CPLD, matricele de pori programabile n
cmp (FPGA field-programmable gate array) conin un numr mult mai mare
de mici blocuri logice de sine stttoare i dispun de o structur extins,
ramificat, de interconectare, predominant la nivelul ntregului cip. Figura 1-5
ilustreaz deosebirea dintre cele dou concepii de realizare.
PLD
PLD
PLD
PLD
Interconectare programabil
PLD
PLD
PLD
LD
- bloc logic
Figura 1-5 Concepii de realizare a dispozitivelor logice de mari dimensiuni: (a) CPLD; (b)
FPGA
12
1.5.2
CI dedicate unor aplicaii
Cipurile realizate special pentru un anumit produs, cu aplicabilitate

limitat, sunt denumite CI semidedicate sau CI specifice unei aplicaii (ASIC
application-specific IC). Prin folosirea cipurilor ASIC se reduce, n general,
costul total aferent componentelor i manoperei, pentru un anumit produs, prin
reducerea numrului de cipuri, a dimensiunilor constructive i a consumului de
energie, toate acestea contribuind adesea i la obinerea unor performane
superioare.
Costul proiectrii de unicat pentru un ASIC l poate depi pe cel aferent
proiectrii cu componente discrete cu 5.000 pn la 250.000 de dolari sau chiar
cu mai mult.
Exemplu : microcontrolerele (pentru prelucrarea semnalelor audio, video,
radio sau radar, pentru prelucrarea unor informaii n cadrul fluxurilor de date).
1.5.3
Cartele de circuit imprimat (cablaje)
CI se monteaz, de obicei, pe cartele de circuit imprimat (sau cablaj), prin

care se realizeaz conectarea lor cu celelalte CI din sistem. Cartelele
multistratificate, utilizate, n general, n sistemele cu circuite digitale, sunt
prevzute cu trasee de cupru obinute prin corodare, dispuse pe mai multe
straturi subiri din fibr de sticl, care se lipesc apoi, formnd o plac cu
grosimea de aproximativ 1,5 mm.
La ora actual, pentru majoritatea componentelor se utilizeaz tehnologia
de montare pe suprafa (SMT- surface-mount technology).
Tehnologia de montare a componentelor pe suprafa, asociat cu
tehnologia de realizare a traseelor subiri, permite obinerea unei densiti
extrem de mari la montarea circuitelor integrate i a altor componente pe
cartelele de circuit imprimat. Astfel se obine mai mult dect o economie de
spaiu. n cazul circuitelor de mare vitez, prin dispunerea dens a
componentelor se nltur, n mare msur, efectele nedorite de natur
analogic, cum sunt cele caracteristice liniilor de transmisie i limitrile la viteza
luminii.
Pentru a satisface cele mai stricte cerine n ceea ce privete viteza i
densitatea au fost realizate module multicip (MCM multichip module). Cu
aceast tehnologie, pastilele de CI nu se mai monteaz n capsule individuale de
ceramic sau plastic, ci, n cazul subsistemelor de mare vitez (s zicem, un
procesor i memoria cache aferent lui), ele se monteaz direct pe un substrat ce
conine interconexiunile necesare, stratificate. MCM se etaneaz apoi i se
prevede cu pini de alimentare i de mas i pini ce corespund exclusiv
semnalelor prin care subsistemul n cauz interacioneaz cu sistemul din care
face parte.
Obiectivele CI sunt, aadar:
13
0BIntroducere
reducerea costurilor de realizare;

reducerea numrului de CI;
reducerea suprafeei cablajului;
reducerea timpului de proiectare;
posibilitatea de producie n mas fr abateri foarte mari de la
produsul original.
14
2. Sisteme de numeraie i coduri numerice

Aparatele digitale sunt construite din circuite care lucreaz cu cifre binare
(0 i 1). De aceea, proiectantul de aparatur digital trebuie s stabileasc un fel
de coresponden ntre numerele digitale care pot fi prelucrate de circuitele
digitale i numerele, evenimentele i condiiile din viaa real.
Sistemul tradiional de numeraie studiat n coal i de uz curent n
contabilitate este numit sistem de numeraie poziional. ntr-un astfel de sistem,
un numr se reprezint printr-un ir de cifre n care fiecare dintre poziiile
cifrelor are o anumit pondere. Valoarea unui numr este suma ponderat a
cifrelor sale.
De exemplu:
1743=11000 + 7100 + 410 + 31
Ponderea fiecrei poziii este egal cu 10 la puterea dat de numrul de
ordine al poziiei respective. Cifra cea mai din stnga este cifra de cel mai mare
ordin sau cifra cea mai semnificativ; cifra cea mai din dreapta este cifra de cel
mai mic ordin sau cifra cea mai puin semnificativ.
n circuitele digitale, semnalele pot avea, n mod normal, una din
singurele dou stri posibile: de jos sau de sus, cu sarcin sau fr sarcin, oprit
sau pornit. Astfel de semnale sunt interpretate ca reprezentnd cifre binare (sau
bii), ale cror valori posibile sunt 0 i 1. Aceasta este cauza pentru care s-a ales
baza de numeraie 2 (sau binar) pentru reprezentarea numerelor n sistemele
digitale.
2.1 Conversia unui numr din baza zece ntr-o baz B

Fie numrul N n baza 10 i baza B, oarecare, n care dorim s
transformm numrul N.
Numrul N n baza zece se poate scrie:
N = a n 10n + a n-1 10n-1 + .. + a101 + a 0 100
Coeficienii a n , a n-1 ,.., a 1 , a 0 reprezint cifrele reprezentrii n baza 10,
n aceast ordine.
n baza B, numrul N va fi:
N = b n Bn + b n-1 Bn-1 + .. + b 1 B1 + b 0 B0
15
1BSisteme de numeraie i coduri numerice
Coeficienii b n , b n-1 ,.., b 1, b 0 reprezint cifrele reprezentrii n baza

oarecare B, n aceast ordine.
Conversia unui numr din baza zece ntr-o baz oarecare, B se face dup
urmtorul algoritm:
se efectueaz mprirea lui N la B, obinndu-se restul b0;
ctul acestei mpriri se mparte i el la B, obinndu-se un nou rest,
b1;
se repet pasul al doilea pn la obinerea ctului 0.
Resturile obinute, scrise n ordine invers (ncepnd cu ultimul)
reprezint numrul N scris n baza B.
Exemplu:
Numrul zecimal 13 scris n baza 3 se va obine astfel:
13 3 = 4 rest 1
4 : 3 = 1 rest 1
1 : 3 = 0 rest 1
deci: 13 3 = 132 + 131 + 130
R
2.2 Numere binare, octale i hexazecimale

15B
Baza de numeraie 10 prezint importan pentru c este cea de uz curent

n activitatea cotidian, iar importana bazei 2 se datoreaz faptului c numerele
binare pot fi prelucrate direct de circuitele digitale.
Numerele din alte baze pot fi rareori prelucrate direct, ns au o anumit
importan n scop documentar i n diverse alte scopuri. n particular, bazele 8
i 16 constituie sisteme convenabile de reprezentare rapid a numerelor de mai
muli bii ntr-un sistem digital.
Sistemul de numeraie octal are baza 8, iar sistemul de numeraie
hexazecimal are baza 16.
Tabelul 2-1 prezint numerele zecimale de la 0 la 15 i echivalentele lor n
sistem binar, octal i hexazecimal. Sistemul octal utilizeaz 8 cifre (0, 1, , 7)
din sistemul zecimal, iar cel hexazecimal necesit 16 cifre, deci cifrelor
zecimale 0, , 9 li se adaug literele A, , F.
Sistemele de numeraie octal i hexazecimal sunt adecvate reprezentrii
numerelor de mai muli bii deoarece bazele lor sunt puteri ale lui 2. ntruct cu
un ir de 3 bii se pot realiza opt combinaii diferite, nseamn c fiecare ir de
trei bii are o reprezentare unic printr-o cifr octal, aa cum arat coloana a
16
treia i a patra din tabel. Similar, un ir de 4 bii poate fi reprezentat printr-o

cifr hexazecimal, conform coloanelor a cincea i a asea din tabel.
Exemplu:
100011001110 2 = 100 011 001 110 2 = 4316 8
11101101110101001 2 = 011 101 101 110 101 001 2 = 355651 8
100011001110 2 = 1000 1100 1110 2 = 8CE 16
11101101110101001 2 = 0001 1101 1011 1010 1001 2 = 1DBA9 16
n exemplele de mai sus au fost adugate n stnga numerelor attea
zerouri cte au fost necesare pentru ca numrul total de bii s fie multiplu de 3
sau 4, dup caz.
n cazul numerelor scrise n baza 2, bitul cel mai din stnga este numit
bitul de cel mai mare ordin sau bitul cel mai semnificativ (MSB most
significant bit); bitul cel mai din dreapta este bitul de cel mai mic ordin sau bitul
cel mai puin semnificativ (LSB least significant bit).
Tabel 2-1 Numere zecimale, binare, octale i hexazecimale.
Zecimal
Binar
Octal
ir de 3 bii
Hexazecimal
ir de
4 bii
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
1
10
11
100
101
110
111
1000
1001
1010
1011
1100
1101
1110
1111
0
1
2
3
4
5
6
7
10
11
12
13
14
15
16
17
000
001
010
011
100
101
110
111
-
0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
F
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
17
2.3 Adunarea i scderea numerelor nezecimale

Pentru a aduna dou numere binare, X i Y, se adun biii cei mai puin
semnificativi cu transportul iniial (c in ) de 0, rezultnd biii de transport (c out ) i
sum (s). Se aplic acelai procedeu tuturor biilor pe rnd, pornind de la dreapta
i adugnd transportul provenit de pe fiecare coloan la suma coloanei
urmtoare.
Exemplu:
X = 190
Y = 141
X + Y = 331
X = 173
Y = 44
X + Y = 217
C
101111000
X
10111110+
Y
10001101
X+Y 1 0 1 0 0 1 0 1 1
C
001011000
X
10101101+
Y
00101100
X+Y 1 1 0 1 1 0 0 1
Scderea se efectueaz n binar n mod similar, transportul ntre coloane

fiind nlocuit de mprumut (b in i b out ), iar rezultatul este un bit diferen, d.
Exemplu:
X = 229
Y = 46
X - Y = 183
X = 210
Y = 109
X - Y = 101
B 001111100
X
11100101
Y
00101110
X-Y 1 0 1 1 0 1 1 1
B 011011010
X
11010010
Y
01101101
X-Y 0 1 1 0 0 1 0 1
Adunarea i scderea n octal i hexazecimal se face fie direct, fie prin

transformarea operanzilor n binar.
Exemplu:
X = 9FAH
Y = 7B2H
(sufixul H se adaug la numerele n hexazecimal n locul indicelui 16)
X = 1001 1111 1010 2

Y = 0111 1011 0010 2
18
100111111010+
011110110010
1 0 0 0 1 1 0 1 0 1 1 0 0 = 1 0001 1010 1100 2 = 11ACH
i direct:
1 1 (propagarea transportului)
9FA+
7B2
11AC
Se procedeaz asemntor i la scdere:
X = B21H
Y = 14H
X = 767 8
Y = 665 8
B21
14
B0D
111
7 6 78 +
6 6 58
1 6 5 48
2.4 Reprezentarea numerelor fracionare

Reprezentarea are dou pri: partea ntreag i partea fracionar.
Pentru partea fracionar ponderea va fi negativ.
p 1
D=
i = n
ri
D = d p-1 d p-2 d 1 d 0, d -1 d -2 d -n
Exemplu:
100, 111 2 = 122 + 021 + 020 + 12-1 + 12-2 + 12-3 = 4 + 0, 5 + 0, 25 + 0, 125 =
4, 875 10
632, 24 10 = ? 2
632 = 1001111000
19
0, 24 = 02-1 + 02-2 + 12-3 + 12-4 + 12-5 + 12-6

Rezult: 632, 24 10 = 1001111000, 001111 2
2.5 Reprezentarea numerelor negative

n activitatea cotidian se folosete sistemul de reprezentare a numerelor
prin modul i semn. Cu toate acestea, n majoritatea calculatoarelor se utilizeaz
unul dintre sistemele de reprezentare prin complement a unui numr.
2.5.1
Reprezentarea prin modul i semn
n sistemul de reprezentare prin modul i semn, un numr apare sub forma

unei valori precedate de un semn care arat dac acea valoare este pozitiv sau
negativ. Prin urmare, tim cum s interpretm numerele zecimale +98, -57,
+123,5 i -13 i mai tim c dac un numr nu este precedat de nici un semn,
este un numr pozitiv. Pentru zero sunt posibile dou reprezentri: +0 i -0, ns
ambele au aceeai valoare.
Sistemul de reprezentare prin modul i semn se aplic numerelor binare
utiliznd un bit excedentar, numit bit de semn. Dup tradiie, bitul cel mai din
stnga (MSB) dintr-un ir de bii este considerat bit de semn (0 = plus, 1 =
minus), iar biii urmtori reprezint modulul.
Exemplu:
01010101 2 = +85 10
01111111 2 = +127 10
00000000 2 = +0 10
11010101 2 = -85 10
11111111 2 = -127 10
10000000 2 = -0 10
Un ntreg de n bii, reprezentat prin modul i semn, aparine domeniul

cuprins ntre -(2n -1 -1) i (2n -1-1) cu cele dou reprezentri posibile pentru zero.
S presupunem c se vrea realizarea un circuit logic digital care s
efectueze adunarea unor numere reprezentate prin modul i semn. Circuitul
trebuie s examineze semnele termenilor pentru a putea decide cum s
prelucreze modulele. Dac semnele sunt identice, modulele trebuie adunate, iar
rezultatul primete acelai semn. Dac semnele sunt diferite, modulele trebuie
comparate, cel mai mic se scade din cel mai mare, iar rezultatul primete semnul
termenului cu modulul mai mare. Este mult mai simplu ca adunarea s se
efectueze folosind reprezentarea numerelor prin complement. Poate c singurul
avantaj al sistemului de reprezentare prin modul i semn este acela c, o dat ce
am construit un circuit de adunare, este ct se poate de simplu s construim i
20
unul de scdere; este nevoie doar de schimbarea semnului scztorului i de

adunarea lui la desczut folosind circuitul de adunare.
2.5.2
Sisteme de reprezentare a unui numr prin complementul lui
n timp ce, n sistemul de reprezentare prin modul i semn, un numr se

neag prin schimbarea semnului, n sistemul de reprezentare a unui numr prin
complementul lui, numrul se neag prin calcularea complementului su
conform sistemului care definete complementul. Calcularea complementului
este o operaie mai dificil dect schimbarea semnului, ns dou numere
reprezentate prin complement pot fi adunate sau sczute direct, fr a mai fi
nevoie de explorarea semnelor i modulelor, ca n sistemul de reprezentare
respectiv.
Reprezentarea prin complement fa de baz
n sistemul de reprezentare prin complement fa de baz, complementul
unui numr de n cifre se obine scznd numrul din rn. Dac numrul (fie el D
= d n-1 d n-2 d 1 d 0 ) aparine intervalului dintre 1 i rn-1, prin scdere rezult un alt
numr cuprins ntre 1 i rn-1. Dac D este 0, rezultatul scderii este rn, care are
forma 10000, numrul total de cifre fiind n+1. Dac nlturm cifra de rang
superior prin care se depete numrul n de cifre, obinem 0. Prin urmare,
reprezentarea lui zero ntr-un sistem de reprezentare prin complement fa de
baz este unic.
Din definiie, se pare c pentru calcularea complementului numrului D
fa de baz este necesar efectuarea unei scderi. Scderea poate fi ns evitat
dac scriem rn sub forma (rn-1)+1, iar rn-D sub forma ((rn-1)-D)+1. De exemplu,
10000 este egal cu 9999+1. Dac definim complementul cifrei d ca fiind r-1-d,
atunci (rn-1)-D se obine prin calcularea complementelor cifrelor numrului D.
Prin urmare, complementul fa de baz al unui numr D se obine prin
calcularea tuturor complementelor cifrelor numrului D, la care se adaug 1. De
exemplu, complementul fa de 10 al numrului 1849 este 8150 + 1 sau 8151.
Tabelul 2-2 prezint complementele fa de baz ale cifrelor din sistemele
de numeraie binar, octal, zecimal i hexazecimal.
Tabel 2-2 Complementele cifrelor
Cifra
Binar
Octal
Zecimal
Hexazecimal
0
1
2
3
4
5
1
0
-
7
6
5
4
3
2
9
8
7
6
5
4
F
E
D
C
B
A
21
6
7
8
9
A
B
C
D
E
F
1
0
-
3
2
1
0
-
9
8
7
6
5
4
3
2
1
0
Reprezentarea prin complement fa de 2

n cazul numerelor binare, complementul fa de baz este complementul
fa de 2. n sistemul binar, MSB al unui numr servete ca bit de semn; un
numr este negativ dac i numai dac are MSB egal cu 1. Echivalentul zecimal
al complementului fa de 2 al unui numr binar se calculeaz la fel ca pentru
numerele care nu sunt precedate de semn, cu excepia faptului c ponderea MSB
este aici de -2n-1, n loc de +2n-1. Domeniul cruia i aparin reprezentrile
numerelor este cuprins ntre -(-2n-1) i +(-2n-1-1). Iat, n continuare, cteva
exemple pentru numere de 8 bii:
17 10 = 00010001 2 11101110 +
1
11101111 2 = -17 10
-99 10 = 10011101 2 01100010 +

1
01100011 2 = 99 10
119 10 = 01110111 2 10001000 +

1
10001001 2 = -119 10
-127 10 = 10000001 2 01111110 +

1
01111111 2 = 127 10
0 10 = 00000000 2 11111111 +
1
1 00000000 2 = 0 10
-128 10 = 10000000 2 01111111 +

1
10000000 2 = -128 10
Un transport provenit din poziia MSB apare ntr-un singur caz, marcat
mai sus printr-o cifr subliniat. Ca n toate operaiile cu complement fa de 2,
bitul acela se ignor, folosindu-se doar cei n bii de ordin inferior ai rezultatului.
n sistemul de reprezentare a numerelor prin complement fa de 2, zero
este considerat pozitiv deoarece bitul su de semn este 0. ntruct n
reprezentarea prin complementul fa de 2, zero are o reprezentare unic, apare
un numr negativ suplimentar, -2n-1, care nu are un simetric pozitiv.
Putem converti un numr X, de n bii, reprezentat prin complementul su
fa de 2, ntr-un numr de m bii, ns trebuie procedat cu mare atenie. Dac
m>n, trebuie s adugm n stnga lui X un numr de m-n bii identici cu bitul
22
de semn al lui X. Cu alte cuvinte, un numr pozitiv se completeaz cu zerouri,

iar unul negativ cu cifre de 1; aceast operaie se numete extensie de semn.
Dac m<n, ndeprtm n-m bii din poziiile din stnga ale lui X; rezultatul
obinut este corect numai dac biii nlturai sunt identici cu bitul de semn al
rezultatului.
Majoritatea calculatoarelor i a aparatelor digitale folosesc pentru
numerele negative sistemul de reprezentare prin complementul fa de 2.
Reprezentarea prin complementul redus fa de baz
n sistemul de reprezentare prin complementul redus fa de baz,
complementul unui numr D, de n cifre, se obine scznd numrul din rn-1.
Acest lucru se poate realiza prin calcularea complementului fiecrei cifre a
numrului D fr a aduna 1, cum se proceda la calcularea complementului fa
de baz.
Reprezentarea prin complementul fa de ir de 1
n sistemul binar, reprezentarea prin complementul redus fa de baz
nseamn complementarea fa de un ir de 1. Ca i n cazul complementului
fa de 2, bitul cel mai semnificativ reprezint semnul: 0 pentru numere pozitive
i 1 pentru numere negative. Exist, prin urmare dou reprezentri ale numrului
zero, una pozitiv (0000) i una negativ (1111). Numerele pozitive sunt
reprezentate identic att n complementarea fa de 2, ct i n complementarea
fa de ir de 1. Reprezentrile numerelor negative difer ns printr-un 1.
Ponderea bitului celui cel mai semnificativ nu mai este, n complementarea fa
de ir de 1, -2n-1, ci -(2n-1-1). Domeniul de reprezentare a numerelor este cuprins
ntre -(2n-1-1) i +(2n-1-1).
Exemple:
17 10 = 00010001 2 11101110 2 = -17 10
119 10 = 01110111 2 10001000 2 = -119 10
-99 10 = 10011100 2 01100011 2 = 99 10
-127 10 = 10000000 2 01111111 2 = 127 10
Principalele avantaje ale sistemului de complementare fa de ir de 1 sunt
simetria i simplitatea calculelor. Circuitul sumator pentru reprezentate prin
complementare fa de ir de 1 este ns mai complicat dect n cazul folosirii
complementului fa de 2. De asemenea, circuitele detectoare de zero care
lucreaz cu numere complementate fa de un ir de 1 trebuie s verifice ambele
reprezentri ale lui zero, fie s efectueze conversia 1111 n 0000.
23
2.5.3
Reprezentarea cu exces
ntr-adevr, numrul de sisteme de reprezentare a numerelor negative este

excesiv de mare. n reprezentarea cu exces de B, un ir de m bii, a crui valoare
ntreag, neprecedat de semn, este M (0 M 2m), reprezint ntregul precedat
de semn MB, unde B poart denumirea de pol al sistemului de numeraie.
De exemplu, ntr-un sistem de reprezentare cu exces de 2m-1 se poate
reprezenta orice numr X din domeniul cuprins ntre -2m-1 i 2m-1-1 prin
reprezentarea binar, cu m bii, a numrului X+2m-1 (care este ntotdeauna
negativ i mai mic dect 2m). n acest caz, domeniul de reprezentare este acelai
ca pentru numerele reprezentate prin complementul fa de 2, cu m bii. De fapt,
reprezentarea oricrui numr n ambele sisteme este identic, excepie fcnd
biii de semn, care sunt ntotdeauna diferii. (Afirmaia este valabil doar pentru
polul 2m-1).
Reprezentrile cu exces se folosesc cel mai frecvent n sistemele de
numeraie cu virgul mobil.
2.6 Adunarea i scderea complementelor fa de 2

2.6.1
Reguli de adunare
Tabelul 2-3, ce conine cifrele zecimale i echivalentele acestora n alte

sisteme de numeraie, pune n eviden motivul pentru care complementul fa
de 2 este preferabil pentru efectuarea operaiilor aritmetice. Pornind de la 1000 2
(-8 10 ) i parcurgnd cresctor irul de numere, observm c fiecare complement
fa de 2 al unui numr, pn la 0111 2 (+7 10 ), se obine din cel precedent prin
adugarea unui 1, ignornd transportul dincolo de bitul din poziia a patra. Nu
putem spune acelai lucru despre reprezentrile prin modul precedat de semn i
prin complementare fa de ir de 1. ntruct adunarea obinuit este doar o
extensie a numrrii, numerele reprezentate prin complementul fa de 2 se pot
aduna conform metodei obinuite din binar, ignornd eventualul transport
dincolo de MSB. Rezultatul adunrii va fi ntotdeauna corect atta timp ct nu
este depit domeniul sistemului de numeraie. Afirmaiile de mai sus sunt
susinute de exemplele urmtoare de adunare n zecimal i de corespondenele
lor de 4 bii n complement fa de 2.
Tabel 2-3 Cifre zecimale i echivalentele lor de 4 bii
24
Zecimal
Complement
fa de 2
Complementare
fa de ir de 1
Modul i semn
Cu exces de
2m-1
-8
-7
-6
1000
1001
1010
1000
1001
1111
1110
0000
0001
0010
2.6.2
-5
-4
-3
-2
-1
0
1011
1100
1101
1110
1111
0000
1
2
3
4
5
6
7
0001
0010
0011
0100
0101
0110
0111
1010
1011
1100
1101
1110
1111 sau
0000
0001
0010
0011
0100
0101
0110
0111
1101
1100
1011
1010
1001
1000sau
0000
0010
0011
0100
0101
0110
0111
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
Depirea
Dac rezultatul unei adunri depete domeniul sistemului de numeraie,

se spune c are loc o depire (overflow). Adunarea a dou numere de semne
diferite nu va produce niciodat o depire, spre deosebire de adunarea a dou
numere cu acelai semn, aa cum dovedesc i exemplele urmtoare:
-3+
-6
-9
1101 +
1010
10111 = +7
+5 +
+6
+11
0101 +
0110
1011 = -5
-8+
-8
- 16
1000 +
1000
10000 = +0
+7 +
+7
+14
0111 +
0111
1110 = -2
Din fericire exist o regul simpl prin care se poate verifica dac
adunarea a generat o depire: n urma adunrii are loc o depire dac
termenii sunt de acelai semn, iar suma are semnul opus.
Acest enun este exprimat uneori n funcie de transporturile rezultate n
operaia de adunare: Depirea are loc dac biii c in , de transport ctre bitul de
semn, i c out , de transport de la bitul de semn, sunt diferii.
25
2.6.3
Reguli de scdere
Numerele reprezentate prin complement fa de 2 se pot scdea la fel ca

orice numere binare neprecedate de semn, i n acest caz putnd fi formulate
nite reguli referitoare la depire. Oricum, majoritatea circuitelor de efectuare a
scderii ce lucreaz cu numere reprezentate n complement fa de 2 nu aplic o
metod direct de scdere. De cele mai multe ori, scztorul se neag prin
calcularea complementului lui fa de 2, apoi se adun la desczut conform
regulilor de adunare.
Negarea scztorului i adunarea lui la desczut se pot realiza printr-o
singur operaie, astfel: se calculeaz complementul bit cu bit al scztorului i
rezultatul se adun la desczut cu un transport iniial (c in ) egal cu 1, n loc de 0.
Iat cteva exemple:
+4
+3
+1
+3
-4
+7
0100
0011
1 c in
0100 +
1100
1 0001
0011
1100
1 c in
0011 +
0011
0111
+3
+4
-1
-3
-4
+1
0011
0100
1 c in
0011 +
1011
1111
1101
1100
1 c in
1101 +
0011
1 0001
n cazul scderii, depirea se detecteaz prin examinarea semnelor

desczutului i complementului scztorului, aplicnd aceleai reguli ca pentru
adunare. Sau, dac folosim metoda din exemplele precedente, se examineaz
transporturile ctre i de la bitul de semn, neconcordana semnelor lor
traducndu-se prin producerea unei depiri, tot ca la adunare.
ncercarea de a nega numrul negativ pentru care nu exist un simetric
pozitiv are ca efect generarea unei depiri, dup regulile de mai sus, cnd
adugm un 1 pentru a obine complementul:
-(-8) = -1000 = 0111 +
0001
1000 = -8
Acest numr poate fi ns folosit n adunri i scderi atta timp ct
rezultatul final nu depete domeniul de reprezentare a operanzilor:
+4 +
-8
-4
26
0100 +
1000
1100
-3
-8
+5
1101
1000
1 c in
1101 +
0111
1 0101
n concluzie, la adunarea numerelor neprecedate de semn, apariia unui

transport sau a unui mprumut relative la poziia bitului celui mai semnificativ
indic faptul c rezultatul se situeaz n afara domeniului. n cazul adunrii
complementelor fa de 2, condiia de depire este cea care arat dac rezultatul
nu se ncadreaz n domeniu. La adunarea numerelor precedate de semn,
transportul dintre poziia bitului celui mai semnificativ nu constituie un indiciu,
n sensul c depirea se poate produce sau nu, indiferent dac apare sau nu un
transport.
2.7 nmulirea n binar

Am nvat s efectum nmulirea prin adunarea decalat a produselor
dintre denmulit i fiecare dintre cifrele nmulitorului. Aceeai metod poate fi
utilizat pentru calcularea produsului a dou numere binare neprecedate de
semn. Calcularea produselor dintre denmulit i fiecare cifr a nmulitorului
este banal, ntruct cifrele nmulitorului sunt doar 0 i 1.
Exemplu:
11
13
33
11
143
1011
1101
1011
0000
1011
1011
10001111
denmulit
nmulitor
produse pariale decalate

produs
n loc de a calcula toate produsele decalate i de a le aduna ulterior, n

sistemele digitale este mai convenabil ca fiecare dintre acestea s fie adugat, pe
msur ce este calculat, la valoarea curent a produsului.
Aplicnd metoda aceasta exemplului anterior, pentru numerele de 4 bii
sunt necesare patru adunri la valoarea curent a produsului:
11
13
1011
1101
0000
1011
01011
0000
001011
1011
0110111
1011
denmulit
nmulitor
valoare curent
produs parial decalat
valoare curent
valoare curent
valoare curent
27
10001111
produs
n general, la nmulirea unui numr de n bii cu unul de m bii, pentru

reprezentarea produsului sunt necesari maximum n + m bii.
nmulirea numerelor precedate de semn se poate efectua nmulind
numerele neprecedate de semn i respectnd regula semnelor: se nmulesc
modulele fr a lua n consideraie semnele lor i se atribuie produsului semnul
plus dac factorii au acelai semn i minus dac au semne diferite. Metoda
aceasta este foarte convenabil n reprezentarea prin modul i semn, ntruct cele
dou entiti sunt exprimate separat.
n sistemul de reprezentare prin complement fa de 2, nmulirea se poate
efectua printr-o succesiune de adunri, n acest sistem, a produselor pariale
decalate, cu excepia ultimei etape, cnd produsul parial rezultat din nmulirea
cu MSB trebuie negat nainte de a fi adunat la valoarea curent a produsului.
Relum, n continuare exemplul precedent, de data aceasta considernd c
denmulitul i nmulitorul sunt numere reprezentate prin complement fa de 2:
-5
-3
1011
1101
00000
11011
111011
00000
1111011
11011
11100111
00101
00001111
La determinarea MSB este necesar mult atenie deoarece n fiecare

etap se adaug cte un bit semnificativ, iar numerele cu care se lucreaz sunt
precedate de semn. Din aceast cauz, nainte de a aduna un nou produs parial
decalat la valoarea curent, de k bii, a produsului, trebuie s le exprimm pe
ambele prin k + 1 bii semnificativi prin extensie de semn, aa cum arat cifrele
cursive din exemplu. Fiecare dintre sumele rezultate are k + 1 bii; orice
transport dinspre poziia MSB al sumei de k + 1 bii se ignor.
2.8 mprirea n binar

Cel mai simplu algoritm de mprire n binar are la baz metoda de
scdere decalat nvat n clasele primare.
28
Metodele de mprire n binar sunt complementare metodelor de

nmulire n binar. Pentru un algoritm de mprire obinuit sunt necesare un
demprit de n + m bii i un mpritor de n bii, obinndu-se un ct de m bii
i un rest de n bii. La mprire se consider c se produce o depire dac
mpritorul este 0 sau dac pentru exprimarea ctului sunt necesari mai mult de
m bii. Pentru majoritatea circuitelor de mprire din calculatoare, n = m.
mprirea numerelor precedate de semn se realizeaz efectund
mprirea numerelor neprecedate de semn i aplicnd regula semnelor. Restul
trebuie s aib acelai semn ca dempritul. Ca i n cazul nmulirii, exist
metode speciale de a efectua mprirea unor numere exprimate prin
complement fa de 2; asemenea metode sunt frecvent utilizate de circuitele de
mprire din calculatoare.
2.9 Codarea binar a numerelor zecimale

Dei numerele binare sunt cele mai adecvate pentru calculele ce trebuie
efectuate intern de ctre sistemele digitale, majoritatea oamenilor prefer s
lucreze cu numere zecimale. Din aceast cauz, interfeele cu exteriorul ale
sistemelor digitale trebuie s preia i s afieze valori zecimale.
Folosirea sistemului zecimal de ctre utilizatorii umani nu poate afecta
principiul de baz al circuitelor digitale, care prelucreaz semnale ce pot avea
una din cele dou stri desemnate prin 0 sau 1. Prin urmare un numr zecimal se
reprezint n sistem digital printr-un ir de bii.
O mulime format din iruri de n bii, n care fiecare ir de bii reprezint
un element sau numr, se numete cod. O combinaie determinat de valori a n
bii se numete cuvnt de cod. ntre valorile biilor unui cuvnt de cod i
elementul pe care acesta l reprezint poate exista o relaie matematic sau nu.
Mai mult, nu e obligatoriu ca un cod constituit din irul de n bii s conin 2n
cuvinte de cod diferite.
Pentru reprezentarea celor zece cifre ale sistemului zecimal sunt necesari
minim 4 bii. Exist milioane de moduri n care s se exprime cele zece cuvinte
de cod de cte 4 bii, unele dintre cele mai utilizate coduri zecimale fiind
prezentate n tabelul 2-4.
Cel mai natural cod zecimal este, probabil codul BCD (binary-coded
decimal; sau ZCB zecimal codat binar), care reprezint cifrele de la 0 la 9 prin
cuvinte de 4 bii, neprecedate de semn, de la 0000 la 1001.
Tabel 2-4 Coduri de numere zecimale
Cifra zecimal
BCD (8421)
2421
Cu exces de 3
Bicvinar
1 di 10
0
1
2
0000
0001
0010
0000
0001
0010
0011
0100
0101
0100001
0100010
0100100
1000000000
0100000000
0010000000
29
3
4
5
6
7
8
9
0011
0100
0101
0110
0111
1000
1001
0011
0100
1011
1100
1101
1110
1111
0110
0111
1000
1001
1010
1011
1100
0101000
0110000
1000001
1000010
1000100
1001000
1010000
0001000000
0000100000
0000010000
0000001000
0000000100
0000000010
0000000001
Conversiile ntre reprezentrile n BCD i n zecimal se efectueaz banal,

nlocuindu-se direct fiecare cifr zecimal cu cte un cuvnt de 4 bii.
Unele programe de calculator lucreaz cu grupe de cte dou cifre
zecimale, asociindu-le cuvinte de 8 bii, n reprezentare BCD compactat. n
acest mod, un octet acoper valorile 0...99, spre deosebire de domeniul 0...255,
acoperit de un cod binar obinuit. Numerele pot fi reprezentate n BCD prin
cuvinte de orice lungime, folosindu-se cte un octet pentru fiecare combinaie de
dou cifre.
Ca i n binar, n BCD exist mai multe moduri de reprezentare a
numerelor negative. Numerele cu semn prezint n BCD un bit suplimentar,
pentru semn. Sunt larg utilizate reprezentarea prin modul i semn (codarea
semnelor se face arbitrar), ct i cea prin complement fa de 10 (0000 = minus,
1001 = plus).
Adunarea cifrelor n BCD este similar cu adunarea numerelor binare pe 4
bii, fr semn, cu excepia faptului c este necesar o corecie dac rezultatul
depete 1001. Corecia se face prin adunarea cifrei 6 (0110).
Exemple:
5
+9
14
10+4
0101
8
+1001
+8
1110
16
+0110 - corecie
10100
10+6
1000
4
+1000
+5
10000
9
+0110 - corecie
10110
0100
+0101
1001
BCD este un cod ponderat, deoarece fiecare cifr zecimal se poate

calcula pornind de la cuvntul de cod i atribuind cte o pondere fix fiecrui bit
al cuvntului de cod. n codul BCD, ponderile biilor sunt, respectiv, 8, 4, 2, i 1,
codul mai fiind denumit i cod 8421.
Codul 2421 din tabelul 2-4, atribuie biilor alte ponderi. Acest cod are
avantajul c este autocomplementar, adic un cuvnt de cod atribuit oricrei
cifre reprezentate prin complement fa de ir de 9 se poate obine prin
complementarea fa de ir de 1 a cuvntului de cod ce desemneaz acea cifr.
Codul exces de 3 este tot un cod autocomplementar, dar nu este un cod
ponderat. Un cuvnt de cod se obine prin adunarea cuvntului corespunztor
din BCD cu 0011 2.
30
Codul bicvinar prezentat n tabelul 2-4 este un cod care utilizeaz 7 bii.
Primii 2 bii ai cuvntului de cod indic n care dintre intervalele 0...4 i 5...9 se
ncadreaz numrul, iar urmtorii 5 bii indic poziia pe care se afle numrul, n
intervalul selectat. Unul din avantajele acestui cod este proprietatea de detectare
a erorilor.
Codul 1 din 10 este modalitatea de codare a cifrelor zecimale cea mai
puin compact, utiliznd 10 din cele 1024 de cuvinte de cod pe 10 bii posibile.
2.10 Codul Gray

Acest cod prezint avantajul modificarii unui singur bit ntre dou cuvinte
de cod succesive.
n tabelul 2-5 este prezentat un cod Gray pe 3 bii i modul de formare al
acestuia, ntre cuvintele de cod succesive existnd diferen de un singur bit.
Tabel 2-5 Reprezentarea numerelor n cod Gray
Nr. zecimal
0
1
2
3
4
5
6
7
Cod Gray
000
001
011
010
110
111
101
100
Cod binar
000
001
010
011
100
101
110
111
Exist dou moduri de a constitui un cod Gray. Prima metod se bazeaz

pe faptul c acest cod este reflectant, el putnd fi definit recursiv dup
urmtoarele reguli:
Un cod Gray de un bit are dou cuvinte de cod: 0 i 1.
Primele 2n cuvinte de cod ale unui cod Gray de n+1 bii se formeaz
din cuvintele de cod ale unui cod Gray de n bii, n aceeai ordine, prin
adugarea n fa a unui 0.
Ultimele 2n cuvinte ale unui cod Gray de n+1 bii se formeaz din
cuvintele de cod ale unui cod gray de n bii, ordonate invers, prin
adugarea n fa a unui 1.
Pentru a construi un cod Gray de n bii prin aceast metod, este necesar
s construim toate codurile Gray cu un numr de bii mai mic ca n.
31
Prin cea de-a doua metod, cuvintele de cod ale unui cod Gray de n bii
se pot deduce direct din cuvintele de cod corespunztoare codului binar pe n
bii:
Biii cuvintelor de cod ale codurilor binar sau Gray de n bii se
numeroteaz de la 0 la n-1, de la dreapta la stnga.
Bitul i al cuvntului de cod Gray are valoarea 0 dac biii i i i+1 ai
cuvntului de cod binar corespunztor sunt identici, n caz contrar
valoarea bitului i este 1; (dac i+1=n, atunci bitul n al cuvntului de
cod binar se consider 0).
2.11 Coduri de caractere

Un ir de bii nu trebuie s reprezinte neaprat un numr, majoritatea
informaiilor prelucrate de un calculator fiind de natur numeric. Cel mai
comun tip de date numerice este tipul text, adic iruri de caractere aparinnd
unui set de caractere. Fiecare caracter este reprezentat n calculator ca un ir de
bii, conform unei convenii de reprezentare.
Codul de caractere cel mai cunoscut i utilizat este codul ASCII
(American Standard Code for Information Interchange). Fiecare caracter este
reprezentat pe 7 bii obinndu-se n total 128 de caractere diferite.
2.12 Coduri pentru transmisia si stocarea datelor seriale

Exist dou moduri de stocare i de transmisie a datelor numerice: n
format paralel sau n format serial.
n transmisia paralel de date, pentru fiecare poziie de bit este necesar o
linie de transmisie separat a semnalului. n cazul stocrii paralele a semnalului
toi biii unui cuvnt pot fi citii sau scrii simultan. Utilizarea formatelor
paralele nu este rentabil n anumite aplicaii. Spre exemplu, stocarea paralel a
octeilor de date pe un disc magnetic ar necesita opt capete de citire/scriere, iar
n reelele telefonice, transmisia paralel a octeilor de date ar implica instalarea
a opt linii telefonice.
32

Figura 2-1 Concepte fundamentale ale transmisiei de date seriale
Formatele seriale permit transmiterea i stocarea datelor bit dup bit,

reducnd preul sistemelor pentru numeroase aplicaii. Aa cum se poate observ
n figura 2-1, pentru transmisia i refacerea unui flux de date seriale sunt
necesare minimum trei semnale: un semnal de tact pentru definirea celulelor de
bit, un semnal de sincronizare pentru definirea limitelor unui cuvnt i datele
seriale propriu-zise.
n numeroase aplicaii, nu este totui rentabil transmiterea a trei semnale
separate (exemplu: liniile telefonice sau capetele de citire/scriere). Aceste
sisteme folosesc de obicei un singur flux de date seriale format dintr-o
combinaie a celor trei semnale, iar pentru refacerea la recepie a informaiilor
de tact i de sincronizare se utilizeaz circuite analogice i digitale foarte
sofisticate.
n figura 2-2 sunt prezentate cteva dintre cele mai folosite codurile de
transmisie serial, cel mai mult folosite.
Figura 2-2 Coduri pentru date seriale larg utilizate
Codul Non-Returnto-Zero (NRZ fr revenire la zero) este cea mai

simpl i mai fiabil metod de codare pentru transmisiile la mic distan.
Fiecare valoare de bit este transmis pe linie pe intreaga celul de bit.
Dezavantajul este c semnalul de date trebuie s fie insoit i de un semnal de
tact, pentru definirea celulelor de bit i pentru a se putea reface corect informaia
la recepie.
Codul Non-Return-to-Zero Invert-at-1s (NRZI fr revenire la zero cu
inversare la 1) elimin aceast deficien, semnalul de tact putnd fi refcut la
recepie de un circuit specializat DPLL Digital Phase-Locked Loop (bucl
digital de urmrire a fazei).
33
Codul Return-to-Zero (RZ cu revenire la zero) este asemntor codului

NRZ cu excepia faptului c nivelul corespunztor unui bit 1 se transmite numai
pe o fraciune din perioada bitului (de obicei 1/2).
Codul Bipolar Return-to-Zero (BPRZ bipolar cu revenire la zero) este
asemntor cu codul RZ, ns transmisia se face pe trei niveluri de semnal, biii
de 1 fiind transmii alternativ ca +1 i -1.
n ceea ce privete codul Manchester (bifazic), fiecare bit (0 sau 1) este
caracterizat de o tranziie de faz: bitul de 0 este codat ca o tranziie de la 0 la 1
la mijlocul unei celule de bit, iar bitul de 1 este codat ca o tranziie de la 1 la 0 la
mijlocul celulei de bit.
n continuare mai amintim cteva tipuri de coduri nu mai puin
importante, dar asupra crora nu ne vom opri pentru o discuie amnunit:
Coduri de activare, de condiionare i de stare (folosite n cazuri n
care se comand o aciune, se semnalizeaz realizarea sau nerealizarea
unei condiii sau se reprezint starea curent a echipamentelor).
Cuburi n-dimensionale i distane.
Coduri pentru detectarea si corectarea erorilor:
-
34
coduri detectoare de erori (ex.: coduri de paritate);

coduri corectoare de erori i detectoare de erori multiple;
coduri Hamming;
coduri cu control de redundan ciclic (CRC);
coduri bidimensionale;
coduri cu sum de control;
coduri m din n.
3. Tehnologii de realizare a circuitelor

digitale
n ciuda avalanei publicitare, lumea n care trim este analogic, nu
digital. Tensiunile, curenii i alte mrimi fizice din circuitele n funciune iau
un numr infinit de valori, n funcie de dispozitivele concrete ce conin acele
circuite. Deoarece valorile reale variaz continuu, putem utiliza o mrime fizic,
de pild, tensiunea semnalului dintr-un circuit, pentru a reprezenta un numr real
(de exemplu, 3,14159265358979 voli reprezint constanta matematic cu
precizia de 14 cifre zecimale).
Din pcate, mrimile fizice din circuitele reale nu sunt caracterizate de o
bun stabilitate i precizie. Ele sunt influenate, printre altele, de toleranele de
fabricaie, de temperatur, de tensiunea de alimentare, de radiaiile cosmice i de
zgomotul generat de alte circuite. Dac am folosi o tensiune analogic pentru a
reprezenta numrul , am observa c, n loc s fie o constant matematic
absolut, variaz cu 10% i chiar mai mult.
De asemenea, multe operaii matematice i logice ar fi dificil i chiar
imposibil de efectuat folosind mrimi analogice. Cu oarecare abilitate, este
posibil realizarea unui circuit analogic a crui tensiune de ieire s fie egal cu
rdcina ptrata a tensiunii de intrare, ns nimeni nu a construit vreodat un
circuit analogic cu 100 de intrri i 100 de ieiri, ale crui tensiuni de ieire s
aib aceleai valori ca tensiunile de intrare, ns ordonate cresctor.
3.1 Semnale i pori logice

Logica digital disimuleaz capcanele lumii analogice prin transformarea
mulimii infinite de valori reale i pot fi luate de mrimile fizice n dou
submulimi crora le corespund doar dou valori numerice i valori logice
posibile - 0 i 1. Ca urmare, circuitele care utilizeaz logica digital pot fi
analizate i proiectate pragmatic cu ajutorul algebrei i tabelelor de comutaie i
prin alte mijloace abstracte de descriere a comportrii ntr-un circuit a cifrelor 0
i 1.
O valoare logic, 0 sau 1, este denumit frecvent cifr binar sau bit. Dac
o aplicaie necesit mai mult de dou valori discrete i pot folosi bii
suplimentari, cu o mulime de n bii putnd fi reprezentate 2n valori diferite.
n tabelul 3-1 gsii exemple de fenomene fizice cu ajutorul crora se pot
reprezenta bii n unele tehnologii digitale moderne (i nu prea). Cele mai multe
fenomene prezint o regiune de nedeterminare ntre strile de 0 i de 1 (cum ar fi
35
2BTehnologii de realizare a circuitelor digitale
o tensiune de 1,8 V, o lumin slab, un condensator ncrcat puin etc.). Aceast

regiune de nedeterminare este necesar pentru ca strile de 0 i 1 s poat fi
definite riguros i detectate totdeauna corect. Rezultatele pot fi alterate cu mai
mare uurin de ctre zgomot dac limitele ce separ strile de 0 i de 1 sunt
prea apropiate.
Cnd se refer la circuitele logice electronice, cum sunt CMOS i TTL,
proiectanii de circuite digitale utilizeaz adesea, n loc de 0 i 1,
indicativele L, de la LOW (jos), i ,,H de la HIGH (sus), fiindc tiu c este
vorba de circuite reale, nu de mrimi abstracte:
L (LOW) Semnal cu valori cuprinse n domeniul valorilor algebrice
mici, care sunt interpretate ca ,,0 logic.
H (HIGH) Semnal cu valori cuprinse n domeniul valorilor algebrice
mari, care sunt interpretate ca ,,1 logic.
Remarcai c atribuirea valorilor 0 i 1 strilor LOW i HIGH se face
ntructva arbitrar. Atribuirea valorii 0 strii LOW i a valorii 1 strii HIGH pare
ceva firesc i se numete logic pozitiv. Cellalt mod de atribuire, 1 pentru
LOW i 0 pentru HIGH, este utilizat mai rar i se cheam logic negativ.
Deoarece o singur valoare binar se reprezint printr-o gam larg de
valori ale unei mrimi fizice, circuitele logice digitale sunt extrem de imune la
variaiile parametrilor componentelor, la cele ale tensiunilor de alimentare i la
zgomot. n plus, semnalele mai slabe pot fi regenerate cu ajutorul unor circuite
de amplificare tampon, astfel c semnalele digitale pot fi transmise la orice
distan fr ca informaia coninut de ele s se piard. De exemplu, un
amplificator tampon n logica CMOS transform orice tensiune de intrare HIGH
ntr-o tensiune de ieire de aproximativ 5,0 V i orice tensiune de intrare LOW
ntr-o tensiune de ieire de aproximativ 0,0 V.
Tabel 3-1 Stri fizice care pot reprezenta bii n diverse logici de calcul i tehnologii de
memorare
Starea i reprezint un bit
Tehnologia
Logica pneumatic
Logica de relee
Logica metal-oxid-semiconductor
Logica tranzistor-tranzistor (TTL)
Fibre optice
Memorie dinamic
Memorie nevolatil anulabil
Memorie bipolar cu acces numai
pentru citire
,,0
Fluid la presiune joas
Circuit deschis
0 1,5 V
0 0,8V
ntuneric
Condensator descrcat
Electroni blocai
,,1
Fluid la presiune inalt
Circuit nchis
3,5 5,0 V
2,0 5,0 V
Lumin
Condensator ncrcat
Electroni eliberai
Siguran ars
Siguran intacta
Memorie cu bule magnetite

Benzi i discuri magnetite
Memorie polimeric
Absena bulelor magnetite

Flux orientat ctre nord
Molecul n starea A
Prezenta bulelor magnetite

Flux orientat ctre sud
Molecul n starea B
36

Disc compact (CD) cu acces numai
pentru citire
Pit-uri absente
Pit-uri prezente
Disc compact (CD) renregistrabil
Emulsie n stare cristalin
Emulsie n stare necristalin
Un circuit logic poate fi reprezentat, cu minimum de detalii, ca o simpl

,,cutie neagr" cu un anumit numr de intrri i ieiri. De exemplu, n fig. 3-1
apare un circuit logic cu trei intrri i o ieire. Dar aceast reprezentare nu
descrie modul n care circuitul rspunde la semnalele de intrare.
Figura 3-1 Reprezentarea printr-o cutie neagr a unui circuit cu trei intrri i o ieire
Pentru a proiecta circuite electronice sunt ns necesare numeroase

informaii care s descrie cu precizie comportarea unui circuit din punct de
vedere electric. Dar, ntruct se poate considera c semnalele de la intrrile unui
circuit logic iau doar valorile discrete 0 i 1, funcionarea logic" a circuitului
poate fi descris printr-un tabel care nu ine seama de aspectele de natur
electric, menionnd numai valorile discrete 0 i 1.
Tabel 3-2 Tabelul de adevr pentru un circuit logic combinational
X
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0
1
1
Un circuit logic ale crui semnale de ieire depind numai de semnalele de

intrare curente se numeste circuit combinaional. Funcionarea unui asemenea
circuit se descrie printr-un tabel de adevr, n care apar toate combinaiile de
semnale de intrare i valoarea semnalului (semnalelor) de ieire i rezult pentru
fiecare combinaie de intrare. Tabelul 3-2 este tabelul de adevr al unui circuit
logic cu trei semnale de intrare, X, Y i Z, i o singur ieire, F.
Un circuit cu capacitate de memorare, ale crui semnale de ieire depind
de semnalul de intrare curent i de valorile anterioare ale semnalului de intrare,
se numete circuit secvenial. Comportarea unui asemenea circuit poate fi
37
descris printr-un tabel de stri, n care se precizeaz valoarea semnalului de

ieire i starea urmtoare n funcie de starea curent i de semnalul de intrare
curent.
Pentru realizarea oricrui circuit digital logic combinaional se pot folosi
numai trei funcii logice de baz: AND (I), OR (I) i NOT (NU). n fig. 3-2
gsii tabelele de adevr i simbolurile porilor" logice care realizeaz aceste
funcii. Simbolurile i tabelele de adevr ale funciilor AND i OR pot fi
adaptate pentru pori cu orice numr de intrri. Funciile porilor pot fi descrise
cu uurin n cuvinte:
poart AND are ieirea 1 dac i numai dac toate intrrile sale sunt 1.
poar OR are ieirea 1 dac i numai dac cel puin una dintre intrrile
sale este 1.
poart NOT, numit, de obicei, inversor, produce la ieire valoarea
opus valorii de la intrare.
Cerculeul de la ieirea simbolului inversorului mai este numit cercule
inversor i se folosete att mpreun cu acest simbol, ct i cu alte simboluri de
pori, pentru a indica funcia de inversare.
Remarcai c, atunci cnd am definit funciile AND i OR, am precizat
numai condiiile de intrare pentru care ieirea este 1, deoarece, dac ieirea nu
este 1, nu poate fi dect 0.
Figura 3-2 Elemente logice de baz: a) AND; b) OR; c) NOT (inversor)
Prin combinarea funciei logice NOT cu AND, respectiv cu OR, se obin

alte dou funcii logice: NAND (I-NU) i NOR (I-NU). n fig. 3-3 sunt date
tabelele de adevr i simbolurile acestor pori; funciile lor sunt, de asemenea,
uor de descris n cuvinte:
O poart NAND are ieirea invers dect o poart AND, adic 0 dac i
numai dac toate intrrile sale sunt 1.
O poart NOR are ieirea invers dect o poart OR, adic 0 dac i
numai dac cel puin una dintre intrrile sale este 1.
38
Ca i n cazul porilor AND i OR, simbolurile i tabelele de adevr ale

porilor NAND i NOR pot fi adaptate pentru orice numr de intrri.
Figura 3-3 Pori inversoare: a) NAND; b) NOR
n fig. 3-4 este reprezentat un circuit logic format din pori AND, OR i
NOT, care funcioneaz conform tabelului de adevr 3-2.
Figura 3-4 Circuit logic corespunztor tabelului de adevr 3-2
Circuitele logice reale funcioneaz, de asemenea, n alt coordonat

analogic - timpul. De exemplu, figura 3-5 prezint o diagram temporal care
arat cum ar putea rspunde circuitul din fig. 3-4 cnd la intrarea lui se aplic
anumite forme de und variabile n timp. Diagrama temporal indic faptul c
semnalele logice nu trec instantaneu din 0 n 1 i, de asemenea, c exist o
ntrziere ntre o tranziie de la intrare i tranziia corespunztoare de la ieire.
Figura 3-5 Diagrama temporal a unui circuit logic
39
3.2 Familii de circuite logice

Exist nenumrate moduri de a proiecta un circuit logic. Primele circuite
logice cu comand electric, realizate de Bell Laboratories n anii 1930, aveau la
baz releele. Pe la mijlocul deceniului al cincilea, primul calculator electronic
digital - numit Eniac - folosea circuite logice construite cu tuburi cu vid.
Inventarea diodei semiconductoare i a tranzistorului bipolar cu jonciuni
a permis realizarea, spre sfritul anilor '50, a unor calculatoare mai mici, mai
rapide i cu capacitate mai mare. n anii '60, inventarea circuitului integrat (CI)
a permis producerea pe un singur cip a mai multor diode, tranzistoare i a altor
componente, iar calculatoarele au avut de cstigat din aceasta.
Tot anii 1960 au fost martorii apariiei primelor familii de circuite logice
integrate. O familie de circuite logice este constituit din diverse cipuri de
circuite integrate care prezint intrri, ieiri i caracteristici interne similare, dar
care ndeplinesc funcii logice diferite. Cipuri aparinnd aceleiai familii pot fi
interconectate n vederea obinerii oricrei funcii logice dorite. Pe de alt parte,
este posibil ca unele cipuri din familii diferite s nu fie compatibile; ele pot
folosi tensiuni de alimentare diferite i pot reprezenta valorile logice prin
condiii de intrare i de ieire diferite.
De cel mai mare succes s-a bucurat familia de circuite logice cu
tranzistoare bipolare numit logica tranzistor-tranzistor (TTL - transistortransistor logic). Aparut n anii '60, TTL este, la ora actual, o familie de
familii de circuite logice compatibile ntre ele i deosebindu-se numai prin
vitez, putere consumat i pre.
Cu zece ani nainte de inventarea tranzistorului bipolar cu jonciuni
fuseser stabilite principiile de funcionare ale unui alt tip de tranzistor, numit
tranzistor cu efect de cmp metal-oxid-semiconductor (MOSFET) i, mai
simplu, tranzistor MOS.
ncepnd de la jumtatea deceniului '80-'90, progresele realizate n
proiectarea circuitelor cu tehnologie MOS, n special a celor cu tehnologie MOS
complementar, au mbuntit foarte mult performanele i popularitatea
acestora. Majoritatea covritoare a noilor circuite integrate la scar larg, cum
sunt microprocesoarele i memoriile, folosesc tehnologia CMOS.
Logica CMOS este cea mai puternic tehnologie logic digital de pe
pia, dar i cea mai usor de neles. Drept urmare a perioadei ndelungate de
transformri ale industriei pentru a realiza trecerea de la TTL la CMOS, multe
familii CMOS au fost concepute pentru a fi compatibile, ntr-o oarecare msur,
cu TTL.
40
3.3 Logica CMOS

3.3.1
Nivelurile logice CMOS
Elementele logice abstracte lucreaz cu cifrele binare, 0 i 1, ns

circuitele logice reale prelucreaz semnale electrice, cum ar fi nivelurile de
tensiune. Oricrui circuit logic (fie el electric sau neelectric) caracterizat de un
parametru de circuit i este caracteristic un domeniu de tensiuni i se
interpreteaz ca 0 logic una dintre strile acestuia i cealalt stare, care nu se
suprapune peste prima, interpretat ca 1 logic.
Circuitele logice CMOS se alimenteaz, de obicei, cu tensiunea de 5 V.
Asemenea circuite interpreteaz orice tensiune din domeniul 0 ... 1,5 V ca 0
logic, iar 1 logic fiind orice tensiune din domeniul 3,5 ... 5,0 V. Prin urmare,
definirea nivelurilor LOW i HIGH pentru circuitele logice CMOS alimentate cu
5 V sunt cele ilustrate de fig. 3-6.
Figura 3-6 Nivelurile logice pentru circuitele CMOS uzuale
Tensiunile cuprinse ntre cele dou domenii pot aprea numai n timpul
tranziiilor semnalelor i sunt interpretate ca valori logice nedeterminate (adic
pot fi interpretate de circuite fie ca 0, fie ca 1). Circuitele CMOS alimentate cu
tensiuni de alte valori, de exemplu 3,3 V i 2,7 V, au domeniile de valori
mprite n mod asemntor.
3.3.2
Tranzistoarele MOS
Modelul unui tranzistor MOS este cel al unui dispozitiv cu 3 terminale,

care se comport ca o rezisten comandat n tensiune. Aa cum sugereaz
figura 3-7, o tensiune de intrare aplicat unuia dintre terminale comand
rezistena dintre celelalte dou terminale. n aplicaiile de logic digital,
tranzistoarele MOS sunt comandate astfel nct rezistena lor s fie ori foarte
mare (i atunci tranzistorul este nchis), ori foarte mic (tranzistorul fiind, n
acest caz, deschis).
41
Figura 3-7 Tranzistorul MOS ca rezisten comandat n tensiune
Exist dou tipuri de tranzistoare MOS: cu canal n i cu canal p;

denumirile desemneaz tipul de material semiconductor dintre terminalele
rezistenei comandate. Simbolul utilizat n scheme pentru tranzistoarele MOS cu
canal n (NMOS) este cel din fig. 3-8. Terminalele tranzistorului se numesc
poart, surs i dren. Drena se afl, n mod normal, la o tensiune mai mare
dect sursa.
Rezisten comandat
tensiune:
Vgs crete Rds scade
Not: n mod normal Vgs0
Figura 3-8 Simbolul utilizat n scheme pentru un tranzistor MOS cu canal n (NMOS)
Tensiunea dintre poarta i sursa (V gs ,) unui tranzistor NMOS este, n mod

normal, foarte aproape de zero i pozitiv. Dac V gs = 0, rezistena dren-surs
(R d ,) este foarte mare, de cel puin 1 M (106 ). Pe msur ce mrim V gs ,
(adic mrim tensiunea aplicat pe poart), R d , scade pn la valori foarte mici,
n jur de 10 i chiar mai mici, la unele dispozitive.
Simbolul utilizat n scheme pentru un tranzistor MOS cu canal p (PMOS)
este cel din fig. 3-9. Funcionarea acestuia este similar cu cea a unui tranzistor
NMOS, cu excepia faptului c, n mod normal, sursa se afl la o tensiune mai
mare dect drena, iar V gs , este aproape zero i negativ. Cnd V gs , este zero,
rezistena dintre surs i dren (R d ,) este foarte mare. Dac scdem algebric V gs ,
(adic micorm tensiunea aplicat pe poart), Rd, scade pn la o valoare foarte
mic.
Rezisten comandat
tensiune:
Vgs scade Rd scade
Not: n mod normal Vgs0
Figura 3-9 Simbolul utilizat n scheme pentru un tranzistor MOS cu canal p (PMOS)
42
Poarta unui tranzistor MOS are impedan foarte mare. Aceasta nseamn
c poarta este separat de surs i dren printr-un material izolator cu rezisten
foarte mare. Cu toate acestea, tensiunea aplicat pe poart creeaz un cmp
electric capabil s amplifice i s diminueze intensitatea curentului dintre surs
i dren. Acesta este ,,efectul de cmp din denumirea ,,MOSFET.
n ce privete curenii dintre poart i surs i dintre poart i dren, ei
sunt aproape inexisteni, indiferent de valoarea tensiunii de poart. Rezistenele
dintre poart i celelalte terminate ale dispozitivului au valori extrem de mari, cu
mult peste 1 M. Printr-o astfel de rezisten circul un curent foarte slab, cu
valoarea tipic mai mic de 1 A (10-6 A), numit curent rezidual.
3.3.3
Circuitul CMOS inversor de baz
Tranzistoarele NMOS i PMOS se utilizeaz mpreun, n mod

complementar, formnd logica CMOS. Cel mai simplu circuit CMOS, inversorul
logic, necesit cte un tranzistor din fiecare tip, conectate ca n fig. 3-10(a).
Tensiunea sursei de alimentare, V DD , se nscrie, tipic, n domeniul 2 ... 6 V i
este fixat, n cele mai multe cazuri, la 5,0 V, pentru compatibilitate cu circuitele
TTL.
Teoretic, funcionarea circuitului inversor CMOS poate fi caracterizat
numai prin cele dou stri specificate n tabelul din fig. 3-10(b):
1. V IN este de 0,0 V. n acest caz, tranzistorul cu canal n din partea de jos,
T1, este nchis, ntruct are V gs , egal cu 0, iar tranzistorul cu canal p din partea
de sus, T2, este deschis, ntruct V gs , aferent lui are o valoare negativ mare (5,0 V). Prin urmare, T2 prezint doar o rezisten mic ntre terminalul conectat
la sursa de alimentare (V DD , +5,0 V) i terminalul de ieire (V OUT ), tensiunea de
ieire fiind de 5,0 V.
2. V IN este de 5,0 V. Acum, TI este deschis, ntruct V gs , aferent lui are o
valoare pozitiv mare (+5,0 V), iar T2 este nchis, ntruct are V gs , egal cu 0. n
acest caz, T1 prezint o rezisten mic ntre terminalul de ieire i mas,
tensiunea de ieire fiind de 0V.
Modul de funcionare descris mai sus arat c acest circuit are un
comportament clar de inversor logic, deoarece un semnal de intrare de 0 V
produce la ieire un semnal de 5 V i invers.
O alt metod de a descrie funcionarea unui CMOS este utilizarea
modelului cu ntreruptoare. Dup cum se observ n fig. 3-11(a), tranzistorul cu
canal n (cel din partea de jos) este echivalat cu modelul unui ntreruptor normal
deschis, iar tranzistorul cu canal p (cel din partea de sus) - cu un ntreruptor
normal nchis. Aplicarea unei tensiuni HIGH are ca efect comutarea fiecrui
ntreruptor n starea opus celei normale, cum se observ n fig-11(b).
43
Figura 3-10 Inversor CMOS: (a) schema circuitului; (b) mobul de funcionare; (c) simbolul
logic
Figura 3-11 Modelul cu ntreruptoare pentru inversorul CMOS: (a) intrare LOW; (b) intrare
HIGH
Modelul cu ntreruptoare face posibil desenarea circuitelor CMOS ntrun mod n care funcia lor logic este pus n eviden mai clar. Dup cum arat
fig. 3-12, pentru tranzistoarele cu canal n i cu canal p se folosesc diferite
simboluri, care scot n eviden comportarea lor logic. Tranzistorul cu canal n
(T1) este deschis i curentul circul ntre surs i dren dac pe poart se aplic
o tensiune HIGH; acest lucru pare firesc. Tranzistorul cu canal p (T2) se
comport invers. El este deschis cand tensiunea aplicat este LOW; cerculeul
inversor reprezentat pe poart indic funcionarea n sens invers a acestui
tranzistor. n circuitele care au i funcii analogice (sau doar analogice) nu se
folosesc aceste simboluri.
44
Figura 3-12 Funcionarea logic a inversorului CMOS
3.3.4
Pori CMOS NAND i NOR
Cu CMOS se pot construi att pori NAND, ct i pori NOR. O poart cu

k intrri necesit k tranzistoare cu canal n i k tranzistoare cu canal p. n fig. 3-13
este reprezentat o poart CMOS NAND cu dou intrri. Dac oricare dintre
intrri este LOW, ieirea porii NAND este conectat la V DD printr-o impedan
mic, prin tranzistorul cu canal p corespunztor, care este deschis, iar calea ctre
mas este blocat de ctre tranzistorul pereche, cu canal n, care este nchis. Dac
ambele intrri sunt HIGH, calea catre V DD este blocat, iar ieirea circuitului
este conectat la mas printr-o impedan mic. n fig. 3-14 apare modelul cu
ntreruptoare care descrie funcionarea porii NAND.
Figura 3-13 Poart CMOS NAND cu dou intrri: (a) schema circuitului; (b) tabelul de
adevr; (c) simbolul logic
45
Figura 3-14 Modelul cu ntreruptoare pentru o poart CMOS NAND cu dou intrri: (a)
ambele intrri LOW; (b) o intrare HIGH; (c) ambele intrri HIGH
n fig. 3-15 este reprezentat o poart CMOS NOR. Dac ambele intrri
sunt LOW, ieirea porii este conectat la V DD printr-o impedan mic, prin
tranzistoarele cu canal p, care sunt ,,deschise, iar calea ctre mas este blocat
de ctre tranzistoarele cu canal n, care sunt nchise. Dac oricare dintre intrri
este HIGH, calea ctre V DD este blocat, iar ieirea este conectat la mas printro impedan mic.
Figura 3-15 Poart CMOS NOR cu dou intrri: (a) schema circuitului; (b) tabelul de adevr;
(c) simbolul logic
3.3.5
Fan-in
Numrul de intrri pe care le poate avea o poart aparinnd unei anumite

familii de circuite logice este cunoscut sub denumirea, preluat din limba
englez, de fan-in. Porile CMOS cu mai mult de dou intrri se pot obine prin
extinderea serie-paralel a schemelor din fig. 3-13 i 3-15 ntr-un mod
corespunztor. De exemplu, n fig. 3-16 este prezentat o poart CMOS NAND
cu trei intrri.
46
Figura 3-16 Poart CMOS NAND cu trei intrri: (a) schema circuitului; (b) tabelul de adevr;
(c) simbolul logic
n principiu, se pot proiecta pori CMOS NAND i NOR cu un numr

foarte mare de intrri. Practic ns, rezistenele de conducie ale tranzistoarelor
conectate n serie, care i adun, limiteaz numrul de intrri al porilor CMOS,
de obicei la 4 pentru porile NOR i la 6 pentru porile NAND.
Pentru un numr mai mare de intrri, este posibil ca proiectantul
circuitului s mreasc dimensiunile fizice ale tranzistoarelor nseriate pentru a
micora rezistenele acestora i ntrzierea la comutaie corespunztoare. n fig.
3-17 putei vedea structura logic a unei pori CMOS NAND cu 8 intrri.
ntrzierea total introdus de un NAND cu 4 intrri, un NOR cu 2 intrri i un
inversor este, n mod normal, mai mic dect ntrzierea introdus de un circuit
NAND cu 8 intrri la acelai nivel.
Figura 3-17 Schema logic echivalent pentru o structur intern de poart CMOS NAND cu
8 intrri
3.3.6
Pori neinversoare
n familia de circuite logice CMOS, precum i n alte familii, cele mai

simple pori sunt inversoarele, urmate, ca nivel de complexitate, de porile
47
NAND i NOR. Inversarea logic apare de la sine i, n mod normal, este

imposibil de proiectat o poart neinversoare cu mai puine tranzistoare dect una
inversoare.
Etajele tampon neinversoare CMOS i porile AND i OR se obin prin
conectarea unui inversor la ieirea porilor inversoare respective. De pild, fig.
3-18 prezint un etaj tampon neinversor, iar fig. 3-19, o poart AND. Prin
combinarea schemei din fig. 3-15(a) cu un inversor se obine o poart OR.
Figura 3-18 Circuit tampon neinversor CMOS: (a) schema circuitului; (b) tabelul de adevr;
(c) simbolul logic
Figura 3-19 Poart CMOS AND cu dou intrri: (a) schema circuitului; (b) tabelul de adevr;
(c) simbolul logic
3.3.7
Pori CMOS AND-OR-Inversor i OR-AND-Inversor
Circuitele CMOS pot realiza funcii logice cu dou niveluri folosind un

singur ,,nivel de tranzistoare. De exemplu, circuitul CMOS din fig. 3-20(a) este
o poart AND-OR-Inversor (AOI) cu 2 cu 2 intrri. Tabelul funciei pentru
acest circuit este cel din fig. (b), iar schema logic a funciei, implementat cu
48
pori AND i NOR, este dat n fig. 3-21. Circuitului i se pot aduga i elimina
tranzistoare pentru a obine o funcie AOI cu un alt numr de pori AND i cu
un alt numr de intrri pe poart AND.
Coninutul coloanelor T1 ... T8 din fig. 3-20(b) depinde numai de
semnalul de intrare aplicat pe poarta tranzistorului respectiv. Valorile din ultima
coloan au fost obinute prin examinarea fiecrei combinaii de intrare i
stabilind dac I este conectat la V DD i la mas prin tranzistoarele aflate n
conducie pentru combinaia de intrare respectiv. Nici un tranzistor din cele
care realizeaz funcia I nu este niciodat conectat att la V DD , ct i la mas,
indiferent de combinaia de intrare; o asemenea situaie ar da la ieire o valoare
logic nedeterminat, aflat ntre LOW i HIGH, iar circuitul de ieire ar
consuma excesiv putere din cauza conexiunii de impedan mic dintre V DD i
mas.
Figura 3-20 Poart CMOS AND-OR-inversor: (a) schema circuitului; (b) tabelul de adevr
Figura 3-21 Schema logic a unei pori CMOS AND-OR-inversor
Se poate proiecta, de asemenea, un circuit care s realizeze funcia ORAND-Inversor. De exemplu, circuitul CMOS din fig. 3-22(a) este o poart ORAND-inversor (OAI) cu 2 x 2 intrri. Tabelul funciei pentru acest circuit este
cel din fig. (b); valorile din fiecare coloan au fost stabilite prin acelai procedeu
49
ca pentru poarta CMOS AOI. Schema logic a funciei OAI, implementat cu

pori OR i NAND, este dat n fig. 3-23.
Figura 3-22 Poart CMOS OR-AND-inversor: (a) schema circuitului; (b) tabelul de adevr
Figura 3-23 Schema logic a unei pori CMOS OR-AND-inversor
Viteza i alte caracteristici electrice ale porilor CMOS AOI i OAI sunt
comparabile aproximativ cu cele ale unei singure pori CMOS NAND sau NOR.
n consecin, aceste pori sunt preferabile, deoarece realizeaz funcii logice cu
dou niveluri (AND-OR i OR-AND) introducnd o ntrziere corespunztoare
unui singur nivel.
3.4 Alte structuri CMOS de intrare i de ieire

Proiectanii de circuite au adus nenumrate modificri circuitului CMOS
de baz, pentru a realiza pori dedicate anumitor aplicaii. Seciunea de fa
descrie cteva dintre cele mai cunoscute variante de structuri CMOS de intrare i
de ieire.
50
3.4.1
Pori de transmisie
O pereche de tranzistoare, unul cu canal p i celalalt cu canal n, se pot

conecta mpreun pentru a forma un comutator comandat logic. Un asemenea
circuit se numete poarta de transmisie CMOS i este prezentat n fig. 3-24.
O poart de transmisie este conceput s funcioneze astfel nct
semnalele de la intrarea sa, EN i EN_L, s aib ntotdeauna niveluri opuse.
Cnd EN este HIGH i EN_L este LOW, ntre punctele A i B apare o
conexiune de impedan mic (cam de 2 ... 5 ). Cnd EN este LOW i EN_L
este HIGH, conexiunea dintre punctele A i B se ntrerupe.
Figura 3-24 Poart de transmisie CMOS; Figura 3-25 Multiplexor cu dou intrri realizat cu
pori de transmisie CMOS
Cnd poarta de transmisie este activat, timpul de propagare de la A la B

(sau invers) este foarte scurt. Datorit ntrzierii reduse pe care o introduc i
simplitii conceptuale, porile de transmisie sunt utilizate frecvent n structura
intern a dispozitivelor CMOS integrate la scar larg, ca multiplexoarele i
circuitele basculante. De exemplu, fig. 3-25 arat cum se pot folosi porile de
transmisie la realizarea unui multiplexor cu dou intrri. Cnd S este LOW,
intrarea X se conecteaz la ieirea Z. Cnd S este HIGH, Y se conecteaz la Z.
3.4.2
Intrri cu trigger Schmitt
Un trigger Schmitt este un tip de circuit care utilizeaz o reacie intern

pentru a deplasa pragul de comutaie n funcie de sensul comutrii de la intrare,
de la LOW la HIGH sau de la HIGH la LOW.
De exemplu, n fig. 3-26, intrarea cu trigger Schmitt a unui inversor se
afl iniial la 0 V, adic ntr-o stare bine definita c LOW. Atunci, ieirea se afl
n starea HIGH, la aproape 5,0 V. Cnd tensiunea de intrare crete progresiv,
51
ieirea nu va trece n LOW pn cnd tensiunea de intrare nu va ajunge la

aproximativ 2,9 V. Dar, dup ce ieirea a trecut n LOW, ea nu va mai reveni n
HIGH pn cnd tensiunea de intrare nu va scdea la aproximativ 2,1 V. Prin
urmare, pragul de comutaie pentru tranziii ascendente la intrare, notat cu V T+
este de aproximativ 2,9 V, iar pragul de comutaie pentru tranziii de intrare
descendente, notat cu V T- , este de aproximativ 2,1 V.
Figura 3-26 Inversor cu trigger Schmitt: (a) caracteristica de transfer intrare-ieire; (b)
simbolul logic
Diferena dintre cele dou praguri se cheam histerezis. Inversorul cu

trigger Schmitt prezint un histerezis de aproximativ 0,8 V.
Figura 3-27 Funcionarea dispozitivului cu semnale de intrare cu tranziii lente: (a) semnal cu
tranziii lente i zgomot suprapus; (b)semnal de ieire al unui inversor obinuit; (c) semnal de
ieire al unui inversor cu histerezis de 0,8 V
52
Comparativ, n fig. 3-27(a) avem un semnal de intrare cu timpi de cretere

i de scdere de valoare mare, peste care se suprapune un zgomot de
aproximativ 0,5 V. Rspunsul la zgomot al inversorului obinuit este cel
prezentat n fig. (b), cu multe comutri la ieire, corespunztoare tuturor
depirilor de prag de la intrare din cauza suprapunerii zgomotului. ns, aa
cum se vede n fig. (c), un inversor cu trigger Schmitt nu reacioneaz la zgomot
deoarece histerezisul sau este mai mare dect amplitudinea zgomotului.
3.4.3
Ieiri cu trei stri
Ieirile logice au dou stri normale, LOW i HIGH, corespunztoare

valorilor logice 0 i 1. Unele ieiri prezint ns i o a treia stare, care nu este
ctui de puin o stare logic, numit stare de nalt impedan, Hi-Z sau
flotant. ntr-o asemenea stare, ieirea se comport de parc nici n-ar fi
conectat cu restul circuitului, cu excepia prezenei unui curent rezidual slab
care poate circula ctre sau dinspre borna de ieire. Prin urmare, o ieire se poate
afla ntr-una dintre cele trei stri: 0 logic, 1 logic i Hi-Z.
Dispozitivele prevzute cu astfel de ieiri au o intrare suplimentar,
numit, de obicei, ,,activarea ieirii (output enable) sau, dezactivarea ieirii
(output disable), pentru trecerea ieirii (ieirilor) dispozitivului n starea de nalt
impedan.
n fig. 3-28(a) apare schema unui circuit tampon CMOS cu trei stri.
Pentru simplificarea schemei, funciile interne NAND, NOR i inversoare au
fost reprezentate prin simbolurile funcionale, nu prin circuitele cu tranzistoare;
n realitate, ele utilizeaz n total 10 tranzistoare. Aa cum reiese din tabelul
funciei, din fig. (b), cnd intrarea de activare (EN) este LOW, ambele
tranzistoare de ieire sunt nchise, iar ieirea se afl n starea Hi-Z. n caz
contrar, ieirea se afl ntr-una din strile HIGH sau LOW, dup cum comand
intrarea de date A. n simbolurile logice ale circuitelor tampon i ale porilor
cu trei stri, intrarea de activare se reprezint, de obicei, n partea superioar, ca
n fig. (c).
Figura 3-28 Circuit tampon CMOS cu trei stri: (a) schema circuitului; (b) tabelul de adevr;
(c) simbolul logic
53
n practic, circuitul de comand pentru cele trei stri poate fi diferit fa

de cel prezentat aici, pentru a asigura comportarea dinamic dorit
tranzistoarelor de ieire n timpul tranziiilor ctre i din starea Hi-Z.
3.4.4
Circuitele CMOS cu dren n gol
Se spune c tranzistoarele cu canal p din structurile de ieire CMOS

efectueaz o comutare activ, deoarece, practic, ele sunt cele ce determin
creterea tensiunii de ieire n tranziiile LOW-HIGH. Aceste tranzistoare nu se
includ n porile cu ieiri cu drena n gol, cum este poarta NAND din fig. 329(a). Drena tranzistorului cu canal n de deasupra nu este conectat intern, deci
cnd ieirea nu este n starea LOW, este n gol, cum arat fig. (b). Rombul
subliniat din simbolul din fig. (c) se folosete uneori pentru a indica o ieire cu
drena n gol. O configuraie similar, numit ieire cu colectorul n gol, se
regsete la familiile de circuite logice TTL.
Figura 3-29 Poart CMOS NAND cu drena n gol: (a) schema circuitului; (b) tabelul funciei;
(c) simbolul logic
O ieire cu drena n gol necesit un rezistor de forare n HIGH exterior

pentru a asigura comutarea pasiv ctre nivelul HIGH. De exemplu, fig. 3-30
prezint o poart CMOS NAND cu drena n gol, cu rezistorul de forare n
HIGH i cu sarcina comandat.
Figura 3-30 Poart CMOS NAND cu drena n gol i sarcina comandat de ea
54
Pentru realizarea celei mai mari viteze posibile, rezistorul de forare n

HIGH aferent unei ieiri cu drena n gol trebuie s aib o valoare ct mai mic
posibil; n acest mod, constanta de timp RC are valoarea minim pentru
tranziiile LOW-HIGH (timpul de cretere). ns valoarea rezistorului de forare
n HIGH nu poate fi aleas arbitrar mic; rezistena minim este impus de
curentul maxim absorbit de ieirea cu drena n gol, I OLmax . De exemplu, pentru
seriile CMOS HC i HCT, I OLmax este de 4 mA, iar rezistorul de forare n HIGH
nu poate avea o valoare mai mic de 5,0 V/4 mA, adic 1,25 k. Avnd n
vedere c ordinul de mrime al acestei rezistene este mai mare dect cel
corespunztor rezistenei de conducie a tranzistoarelor cu canal p dintr-o poart
CMOS standard, nseamn c tranziiile LOW-HIGH ale semnalului de ieire
sunt mult mai lente n cazul unei pori cu drena n gol dect n cazul unei pori
standard, cu comutare activ. n pofida timpului mare de cretere, ele i-au
dovedit utilitatea n cel puin trei aplicaii: comanda diodelor luminescente
(LED-uri) i a altor dispozitive; realizarea circuitelor logice cablate; comanda
magistralelor cu mai multe surse.
3.5 Familii de circuite logice CMOS

Prima familie CMOS cu succes comercial a fost seria CMOS 4000. Dei
circuitele din aceast serie se bucurau de avantajul unei disipri de putere
reduse, erau destul de lente i greu de interconectat cu circuite bipolare, TTL. De
aceea, seria 4000 a fost detronat, n majoritatea aplicaiilor, de urmtoarele
familii CMOS, care prezentau mai multe avantaje.
Toate dispozitivele CMOS la care vom face referire sunt desemnate prin
coduri de forma ,,74FAMxx, ,,FAM reprezentnd denumirea - format din
litere - a familiei, iar xx - un indicativ numeric al funciei. Dispozitivele
aparinnd unor familii diferite, dar cu aceeai valoare xx realizeaz aceeai
funcie. De exemplu, 74HC30, 74HCT30, 74AC30, 74ACT30 i 74AHC30 sunt
pori NAND cu 8 intrri.
Prefixul 74 este doar un numr folosit de unul dintre primii i cei mai
cunoscui productori de dispozitive TTL, Texas Instruments. Cnd un cod este
nsoit de prefixul 54, nseamn c dispozitivul desemnat este conceput pentru
a lucra ntr-o gam mai larg de temperaturi sau tensiuni de alimentare, pentru
aplicaii militare.
3.5.1
Familiile HC i HCT
Primele dou familii CMOS din seria 74 sunt HC (High-speed CMOS

CMOS de mare vitez) i HCT (High-speed CMOS, TTL compatible CMOS
de mare vitez, compatibil cu TTL). n comparaie cu prima familie, 4000, att
HC, ct i HCT au vitez mai mare i pot absorbi i furniza cureni mai mari.
55
Dispozitivele din familia HCT se alimenteaz de la o sursa V CC de 5 V, putnd fi

interconectate cu dispozitive TTL, care se alimenteaz tot cu 5 V.
Familia HC a fost realizat n vederea utilizrii optime n sisteme formate
exclusiv cu circuite logice CMOS, tensiunea de alimentare putnd lua orice
valoare cuprins ntre 2 V i 6 V. Pentru obinerea unor viteze mai mari se
folosesc tensiuni de alimentare mai ridicate, iar la tensiuni mai sczute se disip
mai puin putere. Alimentarea la tensiuni mici duce la obinerea unor
randamente foarte bune, deoarece majoritatea puterii disipate de un dispozitiv
CMOS este proporional cu ptratul tensiunii.
Dispozitivele HC nu prea sunt compatibile cu TTL chiar cnd sunt
alimentate la 5 V. Mai precis, circuitele HC sunt concepute pentru a recunoate
nivelurile de intrare CMOS HC. n fig. 3-31(a) sunt reprezentate nivelurile de
intrare i de ieire caracteristice dispozitivelor CMOS HC, pentru o tensiune de
alimentare de 5,0 V. Nivelurile de ieire ale dispozitivelor TTL nu corespund cu
exactitate acelorai domenii, de aceea pentru dispozitivele HCT s-au ales
niveluri de intrare diferite - cele din fig. (b).
Aceste niveluri sunt impuse prin procesul de fabricaie, tranzistoarele
fiind realizate cu alte praguri de comutare, ceea ce duce la obinerea unor
caracteristici de transfer diferite, pe care le putei observa n fig. 3-32.
Figura 3-31 Nivelurile de intrare i de ieire la dispozitivele CMOS alimentate cu 5 V: (a) la

familia HC; (b) la familia HCT
Figura 3-32 Caracteristicile de transfer ale circuitelor HC si HCT, n condiii de funcionare

tipice
56
3.5.2
VHC i VHCT
ncepnd cu anii 1980, apoi 1990, au fost realizate cteva noi familii
CMOS. Dou dintre cele mai recente i, probabil, cele mai versatile sunt VHC
(Very High-Speed CMOS - CMOS de vitez foarte mare) i VHCT (Very HighSpeed CMOS, TTL compatible - CMOS de vitez foarte mare, compatibile cu
TTL). Dispozitivele din aceste familii lucreaz la viteze aproape duble fa de
HC/HCT, meninndu-i ns compatibilitatca cu predecesoarele lor. Asemenea
familiilor HC i HCT, familiile VHC i VHCT se deosebesc doar prin nivelurile
de intrare pe care le recunosc; caracteristicile lor de ieire sunt identice.
Tot asemenea familiilor HC/HCT, VHC/VHCT prezint o simetrie de
comand la ieire. Aceasta nseamn c ieirea poate absorbi sau furniza acelai
curent, fiind la fel de eficace n ambele stri. Alte familii de circuite logice,
cum sunt FCT i TTL mai recente, prezint asimetrie de comand la ieire; ele
pot absorbi mai mult curent n starea LOW dect pot furniza n starea HIGH.
3.5.3
Caracteristicile electrice ale familiilor HC, HCT, VHC i VHCT
Valorile parametrilor sunt cele corespunztoare unei tensiuni de

alimentare nominale de 5 V, ns dispozitivele pot funciona (cu unele corecii
ale valorilor) cu orice tensiune de alimentare cuprins ntre 2 V i 5,5 V (6 V
pentru HC/HCT).
Dispozitivele de uz general (seria 74) sunt destinate funcionrii la
temperaturi din gama 0C...70C, iar cele de uz militar (seria 54), n gama 55C... 125C. Specificaiile din tabelul 3-3 se refer la funcionarea la 25C.
Majoritatea dispozitivelor aparinnd aceleiai familii de circuite logice se
caracterizeaz prin parametri de intrare i de ieire identici, deosebindu-se, de
obicei, numai prin consumul de putere i prin timpul de propagare. n tabelul 3-3
sunt prezentai parametrii afereni unei pori NAND cu dou intrri 74x00 i
unui decodor cu 3 intrri i 8 ieiri 74x138, din familiile HC, HCT, VHC i
VHCT. Poarta NAND cu dou intrri 00 este cel mai mic bloc logic structural
din fiecare familie, iar decodorul 138 este un dispozitiv de complexitate medie,
coninnd echivalentul a aproximativ 15 pori NAND.
Tabel 3-3 Caracteristici de vitez i de putere ale familiilor CMOS, pentru tensiunea de
alimentare de 5 V
Parametrul
Timp de propagare
tipic (ns)
Curent static de
alimentare (A)
Putere statica disipata
(mw)
Capacitate de disipare
Cod Simbol
Conditii
'00
t PD
'138
'00
I CC
V IN = 0 sau V CC
'138
V IN = 0 sau V CC
'00
V IN = 0 sau V CC
138
V IN = 0 sau V CC
'00
C PD
Familia
HC
HCT VHC
9
10
5,2
18
20
7,2
2,5
2,5
5,0
40
40
40
0,0125 0,0125 0,025
0,2
0,2
0,2
22
15
19
VHCT
5,5
8,1
5,0
40
0,025
0,2
17
57

a puterii (pF)
Putere dinamic
disipat (mW/MHz)
Putere disipat total

(mW)
Produs vitez-putere
(pJ)
'138
'00
138
'00
'00
'00
138
138
'138
'00
'00
'00
'138
'138
'138
C PD
f = 100 kHz
f = 1 MHz
f = 10 MHz
f = 100 kHz
f = 1 MHz
f = 10 MHz
f = 100 kHz
f = 1 MHz
f = 10 MHz
f = 100 kHz
f = 1 MHz
f = 10 MHz
55
0,55
1,38
0,068
0,56
5,5
0,338
1,58
14,0
0,61
5,1
50
6,08
28,4
251
51
0,38
1,28
0,050
0,39
3,8
0,328
1,48
13,0
0,50
3,9
38
6,55
29,5
259
34
0,48
0,85
0,073
0,50
4,8
0,285
1,05
8,7
0,38
2,6
25
2,05
7,56
63
49
0,43
1,23
0,068
0,45
4,3
0,323
1,43
12,5
0,37
2,5
24
2,61
11,5
101
Prima linie a tabelului 3-3 prezint valorile timpului de propagare. Se

observ c HC i HCT au aproape aceeasi vitez ca i LS-TTL, iar VHC i
VHCT sunt aproape tot att de rapide ca ALS TTL. La '138, timpul de propagare
este ceva mai lung dect la '00, deoarece semnalele trebuie s parcurg cele trei
sau patru niveluri de pori din interior.
Liniile a doua i a treia ale tabelului arat c puterea static disipat este
practic nul, mult sub un miliwatt (mW).
Ultima linie a tabelului, produsul vitez putere, indic, pur i simplu,
produsul dintre timpul de propagare i consumul de putere caracteristic unei
pori obinuite, unitatea de msur fiind pJ (picojoule). Un joule este o unitate
de energie, deci produsul vitez-putere este o evaluare a randamentului,
msurnd ct energie consum o poart logic pentru a-i schimba starea de
ieire. Evident c este de preferat un consum de energie ct mai mic.
Tabel 3-4 Parametrii de intrare ai familiilor CMOS pentru VCC de 4,5V 5,6 V
Parametrul
Curent rezidual de intrare (A)
Capacitate maxim de intrare (pF)
Tensiune de intrare la nivelul LOW
(V)
Tensiune de intrare la nivelul HIGH
(V)
Simbo
l
I Imax
C INmax
V ILmax
V IHmin
Conditii
Vi =
oricare
HC
1
10
Familia
HCT VHC
1
1
10
10
1,35
0,8
1,35
0,8
3,85
2,0
3,85
2,0
VHCT
1
10
Tabelul 3-4 prezint valorile parametrilor de intrare tipice pentru

dispozitivele CMOS din fiecare familie. Unele valori sunt specificate n ipoteza
c tensiunea de alimentare de 5 V are o toleran de 10%, adic V CC poate
avea orice valoare cuprins ntre 4,5 V i 5,5 V.
58
I Imax
Curentul maxim de intrare, oricare ar fi valoarea tensiunii de intrare. Din

tabel reiese c spre sau dinspre o intrare CMOS circul un curent de
maximum 1A, oricare ar fi valoarea tensiunii de intrare. Cu alte cuvinte,
intrrile CMOS constituie o sarcin de c.c. neglijabil pentru circuitele
care le comand.
C INmax Capacitatea maxim a unei intrri. Aceast valoare poate fi luat n
consideraie la calcularea sarcinii de c.a. vzut la o ieire ce comand, pe
lng alte intrri, i intrarea respectiv. Majoritatea productorilor mai
menioneaz nc o capacitate tipic de intrare, de valoare mai mic,
aproximativ 5 pF, cu care, se poate estima satisfactor valoarea sarcinii de
c.a.
V ILmax Tensiunea maxim recunoscut garantat de o intrare ca nivel LOW.
Valorile difer la HC/VHC fa de cele de la HCT/VHCT. La
dispozitivele destinate a fi interconectate cu CMOS, valoarea de 1,35 V
reprezint 30% din tensiunea minim de alimentare, n timp ce valoarea
caracteristic dispozitivelor ce pot fi interconectate cu TTL este de 0,8 V,
pentru asigurarea compatibilitii.
V IHmin Tensiunea minim recunoscut garantat de o intrare ca nivel HIGH. La
dispozitivele destinate a fi interconectate cu CMOS, valoarea de 3,85 V
reprezint 70% din tensiunea maxim de alimentare, n timp ce valoarea
caracteristic dispozitivelor ce pot fi interconectate cu TTL, este de 2,0 V,
pentru asigurarea compatibilitii.
Pentru ieirile CMOS compatibile cu TTL se specific, de obicei, dou
seturi de parametri de ieire; trebuie luat n consideraie unul dintre cele dou
seturi, n funcie de sarcina conectat la ieire. n cazul unei sarcini CMOS,
curentul continuu pe care trebuie s-l absoarb i s-l furnizeze ieirea este
foarte mic, de 20A pentru HC/HCT i de 50A pentru VHC/VHCT. Desigur,
situaia aceasta se ntlneste atunci cnd ieirile CMOS comand intrri exclusiv
CMOS. Cu sarcin CMOS, tensiunea de ieire a unei ieiri CMOS se menine la
o diferen de maximum 0,1 V fa de barele de alimentare, 0 i Vcc. (Valorile
din tabel corespund cazului celui mai defavorabil, V CC = 4,5 V; n consecin,
V OHminC = 4,4 V).
O sarcin TTL necesit un consum mai mare de curent absorbit i
furnizat, de pn la 4 mA pentru ieirile de HC/HCT i pn la 8 mA pentru
ieirile de VHC/VHCT. n acest caz, pe tranzistoarele n conductie din circuitul
de ieire apare o cdere de tensiune mai mare, ns tensiunea de ieire se
menine garantat n domeniul normal al nivelurilor de ieire TTL.
Tabel 3-5 Parametrii de ieire ai familiilor CMOS pentru VCC de 4,5V 5,6 V
Familia
Parametrul
Curent de iesire la
nivelul LOW (mA)
Simbol
I OlmaxC
I OLmaxT
Condiii
Sarcina CMOS
Sarcina TTL
HC
0,02
4,0
HCT
0,02
4,0
VHC
0,05
8,0
VHCT
0,05
8,0
59

Tensiune de iesire la
nivelul LOW (V)
Curent de iesire la
nivelul HIGH (mA)
Tensiune de iesire la
nivelul HIGH (V)
V OLmaxC
V OLmaxT
I OHmaxC
I OHmaxT
V OHminC
V OHminT
I out I OlmaxC
I out I OlmaxT
Sarcina CMOS
Sarcina TTL
I out I OlmaxC
|I out | |I OlmaxT |
0,1
0,33
-0,02
-4,0
4,4
3,84
0,1
0,33
-0,02
-4,0
4,4
3,84
0,1
0,44
-0,05
-8,0
4,4
3,80
0, l
0,44
-0,05
-8,0
4,4
3,80
Tabelul 3-5 prezint parametrii de ieire al familiilor CMOS pentru

sarcini att CMOS, ct i TTL. Semnificaiile acestor parametri sunt
urmtoarele:
I OLmaxC Curentul maxim pe care l poate asigura o ieire n starea LOW, avnd
conectat o sarcin CMOS. Deoarece valoarea dat este pozitiv,
curentul circul ctre borna de ieire.
I OLmaxT Curentul maxim pe care l poate asigura o ieire n starea LOW, avnd
conectat o sarcin TTL.
V OLmaxC Tensiunea maxim pe care o asigur garantat, n starea LOW, o ieire
avnd conectat o sarcin CMOS.
V OLmaxT Tensiunea maxim pe care o asigur garantat, n starea LOW, o ieire
avnd conectat o sarcin TTL, adic fr a se depsi I OLmaxT .
I OHmaxC Curentul maxim pe care l poate asigura o ieire n starea HIGH, avnd
conectat o sarcina CMOS. Deoarece valoarea dat este negativ,
curentul circul dinspre borna de ieire.
I OHmaxT Curentul maxim pe care l poate asigura o ieire n starea HIGH, avnd
conectat o sarcin TTL.
V OHminC Tensiunea minim pe care o asigur garantat, n starea HIGH, o ieire
avnd conectat o sarcina CMOS, adic fr a se depi I OHmaxC .
V OHminT Tensiunea minim pe care o asigur garantat, n starea HIGH, o ieire
avnd conectat o sarcin TTL, adic fr a se depi I OHmaxT .
Valorile tensiunilor de mai sus determin marginile de zgomot n c.c. n
starea LOW, marginea de zgomot n c.c. este diferena dintre V OLmax i V ILmax .
Ea depinde att de caracteristicile ieirii de comand, ct i de cele ale intrrilor
comandate de aceasta. De exemplu, n starea LOW, marginea de zgomot n c.c.
pentru o ieire de HCT care comand cteva intrri de HCT (sarcin CMOS)
este de 0,8 - 0,1 = 0,7 V. Analog, n starea HIGH, marginea de zgomot n c.c.
este diferena dintre V OHmin i V IHmin . n general, la interconectarea unor
dispozitive din familii diferite trebuie comparate V OLmax i V OHmin corespunztoare porilor de comand cu V ILmax i V IHmin corespunztoare tuturor porilor
comandate, n vederea determinrii marginilor de zgomot n cazul cel mai
defavorabil.
60
3.5.4
Fanout-ul circuitelor CMOS
Parametrii I OLmax i I OHmax din tabel determin posibilitatile de fanout i

sunt extrem de importani n situaia n care o poart comand mai multe intrri
din una sau mai multe familii diferite. Pentru a stabili dac o ieire se ncadreaz
n limita de fanout specificat, trebuie calculai doi parametri:
Fanout n starea HIGH - Se adun valorile I IHmax corespunztoare tuturor
intrrilor comandate. Suma obinut trebuie s fie mai mic dect I OHmax
corespunztor ieirii de comand.
Fanout n starea LOW - Se adun valorile I ILmax corespunztoare tuturor
intrrilor comandate. Suma obinut trebuie s fie mai mic dect I OLmax
corespunztor ieirii de comand.
3.6 Circuite logice bipolare

Familiile logice bipolare folosesc, ca blocuri structurale fundamentale ale
circuitelor logice, diode semiconductoare i tranzistoare bipolare cu jonciuni.
Cele mai simple elemente logice bipolare realizeaz funcii logice numai cu
diode i rezistoare; denumirea lor generic este circuite logice cu diode.
Majoritatea porilor cu circuite logice TTL au structura intern realizat pe baza
circuitelor logice cu diode, iar caracteristicile de comand de la ieire se obin
prin amplificarea n circuite cu tranzistoare.
3.6.1
Diode
O diod semiconductoare se fabric din dou tipuri de materiale

semiconductoare, numite n i p, care sunt puse n contact ca n fig. 3-33(a). n
principiu, materialele sunt tot cele folosite la realizarea tranzistoarelor MOS cu
canal n i cu canal p. Punctul de contact dintre materialele de tip n i de tip p se
numete jonciune pn; (n realitate, diodele se fabric, n mod normal, dintr-un
singur cristal monolitic de material semiconductor, fiecare jumtate a acestuia
fiind dopat cu impuriti n mod diferit, pentru obinerea caracteristicilor de
material de tip p, respectiv de tip n.)
Proprietile fizice ale jonciunii pn determin circulaia fr dificultate a
curentului, n sensul pozitiv, dinspre materialul de tip p ctre cel de tip n. Prin
urmare, dac realizm practic circuitul din fig. 3-33(b), jonciunea pn se
comport aproape ca un scurtcircuit. Dar, datorit acelorai proprieti fizice,
circulaia unui curent pozitiv n sensul invers, de la n ctre p, ntmpin o
puternic rezisten. Astfel, n circuitul din fig. 3-33(c), jonciunea pn se
comport aproape ca o ntrerupere. Fenomenele descrise constituie
caracteristica de diod.
61
Dei exist posibilitatea construirii unor tuburi cu vid sau a altor

dispozitive cu caracteristic de diod, n sistemele moderne se utilizeaz
jonciunile pn - diodele semiconductoare- pe care de aici nainte le vom numi
simplu diode. Figura 3-34(a) prezint simbolul utilizat n scheme pentru diod.
Dup cum am mai spus, n funcionare normal este permis circulaia unui
curent semnificativ numai n sensul indicat de cele dou sgeti, dinspre anod
spre catod. Practic, dioda se comport ca un scurtcircuit atta timp ct cderea
de tensiune pe jonciunea anod-catod este pozitiv. Dac tensiunea anod-catod
este negativ, dioda se comport ca o ntrerupere a circuitului, nepermind
trecerea curentului.
Figura 3-33 Diode semiconductoare: (a) jonciunea pn; (b) jonciune polarizat direct,
permind circulaia curentului; (c) jonciune polarizat invers, blocnd circulaia curentului
Figura 3-34 Diode: (a) simbolul; (b) caracteristica de transfer a unei diode ideale; (c)
caracteristica de transfer a unei diode reale
Caracteristica de transfer a unei diode ideale, prezentat n fig. 3-34(b),

ilustreaz mai bine aceast comportare. Dac tensiunea anod-catod, notat cu V,
este negativ, se spune c dioda este polarizat invers, iar curentul I, prin diod,
este zero. Dac V este pozitiv, se spune c dioda este polarizat direct, iar I
poate avea o valoare pozitiv, arbitrar mare. De fapt, V nu poate fi niciodat mai
mare ca zero, deoarece o diod ideal se comport, n polarizare direct, ca un
scurtcircuit cu rezisten zero.
O diod real, neideal, prezint o rezisten mai mic dect infinit n
polarizare invers i o rezisten mai mare ca zero n polarizare direct, deci
caracteristica ei de transfer arat ca aceea din fig. 3-34(c). n polarizare direct,
dioda se comport ca o rezisten neliniar de mic valoare; n polarizare
invers, prin diod circul un curent rezidual slab, negativ. Dac tensiunea
negativ aplicat depete n modul o anumit valoare, dioda se strpunge,
62
permind circulaia unui curent negativ de intensitate mare; n majoritatea

aplicaiilor se evit acest mod de funcionare.
Figura 3-35 Modelul diodei reale: (a) n polarizare invers (b) n polarizare direct; (c)
caracteristica de transfer a diodei polarizate direct
O diod real poate fi reprezentat prin modelul simplu din fig. 3-35(a) i
(b). n polarizare invers, dioda se comport c o ntrerupere a circuitului;
curentul rezidual se ignor. n polarizare direct, dioda se comport ca o
rezisten R f de mic valoare, n serie cu o surs de tensiune de mic valoare, V d .
R f se numete rezisten direct a diodei, iar Vd este cderea de tensiune pe
diod.
Diode Zener
Diodele Zener valorific fenomenul de strpungere a diodelor, mai precis
panta foarte mare a caracteristicii V-I n regiunea de strpungere. O diod Zener
poate funciona ca stabilizator de tensiune, Dac i se adaug un rezistor pentru
limitarea curentului de strpungere. Exist o gam larg de diode Zener, cu
diferite tensiuni de strpungere, fabricate pentru a fi ncorporate n stabilizatoare
de tensiune.
3.6.2
Circuite logice cu diode
Tabel 3-6 Nivelurile logice ntr-un sistem logic simplu cu diode

Nivel de semnal
02V
23V
35V
Semnificaie
LOW
margine de zgomot
HIGH
Valoare logic binar

0
nedeterminat
1
Caracteristica de diod poate fi utilizat pentru efectuarea unor operaii

logice. Se consider un sistem logic alimentat cu 5 V i avnd caracteristicile din
tabelul 3-6. Domeniul de 5 V este mprit n dou subdomenii de tensiuni de
semnal, LOW i HIGH, i o margine de zgomot de 1 V, ntre ele. O tensiune
cuprins n domeniul LOW este interpretat ca 0 logic, iar o tensiune din
domeniul HIGH este considerat 1 logic.
63
Figura 3-36 Poart AND cu diode: (a) schema electric; (b) ambele intrri HIGH; (c) o intrare
HIGH i cealalt LOW; (d) tabelul funciei; (e) tabelul de adevr
innd cont de aceste definiii, se poate construi o poart AND cu diode

ca n fig. 3-36(a). n circuitul prezentat, s considerm c ambele intrri, X i Y,
sunt conectate la surse de tensiune HIGH, spre exemplu, de 4 V, deci V X i V Y
sunt, fiecare, de cte 4 V, ca n fig.(b). Prin urmare, ambele diode sunt polarizate
direct, tensiunea de ieire, V Z , depind 4 V cu cderea de tensiune de pe o
diod, fiind deci de aproximativ 4,6 V. Un curent de valoare mic, determinat de
rezistorul R, circul dinspre sursa de 5 V, prin cele dou diode, ctre sursele de 4
V. Sgeile din figur arat traseele pe care circul curentul.
Presupunem acum c V X scade la 1V, ca n fig. 3-36(c). n poarta AND
cu diode, tensiunea de ieire devine egal cu cea mai mic dintre cele dou
tensiuni de intrare plus cderea de tensiune pe o diod. n consecin, V Z scade
la 1,6 V, iar dioda D2 devine polarizat invers (anodul se afl la 1,6 V, n timp
ce pe catod se menin 4 V). Singura intrare LOW foreaz o valoare LOW la
ieirea porii AND cu diode. Evident, dou intrri LOW vor genera la ieire tot
starea LOW. Funcia realizat este prezentat sistematizat n fig. (d) i reluat n
(c), exprimat n valori logice binare.
3.6.3
Tranzistoare bipolare cu jonciuni
Un tranzistor bipolar cu jonciuni este un dispozitiv cu trei terminale care

se comport, n majoritatea circuitelor logice, ca un ntreruptor comandat n
curent. Dac aplicm un curent slab unuia dintre terminale, numit baz,
ntreruptorul se nchide, permind circulaia curentului ntre celelalte dou
64
terminale, numite emitor i colector. Dac n baz nu se aplic nici un curent,

ntreruptorul rmne deschis i ntre emitor i colector nu circul nici un curent.
Pentru a studia funcionarea unui tranzistor vom cerceta mai nti
funcionarea unei perechi de diode conectate ca n fig. 3-37(a). n acel circuit,
curentul poate circula dinspre nodul B ctre nodurile C sau E, n funcie de
polarizarea direct a uneia sau a alteia dintre diode. n orice caz, ntre C i E i
n sensul opus nu poate circula nici un curent deoarece, orice set de tensiuni am
alege pentru nodurile B, C i E, una sau ambele diode ar fi ntotdeauna n
polarizare invers. Jonciunile pn corespunztoare celor dou diode care
formeaz circuitul sunt prezentate n fig. (b).
S presupunem acum c ansamblul format din cele dou diode conectate
n modul descris se fabric aa nct diodele s aib regiunea de tip p comun, ca
n fig. 3-37(c). Structura astfel obinut se numete tranzistor npn i are o
proprietate uimitoare. Dac prin jonciunea pn baz-emitor facem s circule un
curent, atunci poate circula curent i prin jonciunea np colector-baz (ceea ce,
n mod normal, nu pare posibil) i de acolo ctre emitor.
Figura 3-37 Alctuirea unui tranzistor npn: (a) diode cu terminalele de aceeai polaritate
conectate mpreun; (b) Jonciunile pn corespunztoare; (c) structura unui tranzistor npn; (d)
simbolul tranzistorului npn
Simbolul utilizat n scheme pentru tranzistorul npn este cel din fig. 337(d). Simbolul conine o mic sgeat ce indic sensul pozitiv al curentului.
Sgeata ne amintete, de asemenea, c jonciunea baz-emitor este o jonciune
pn, ca a unei diode, al crei simbol conine o sgeat orientat n acelai sens.
Se pot realiza i tranzistoare pnp. Tranzistoarele pnp sunt ns rar utilizate
n circuitele digitale, deci nu le vom mai acorda atenie n continuare.
3.6.4
Inversor logic realizat cu tranzistor
Figura 3-38 arat cum se poate realiza un inversor logic utiliznd un

tranzistor npn n configuraia cu emitorul comun. Cnd tensiunea de intrare este
LOW, tensiunea de ieire este HIGH i reciproc.
65
Figura 3-38 Inversor realizat cu tranzistor: (a) simbolul logic; (b) schema electric; (c)
caracteristica de transfer
n aplicaiile de comutaie digital, tranzistoarelor bipolare li se impune

adesea un regim de funcionare n care ele sunt fie blocate, fie saturate. Prin
urmare, circuitele digitale de genul inversorului din fig. 3-38 sunt astfel
concepute nct tranzistoarele lor s se afle (aproape) ntotdeauna ntr-una dintre
strile descrise de fig. 3-39. Cnd tensiunea de intrare V IN este LOW, ea are o
valoare suficient de mic pentru c I b s fie zero, iar tranzistorul s fie blocat;
atunci, jonciunea colector-emitor constituie aproape o ntrerupere de circuit.
Cnd V IN este HIGH, valoarea ei este suficient de mare (i R I - rezistena
intern, este suficient de mic) pentru ca tranzistorul s fie saturat. Dac R2 are
o valoare rezonabil; atunci, jonciunea colector-emitor constituie aproape un
scurtcircuit. Tensiunile de intrare cu valori cuprinse n domeniul dintre cele
definite ca LOW i HIGH nu sunt acceptate, cu excepia intervalelor de timp n
care au loc tranziiile. Aceast regiune de nedeterminare corespunde marginii de
zgomot.
Figura 3-39 Strile normale ale unui tranzistor npn n circuitele de comutaie digitale: (a)
simbolul tranzistorului i curenii; (b) circuitul echivalent al tranzistorului blocat (OFF); (c)
circuitul echivalent al tranzistorului saturat (ON)
66
3.6.5
Tranzistoare Schottky
Cnd semnalul de la intrarea unui tranzistor saturat se modific, semnalul

de ieire nu se modific imediat; este nevoie de un timp suplimentar, numit timp
de stocare, pentru ca tranzistorul s ias din saturaie.
Timpul de stocare poate fi eliminat, iar timpul de propagare poate fi redus
dac se creeaz condiii ca tranzistoarele s nu se satureze n funcionare
normal. Familiile de circuite logice TTL din generatiile actuale realizeaz acest
lucru prin montarea unei diode Schottky ntre baza i colectorul fiecrui
tranzistor susceptibil de a intra n saturaie, ca n fig. 3-40. Tranzistoarele
obinute, care nu se pot satura, sunt numite tranzistoare cu limitare Schottky sau,
mai scurt, tranzistoare Schottky.
n polarizare direct, cderea de tensiune pe o diod Schottky este mult
mai mic dect pe o diod obinuit, respectiv 0,25 V fa de 0,6 V. La un
tranzistor obinuit saturat, tensiunea baz-colector este de 0,4 V, cum arat fig.
3-41(a). La un tranzistor Schottky, dioda Schottky constituie o cale prin care
curentul ncepe s circule dinspre baz spre colector nainte ca tranzistorul s
ntre n saturaie, ca n fig. (b). n fig. 3-42 este prezentat schema electric a
unui inversor simplu realizat cu tranzistor Schottky.
Figura 3-40 Tranzistor cu limitare Schotky: (a) schema electric; (b) simbolul
Figura 3-41 Funcionarea unui tranzistor cu curent mare de baz: (a) tranzistor obinuit
saturat; (b) tranzistor cu diod Schotky pentru prevenirea saturrii
67
Figura 3-42 Inversor realizat cu tranzistor Schotky
3.7 Logica tranzistor-tranzistor

Familia de circuite logice cu tranzistoare bipolare cu cea mai larg
rspndire este cea care utilizeaz logica tranzistor-tranzistor. De fapt, exist
mai multe familii TTL diferite, care acoper o ntreag gam de viteze,
consumuri de putere i alte caracteristici.
Familiile TTL lucreaz, n principiu, cu aceleai niveluri logice ca i
familiile CMOS compatibile cu TTL, prezentate anterior. Pentru studierea
comportrii circuitelor TTL vom folosi urmtoarele definiii ale nivelurilor
LOW i HIGH:
LOW
0 ... 0,8 V
HIGH 2,0 ... 5,0 V
3.7.1
Poarta TTL NAND de baz
n fig. 3-44 este prezentat schema electric a unei pori LS-TTL NAND
cu dou intrri. Funcia NAND este obinut prin combinarea unei pori AND cu
diode cu un amplificator tampon inversor. Vei nelege mai bine cum funcioneaz circuitul dac l considerm ca fiind format din cele trei pri puse n
eviden n fig. 3-43, i anume:
Poarta AND cu diode i protecia intrrilor.
Separatorul de faz.
Etajul de ieire.
Diodele D1X i D1Y i rezistorul R1 din fig. 3-44 formeaz o poarta AND
cu diode. Diodele de limitare D2X i D2Y nu au nici un rol n cazul unei
funcionri normale, ns limiteaz excursiile negative nedorite, aprute la
intrri, la valoarea cderii de tensiune pe o singur diod. Asemenea excursii
68
negative pot aprea n tranziiile HIGH-LOW de la intrri, ca rezultat al

fenomenelor caracteristice liniilor de transmisie.
Tranzistorul T2 i rezistoarele conectate la acesta formeaz un separator
de faz care comand etajul de ieire. n funcie de tensiunea, LOW sau HIGH,
de la ieirea porii AND cu diode, T2 este fie blocat, fie n conducie.
Figura 3-43 Funcia realizat de o poart TTL NAND cu dou intrri: (a) tabelul funciei; (b)
tabelul de adevr; (c) simbolul logic
Figura 3-44 Schema electric a porii NAND cu dou intrri LS-TTL
69
Etajul de ieire conine dou tranzistoare, T4 i T5, numai unul dintre

acestea fiind deschis la un moment dat. Etajul de ieire TTL este cunoscut i sub
denumirile ieire n contratimp sau totem pole. Asemenea tranzistoarelor cu
canal n i cu canal p din circuitele CMOS, T4 i T5 efectueaz Funcia realizat
de poarta TTL NAND este descris de tabelul din fig. 3-43(a). Poarta efectueaz
ntr-adevr funcia NAND, n fig. (b) i (c) fiind prezentate tabelul de adevr i
simbolul logic care i corespund. Porile TTL NAND comercializate au pn la
13 intrri.
3.7.2
Nivelurile logice i marginile de zgomot
La nceputul capitolului am precizat c vom considera LOW semnalele

cuprinse ntre 0 i 0,8 V i HIGH pe cele cuprinse ntre 2,0 i 5,0 V. De fapt, se
pot preciza cu mai mult rigurozitate nivelurile TTL de intrare i de ieire, la fel
cum am procedat la circuitele CMOS:
V OHmin Tensiunea de ieire minim n starea HIGH; la majoritatea familiilor
TTL, 2,7V.
V IHmin Tensiunea de intrare minim recunoscut garantat ca HIGH; 2,0 V pentru
toate familiile TTL.
V ILmax Tensiunea de intrare maxim recunoscut garantat ca LOW; la
majoritatea familiilor TTL, 0,8 V.
V OLmax Tensiunea de ieire maxim n starea LOW; la majoritatea familiilor
TTL, 0,5V
Marginile de zgomot sunt reprezentate n fig. 3-45:
Figura 3-45 Marginile de zgomot caracteristice familiilor de circuite logice TTL de uz larg
(74LS, 74S, 74ALS, 74AS, 74F)
La majoritatea familiilor TTL, pentru starea HIGH, valoarea de catalog

V OHmin , depete cu 0,7 V valoarea V IHmin , deci circuitele TTL prezint n
starea HIGH o margine de zgomot de c.c. de 0,7 V. nseamn c numai un
zgomot de minimum 0,7 V poate modifica, n cazul cel mai defavorabil, un
semnal de ieire HIGH astfel c acesta s nu poat fi recunoscut garantat ca
semnal de intrare HIGH. n starea LOW, V ILmax . depete valoarea V OLmax cu
numai 0,3 V, deci marginea de zgomot de c.c. n starea LOW este de numai 0,3
70
V. n general, circuitele TTL i cele compatibile cu ele au tendina de a fi mai

sensibile la zgomot n stare LOW, dect n HIGH.
3.7.3
Fanout-ul circuitelor TTL
Conform definiiei prezentate deja n seciunea 3.5.4, fanout este un

parametru ce arat cte intrri de pori pot fi conectate la (i comandate de) o
singur ieire a unei pori. Fanout n c.c. aferent ieirilor CMOS ce comand
intrri CMOS este practic nelimitat deoarece intrrile CMOS aproape c nu
necesit curent n nici una dintre stri, HIGH sau LOW. Cu intrrile TTL,
lucrurile stau altfel. Din aceast cauz exist limite bine definite impuse
parametrului fanout aferent ieirilor TTL i CMOS care comand intrri TTL
Ca i la CMOS, sensul curentului prin bornele de intrare sau de ieire ale
unui circuit TTL se consider pozitiv cnd curentul intr n borne din exterior i
negativ cnd curentul iese din borne ctre exteriorul circuitului. Ca urmare,
pentru o ieire la care sunt conectate una sau mai multe intrri, suma algebric a
tuturor curenilor de intrare i de ieire este 0.
Curentul necesar unei intrri TTL depinde de starea acesteia, HIGH sau
LOW, i se stabilete prin intermediul a doi parametri:
I ILmax Curentul maxim necesar unei intrri pentru a trece n starea LOW.
Deoarece curentul iese dintr-o born de intrare a circuitului TTL n
starea LOW, I ILmax este negativ. Pentru majoritatea intrrilor LS-TTL,
I ILmax = -0,4 mA, valoare denumit uneori sarcin unitar n starea LOW
pentru LS-TTL.
I IHmax Curentul maxim necesar unei intrri pentru a trece n starea HIGH.
Deoarece curentul intr ntr-o born de intrare a circuitului TTL n starea
HIGH, I IHmax este pozitiv. Pentru majoritatea intrrilor LS-TTL, I IHmax =
20A, valoare denumit uneori sarcin unitar n starea HIGH pentru
LS-TTL.
Analog ieirilor CMOS, ieirile TTL pot furniza sau absorbi curent de o
anumit intensitate, n funcie de starea lor, HIGH sau LOW:
I OLmax Curentul maxim ce poate fi absorbit de o ieire n starea LOW, pentru
care tensiunea de ieire se mai menine la o valoare ce nu depete
V OLmax . Deoarece curentul intr n borna de ieire, I OLmax este pozitiv,
pentru majoritatea ieirilor LS-TTL find de 8 mA.
I OHmax Curentul maxim ce poate fi furnizat de o ieire n starea HIGH, pentru
care tensiunea de ieire se mai menine la o valoare de minimum V OHmin.
Deoarece curentul iese din borna de ieire, I OHmax este negativ, pentru
majoritatea ieirilor LS-TTL fiind de -400 A.
71
Valoarea I OLmax pentru ieirile LS-TTL tipice este de exact 20 de ori mai
mare dect valoarea absolut a I ILmax . Din acest motiv se spune c LS-TTL au
fanout n starea LOW de 20, deoarece o ieire poate comanda 20 de intrri n
starea LOW. Similar, valoarea absolut a I OHmax este de exact 20 de ori mai mare
dect I IHmax, deci LS-TTL au fanout n starea HIGH tot de 20. Valoarea de
fanout global este cea mai mic dintre valorile de fanout corespunztoare
strilor HIGH i LOW.
Conectarea la o ieire TTL a unei sarcini ce depete valoarea de fanout
prescris are aceleai efecte distructive, ca la dispozitivele CMOS. Este vorba
despre reducerea sau dispariia marginilor de zgomot de c.c., o eventual
cretere a timpilor de tranziie i posibilitatea ca dispozitivele s se
supranclzeasc.
n general, pentru a verifica dac unei ieiri nu i-a fost conectat o
suprasarcin trebuie efectuate dou calcule:
n starea HIGH: Se adun valorile I IHmax corespunztoare tuturor intrrilor
comandate. Suma obinut trebuie s fie mai mic sau egal cu valoarea
absolut a I OHmax corespunztoare ieirii de comand.
n starea LOW: Se adun valorile I ILmax corespunztoare tuturor intrrilor
comandate. Valoarea absolut a sumei obinute trebuie s fie mai mic
sau egal cu I OLmax corespunztor ieirii de comand.
3.7.4
Poarta TTL NOR
Dei poarta NAND constituie calul de btaie al familiei TTL, se mai pot
construi i alte tipuri de pori cu aceeai structur general de circuit.
n fig. 3-46 este prezentat schema electric a unei pori LS-TTL NOR.
Dac oricare dintre intrrile X sau Y este conectat la HIGH, intr n conducie,
corespunztor intrrii respective, unul dintre tranzistoarele T2X sau T2Y, care au
rolul de separator de faz. Ca urmare, T3 i T4 se blocheaz, iar T5 i T6 intr n
conducie, rezultnd la ieire un semnal LOW. Dac ambele intrri sunt LOW,
cele dou tranzistoare separatoare de faz sunt blocate, iar la ieire apare un
semnal HIGH. Modul de funcionare este descris i de fig. 3-47.
Poarta LS-TTL NOR are circuitele de intrare, separatorul de faz i etajul
de ieire aproape identice cu cele ale porii NAND. Deosebirea const n faptul
c poarta LS-TTL NAND utilizeaz diode pentru realizarea funciei AND, pe
cnd poarta LS-TTL NOR utilizeaz tranzistoare conectate n paralel n
separatorul de faz pentru realizarea funciei OR.
Viteza, caracteristicile de intrare i cele de ieire ale porii TTL NOR sunt
comparabile cu cele ale porii TTL NAND. Cu toate acestea, o poart NOR cu n
intrri conine mai multe tranzistoare i rezistoare, ocupnd o suprafa mai
mare de siliciu dect o poart NAND cu n intrri. De asemenea, curentul
rezidual intern limiteaz numrul de tranzistoare T2 ce se pot conecta n paralel,
72
deci porile NOR au un fan-in mai sczut. (Cel mai mare numr de intrri al
unei pori NOR individuale este 5, fa de cele 13 intrri ale unei pori NAND).
n consecin, porile NOR sunt mai puin ntrebuinate n proiectarea cu TTL
dect porile NAND.
Porile TTL cele mai ,,fireti sunt porile inversoare, cum sunt NAND i
NOR. Porile TTL neinversoare conin un etaj inversor suplimentar, de obicei
ntre etajul de intrare i separatorul de faz. Din aceast cauz, ele sunt, n mod
normal, mai mari i mai lente dect porile inversoare corespunztoare.
Asemenea porilor CMOS, porile TTL pot fi prevzute cu ieiri cu trei
stri. Astfel de pori au o intrare de ,,activare a ieirii (output enable) sau
,,dezactivare a ieirii (output disable), care comand trecerea ieirii n starea de
impedan mare, n care nici unul dintre tranzistoarele de ieire nu se afl n
conducie.
Unele pori TTL se fabric i n varianta cu ieiri cu colectorul n gol. n
astfel de circuite, ntreaga parte de sus a figurii 3-44 este omis, astfel c este
posibil numai o aducere pasiv n HIGH, cu ajutorul unui rezistor exterior.
Aplicaiile porilor TTL cu colectorul n gol i calculele necesare sunt similare
celor prezentate pentru porile CMOS cu dren n gol.
Figura 3-46 Schema electric a unei pori LS-TTL NOR cu dou intrri
73
Figura 3-47 Poart LS-TTL NOR cu dou intrri: (a) tabelul funciei; (b) tabelul de adevr;
(c) simbolul logic
3.8 Familii TTL

Familiile TTL au evoluat de-a lungul anilor ca urmare a dorinei
proiectanilor de circuite digitale de a obine performane superioare. Consecina
a fost dispariia a trei familii TTL, proiectanii din zilele noastre putnd alege
din cele cinci familii rmase la dispoziia lor. Toate familille TTL sunt
compatibile, n sensul c utilizeaz aceeai tensiune de alimentare i aceleai
niveluri logice, ns fiecare familie prezint anumite avantaje n ceea ce priveste
viteza, consumul de putere i preul.
3.8.1
Primele familii TTL
Familia iniial de pori logice TTL a fost lansat de Sylvania n 1963. Ea

a devenit cunoscut datorit companiei Texas Instruments, ale crei coduri din
seria 7400, adaptate pentru pori i alte componente TTL au ajuns rapid s
constituie un standard industrial.
Ca i n cazul seriei CMOS 7400, dispozitivele aparinnd unei familii
TTL sunt desemnate prin coduri de forma 74FAMxx, unde FAM" este
denumirea familiei, alctuita din litere, iar xx este indicativul numeric al
funciei. Dispozitivele aparinnd unor familii diferite, dar ale cror coduri
conin aceeai valoare xx, realizeaz aceeai funcie. Din denumirea familiei
TTL iniiale lipseste grupul de litere FAM", familia fiind desemnat ca seria
TTL 74.
Valorile rezistoarelor din circuitul TTL original au fost modificate,
obinndu-se dou noi familii, cu caracteristici diferite. Familia 74H (Highspeed TTL - TTL de vitez mare) coninea rezistoare de valori mai mici,
realiznd un timp de propagare redus n detrimentul consumului de putere.
74
Familia 74L (Low power TTL - TTL de mic putere) coninea rezistoare de
valori mai mari, realiznd un consum de putere redus n detrimentul timpului de
propagare.
Avnd la dispoziie cele trei familii TTL prezentate mai sus, proiectanii
de circuite digitale ai anilor '70 puteau opta ntre circuite de mare vitez i
circuite cu consum mic de putere. Apariia tranzistoarelor Schottky le-a oferit
aceste posibiliti i a detronat seriile TTL 74, 74H i 74L. n continuarea
seciunii de fa vom prezenta caracteristicile familiilor TTL actuale, cu
performane superioare.
3.8.2
Familii TTL Schottky
Cronologic, prima familie n care au fost folosite tranzistoare Schottky a

fost 74S (TTL Schottky). Folosind tranzistoare Schottky i rezistoare de valori
mici, aceast familie beneficiaz de vitez mult mai mare, dar i de un consum
de putere mai mare dect seria TTL 74 original.
Probabil c familia TTL cea mai larg folosit i cea mai puin costisitoare
este 74LS (Low power Schottky TTL - TTL Schottky de mic putere), lansat la
scurt timp dup 74S. Cu o combinaie de tranzistoare Schottky i rezistoare de
valori mai mari, TTL 74LS atinge aceeai vitez c seria TTL 74, dar consum
aproximativ o cincime din puterea consumat de aceasta. Astfel, 74LS a devenit
una dintre familiile de circuite logice preferate pentru noile aplicaii cu TTL.
Inovaiile n tehnologia circuitelor integrate i n domeniul configuraiilor,
care au urmat, au dus la apariia a nc dou noi familii de circuite logice
Schottky. Familia 74AS (Advanced Schottky TTL - TTL Schottky avansat) are
vitez aproape dubl fa de 74S, la aproximativ acelai consum de putere.
Familia 74ALS (Advanced Low-power Schottky TT) - TTL Schottky avansat),
de mic putere prezint att un consum mic de putere, ct i viteze mai mari
dect 74LS, cu care rivalizeaz n popularitate n privina satisfacerii
parametrilor majori impui noilor aplicaii cu TTL. Familia 74F (Fast TTL TTL rapid) se situeaz ntre 74AS i 74ALS n ceea ce privete compromisul
vitez/putere i constituie, probabil, opiunea cea mai frecvent pentru atingerea
obiectivelor de rapiditate n aplicaii cu TTL de ultim or.
Tabel 3-7 Caracteristicile porilor din familiile TTL
Familia
Parametrul
Timp de propagare maxim (ns)
Puterea consumata de o poart (mW)
Produs vitez-putere (pJ)
Tensiune de intrare la nivelul LOW (V)
Tensiune de ieire la nivelul LOW(V)
Tensiune de ieire la nivelul HIGH (V)
Simbol
V ILmax
V 0Lmax
V OHmax
74S
3
19
57
0,8
0,5
2,7
74LS
9
2
18
0,8
0,5
2,7
74AS
1,7
8
13,6
0,8
0,5
2,7
74ALS
4
1,2
4,8
0,8
0,5
2,7
74F
3
4
12
0,8
0,5
2,7
75

Curent de intrare la nivelul LOW (mA)
Curent de ieire la nivelul LOW (mA)
Curent de intrare la nivelul HIGH (A)
Curent de ieire la nivel HIGH(A)
3.8.3
I ILmax
I OHmax
I ILmax
I OHmax
-2,0
20
50
-1000
-0,4
8
20
-400
-0,5
20
20
-2000
-0,2
8
20
-400
-0,6
20
20
-1000
Caracteristicile familiilor TTL
Primele dou linii ale tabelului 3-7 specific timpii de propagare (n

nanosecunde) i consumurile de putere (n mW) caracteristice unei pori NAND
tipice cu dou intrri, din fiecare familie.
Un parametru ce exprim eficiena unei familii de circuite logice este
produsul vitez putere, din linia a treia a tabelului. Aa cum am mai artat,
acesta este, pur i simplu, produsul dintre timpul de propagare i consumul de
putere caracteristice unei pori tipice. Produsul vitez-putere constituie o
estimare a randamentului, artnd ct energie consum o poart logic pentru a
comuta semnalul de ieire.
Ultimele linii ale tabelului 3-7 specific parametrii de intrare i de ieire ai
unor pori TTL tipice din fiecare familie. Folosind aceste informaii se poate
analiza funcionarea porilor T'TL privite din exterior, fr a cunoate detalii
interne ale circuitelor.
3.8.4
Foaie de catalog pentru un dispozitiv TTL
Tabelul 3-8 prezint un fragment dintr-o foaie de catalog pentru

dispozitivul 74LS00. Dispozitivul 54LS00, ale crui date apar, de asemenea, n
tabel este identic cu cel dinti, ns poate funciona n ntreaga gam de
temperatur i de tensiune de uz militar i cost mai mult. Majoritatea
componentelor TTL se produc i n versiunea serie 54 de uz militar). n tabel
apar trei seciuni ale foii de catalog:
Condiiile de funcionare recomandate precizeaz tensiunea de
alimentare, domeniile tensiunilor de intrare, sarcina admis n c.c. i
temperatura la care dispozitivul funcioneaz normal.
Caracteristicile electrice menioneaz valorile tensiunilor i curenilor
care mai apar la intrrile i la ieirea dispozitivului n condiiile de
funcionare recomandate:
II
I OS
I CCH
76
Curentul maxim de intrare la tensiune de intrare HIGH foarte mare.

Curentul de ieire cu ieirea n HIGH scurtcircuitat la mas.
Curentul absorbit de la sursa de alimentare cnd toate ieirile (ale tuturor
celor patru pori NAND) sunt HIGH. (Valoarea specificat se refer la
ntreaga capsul, care conine patru pori NAND, deci curentul
corespunztor unei singur pori este un sfert din valoarca din tabel.)
I CCL
t LH
t HL
Curentul absorbit de la sursa de alimentare cnd toate ieirile (ale tuturor

celor patru pori NAND) sunt LOW.
Timp de comutaie direct (timpul de comutaie din LOW n HIGH)
Timp de comutaie invers (timpul de comutaie din HIGH n LOW)
Tabel 3-8 Foaie de catalog obinuit, furnizat de productor, pentru 74LS00
CONDIII DE FUNCIONARE RECOMANDATE

SN54LS00
SN74LS00
Param
Descriere
Min. Nom Max. Min. Nom Max. Unit.
V CC
Tensiune de alimentare
4,5
5,0
5,5
4,75
5,0
5,25
V
V IH
Tensiune de intrare HIGH
2,0
2,0
V
V IL
Tensiune de intrare LOW
0,7
0,8
V
I OH
Curent de ieire HIGH
-0,4
-0,4
mA
I OL
Curent de ieire LOW
4
8
mA
TA
Temp. aerului la func.
-55
125
0
70
C
CARACTERISTICI ELECTRICE LA TEMPERATURILE RECOMANDATE PENTRU AER
SN54LS00
SN74LS00
Param
Condiii de testare
Min. Nom Max. Min. Nom Max. Unit.
V IK
V CC = Min. ; I N = -18 mA
-1,5
-1,5
V
V OH
V CC = Min.; V IH = 2,0 V ;
2,5
3,4
2,5
3,4
V
I OH = -0,4 mA
V OL
V CC = Min. ; V IH = 2,0 V;
0,25
0,4
0,25
0,4
V
I OL = 4 mA
V CC = Min. ; V IH = 2,0 V;
0,35
0,5
V
I OL = 8 mA
II
V CC = Max. ; V I = 7,0 V;
0,1
0,1
mA
I IH
V CC = Max. ; V I = 2,7 V;
20
20
A
I IL
V CC = Max. ; V I = 0,4 V;
-0,4
-0,4
mA
I OS
V CC = Max.
-20
-100
-20
-100
mA
I CCH
V CC = Max. ; V I = 0 V;
0,8
1,6
0,8
1,6
mA
I CCL
V CC = Max. ; V I = 4,5 V;
2,4
4,4
2,4
4,4
mA
CARACTERISTICI DE COMUTAIE, V CC = 5,0 V, T A = 25C
De la
La
Cond. de testare
Min. Tip. Max.
Param. (intrarea)
(ieirea)
Unit.
t PLH
A sau B
Y
R s = 2 k;
9
15
ns
C s = 15 pF
t PHL
10
15
ns
n catalogul productorului, uneori, mai apare o a patra seciune:

Valorile maxime absolute precizeaz condiiile cele mai defavorabile
n care dispozitivul poate fi exploatat sau stocat fr a se deteriora.
Un catalog complet prezint, de asemenea, circuitele de testare folosite la
msurarea parametrilor la productor i diagrame care ilustreaz modul n care
parametrii tipici variaz n anumite condiii de funcionare cum sunt variaiile
tensiunii de alimentare (V CC ), ale temperaturii mediului ambiant (T A ) i ale
sarcinii (R S , C S ).
77
3.9 Realizarea interfeelor CMOS/TTL

Proiectanii de circuite digitale aleg o familie de circuite logice
prestabilit, pe baza creia construiesc un ntreg sistem, alegerea fiind dictat
de considerente generale ca vitez, putere, precum i altele. Totui, n unele
cazuri se impune utilizarea unor dispozitive aparinnd altor familii, fie din
cauza faptului c sunt singurele disponibile, fie datorit unor cerine speciale.
(De exemplu, nu toate componentele din familia 74LS se produc i n 74 HCT, i
reciproc.) Prin urmare, este foarte important ca proiectantul s cunoasc bine
implicaiile conectrii unor ieiri TTL la intrri CMOS i invers.
La realizarea unei interfee TTL/CMOS trebuie luai n consideraie mai
muli factori, primul dintre acestia fiind marginea de zgomot. n starea LOW,
marginea de zgomot de c.c. depinde de V OLmax a ieirii de comand i de V ILmax a
intrrii comandate, fiind egal cu V ILmax V OLmax . Similar, n starea HIGH,
marginea de zgomot dc c.c. este egal cu V OHmin - V IHmin . Figura 3-48 prezint
valorile semnificative pentru familiile TTL i CMOS.
Figura 3-48 Nivelurile de ieire i de intrare de care s se in seama la realizarea interfeelor

dintre familiile TTL i CMOS. (Remarcai c intrrile familiilor HC i HCT nu sunt
compatibile cu TTL)
Fanout-ul este urmtorul factor ce trebuie avut n vedere. La fel ca n

cazul sistemelor ce includ numai dispozitive TTL, proiectantul trebuie s
calculeze suma curenilor de intrare necesari dispozitivelor comandate de o
anumit ieire i s compare aceast sum cu posibilitile de comand ale ieirii
n ambele stri. Cnd un dispozitiv TTL comand dispozitive CMOS, fanout-ul
nu constituie o problem, deoarece intrrile CMOS aproape c nu necesit
curent n nici una dintre stri. ns intrrile TTL, n special n starea LOW,
necesit un curent substanial, mai ales n comparaie cu posibilitile ieirilor
HC i HCT.
78
Ultimul factor de care trebuie s se in seama este sarcina capacitiv.

Capacitatea de sarcin a unui circuit logic mreste att timpul de propagare, ct
i puterea disipat. Timpii de propagare mrii se observ n special la ieirile
HC i HCT, ai cror timpi de tranziie cresc aproximativ cu cte 1 ns pentru
fiecare 5 pF din sarcin. Tranzistoarele de ieire ale circuitelor FCT prezint
rezistene de conducie foarte sczute, deci timpii lor de tranziie cresc, cu
aproximaie, cu numai 0,1 ns pentru fiecare 5 pF din sarcin.
Pentru aceeai capacitate de sarcin, aceeai tensiune de alimentare i
aceeai configuraie a circuitului n care sunt incluse, dispozitivele CMOS din
toate familiile prezint aceeai disipare de putere dinamic. Dispozitivele TTL
disip ns ceva mai puin putere dinamic deoarece excursia de tensiune ntre
nivelurile TTL HIGH i LOW este mai mic.
3.10 Circuitele logice CMOS de tensiune sczut

Industria productoare de circuite integrate s-a orientat ctre dispozitive
CMOS alimentate cu tesiuni mai sczute din urmtoarele dou motive:
n majoritatea aplicaiilor, excursia de tensiune de la o ieire CMOS
este egal cu diferena dintre barele de alimentare. Scderea tensiunii
de alimentare reduce mai mult dect proporional puterea dinamic
disipat.
Pe msur ce miniaturizarea tranzistoarelor este mai pronunat, stratul
izolator de oxid dintre poarta unui tranzistor CMOS, pe de o parte, i
drena i sursa acestuia, de cealalt parte, devine tot mai subire, deci
incapabil s constituie o bun izolaie ntre diferenele ,,ridicate de
potenial, de 5 V.
Ca urmare, grupul de standarde industriale n domeniul circuitelor
integrate JEDEC a stabilit tensiunile de 3,3 V 0,3 V; 2,5 V 0,2 V i 1,8 V
0,15 V ca noi tensiuni standardizate pentru alimentarea circuitelor logice.
Standardele JEDEC precizeaz i nivelurile de tensiune ale semnalelor logice de
intrare i de ieire corespunztoare dispozitivelor alimentate cu aceste tensiuni.
Trecerea la tensiuni de alimentare mai sczute s-a produs n etape i se va
desfura la fel n continuare. Pentru familiile de circuite logice discrete se
urmrete producerea unor dispozitive caracterizate prin tensiuni de alimentare
i de ieire sczute, dar care pot prelua i semnale de intrare de nivel mai mare.
n acest mod, familiile CMOS alimentate cu 3,3 V pot interaciona cu familii
CMOS i TTL alimentate cu 5 V.
Asemenea dispozitive au dimensiuni suficient de mari ca s justifice
utilizarea a dou tensiuni de alimentare. O tensiune sczut, ca aceea de 2,5 V,
79
alimenteaz porile din interiorul cipurilor, care alctuiesc circuitul logic

central. Pentru alimentarea circuitelor din exterior, de intrare i de ieire, care
alctuiesc inelul exterior, se utilizeaz o tensiune mai ridicat, de pild 3,3 V,
pentru asigurarea compatibilitii cu dispozitivele din generaiile anterioare ce
fac parte din acelai sistem. n interior exist i circuite tampon speciale, care
efectueaz sigur i rapid conversia ntre nivelurile logice de tensiune din
circuitul logic central i cele din inelul exterior.
3.10.1
Circuite logice LVTTL i LVCMOS, alimentate cu 3,3 V
Corespondena dintre nivelurile de semnal caracteristice familiilor TTL

standard i cele ale dispozitivelor CMOS de tensiune sczut, care funcioneaz
la valoarea nominal a tensiuni de alimentare este ilustrat sugestiv n fig. 3-49.
n fig. (a) apar nivelurile de semnal originale, simetrice, ale familiilor CMOS
alimentate exclusiv cu 5 V, ca HC i VHC. La familiile CMOS compatibile cu
TTL, cum sunt HCT, VHCT i FCT, nivelurile de tensiune sunt deplasate n jos
pentru asigurarea compatibilitii, cum putei observa n fig. (b).
ntr-o prim etap de evoluie a familiilor CMOS de tensiune sczut s-a
ales tensiunea de alimentare de 3,3 V. Standardul JEDEC pentru circuitele
logice de 3,3 V definete, de fapt, dou seturi de niveluri. Nivelurile LVCMOS
(low-voltage CMOS CMOS de tensiune sczut) se utilizeaz n aplicaiile
realizate exclusiv cu componente CMOS, n care ieirile comand sarcini de c.c.
reduse (mai mici de 100 A), deci V OL i V OH se menin la o diferen de
maximum 0,2 V fa de barele de alimentare. Nivelurile LVTTL (low-voltage
TTL TTL de tensiune sczut), din fig. (c), se utilizeaz n aplicaii n care
sarcinile de c.c. ale ieirilor sunt semnificative, V OL putnd ajunge la 0,4 V, iar
V OH , la 2,4 V.
Alegerea nivelurilor logice TTL de la captul inferior al domeniului de 5V
s-a fcut relativ necorelat. Dup cum se vede n fig. (b) i (c), nivelurile LVTTL
au putut fi alese astfel nct s corespund exact nivelurilor TTL. Astfel, o ieire
LVTTL poate comanda fr probleme o intrare TTL atta timp ct curentul de
ieire se ncadreaz n domeniul specificat (I OLmax , I OHmax ). Similar, o ieire TTL
poate comanda o intrare LVTTL, fr a depi ns tensiunea V CC, de 3,3 V,
caracteristic dispozitivelor LVTTL.
80
Figura 3-49 Comparaie ntre nivelurile logice: (a) CMOS de 5V; (b) TTL de 5V i CMOS de
5V compatibile cu TTL; (c) LVTTL de 3,3V; (d) CMOS de 2,5V; (e) CMOS de 1,8V
Interfee TTL/LVTTL rezumat:

n conformitate cu cele expuse n subseciunile precedente, n acelai
sistem pot fi utilizate att dispozitive TTL (de 5V), ct i LVTTL (de 3,3V), cu
condiia respectrii urmtoarelor trei reguli:
Ieirile LVTTL pot comanda direct intrri TTL, inndu-se seama doar
de limitrile impuse de obicei curentului de la ieirea dispozitivelor de
comand (IOLmax, IOHmax).
Ieirile TTL pot comanda intrri LVTTL dac intrrile accept tensiuni
de 5V.
Ieirile dispozitivelor TTL i LVTTL cu trei stri pot comanda aceeai
magistral dac ieirile LVTTL suport tensiuni de 5V.
81
3BAlgebra circuitelor digitale
4. Algebra circuitelor digitale

Circuitele logice sunt de dou categorii: combinaionale i secveniale.
Circuite logice combinaionale sunt acele circuite ale cror ieiri sunt funcii
exclusiv de starea curent a intrrilor.
Ieirile unui circuit logic secvenial depind nu numai de starea curent a
intrrilor, ci i de starea anterioar a acestora, care se poate s fi existat o
perioad de timp arbitrar ndelungat.
Circuitele combinaionale pot fi formate dintr-un numr arbitrar de pori
logice i inversoare, ns nu conin nici o bucl de reacie. Bucla de reacie este
o cale de semnal dintr-un circuit, prin care semnalul de la ieirea unei pori se
poate ntoarce la intrarea aceleiai pori; n general, funcionarea circuitelor
secveniale se bazeaz pe acest tip de bucl.
n analiza circuitelor combinaionale se pornete de la o schem logic
din care se obine o reprezentare formal a funciei realizate de acel circuit, de
pild un tabel de adevr sau o expresie logic. n sintez se procedeaz invers,
adic se pleac de la o reprezentare formal i se obine o schem logic.
4.1 Algebra de comutaie

La originea formalismului aplicat n metodele de analiz a circuitelor
digitale se afl opera unui matematician englez pe nume George Boole. n 1854,
el a inventat un sistem algebric bazat pe dou valori, numit astzi algebr
boolean.
Mult timp dup apariia operei lui Boole, n 1938, cercettorul Claude E.
Shannon, de la Bell Laboratories, a artat cum poate fi adaptat algebra
boolean n scopul descrierii i analizrii funcionrii circuitelor cu relee elementele logice digitale cele mai larg utilizate n acea epoc. n algebra de
comutaie a lui Shannon, starea unui contact de releu - deschis sau nchis - este
reprezentat prin variabila X, care poate lua una dintre cele dou valori posibile,
0 i 1. n tehnologiile logice actuale, aceste valori sunt atribuite unei game largi
de stri fizice tensiune HIGH sau LOW, lumin aprins sau stins,
condensator ncrcat sau descrcat, siguran ars sau intact.
82
4.1.1
Axiomele algebrei booleene
Prin convenia de logic pozitiv asociem valorii 0 o tensiune LOW i

valorii 1 o tensiune HIGH. Prin convenia de logic negativ se face asocierea
invers: 0=HIGH i 1=LOW. ns utilizarea fie a logicii pozitive, fie a celei
negative nu afecteaz posibilitile de a reprezenta algebric fr echivoc
funcionarea unui circuit; sunt afectate doar detaliile formalismului de
reprezentare algebric a fenomenelor fizice.
Axiomele (sau postulatele) unui sistem matematic alctuiesc un set minim
de definiii fundamentale pe care le acceptm ca adevrate i din care se deduc
toate celelalte informaii referitoare la acel sistem.
Vom nota cu X inversul (opusul sau complementul) lui X.
(A1): X = 0 dac X 1
(A1): X = 1 dac X 0
(A2): Dac X = 0, atunci X = 1
(A2): Dac X = 1, atunci X = 0
(A3): 0 0 = 0
(A3): 1 + 1 = 1
(A4): 1 1 = 1
(A4): 0 + 0 = 0
(A5): 0 1 = 1 0 = 0
(A5): 1 + 0 = 0 + 1 = 1
Cele cinci perechi de axiome definesc complet algebra de comutaie.

Pornind de la ele se demonstreaz toate celelalte propoziii referitoare la acest
sistem.
Figura 4-1 Denumirile semnalelor i notaia algebric pentru: (a) poart AND, (b) poart OR
Funcia realizat de o poart AND cu dou intrri este numit uneori

multiplicare logic sau produs logic i este simbolizat algebric printr-un punct
83
de multiplicare. Deci semnalul de ieire al unei pori AND cu intrrile X i Y are

valoarea X Y, cum arat fig. 4-1 (a).
Funcia realizat de o poart OR cu dou intrri este numit uneori sum
logic i este simbolizat algebric prin semnul plus (+). Semnalul de ieire al
unei pori OR cu intrrile X i Y are valoarea X + Y, ca n fig. 4-1 (b).
Prin convenie, ntr-o expresie logic n care apar att operaii de
multiplicare, ct i de nsumare, multiplicarea are prioritate, la fel ca n
expresiile cu ntregi din limbajele de programare convenionale. n consecin,
expresia WX+YZ este echivalent cu (WX)+(YZ).
Ultimele trei perechi de axiome definesc formal operaiile AND i OR
artnd ce valoare apare la ieirea fiecrui tip de poart pentru fiecare
combinaie de intrare posibil.
4.1.2
Teoreme pentru o singur variabil
n desfurarea analizei sau sintezei circuitelor logice scriem frecvent

expresii algebrice care caracterizeaz funcionarea real sau propus a unui
circuit. n algebra de comutaie, teoremele sunt enunuri demonstrate ca
adevrate, care ne permit s efectum o analiz mai simpl sau o sintez mai
eficient a circuitelor respective. De exemplu, teorema X + 0 = X ne permite s
nlocuim prin X, ntr-o expresie, orice apariie a sumei X + 0.
Tabel 4-1 Teoreme pentru o variabil n algebra de comutaie
(T1)
X+0=X
(T1)
X1=X
(Identiti)
(T2)
X+1=1
(T2)
X 0 = 0
(Elemente nule)
(T3)
X+X=X
(T3)
X X =X
(Idempoten)
(T4)
(X) = X
(T4)
(Involuie)
(T5)
X + X = 1
(T5)
X X = 0
(Complemente)
Tabelul 4-1 prezint teoremele algebrei de comutaie referitoare la o

singur variabil, X. Majoritatea teoremelor din algebra de comutaie se
demonstreaz extrem de simplu printr-o metod numit inducie perfect.
Axioma de baz a acestei metode este Al: ntruct o variabil de comutaie poate
lua doar dou valori diferite, teoremele pentru o singur variabil se
demonstreaz verificndu-le att pentru X = 0, ct i pentru X = 1. De exemplu,
pentru demonstrarea teoremei T1 se efectueaz dou substituii:
[X = 0]
[X = 1]
84
0+0=0
1+0=1
adevrat, conform axiomei A4'

adevrat, conform axiomei A5'
4.1.3
Teoreme pentru dou i trei variabile
Teoremele algebrei de comutaie referitoare la dou i trei variabile sunt

prezentate n tabelul 4-2. Fiecare dintre ele se demonstreaz simplu prin inducie
perfect, verificnd relaiile corespunztoare pentru cele patru combinaii
posibile de X i Y sau pentru cele opt combinaii de X, Y i Z.
Tabel 4-2 Teoremele algebrei de comutaie pentru dou i trei variabile
(T6)
X+Y=Y+X
(T6)
X Y = Y X
(Comutativitate)
(T7)
(X + Y) + Z = X + (Y + (T7)
(X Y) Z = X (Y Z) (Asociativitate)
Z)
(T8)
X Y + X Z = X (Y + (T8)
(X + Y) ( X + Z) = X (Distributivitate)
Z)
+YZ
(T9)
X+XY=X
(T9)
X (X + Y) = X
(Acoperire)
(T10) X Y + X Y = X
(T10) (X + Y) (X + Y) = X (Combinare)
(T11) X Y + X Z + Y Z =
(Consens)
X Y + X Z
(T11) (X + Y) (X + Z) (Y +
Z) = (X Y) (X + Z)
Primele dou perechi de teoreme se refer la comutativitatea i

asociativitatea sumei logice i produsului logic i sunt identice cu legile de
comutativitate i asociativitate aferente numerelor ntregi i reale. n ansamblu,
ele arat c nu este necesar s se in cont de includerea ntre paranteze sau de
scrierea ntr-o anumit ordine a termenilor unei sume logice sau ai unui produs
logic. De exemplu, din punct de vedere strict algebric, o expresie de genul W
X Y Z este ambigu; sunt de preferat variantele (W (X (Y Z))) sau (((W
X) Y) Z) sau (W X) (Y Z). Teoremele arat ns c forma ambigu a
expresiei este corect, ntruct n oricare dintre cazuri se obine acelai rezultat.
Putem chiar s schimbm ordinea variabilelor (de exemplu, X Z Y W) i
rezultatul va fi acelai.
Orict de banal ar prea aceast discuie, ea are mare importan,
deoarece constituie baza teoretic a utilizrii porilor logice cu mai mult de dou
intrri. S-au definit operatorii i + ca operatori binari - operatori ce intervin
ntre dou variabile. n practic ns utilizm pori AND i OR cu 3, 4 sau mai
multe intrri. Teoremele ne arat c putem conecta intrrile porilor n orice
ordine; de fapt, multe programe de dispunere a componentelor pe cartelele cu
circuit imprimat i n interiorul ASIC exploateaz aceast posibilitate. Astfel, se
pot folosi fie o poart cu n intrri, fie (n - 1) pori cu dou intrri, dei, probabil,
timpul de propagare i preul sunt mai mari n cazul folosirii mai multor pori cu
dou intrri.
Teorema T8 este identic legii de distributivitate pentru numere ntregi i
reale, adic produsul logic este distributiv fa de suma logic. n consecin,
putem multiplica o expresie punnd-o sub forma unei sume de produse, ca n
exemplul de mai jos:
85
V(W+X)(Y+Z)=VWY+VWZ+VXY+VXZ
Algebra de comutaie prezint ns i o proprietate neobinuit: inversa
acestei teoreme este, de asemenea, adevrat suma logic este distributiv fa
de produsul logic aa cum reiese din teorema T8'. Deci, putem extinde o
expresie i sub form de produs de sume:
(VWX)+(YZ)=(V+Y)(V+Z)(W+Y)(W+Z)(X+Y)(X+Z)
Teoremele T9 i T10 sunt mult utilizate la minimizarea funciilor logice.
De exemplu, dac subexpresia X + X Y este inclus ntr-o expresie logic,
teorema de acoperire T9 arat c este suficient includerea n acea expresie a
variabilei X; se spune ca X acoper X Y. Teorema de combinare T10 arat c
dac ntr-o expresie este inclus subexpresia X Y + X Y', aceasta poate fi
nlocuit prin X. ntruct Y poate fi ori 0, ori 1, n oricare caz, subexpresia
original poate lua valoarea 1 dac i numai dac X este 1.
Dei T9 poate fi demonstrat cu uurin prin inducie perfect,
corectitudinea ei reiese mai evident dac vom folosi n demonstraie celelalte
teoreme deja demonstrate:
X + X Y = X 1 + X Y (n conformitate cu T1')
= X (1 + Y) (n conformitate cu T8)
= X 1 (n conformitate cu T2)
= X (n conformitate cu T1')
n mod asemntor, celelalte teoreme pot fi folosite i pentru a demonstra
T10, principalul artificiu fiind aici rescrierea membrului stng ca X (Y + Y'),
conform teoremei T8.
Teorema T11 este cunoscut ca teorema de consens. Termenul Y Z este
numit consens ntre X Y i X' Z. Se pleac de la ideea c dac Y Z este 1,
atunci fie X Y, fie X' Z trebuie s fie tot 1, ntruct att Y, ct i Z sunt 1 i
fie X, fie X' trebuie s fie 1. Prin urmare, termenul Y Z este redundant i poate
fi eliminat din membrul drept al relaiei T11. Teorema de consens are dou
aplicaii importante. Ea poate fi utilizat pentru eliminarea anumitor incertitudini
de temporizare caracteristice circuitelor logice combinaionale. De asemenea,
teorema de consens constituie baza metodei consensului iterativ de aflare a
implicanilor primi.
n toate teoremele este posibil nlocuirea oricrei variabile cu o expresie
logic arbitrar. Una dintre nlocuirile simple const n complementarea uneia
sau a mai multor variabile:
(X +Y') + Z' = X + (Y' + Z') (pe baza teoremei T7)
86
Se pot nlocui ns i expresii mai complicate:

(V'+X)(W(Y'+Z))+(V'+X)(W(Y'+Z))'=V'+X (pe baza teoremei T10)
4.1.4
Teoreme pentru n variabile
Cteva teoreme importante, prezentate n tabelul 4-3, se verific pentru

orice numr n de variabile. Majoritatea lor se demonstreaz printr-o metod
denumit inducie finit ce implic dou etape: ntr-o prim etap se arat c
teorema se verific pentru n = 2 (etapa de baz), iar apoi se arat c dac
teorema se verific pentru n = i, atunci ea se verific i pentru n = i + 1 (etapa
de inducie). De exemplu, s considerm teorema de idempoten generalizat,
T12. Pentru n = 2, T12 este echivalent cu T3, deci se verific. Dac se verific
pentru o sum logic de i variabile X, atunci se verific i pentru suma a i + 1
variabile X, conform raionamentului urmtor:
X + X + ... +X = X + (X + ... +X) (i + 1 variabile X n ambii membri)
= X + (X) (dac T12 se verific pentru n = i)
= X (n conformitate cu T3)
Deci teorema se verific pentru orice valoare finit n.
Teoremele lui DeMorgan (T13 i T13') sunt, probabil, teoremele cele mai
frecvent utilizate din ntreaga algebr de comutaie. Teorema T13 afirm c o
poart AND cu n intrri i ieirea complementat este echivalent cu o poart
OR cu n intrri complementate. Prin urmare, circuitele din fig. 4-2 (a) i (b) sunt
echivalente.
Tabel 4-3 Teoremele algebrei de comutaie pentru n variabile
(T12)
(T12)
T(13)
(T13)
(T14)
(T15)
(T15)
X+X++X=X
XXX=X
(X 1 X 2 X n ) = X 1 + X 2 + + X n
(X 1 + X 2 + + X n ) = X 1 X 2 X n
[F(X 1 , X 2 , , X n , + , )] = F(X 1 , X 2 , , X n , , +)
(Idempoten generalizat)
(Teoremele lui DeMorgan)
(Teorema
lui
DeMorgan
generalizat)
F(X 1 , X 2 , , X n ) = X 1 F(1, X 2 , , X n ) + X 1 F(0, (Teoremele de expansiune ale
X 2, , X n)
lui Shannon)
F(X 1 , X 2 , , X n ) = [X 1 + F(0, X 2 , , X n )] + [X 1 +
F(1, X 2 , , X n )]
87
Figura 4-2 Circuite echivalente conform teoremei T13, a lui DeMorgan: (a) AND-NOT; (b)
NOT-OR; (c) simbolul logic al unei pori NAND; (d) simbol echivalent al unei pori NAND
Figura 4-3 Circuite echivalente conform teoremei T13, a lui DeMorgan: (a) OR-NOT; (b)
NOT-AND; (c) simbolul logic al unei pori NOR; (d) simbol echivalent al unei pori NOR
Teoremele T13 i T13' sunt cazuri particulare ale teoremei generalizate a

lui DeMorgan, T14, aplicabil unei expresii logice oarecare, F. Prin definiie,
complementul unei expresii logice, notat (F)', este o expresie a crei valoare este
opus valorii expresiei F pentru orice combinaie de intrare posibil. Teorema
T14 este foarte important deoarece ne ofer o cale de prelucrare i simplificare
a complementului unei expresii.
Teorema T14 afirm c, dat fiind o expresie logic de n variabile,
complementul acesteia se poate obine nlocuind + cu i invers i
complementnd toate variabilele. De exemplu, s considerm expresia:
F(W, X, Y, Z) = (W' X) + (X Y) + (W (X' + Z'))
= ((W)' X) + (X Y) + (W ((X)' + (Z)'))
n rndul al doilea am introdus ntre paranteze variabilele complementate
pentru a v aminti c ' nu face parte din denumirea variabilei, ci este un operator.
Aplicnd teorema T14 obinem:
[F(W,X,Y,Z)]' = ((W')' + X') (X' + Y') (W' + ((X')' (Z')'))
Cu teorema T4, expresia se simplific la:
88
[F(W,X,Y,Z)]' = (W + X') (X' + Y') (W' + (X Z))
4.1.5
Dualitatea
Toate axiomele algebrei de comutaie au fost enunate n perechi. Varianta

notat cu prim a fiecrei axiome (de exemplu A5') se obine din varianta fr
notaia prim (de exemplu A5) prin simpla schimbare ntre 0 i 1 i ntre i +,
atunci cnd aceti operatori apar. n consecin, putem enuna urmtoarea
metateorem o teorem despre teoreme:
Principiul dualitii:
Orice teorem sau identitate din algebra de comutaie i pstreaz
valabilitatea dac se nlocuiesc reciproc, peste tot, 0 i 1 i i +.
Dualitatea prezint importan deoarece tot ceea ce a fost descris despre
algebra de comutaie i despre tratarea funciilor de comutaie are o dubl
utilitate. De exemplu, dac s-a artat cum se sintetizeaz circuitele logice ANDOR cu dou etaje pornind de la o expresie format dintr-o sum de produse, se
cunoate automat i metoda dual de sintetizare a circuitelor OR-AND pornind
de la o expresie format dintr-un produs de sume.
n algebra de comutaie exist un singur caz n care i + sunt tratate
diferit, deci dualitatea nu este totdeauna valabil. S considerm urmtorul enun
al teoremei T9 i duala sa, n mod clar absurd:
X+XY=X
(teorema T9)
XX+Y=X
(dup aplicarea principiului dualitii)
X + Y = X (dup aplicarea teoremei T3')
Evident, ultimul rnd de mai sus este un enun fals; unde este eroarea?
Problema const n respectarea ordinei operatorilor. Membrul stng al relaiei
din primul rnd a fost scris corect fr paranteze deoarece, prin convenie,
operatorul are prioritate. ns, dup aplicarea principiului dualitii, ar fi trebuit
s acordm prioritate operatorului + sau s scriem cel de-al doilea rnd sub
forma X (X + Y) = X. Cea mai bun modalitate de a evita erorile de acest gen
este scrierea cu toate parantezele a expresiei nainte de a trece la duala acesteia.
n fig. 4-4 (a) apare tabelul de adevr al semnalelor electrice caracteristice
funciei unui element logic pe care l vom numi simplu poart de tipul 1. n
convenia de logic pozitiv (LOW = 0 i HIGH = 1), aceasta este o poart
AND, ns n convenia de logic negativ (LOW = 1 i HIGH = 0), este o
poart OR, cum arat fig. (b) i (c). Ne putem imagina i o poart ,,de tipul 2,
ca aceea din fig. 4-5, care realizeaz funcia OR n logic pozitiv i AND n
logic negativ. Asemenea tabele se pot scrie i pentru pori cu mai mult de
dou intrri.
89
Figura 4-4 Poart logic de tipul 1: (a) tabelul logic al semnalelor electrice; (b) tabelul
funciei logice i simbolul n logic pozitiv; (c) tabelul funciei logice i simbolul n logic
negativ
Figura 4-5 Poart logic de tipul 2: (a) tabelul logic al semnalelor electrice; (b) tabelul
funciei logice i simbolul n logic pozitiv; (c) tabelul funciei logice i simbolul n logic
negativ
S considerm o expresie logic oarecare, F(X 1 , X 2 , ..., X n ). Respectnd

convenia de logic pozitiv, putem construi un circuit care s realizeze aceast
funcie folosind inversoare pentru operaia de negare, pori de tipul 1 pentru
AND i pori de tipul 2 pentru OR, ca n fig. 4-6. Acum s presupunem c nu
schimbm nimic n circuit, ns trecem de la logica pozitiv la cea negativ.
Atunci, circuitul trebuie refcut ca n fig. 4-7. Este clar c pentru toate
combinaiile posibile de semnale de intrare (HIGH i LOW), circuitul genereaz
aceeai tensiune de ieire. Dar, din punctul de vedere al algebrei de comutaie,
valoarea de ieire - 0 sau 1 - este opus celei obinute n convenia de logic
pozitiv. Analog, fiecare valoare de intrare reprezint acum opusul celei
anterioare. Prin urmare, pentru orice combinaie posibil de semnale de la
intrarea circuitului din fig. 4-6, la ieire se obine opusul valorii rezultate din
aplicarea combinaiei de valori opuse la intrrile circuitului din fig. 4-7:
90
Figura 4-6 Circuit ce realizeaz o funcie logic folosind inversoare i pori de tipurile 1 i 2,
n convenia de logic pozitiv
Figura 4-7 Interpretarea n logic negativ a circuitului prezentat anterior.
Prin complementarea ambilor membri se obine teorema lui DeMorgan

generalizat:
[F(X 1 ,X 2 ,...,X n )]' = FD(X1,X 2 ,...,X n )
Tabel 4-4 Forma general a tabelului de adevr al unei funcii logie de trei variabile F(X, Y,
Z)
Rndul
X
Y
Z
F
F (0, 0, 0)
0
0
0
0
F (0, 0, 1)
1
0
0
1
F (0, 1, 0)
2
0
1
0
F (0, 1, 1)
3
0
1
1
F (1, 0, 0)
4
1
0
0
F (1, 0, 1)
5
1
0
1
F (1, 1, 0)
6
1
1
0
F (1, 1, 1)
7
1
1
1
91
Reprezentarea de baz a unei funcii logice este tabelul de adevr.

Bazndu-se pe o concepie similar metodei de demonstrare prin inducie
perfect, aceast reprezentare grosier este, pur i simplu, o list a valorilor
obinute la ieirea unui circuit pentru toate combinaiile de intrare posibile.
Tradiional, combinaiile de intrare sunt aranjate pe o coloan n ordinea
cresctoare a valorilor binare, iar valorile de ieire corespunztoare apar n
coloana alturat. Forma general a unui tabel de adevr pentru 3 variabile este
prezentat n tabelul 4-4.
Rndurile sunt numerotate de la 0 la 7, corespunztor combinaiilor binare
de intrare, dar aceast numerotare nu este esenial pentru coninutul tabelului de
adevr. n tabelul 4-5 este prezentat tabelul de adevr pentru un caz particular de
funcie logic de trei variabile. Fiecare combinaie de 0 i 1 din coloana valorilor
de ieire realizeaz o funcie logic diferit de celelalte; exist 28 asemenea
combinaii. Deci funcia logic din tabelul 4-5 este una dintre cele 28 funcii
logice diferite, de trei variabile.
Tabelul de adevr corespunztor unei funcii logice de n variabile conine
n
2 rnduri.
Tabel 4-5 Tabelul de adevr pentru un caz particular de funcie logic de trei variabile F(X, Y,
Z)
Rndul X Y Z F
0
0 0 0 1
1
0 0 1 0
2
0 1 0 0
3
0 1 1 -1
4
1 0 0 1
5
1 0 1 0
6
1 1 0 1
7
1 1 1 1
Informaiile coninute de un tabel de adevr pot fi interpretate i algebric.

n acest scop ne sunt necesare cteva definiii:
Variabilele sau complementele variabilelor reprezentate printr-o
singur liter se numesc variabile literale. Exemple: X, Y, X', Y.
Un termen produs este o variabil literal sau produsul logic a dou
sau mai multe variabile literale. Exemple: Z, W X Y, X Y' Z,
W' Y' Z.
O expresie sum de produse este suma logic a unor termeni produs.
Exemple:
Z' + W X Y + X Y' Z + W' Y' Z.
Un termen sum este o variabil literal sau suma logic a dou sau
mai multe variabile literale. Exemple: Z', W + X + Y, X + Y' + Z, W'
+ Y' + Z.
92
O expresie produs de sume este produsul logic al unor termeni sum.

Exemple:
Z' (W + X+ + Y ) (X + Y' + Z ) (W' +Y' + Z).
Un termen normal este un produs sau o sum n care nici o variabil
nu se repet. Un termen non-normal poate fi adus totdeauna la forma
unei constante sau a unui termen normal prin aplicarea uneia dintre
teoremele T3, T3', T5 sau T5'. Exemple de termeni non-normali:
W X X Y', W + W + X'+ Y, X X' Y.
Exemple de termeni normali: W X Y, W + X' + Y.
Un mintermen de n variabile este un termen normal, produs a n
variabile literale. Exist 2n asemenea produse. Exemple de mintermeni
de 4 variabile:
W' X' Y' Z', W X Y Z, W' X' Y Z'.
Un maxtermen de n variabile este un termen normal, sum a n
variabile literale. Exist 2n asemenea sume. Exemple de maxtermeni
de 4 variabile:
W' + X' + Y' + Z', W + X' + Y' + Z, W' + X' + Y + Z'.
Exist o coresponden strns ntre tabelul de adevr, mintermeni i
maxtermeni.
Un mintermen poate fi definit ca un termen produs care are valoarea 1
ntr-un singur rnd al tabelului de adevr. Analog, un maxtermen poate fi definit
ca un termen sum care are valoarea 0 ntr-un singur rnd al tabelului de adevr.
Tabelul 4-6 nfieaz aceast coresponden ntr-un tabel de adevr pentru trei
variabile.
Tabel 4-6 Mintermenii i maxtermenii unei funcii logice de trei variabile, F(X, Y, Z)
Rndul
0
1
2
3
4
5
6
7
X
0
0
0
0
1
1
1
1
Y
0
0
1
1
0
0
1
1
Z
0
1
0
1
0
1
0
1
F
F (0, 0, 0)
F (0, 0, 1)
F (0, 1, 0)
F (0, 1, 1)
F (1, 0, 0)
F (1, 0, 1)
F (1, 1, 0)
F (1, 1, 1)
Mintermeni
X Y Z
X Y Z
X Y Z
X Y Z
X Y Z
X Y Z
X Y Z
XYZ
Maxtermeni
X+Y+Z
X + Y + Z
X + Y + Z
X + Y + Z
X + Y + Z
X + Y + Z
X + Y + Z
X + Y + Z
Un mintermen de n variabile poate fi reprezentat printr-un ntreg de n bii,

denumit numrul mintermenului. Mintermenul corespunztor rndului i din
tabelul de adevr va fi numit mintermenul i. n acest mintermen, o variabil dat
apare complementat dac bitul corespunztor ei n reprezentarea binar a
numrului i este 0; n caz contrar, variabila apare necomplementat. De
exemplu, pentru rndul 5, reprezentarea binar este 101, iar mintermenul
93
corespunztor este X Y' Z. Aa cum, probabil, v ateptai, n cazul maxtermenilor, totul este invers: n maxtermenul i, o variabil este complementat dac
bitul corespunztor ei n reprezentarea binar este 1. Prin urmare, maxtermenul
5 (101) este X' + Y + Z'. Remarcai c toate cele expuse pn acum sunt
aplicabile dac tim numrul de variabile din tabelul de adevr - trei, n
exemple.
Plecnd de la corespondena dintre tabelul de adevr i mintermeni, putem
obine cu uurin o reprezentare algebric a funciei logice, dedus din tabelul
de adevr. Suma canonic a unei funcii logice este suma mintermenilor
corespunztori rndurilor (combinaiilor de intrare) din tabelul de adevr pentru
care valoarea de ieire a funciei este 1. De exemplu, suma canonic a funciei
logice din tabelul 4-5 este:
F = X, Y, Z (0, 3, 4, 6, 7)
=X' Y' Z'+ X' Y Z+ X Y' Z'+ X Y Z'+ X Y Z
Aici, notaia reprezint o list a mintermenilor cu semnificaia suma
mintermenilor 0, 3, 4, 6 i 7 cu variabilele X, Y i Z. Lista mintermenilor mai
este denumit i deschiderea funciei logice (on-set). V putei da seama c
fiecare mintermen deschide ieirea exact pentru o singur combinaie de
intrare. Orice funcie logic poate fi scris sub forma unei sume canonice.
Produsul canonic al unei funcii logice este produsul maxtermenilor
corespunztori combinaiilor de intrare pentru care valoarea de ieire a funciei
este 0. De exemplu, produsul canonic al funciei logice din tabelul 4-5 este:
F = X, Y, Z (1, 2, 5)
= (X + Y + Z') (X + Y' + Z) (X' + Y + Z')
Aici, notaia reprezint o list a maxtermenilor cu semnificaia produsul
maxtermenilor 1, 2 i 5 cu variabilele X, Y i Z. Lista maxtermenilor mai este
denumit i nchiderea funciei logice (off-set). V putei da seama c fiecare
maxtermen nchide ieirea exact pentru o singur combinaie de intrare. Orice
funcie logic poate fi scris sub forma unui produs canonic.
Conversia ntre lista de mintermeni i cea de maxtermeni se efectueaz
uor. n cazul unei funcii de n variabile, mintermenii i maxtermenii pot avea
numere din mulimea 0, 1, 2n - 1; o list de mintermeni sau de maxtermeni este
constituit dintr-o submulime a acestei mulimi.
De exemplu:
A, B, C (0, 1, 2, 3) = A, B, C (4, 5, 6, 7)
X, Y (l) = X, Y (0, 2, 3)
W, X, Y, Z (0, 1, 2, 3, 5, 7, 11, 13) = W, X, Y, Z (4, 6, 8, 9, 10, 12, 14, 15)
94
Cunoatem acum cinci moduri de reprezentare a unei funcii logice

combinaionale:
1. Tabelul de adevr.
2. Suma algebric a mintermenilor, adic suma canonic.
3. Lista mintermenilor, cu notaia .
4. Produsul algebric al maxtermenilor, adic produsul canonic.
5. Lista maxtermenilor, cu notaia .
Fiecare dintre aceste reprezentri ofer exact aceleai informaii;
cunoscnd pe oricare dintre ele, le putem deduce pe celelalte patru printr-un
mecanism de calcul simplu.
4.2 Transformri de configuraii

Metodele de proiectare prezentate pn acum folosesc pori AND, OR i
NOT. Dar se poate ntmpla s dorim s utilizm i pori NAND i NOR,
acestea fiind, n majoritatea tehnologiilor, mai rapide dect porile AND i OR.
ns, de obicei, oamenii nu construiesc propoziii logice cu ajutorul conjunciilor
NAND i NOR. Prin urmare, dac se d o expresie logic fireasc, aceasta
trebuie transpus, prin anumite metode, n alte forme.
Figura 4-8 Implementri alternative pornind de la sume de produse: (a) cu pori AND-OR; (b)
cu pori AND-OR i perechi de inversoare suplimentare; (c) cu pori NAND-NAND
Putem transforma orice expresie logic ntr-o sum de produse

echivalent, prin simpla deschidere a parantezelor. Aa cum arat fig. 4-8 (a), o
asemenea expresie poate fi implementat direct cu pori AND i OR.
Inversoarele necesare pentru complementarea intrrilor nu sunt reprezentate n
desen.
95
Dup cum observai n fig. 4-8 (b), se poate introduce cte o pereche de
inversoare ntre fiecare ieire a unei pori AND i intrarea porii OR
corespunztoare dintr-un circuit AND-OR cu dou niveluri. Conform teoremei
T4, aceste inversoare nu modific funcia de ieire a circuitului. Am reprezentat
intenionat cerculeul inversor la intrarea celui de-al doilea inversor din fiecare
pereche, pentru a v aminti i prin imagine c inversrile se anuleaz reciproc.
Dac ncorporm aceste inversoare n porile AND i OR, obinem pori ANDNOT pe primul nivel i NOT-OR pe nivelul al doilea. Acestea nu sunt dect
dou variante de reprezentare a aceluiai tip de poart NAND. Prin urmare, un
circuit cu dou niveluri AND-OR poate fi transformat ntr-un circuit cu dou
niveluri NAND-NAND prin simpla substituire a porilor.
Dac oricare dintre produsele din expresia sum de produse este format
dintr-o singur variabil literal, este posibil ca, n cursul transformrii din
AND-OR n NAND-NAND, s pierdem sau s ctigm inversoare. Astfel, n
exemplul din fig. 4-9 nu mai este necesar prezena unui inversor la intrarea W,
ns trebuie adugat unul la intrarea Z.
Figura 4-9 Alte circuite cu dou niveluri obinute pe baza unor sume de produse: (a) ANDOR; (b) AND-OR cu perechi de inversoare suplimentare; (c) NAND-NAND
Am artat c orice expresie sum de produse poate fi implementat n

dou moduri, fie ca un circuit cu pori AND-OR, fie ca unul NAND-NAND.
Duala acestei afirmaii este, de asemenea, valabil: orice expresie produs de
sume poate fi implementat ca un circuit OR-AND sau ca un circuit NORNOR. Un exemplu este cel din fig. 4-10. Orice expresie logic poate fi
transformat ntr-o expresie produs de sume echivalent, prin gruparea
corespunztoare a termenilor, i deci poate fi implementat att printr-un circuit
OR-AND, ct i printr-unul NOR-NOR.
Aceeai modalitate de transformare poate fi aplicat oricrui circuit logic.
De exemplu, n fig. 4-11 (a) este prezentat un circuit construit din pori AND i
OR. Dup adugarea perechilor de inversoare se obine circuitul din (b).
Observai ns c una dintre pori - poarta AND cu dou intrri, dintre care o
96
singur intrare este inversoare - nu este o poart standard. Putem folosi un

inversor separat, ca n fig. (c), pentru a obine un circuit format exclusiv din
pori standard, AND, NAND i inversoare. ns inversorul este mai bine folosit
n fig. (d); se elimin astfel ntrzierea introdus de un nivel de pori, iar ultima
poart devine NOR, n loc de AND. n majoritatea tehnologiilor de circuite
logice, porile inversoare, ca NAND i NOR, sunt mai rapide dect cele
neinversoare, ca AND i OR.
Figura 4-10 Implementarea unei expresii produs de sume: (a) OR-AND; (b) OR-AND cu
perechi de inversoare suplimentare; (c) NOR-NOR
4.3 Minimizarea circuitelor combinaionale

Adesea este neeconomic s implementai un circuit logic direct, pornind
de la prima expresie. n special expresiile canonice sum i produs duc la
soluii costisitoare, deoarece numrul de mintermeni i maxtermeni posibili (i
deci numrul de pori) crete exponenial cu numrul de variabile. Circuitele
combinaionale se minimizeaz prin reducerea numrului i a dimensiunilor
porilor necesare.
Metodele tradiionale de minimizare a circuitelor combinaionale pe care
le vom studia au ca punct de plecare un tabel de adevr sau echivalent o list
de mintermeni sau de maxtermeni. Dac funcia logic pe care trebuie s o
prelucrm nu este scris n aceast form, trebuie s o transpunem ntr-o form
adecvat nainte de aplicarea unei metode de minimizare. De exemplu, dat fiind
o expresie logic oarecare, putem s calculm valoarea ei pentru fiecare
combinaie de intrare i apoi s ntocmim tabelul de adevr.
97
Figura 4-11 Transformri n reprezentare simbolic: (a) circuitul iniial; (b) variant cu o
poart nestandardizat; (c) folosirea unui inversor pentru eliminarea porii nestandardizate; (d)
amplasarea preferabil pentru inversor
Metodele de minimizare reduc costurile circuitelor cu dou niveluri ANDOR, OR-AND, NAND-NAND i NOR-NOR n trei moduri:
1. Prin minimizarea numrului de pori din primul nivel.
2. Prin minimizarea numrului de intrri al fiecrei pori din primul nivel.
3. Prin minimizarea numrului de intrri al porii din nivelul al doilea. De
fapt, aceasta este o consecin a reducerii de la primul nivel.
Metodele de minimizare nu iau ins n calcul costurile inversoarelor de
intrare: ele se aplic n ipoteza c exist acces la toate variabilele, att directe,
ct i complementate. Aceast ipotez nu este ntotdeauna adevrat la
proiectarea unui nivel de pori sau a unui ASIC, ns este adecvat proiectrii cu
PLD; la PLD exist acces la discreie la toate variabilele, att directe, ct i
complementate.
Majoritatea metodelor de minimizare se bazeaz pe o generalizare a
teoremelor de combinare, T10 i T10':
factor Y + factor Y' = factor
(termen + Y) (termen + Y') = termen
Aceasta nseamn c dac doi termeni ai unui produs sau ai unei sume se
deosebesc numai prin faptul c o variabil este complementat n unul i
necomplementat n cellalt, ei pot fi grupai ntr-un singur termen, n care
98
variabila respectiv nu mai apare. n acest mod se economisete o poart, iar

poarta rmas are cu o intrare mai puin.
4.3.1
Diagrame Karnaugh
O diagram Karnaugh este o reprezentare grafic a tabelului de adevr al

unei funcii logice. n fig. 4-12 apar diagramele Karnaugh aferente unor funcii
logice de 2, 3 i 4 variabile. Diagrama unei funcii logice cu n intrri este un
tablou cu 2n celule, cte una pentru fiecare combinaie de intrare posibil sau
pentru fiecare mintermen posibil.
Liniile i coloanele unei diagrame Karnaugh sunt etichetate astfel nct
combinaia de intrare a oricrei celule s poat fi aflat cu uurin din
denumirile liniei i coloanei corespunztoare acelei celule. Numrul de
dimensiuni mai mici nscris n fiecare celul este numrul mintermenului
corespunztor din tabelul de adevr, considernd c intrrile sunt nscrise n
tabelul de adevr n ordine alfabetic, de la stnga la dreapta (de exemplu, X, Y,
Z), iar liniile sunt numerotate binar, n ordine cresctoare. De exemplu, celula 13
din diagrama pentru 4 variabile corespunde rndului din tabelul de adevr pentru
care WXYZ = 1101.
Figura 4-12 Diagrame Karnaugh: (a) pentru dou variabile; (b) pentru trei variabile; (c) pentru
patru variabile
Cnd desenm diagrama Karnaugh a unei funcii date, fiecare celul a

diagramei conine data ce se gsete pe rndul din tabelul de adevr al funciei
ce poart acelai numr ca i celula, i anume: 0 dac funcia are valoarea 0
pentru acea combinaie de intrare i 1 n caz contrar.
Utilizm dou denumiri redundante pentru desemnarea liniilor i a
coloanelor din diagrame. De exemplu, s privim diagrama cu 4 variabile din fig.
4-12 (c). Pe coloane apar cele patru combinaii posibile de W i X, WX = 00, 01,
11 i 10. n mod analog, pe linii apar combinaiile de Y i Z. Aceste denumiri ne
ofer toate informaiile necesare. Folosim ns i paranteze pentru a asocia patru
regiuni ale diagramei cu cele patru variabile. Fiecare regiune marcat cu o
99
parantez este o zon din diagram n care variabila respectiv este 1. Evident,
parantezele dau aceleai informaii ca i denumirile liniilor i coloanelor.
Cnd desenm manual o diagram, este mai uor s trasm parantezele
dect s scriem toate denumirile liniilor i coloanelor. n textul lucrrii, pe
diagramele Karnaugh apar ns i denumirile, pentru o mai bun nelegere. n
orice caz, trebuie s avei grij s scriei denumirile liniilor i coloanelor n
ordinea corect, pentru a pstra corespondena dintre coninuturile celulelor i
datele din rndurile tabelului de adevr, ca n fig. 4-12.
Pentru a reprezenta o funcie logic printr-o diagram Karnaugh, se
copiaz, pur i simplu, cifrele de 1 i 0 din tabelul de adevr sau din
echivalentele acestuia n celulele corespunztoare ale diagramei. n figura 4-13
(a) i (b) apar tabelul de adevr i diagrama Karnaugh corespunztoare funciei
logice:
F = (( X + Y) Z ) + ( X Y Z)
4.3.2
Minimizarea sumelor de produse
Fiecare combinaie de intrare pentru care tabelul de adevr d valoarea 1

corespunde cte unui mintermen din suma canonic a funciei logice. ntruct
perechile de celule adiacente ale diagramei Karnaugh ce conin valoarea 1
corespund unor mintermeni care se deosebesc printr-o singur variabil, orice
pereche de mintermeni poate fi combinat ntr-un singur produs cu ajutorul
generalizrii teoremei T10, factor Y + factor Y' = factor. n acest mod,
diagrama Karnaugh servete la simplificarea sumei canonice a unei funcii
logice.
Pentru exemplificare, s considerm celulele 5 i 7 din fig. 4-13 (b) i
contribuia lor la suma canonic a funciei respective:
F =... + X Y' Z +X Y Z =...+ (X Z) Y'+(X Z) Y = ...+ X Z
Figura 4-13 F = X, Y, Z (1, 2, 5, 7): (a) tabelul de adevr; (b) diagrama Karnaugh; (c)
combinarea celulelor de 1 adiacente
100
Amintindu-ne de modul n care se ordoneaz automat cuvintele pe rnduri

pentru a completa o suprafa dat, observm c, n fig. 4-13 (b), celulele 1 i 5
sunt, de asemenea, adiacente i se pot combina:
F = X' Y' Z + X Y' Z +... = X' (Y' Z) + X (Y' Z) + ... = Y' Z +...
Figura 4-14 Circuit AND-OR minimizat
n general, o funcie logic poate fi simplificat prin combinarea

perechilor de celule adiacente ce conin 1 (mintermeni) ori de cte ori acest
lucru este posibil, scriind apoi o sum de produse care include toate celulele de
1. n fig. 4-13(c) este prezentat rezultatul corespunztor funciei logice din
exemplul nostru. O pereche de 1 ncercuit indic faptul c mintermenii
corespunztori se combin ntr-un singur termen produs. Circuitul AND-OR
corespunztor este cel din fig. 4-14.
n cazul multor funcii logice, procedeul de combinare a celulelor poate fi
extins, astfel nct s se combine ntr-un singur termen produs mai mult de dou
celule de 1. De exemplu, s considerm suma canonic a funciei logice F = X,
Y, Z (0 , 1, 4, 5, 6). Putem utiliza iterativ prelucrrile algebrice din exemplele
precedente pentru a combina patru dintre cei cinci mintermeni:
F = X' Y' Z' + X' Y' Z + X Y' Z' + X Y' Z + X Y Z' = [(X' Y') Z' +
(X' Y') Z] + [(X Y') Z' + (X Y') Z] + X Y Z' = X' Y' + X Y' + X Y Z
= [X' (Y') + X (Y')] + X Y Z'
= Y' + X Y Z'
n general, 2i celule de 1 pot f combinate pentru a forma un termen produs

coninnd n - i variabile literale, unde n este numrul de variabile al funciei.
Exist o regul matematic prin care se poate afla cu precizie cte celule
de 1 pot fi combinate i ce form are termenul produs corespunztor:
Celulele unei mulimi de 2i celule de 1 pot fi combinate dac exist i
variabile ale funciei logice care formeaz toate cele 2i combinaii posibile n
cadrul acelei mulimi, iar restul de n - i variabile i pstreaz aceeai valoare n
toat mulimea. Termenul produs corespunztor are n - i variabile literale, o
101
variabil fiind complementat dac apare ca 0 n toate celulele de 1 i

necomplementat dac apare ca 1.
Grafic, aceast regul se traduce prin faptul c putem ncercui mulimi
dreptunghiulare de 2i celule de 1, extinznd att textual, ct i figurativ,
definirea unui dreptunghi astfel nct acesta s cuprind i celulele adiacente la
margini. Putem determina direct din diagram variabilele literale incluse n
termenii produs corespunztori; pentru fiecare variabil procedam astfel:
Dac pe diagram se ncercuiesc numai zone n care variabila este 0,
atunci variabila apare complementat n termenul produs.
Dac pe diagram se ncercuiesc numai zone n care variabila este 1,
atunci variabila apare necomplementat n termenul produs.
Dac pe diagram se ncercuiesc zone n care variabila este att 0, ct
i 1, atunci variabila nu apare deloc n termenul produs.
O expresie sum de produse aferent unei funcii trebuie s conin
termeni produs (mulimi ncercuite de celule de 1) care includ toate valorile de 1
din diagram i nici un 0.
Figura 4-15 F = X, Y, Z (0, 1, 4, 5, 6): (a) diagrama Karnaugh iniial; (b) diagrama Karnaugh
cu termenii produs ncercuii; (c) circuitul AND/OR
Diagrama Karnaugh pentru cel mai recent exemplu, F = X, Y, Z (0, 1, 4, 5,

6), apare n fig. 4-15 (a) i (b). Am ncercuit o mulime de patru celule de 1,
corespunznd termenului produs Y', i o mulime de dou celule de 1,
corespunznd termenului produs X Z'. Se observ c al doilea termen produs
are cu o variabil literal mai puin dect termenul produs corespunztor
rezultatului din prelucrarea algebric (X Y Z'). Prin ncercuirea celei mai
mari mulimi posibile de 1 care include celula 6 am gsit o implementare mai
puin costisitoare a funciei logice, ntruct o poart AND cu dou intrri este
mai ieftin dect una cu trei intrri. Faptul c doi termeni produs diferii includ o
102
aceeai celul de 1 (cu numrul 4) nu afecteaz cu nimic funcia logic, ntruct,

n adunarea logic, 1 + 1 = 1, nu 2! Circuitul corespunztor AND/OR cu dou
niveluri este prezentat n fig. (c).
Cteva definiii:
Suma minimal a unei funcii logice F(X1, X2, ..., Xn) este o expresie
sum de produse a funciei F cu proprietatea c pentru F nu exist o
alt expresie sum de produse care s conin mai puini termeni
produs, iar orice alt expresie sum de produse cu acelai numr de
termeni produs conine cel puin tot attea variabile literale. Cu alte
cuvinte, suma minimal are cel mai mic numr posibil de termeni
produs (cele mai puine pori pe primul nivel i cele mai puine intrri
de pori pe al doilea nivel) i, n aceste condiii restrictive, cel mai mic
numr de variabile literale (cele mai puine intrri de pori pe primul
nivel).
O funcie logic P(X1, X2, ..., Xn) implic o funcie logic F(X1, X2, ...,
Xn) dac F=1 pentru orice combinaie de intrare pentru care P=1.
Aceasta nseamn c, dac P implic F, atunci F este 1 pentru toate
combinaiile de intrare pentru care P = 1, dar posibil i pentru altele.
Notaia simbolic este P => F. Se mai spune c F include P sau F
acoper P.
Implicant prim al unei funcii logice F(X1, X2, ..., Xn) este un termen
produs normal P(X1, X2, ..., Xn) care implic F astfel nct, orice
variabil ar fi eliminat din P, termenul produs obinut nu mai implic
F. Pe o diagram Karnaugh, un implicant prim al lui F este o mulime
de celule de 1 ncercuite, care respect regula de combinare; mulimea
aceasta este format n aa fel nct, dac am ncerca s o extindem
(pentru a cuprinde un numr dublu de celule), ar include unul sau mai
multe zerouri.
4.3.3
Simplificarea produselor de sume
Folosind principiul dualitii, putem minimiza expresiile produs de sume

cutnd zerourile pe diagrama Karnaugh. Fiecare 0 din diagram corespunde
unui maxtermen din produsul canonic al funciei logice. ntregul procedeu din
seciunea precedent poate fi reformulat dual, inclusiv regulile de scriere a
termenilor sum corespunztori mulimilor de zerouri ncercuite, pentru a gsi
un produs minimal.
O dat ce am aflat sumele minimale, este mai uor s gsim produsul
minimal aferent unei funcii F date. ntr-o prim etap se complementeaz F,
pentru a obine F'. Complementarea se face cu uurin dac F este exprimat ca
list de mintermeni sau ca tabel de adevr; valorile de 1 din F' sunt tocmai
103
zerourile din F. Apoi aflm suma minimal pentru F' i complementm

rezultatul cu ajutorul teoremei generalizate a lui DeMorgan, obinnd un produs
minimal pentru (F')' = F.
n general, pentru a obine cea mai ieftin implementare cu dou niveluri a
unei funcii logice trebuie s aflm att suma minimal, ct i produsul minimal
i s le comparm. Dac o sum minimal a unei funcii logice are muli
termeni, este posibil ca un produs minimal al aceleiai funcii s conin mai
puini termeni. Compromisul ce trebuie realizat ntre aceste expresii poate fi
exemplificat cu uurin considernd funcia OR cu 4 intrri:
F = (W) + (X) + (Y) + (Z) (o sum de patru termeni produs banali)
= (W + X + Y + Z) (un produs format dintr-un termen sum)
i situaia invers poate fi ntlnit uneori, ca n cazul unei banale funcii
AND cu 4 intrri:
F = (W) (X) (Y) (Z) (un produs de patru termeni sum obinuii)
= (W X Y Z) (o sum format dintr-un termen produs)
Pentru unele funcii logice, ambele forme minimale se implementeaz cu
aceleai costuri. De exemplu, s considerm o funcie, OR exclusiv cu trei
intrri; ambele expresii minimale au cte patru termeni i fiecare termen conine
cte trei variabile literale:
F = X , Y , Z (1, 2, 4, 7) =(X' Y' Z) + (X' Y Z') + (X Y' Z') + (X Y Z)
= (X + Y + Z) (X + Y' + Z') (X' + Y + Z') (X' + Y' + Z)
Cu toate acestea, n majoritatea cazurilor, una dintre forme este mai
avantajoas dect cealalt. Compararea ambelor forme se dovedete util n
special n proiectarea cu PLD.
4.3.4
Combinaii de intrare indiferente
Uneori, pentru unele circuite combinaionale se specific faptul c ieirea

acestora nu prezint importan n cazul anumitor combinaii de intrare,
denumite indiferente. Asemenea situaii pot exista, pentru c este posibil ca
valorile de ieire s nu conteze, ntr-adevr, cnd la intrare apar acele combinaii
sau ca respectivele combinaii de intrare s nu apar niciodat n timpul
funcionrii normale. De exemplu, s presupunem c dorim s construim un
detector de numere prime a crui intrare de 4 bii, N = N 3 N 2 N 1 N 0 , este
ntotdeauna o cifr BCD; n acest caz, mintermenii 10 ... 15 nu ar trebui s apar
niciodat. Prin urmare, funcia caracteristic unui detector de cifre BCD prime
ar putea fi scris astfel:
104
F = N 3, N 2, N 1, N o (1, 2, 3, 5, 7) + d(10, 11, 12, 13, 14, 15)

Lista d(...) precizeaz combinaiile de intrare indiferente ale funciei, fiind
denumit uneori mulimea d. n cazul de fa, F trebuie s ia valoarea 1 pentru
combinaiile de intrare din mulimea activ (1, 2, 3, 5, 7), poate lua orice valoare
pentru intrrile din mulimea d(10, 11, 12, 13, 14, 15) i trebuie s fie 0 pentru
toate celelalte combinaii de intrare (din mulimea corespunztoare zerourilor).
Figura 4-16 arat cum se obine implementarea unei sume de produse
minimale, aferent detectorului de cifre BCD prime, incluznd i combinaiile
indiferente. Literele d din diagram reprezint combinaiile de intrare
indiferente. Vom folosi un alt mod de ncercuire a mulimilor de 1 (implicanii
primi), astfel:
Este permis includerea literelor d n grupurile de 1 ncercuite, pentru
ca aceste grupuri s fie ct mai extinse cu putin. Astfel se reduce
numrul de variabile din implicanii primi corespunztori. n exemplu
apar doi asemenea implicani (N2 N0 i N2' N1).
Nu se ncercuiesc grupuri formate exclusiv din d. Adugarea n
expresia funciei a termenului produs corespunztor unui asemenea
grup ar crete inutil costurile. n exemplu sunt ncercuii doi astfel de
termeni produs (N3 N2 i N3 N0).
Reamintim: Ca de obicei, nu ncercuii nici un 0.
De aici nainte, procedeul este acelai. Atragem atenia c trebuie s
cutam celulele distincte de 1, nu de d, i lum n consideraie numai implicanii
primi eseniali corespunztori, precum i orice ali implicani primi mai sunt
necesari pentru a acoperi toate celulele de 1 din diagram. n fig. 4-16, cei doi
implicani primi eseniali acoper n totalitate celulele de 1 din diagram.
ntmpltor sunt acoperite i dou celule de d, deci F va fi 1 pentru combinaiile
de intrare indiferente 10 i 11 i 0 pentru celelalte combinaii de intrare
indiferente.
105

Figura 4-16 Detector de cifre BCD prime: (a) diagrama Karnaugh iniial; (b) diagrama
Karnaugh cu implicanii primi i celulele de 1 distincte
4.3.5
Minimizarea circuitelor cu mai multe ieiri
Majoritatea circuitelor combinaionale utilizate n practic necesit mai

mult dect o singur ieire. ntotdeauna putem lucra cu un circuit cu n ieiri
considerndu-l, din punctul de vedere al proiectrii, ca n circuite independente
cu cte o singur ieire. ns, n acest caz, putem pierde din vedere cteva
posibiliti de optimizare. S considerm, pentru exemplificare, urmtoarele
dou funcii logice:
F = X, Y, Z (3, 6, 7)
G = X, Y, Z (0, 1, 3)
n fig. 4-17, F i G sunt prelucrate ca dou funcii independente, cu cte o
singur ieire. ns, aa cum se vede n fig. 4-18, mai putem gsi o pereche de
expresii sum de produse care conin un acelai termen produs, astfel nct
circuitul rezultat are o poart mai puin dect varianta iniial.
Figura 4-17 Tratarea unui circuit cu dou ieiri ca dou circuite independente cu cte o
singur ieire: (a) diagramele Karnaugh; (b) circuitul minimal
Dac proiectm circuite combinaionale cu mai multe ieiri folosind pori

discrete, ca ntr-un ASIC, este evident c gsirea unor termeni produs comuni
duce la scderea dimensiunilor circuitului i a costurilor. PLD conin, n plus,
mai multe structuri identice sum de produse, cte una pentru fiecare ieire, iar
unele PLD permit utilizarea n comun, de ctre mai multe ieiri, a unor termeni
produs comuni. Ca urmare, principiile prezentate n subseciunea de fa au fost
preluate n multe programe de minimizare a circuitelor logice.
106
Figura 4-18 Minimizarea unui circuit cu mai multe ieiri, n cazul particular a dou ieiri: (a)
diagramele minimizate, care prezint un acelai termen; (b) circuitul minimal cu mai multe
ieiri
Circuitele de dimensiuni mai mari pot fi minimizate numai cu ajutorul

unui algoritm - bine determinat - de minimizare a circuitelor cu mai multe ieiri.
Aici vom face o trecere n revist succint a principiilor acestui algoritm.
Pentru a efectua cu succes o minimizare de circuit cu mai multe ieiri,
pornind de la un set de n funcii, trebuie s inem seama nu doar de cele n funcii
iniiale cu cte o ieire, ci i de funciile produs. O funcie produs de m dintr-o
mulime de n funcii este produsul a m dintre acele funcii, unde 2 m n..
Exist 2n - n - 1 asemenea funcii. Din fericire, n exemplul nostru, n = 2,
trebuind luat n consideraie o singur funcie produs, F G. Diagramele
Karnaugh pentru F, G i F G sunt prezentate n fig. 4-19; n general, diagrama
unei funcii produs de m se obine prin aplicarea funciei AND diagramelor ce
conin cele m componente ale funciei produs.
Un implicant prim pentru mai multe ieiri corespunztor unui set de n
funcii este unul dintre implicanii primi ai uneia dintre cele n funcii sau dintre
funciile produs. Prima etap n minimizarea circuitelor cu mai multe ieiri este
gsirea tuturor implicanilor primi pentru mai multe ieiri. Fiecare implicant
prim al unei funcii produs de m poate constitui un termen inclus n cele m ieiri
ale circuitului. Dac dorim s minimizm un set de 8 funcii, trebuie s gsim
implicanii primi corespunztori att celor 28 - 8 - 1 funcii produs, ct i celor 8
funcii date.
Dup gsirea implicanilor primi afereni circuitului cu mai multe ieiri,
vom ncerca s simplificm problema prin identificarea celor eseniali. O celul
de 1 distinct a unei funcii F cu o singur ieire este o celul de 1 acoperit de
exact un singur implicant prim al lui F sau al funciilor produs formate cu F. n
fig. 4-19, celulele de 1 distincte sunt haurate. Implicant prim esenial al unei
funcii cu o singur ieire este acel implicant prim care conine o celul de 1
107
distinct. Ca i n cazul minimizrii circuitelor cu o singur ieire, implicanii

primi eseniali trebuie s fac parte din soluia cea mai puin costisitoare. n
continuarea algoritmului se iau n consideraie numai acele celule de 1 care nu
au fost acoperite de implicanii primi eseniali.
Figura 4-19 Diagramele Karnaugh aferente unui set de dou funcii: (a) diagramele pentru F i
G; (b) diagrama produsului de 2 pentru F G; (c) diagramele reduse pentru F i G, dup
ndeprtarea implicanilor primi eseniali i a celulelor de 1 acoperite de acetia
Ultima etap este alegerea unui set minimal de implicani primi care s
acopere celulele de 1 rmase. Acum trebuie s examinm cele n funcii simultan,
lund n consideraie posibilitatea ca ele sa conin termeni comuni. n exemplul
din fig. 4-19 (c), observm c exist un singur termen produs comun ce acoper
celula de 1 rmas att n F, ct i n G.
108
5. Metode de proiectare a circuitelor logice

combinaionale
Un circuit combinaional real poate avea zeci de intrri i ieiri, iar pentru
descrierea lui ar putea fi necesare sute, mii sau chiar milioane de termeni produs
ai unei sume, precum i tabele de adevr coninnd miliarde de rnduri. Din
aceast cauz, majoritatea problemelor de proiectare a circuitelor logice
combinaionale reale sunt de dimensiuni mult prea mari pentru a putea fi
rezolvate prin aplicarea n for a metodelor teoretice.
Secretul este concepia structural. Un circuit complex sau un sistem este
considerat ca un ansamblu de subsisteme de dimensiuni mai mici, fiecare dintre
acestea putnd fi descris mai simplu.
n proiectarea circuitelor logice combinaionale se lucreaz cu cteva
structuri de baz decodoare, multiplexoare, comparatoare i altele asemenea
care apar n mod regulat ca blocuri structurale ale sistemelor de dimensiuni
mari. Cele mai importante dintre aceste structuri vor fi prezentate n capitolul de
fa.
nainte de a face cunotin cu aceste blocuri structurale trebuie s
discutm un alt aspect important, care se refer la standardele de documentaie
folosite de proiectanii de circuite digitale pentru a se asigura c rezultatele
muncii lor sunt corecte i posibil de fabricat i de ntreinut.
5.1 Standarde pentru documentaie

O documentaie de calitate este esenial pentru proiectarea corect i
ntreinerea eficient a sistemelor digitale. Pe lng faptul c trebuie s fie
precis i complet, documentaia trebuie s furnizeze i unele informaii
practice, astfel nct inginerul ce testeaz sistemul, tehnicianul care se ocup de
ntreinere i nsui proiectantul s i poat da seama, dup simpl citire a
documentaiei, cum funcioneaz acel sistem.
Cu toate c stilul unei documentaii depinde de complexitatea sistemului
i de mediile de proiectare i de fabricaie unde a fost elaborat, un pachet de
documentaie ar trebui s cuprind cel puin urmtoarele ase elemente:
1. O descriere tehnic, prin care s se arate cu precizie cum trebuie s
funcioneze circuitul sau sistemul respectiv, inclusiv o prezentare a tuturor
semnalelor de intrare i de ieire (interfeele) i a funciilor ce trebuie
realizate. Reinei c n aceast descriere nu trebuie s se arate i n ce mod
sistemul i ndeplinete funciile, ci numai parametrii care trebuie s se
109
4BMetode de proiectare a circuitelor logice combinaionale
obin. Multe companii obinuiesc s ataeze descrieri tehnice i unul sau

mai multe documente n care s arate cum funcioneaz sistemul.
2. O schem bloc, adic un desen sugestiv care prezint principalele module
funcionale ale sistemului i principalele interconexiuni.
3. O schem electric incluznd, ntr-o form standardizat, valorile
componentelor electrice ale sistemului, interconexiunile lor i toate
detaliile necesare pentru construirea acelui sistem, printre care tipurile de
CI, simbolurile i notaiile folosite i numerotarea pinilor. Denumirea de
schem logic, folosit pn acum, desemneaz un desen sugestiv care nu
conine informaii att de detaliate ca schema electric.
4. O diagram temporal, care indic valorile diferitelor semnale logice ca
funcii de timp, inclusiv decalajele cauz-efect ntre principalele semnale.
5. O descriere a dispozitivelor logice structurate, care prezint funcionarea
intern a dispozitivelor logice programabile (PLD), a matricelor de pori
programabile n cmp (FPGA) sau a circuitelor integrate specifice unei
aplicaii (ASIC). Aceasta este scris, n mod normal, ntr-un limbaj
descriptor de echipamente (HDL), dar poate avea i forma unor ecuaii
logice, tabele de stri sau diagrame de stri. n unele cazuri, pentru
modelarea funcionrii unui circuit sau pentru descrierea funcionrii lui
poate fi folosit i un limbaj de programare convenional, cum este C.
6. O descriere a circuitului, sub forma unui document text narativ care,
alturi de celelalte documente, explic funcionarea intern a circuitului.
Aici trebuie menionate toate condiiile i defectele de concepie i de
funcionare posibile i trebuie atras atenia asupra utilizrii unor
artificii de proiectare neevidente. O descriere bine realizat a circuitului
conine definiiile acronimelor i ale altor termeni de specialitate, precum
i trimiteri la documente cu aceeai tematic.
Ultimul domeniu din documentaie, descrierea circuitului, este de mare
importan n practic. Aa cum un programator cu experien redacteaz un
document de concepie a programului nainte de a ncepe s scrie codul, un
proiectant de circuite logice cu experien va ncepe s elaboreze un document
ce descrie circuitul nainte de a desena schema. Din nefericire, uneori, descrierea
circuitului este ultimul document ce se elaboreaz, iar alteori nu se ntocmete
deloc. n absena descrierii, circuitele sunt dificil de depanat, de testat, de
ntreinut, de fabricat i de mbuntit.
110
5.1.1
Schema bloc
ntr-o schem bloc se arat semnalele de intrare i de ieire, modulele

funcionale, cile interne de date i semnalele de comand importante dintr-un
sistem. n general, schema bloc nu trebuie s fie att de detaliat nct s ocupe
mai mult de o pagin, ns trebuie s fie suficient de clar. O schem bloc de
dimensiuni reduse poate cuprinde trei pn la ase blocuri, pe cnd una de
dimensiuni mari poate avea de la 10 la 15 blocuri, n funcie de complexitatea
sistemului. n oricare caz, ea trebuie s prezinte cele mai importante elemente
ale sistemului i modul n care funcioneaz ansamblul acestora. Pentru sisteme
foarte mari este posibil s fie necesar anexarea unor scheme bloc ale unor
subsisteme separate, ns ntotdeauna trebuie s existe o schem de ansamblu
n care apare ntregul sistem.
Figura 5-1 Exemplu de schem bloc ce constituie tema unui proiect de circuite digitale
n figura 5-1 este prezentat un fragment de schem bloc. Pe fiecare bloc

apare o etichet cu numele funciei realizate de blocul respectiv, i nu cu tipul de
cipuri pe care este realizat blocul.
O magistral este un ansamblu de dou sau mai multe linii de semnal
asociate. n schemele bloc, magistralele se reprezint cu linie dubl sau
111
ngroat. O bar oblic (/) i un numr pot arta cte linii de semnal separate
conine o magistral.
Fluxurile de comenzi i de date dintr-o schem bloc trebuie indicate clar.
n schemele logice, semnalele se reprezint, n general, ca avnd sensul de la
stnga spre dreapta, ns acest lucru este mai greu de realizat ntr-o schem bloc.
Semnalele de intrare i de ieire pot fi reprezentate pe oricare dintre laturile unui
bloc, iar sensul de circulaie al semnalelor se poate alege arbitrar. Pentru
eliminarea ambiguitilor, pe magistrale i pe liniile de semnal obinuite se
deseneaz sgei.
5.1.2
Simboluri de pori
Formele simbolurilor pentru porile AND i OR i pentru circuitele

tampon sunt cele din figura 5-2(a). Pentru a reprezenta pori logice cu un numr
foarte mare de intrri, simbolurile porilor AND i OR sufer o expandare, ca n
figura 5-2(b). Un mic cerc, numit cercule inversor, semnific inversarea logic
sau complementarea i se utilizeaz n simbolurile porilor NAND i NOR i ale
inversoarelor, ca n figura 5-2(c).
Figura 5-2 Simbolurile porilor logice de baz: (a) AND, OR, TAMPON; (b) pori cu intrri
expandate; (c) pori cu cerculee inversoare (NAND, NOR, INVERSOR)
Aplicnd teorema lui DeMorgan generalizat, putem aduce expresiile

logice ntr-o form adecvat porilor cu ieiri complementate. De exemplu, dac
X i Y sunt semnalele de la intrrile unei pori NAND al crei semnal de ieire
este Z, putem scrie:
Z = (XY) = X+Y
De aici rezult dou simboluri diferite, dar la fel de corecte, pentru o
poart NAND. De fapt, asemenea prelucrri pot fi aplicate la fel de bine i
porilor cu semnale de ieire necomplementate. S considerm, ca exemplu,
urmtoarele ecuaii, n cazul unei pori AND:
Z = XY = ((XY)) = (X + Y)
112
Ca urmare, o poart AND poate fi reprezentat simbolic ca o poart OR cu

cerculee inversoare la intrri i la ieire.
Simbolurile echivalente pentru porile standard, care se pot obine prin
astfel de transformri sunt prezentate sistematizat n figura 5-3. Dei ambele
simboluri dintr-o pereche reprezint aceeai funcie logic, folosirea unuia sau a
altuia dintre ele ntr-o schem logic nu este arbitrar, cel puin n cazul n care
dorim s ne conformm unor standarde de calitate pentru documentaie. Aa
cum vom arta, prin alegerea judicioas a denumirilor semnalelor i a
simbolurilor pentru pori, schemele logice devin mult mai uor de utilizat i de
neles.
Figura 5-3 Simbolurile echivalente pentru pori, obinute prin aplicarea teoremei lui
DeMorgan
5.1.3
Denumiri de semnale i niveluri active
Fiecare semnal de intrare i de ieire dintr-un circuit logic trebuie s

poarte o etichet alfa-numeric descriptiv denumirea semnalului. Nite
denumiri de semnale bine alese furnizeaz informaii celor ce consult schema.
Fiecare denumire de semnal trebuie s aib un nivel activ asociat. Un
semnal este activ la nivelul HIGH dac efectueaz aciunea numit sau
semnalizeaz condiia numit cnd are valoarea HIGH sau 1. Un semnal este
activ la nivelul LOW dac efectueaz aciunea numit sau semnalizeaz condiia
numit cnd are valoarea LOW sau 0. Se spune c un semnal este confirmat
cnd se afl la nivelul su activ. Cnd nu se afl la nivelul activ, semnalul se
numete negat. Nivelul activ al fiecrui semnal dintr-un circuit este, n mod
normal, precizat n denumirea semnalului, conform unei convenii. ntruct
desemnarea nivelului activ face parte din denumirea semnalului, convenia de
denumire trebuie s fie compatibil cu parametrii de intrare impui de
instrumentul de proiectare asistat de calculator care urmeaz s lucreze cu
113
denumirile semnalelor, ca, de exemplu, editoarele de scheme, compilatoarele

HDL i simulatoarele.
Este foarte important s nelegei care este diferena dintre denumirile de
semnale, expresii i ecuaii. O denumire de semnal este doar un nume, o etichet
alfa-numeric. O expresie logic opereaz cu denumiri de semnale folosind
operatorii din algebra de comutaie - AND, OR i NOT. O ecuaie logic este
atribuirea unei expresii logice unei denumiri de semnal - ea descrie funciile
realizate de un semnal n funcie de alte semnale.
5.1.4
Proiectarea cu cerculee
Proiectarea cu cerculee este o modalitate de a alege simbolurile logice i

denumirile semnalelor n aa fel nct funcia unui circuit logic s devin mai
uor de neles. De obicei, aceasta se face prin alegerea denumirilor semnalelor
i a tipurilor de pori astfel nct majoritatea cerculeelor inversoare s se
anuleze reciproc, iar schema logic s poat fi analizat ca i cum toate
semnalele ar fi active n High.
De exemplu, s presupunem c trebuie s obinem un semnal care
determin un dispozitiv s intre n FUNCIONARE cnd suntem GATA
i cnd primim o CERERE. Din enunul problemei reiese clar c este
necesar o funcie AND (n algebra de comutaie vom scrie FUNCIONARE =
GATACERERE). Dar pentru realizarea funciei AND putem folosi diverse
pori, n funcie de nivelul activ necesar pentru semnalul FUNCIONARE i de
nivelurile active ale semnalelor de intrare disponibile.
n figura 5-4(a) este prezentat cazul cel mai simplu, n care
FUNCTIONARE trebuie s fie activ n HIGH, iar semnalele de intrare
disponibile sunt, de asemenea, active n HIGH - folosim o poart AND. Dac
ns dispozitivul comandat necesit un semnal activ n LOW,
FUNCTIONARE_L, putem folosi o poart NAND, ca n 5-4(b). Dac
semnalele de intrare disponibile sunt active n LOW, putem folosi o poart
NOR sau una OR, ca n 5-4(c) i 5-4(d).
Figura 5-4 Diverse ci de a intra n FUNCIONARE: (a) intrri i ieire active n HIGH;
(b)intrri active n HIGH i ieire activ n LOW; (c) intrri active n LOW i ieire activ n
HIGH; (d) intrri i ieire active n LOW
114
Nivelurile active ale semnalelor disponibile nu coincid ntotdeauna cu

nivelurile active ale porilor disponibile. De exemplu, s presupunem c se dau
semnalele de intrare GATA_L (activ n LOW) i CERERE (activ n HIGH).
Figura 5-5 prezint dou modaliti de a obine semnalul FUNCIONARE,
folosind un inversor pentru a genera nivelul activ necesar realizrii funciei
AND. n general se prefer a doua modalitate, deoarece porile inversoare, cum
este NOR, sunt mai rapide dect cele neinversoare, ca AND. Am reprezentat
inversorul altfel n fiecare caz pentru ca nivelul activ al semnalului de ieire s
corespund denumirii semnalului.
Figura 5-5 Alte dou moduri de a intra n FUNCIONARE, pentru niveluri diferite ale
semnalelor de intrare: (a) cu o poart AND; (b) cu o poart NOR
Iat cteva reguli utile pentru proiectarea schemelor logice cu cerculee:

Numele semnalului de ieire al unui dispozitiv trebuie s aib acelai
nivel activ ca i pinul de ieire al dispozitivului, adic s fie activ n
LOW dac simbolul dispozitivului are cercule inversor la pinul de
ieire i activ n HIGH dac nu apare cerculeul.
Dac nivelul activ al unui semnal de intrare coincide cu cel al pinului
de intrare la care se aplic, atunci funcia logic realizat n interiorul
conturului simbolului este activat cnd semnalul este confirmat.
Acesta este cazul cel mai frecvent ntlnit n schemele logice.
Dac nivelul activ al unui semnal de intrare este opus celui al pinului
de intrare la care se aplic, atunci funcia logic realizat n interiorul
conturului simbolului este activat cnd semnalul este negat. Acest caz
trebuie evitat ori de cte ori este posibil, deoarece, pentru a nelege
cum funcioneaz circuitul, suntem obligai s reinem mental o
negaie logic.
5.1.5
Organizarea desenului
Schemele logice se deseneaz, n mod normal, cu intrrile porilor

orientate spre stnga i cu ieirile spre dreapta. Simbolurile elementelor logice
mai complexe se deseneaz, n orientare normal, tot cu intrrile spre stnga i
ieirile spre dreapta.
115
O schem complet ce ocup o ntreag plan se deseneaz cu intrrile n

sistem n stnga i cu ieirile spre dreapta, sensul general de circulaie al
semnalelor fiind de la stnga la dreapta. Dac n mijlocul planei apare o intrare
sau o ieire, aceasta trebuie prelungit pn n marginea din stnga, respectiv din
dreapta, a planei. n acest fel, persoana care consult schema poate gsi toate
intrrile i ieirile urmrind doar marginile schemei. Toate conexiunile cilor de
semnal de pe plan trebuie figurate, n msura n care este posibil; dac schema
este prea aglomerat, se poate ntrerupe figurarea unora dintre cile de semnal,
ns ntreruperea trebuie semnalat la ambele capete.
Uneori, schemele bloc se deseneaz fr ca liniile s se intersecteze,
pentru un aspect mai aerisit, ns n schemele logice nu se procedeaz aa
niciodat. Aici este permis intersectarea liniilor, iar conexiunile sunt marcate
clar prin puncte. Totui, unele sisteme de proiectare asistat de calculator i unii
proiectani deseneaz nite puncte de conexiune greu de zrit. Pentru a se putea
face deosebirea dintre liniile intersectate i cele interconectate, la aceste sisteme
s-a adoptat convenia de a fi acceptate numai conexiunile n T, ca n figura 56.
Figura 5-6 Intersecii de linii i conexiuni
Cel mai uor se lucreaz cu schemele care ncap pe o singur plan.

Schemele care nu ncap pe o singur coal trebuie mprite pe mai multe coli
separate astfel nct numrul de conexiuni la trecerea de pe o plan pe alta s
fie minim.
O schem ce se ntinde pe mai multe plane are, de obicei, o structur
orizontal, aa cum observai n figura 5-7.
Un alt mod de a aeza planele este ntr-o structur ierarhic, care este
prezentat n figura 5-8. ntr-o astfel de manier, schema de la nivelul cel mai
de sus ocup o singur plan, putnd ndeplini rolul de schem bloc. De
obicei, ea nu conine pori sau alte elemente logice; aici apar doar blocurile
corespunztoare principalelor subsisteme, cu interconexiunile respective.
Blocurile sau subsistemele sunt definite, la rndul lor, n planele de la nivelurile
inferioare, care pot conine fie detaliile obinuite la nivel de pori, fie alte
blocuri, a cror definiie se afl n plane de nivel ierarhic inferior acestora.
116
Figura 5-7 Schem cu structur orizontal
Figura 5-8 Schem cu structur ierarhic
5.1.6
Magistrale
O magistral este un ansamblu a dou sau mai multe linii de semnal

asociate. De exemplu, un sistem cu microprocesor poate avea o magistral de
117
adrese cu 16 linii, ADDRO ... ADDR15, i o magistral de date cu 8 linii,

DATAO ... DATA7. Nu este ns necesar ca denumirile semnalelor din aceeai
magistral s fie asemntoare sau s se afle ntr-o anumit ordine. De exemplu,
un sistem cu microprocesor poate avea o magistral de comenzi coninnd cinci
semnale: ALE, MIO, RD_L, WR_L i RDY.
Figura 5-9 Exemple de magistrale
Pe diagramele logice, magistralele beneficiaz de notaii speciale, n

scopul simplificrii desenului i al creterii inteligibilitii. Dup cum observai
n figura 5-9, fiecare magistral poart cte un nume descriptiv, ca
ADDR[15:0], DATA[7:0] sau CONTROL. ntr-un nume de magistral se pot
utiliza paranteze drepte i caracterul : pentru precizarea unui domeniu.
Magistralele se reprezint n desene cu linii mai groase dect liniile de semnal
obinuite. Semnalele separate care se introduc sau se preiau dintr-o magistral se
reprezint prin conectarea la magistral a unei linii de semnal obinuite, n
dreptul creia scriem numele semnalului respectiv. Uneori se marcheaz punctul
de conexiune printr-un simbol de form special, ca n exemplu.
Sistemele de proiectare asistat de calculator urmresc separat fiecare
semnal dintr-o magistral. Cnd se ajunge n faza de construire a unui circuit
corespunztor unei scheme, liniile de semnal cuprinse ntr-o magistral sunt
considerate ca trasate separat.
Simbolurile din marginea din dreapta a figurii 5-9 sunt trimiteri ctre alte
plane. Ele arat c LA se continu n plana 2, DB este bidirecional i se
118
continu n plana 2, iar CONTROL este bidirecional i se continu n

planele 2 i 3.
5.2 PLD combinaionale

5.2.1
Matrici logice programabile
Cronologic, primele PLD au fost matricele logice programabile (PLA programmable logic array). PLA sunt dispozitive combinaionale cu dou
niveluri AND-OR, care pot fi programate pentru a implementa orice expresie
logic sum de produse n limita dimensiunilor dispozitivului. Aceste limite
sunt:
numrul de intrri (n)
numrul de ieiri (m)
numrul de termeni produs (p)
Am putea descrie un asemenea dispozitiv ca PLA n x m cu p termeni
produs. n general, p este mult mai mic dect numrul de mintermeni de n
variabile (2n). Deci un PLA nu poate realiza orice funcii logice cu n intrri i m
ieiri; utilitatea lui se limiteaz la funciile ce pot fi exprimate ca sum de
produse cu maximum p termeni produs.
Un PLA n x m cu p termeni produs conine p pori AND cu cte 2n intrri
i m pori OR cu cte p intrri. n figura 5-10 este prezentat un PLA de
dimensiuni modeste, cu patru intrri, ase pori AND, trei pori OR i tot attea
ieiri. Fiecare intrare este conectat la cte un circuit tampon care furnizeaz att
varianta direct, ct i pe cea complementat a semnalului, spre a fi utilizate n
interiorul matricei. Conexiunile posibile din interior sunt marcate cu X;
dispozitivul se programeaz prin pstrarea exclusiv a conexiunilor necesare
practic. Conexiunile selectate sunt fuzibile, constnd fie din material fuzibil
fizic, fie din celule de memorie nevolatil, n funcie de tehnologia aplicat.
Deci la intrrile fiecrei pori AND se poate regsi orice subset alctuit din
semnale primare de intrare i complementele acestora. n mod asemntor, la
intrrile fiecrei pori OR se poate regsi orice subset format din semnale de
ieire ale porilor AND.
Cum se vede n figura 5-11, un PLA poate fi reprezentat i printr-o schem
mai compact. Mai mult dect att, dispunerea elementelor acestei scheme
seamn foarte bine cu dispunerea lor real pe cipul de PLA.
PLA din figura 5-11 poate realiza oricare trei funcii logice
combinaionale cu patru intrri ce pot fi scrise ca sum de produse folosind un
total de maximum ase termeni produs diferii.
119
Figura 5-10 PLA 4x3 cu ase termeni produs
Figura 5-11 Reprezentare compact a unui PLA 4x3 cu ase termeni produs
O1 = I1I2 + I1I2I3I4
O2 = I1I3 + I1I3I4 + I2
O3 = I1I2 + I1I3 + I1I2I4
Ecuaiile de mai sus au n total opt termeni produs, dar primii doi termeni
din ecuaia 03 sunt identici cu primii termeni ai ecuaiilor 01 i 02. Matricea de
conexiuni programate, din figura 5-12, trebuie s corespund acestor ecuaii
logice.
Uneori, ieirea unui PLA trebuie programat astfel nct s fie constant 1
sau constant 0. Nu este greu, cum se observ i n figura 5-13. Termenul produs
P1 este ntotdeauna 1deoarece linia sa de produse nu este conectat la nici o
120
intrare i deci este totdeauna forat n HIGH; acest termen constant 1 comand
ieirea O1.
Figura 5-12 PLA 4x3 programat cu un set de trei ecuaii logice
Ieirea O2 nu este comandat de nici un termen produs, fiind deci

totdeauna 0. O alt metod de a obine o valoare de ieire 0 constant este cea
aplicat n cazul ieirii O3. Termenul produs P2 este conectat la fiecare dintre
variabilele de intrare, precum i la complementele acestora; ca urmare, valoarea
lui este totdeauna 0 (X X = 0).
Figura 5-13 PLA 4x3 programat pentru a produce semnale de ieire constante 0 i 1
PLA cu care am lucrat n exemple are prea puine intrri, ieiri i pori
AND (termeni produs) pentru a fi foarte util. Desigur c un PLA cu n intrri ar
putea utiliza 2n termeni produs pentru a implementa toi mintermenii de n
121
variabile posibili. De fapt, numrul de termeni produs corespunztori unor PLA

obinuite, de uz larg, este mult mai mic, de ordinul a 4 ... 16 pentru fiecare
ieire, indiferent de valoarea n.
Un caz particular de PLA i n prezent cel mai utilizat tip de PLD este
dispozitivul logic cu matrice programabil (PAL programmable array logic).
Spre deosebire de PLA, la care att matricea de pori AND, ct i cea de pori
OR sunt programabile, matricea de pori OR a unui dispozitiv PAL este fix.
5.3 Decodoare
Decodorul este un circuit logic cu mai multe intrri i mai multe ieiri,
care convertete semnalele de intrare codate n semnale de ieire codate,
codurile de intrare i de ieire fiind diferite. n general, codul de intrare este
construit pe mai puini bii dect codul de ieire, iar ntre cuvintele de cod de
intrare i cuvintele de cod de ieire exist o coresponden biunivoc.
Structura general a unui circuit de decodare este cea din figura 5-14.
Intrrile de activare, dac exist, trebuie s fie confirmate pentru ca decodorul s
realizeze corespondena intrare-ieire n mod normal. n caz contrar, decodorul
asociaz tuturor cuvintelor de intrare un singur cuvnt de cod de ieire
disabled (neactivat).
Figura 5-14 Structura circuitului de decodare
Pentru semnalul de intrare, cel mai frecvent se utilizeaz un cod binar de n

bii, n care un cuvnt de n bii reprezint una dintre cele 2n valori codate
diferite, n mod normal - numerele ntregi de la 0 la 2n-1. Uneori, codurile binare
de n bii se trunchiaz, reprezentndu-se astfel mai puin de 2n valori. De
exemplu, n codul BCD, combinaiile de 4 bii de la 0000 la 1001 reprezint
cifrele zecimale 1...9, iar combinaiile de la 1010 la 1111 nu sunt utilizate.
Pentru semnalul de ieire, cel mai frecvent se utilizeaz un cod 1 din m,
care conine m bii, n orice moment fiind confirmat unul dintre bii. Astfel,
pentru un cod 1 din 4 cu valorile de ieire active n HIGH, cuvintele de cod sunt
0001, 0010, 0100 i 1000. Dac valorile de ieire sunt active n LOW, cuvintele
de cod sunt 1110, 1101, 1011 i 0111.
122
5.3.1
Decodoare binare
Cel mai comun circuit de decodare este decodorul cu n intrri i 2n ieiri

sau decodorul binar. La un asemenea decodor, codul de intrare este un cod binar
de n bii, iar cel de ieire este un cod 1 din 2n. Decodorul binar se folosete cnd
este necesar activarea unei singure ieiri din 2n posibile, corespunztor unei
valori de intrare exprimate cu n bii.
Pentru exemplificare, n figura 5-15(a) apar intrrile i ieirile unui
decodor cu 2 intrri i 4 ieiri, iar tabelul 5-1 este tabelul de adevr care i
corespunde. Cuvntul de cod de intrare I1, I0 reprezint un numr ntreg cuprins
ntre 0 i 3. n cuvntul de cod de ieire Y3, Y2, Y1, Y0, Y i are valoarea 1 dac
i numai dac i corespunde cuvntul de cod de intrare ce reprezint numrul i n
binar, iar intrarea de activare (enable) EN este 1. Dac EN este 0, toate valorile
de ieire sunt 0. Circuitul la nivel de pori corespunztor decodorului cu dou
intrri i patru ieiri este cel din figura 5-15(b). Fiecare poart AND realizeaz
decodarea cte unei combinaii cuvnt de cod de intrare I1, I0.
Figura 5-15 Decodor cu 2 intrri i 4 ieiri: (a) intrrile i ieirile; (b) schema logic
Tabel 5-1 Tabelul de adevr pentru decodorul binar cu 2 intrri i 4 ieiri
EN
0
1
1
1
1
Intrri
I1
x
0
0
1
1
Ieiri
I0
x
0
1
0
1
Y3
0
0
0
0
1
Y2
0
0
0
1
0
Y1
0
0
1
0
0
Y0
0
1
0
0
0
Codul de intrare al unui decodor binar de n bii nu trebuie s reprezinte

neaprat numere ntregi ntre 0 i 2n-1. Nu este necesar nici s se foloseasc
toate ieirile unui decodor, i nici s se decodeze toate combinaiile de intrare
posibile. De exemplu, un decodor zecimal sau BCD decodeaz numai primele
zece combinaii de intrare binare, de la 0000 la 1001, pentru a genera valorile de
ieire YO...Y9.
123
5.3.2
Decodorul dublu cu dou intrri i patru ieiri 74x139
Componenta MSI 74x139 conine dou decodoare cu dou intrri i patru

ieiri, independente i identice. Schema la nivel de pori a acestui CI este cea din
figura 5-16(a). Circuitul 139 are ieirile i intrarea de activare active n LOW.
Majoritatea decodoarelor MSI au fost concepute iniial cu ieirile active n
LOW deoarece porile TTL inversoare sunt, n general, mai rapide dect cele
neinversoare. Circuitul 139 mai are nite inversoare suplimentare pe intrrile de
selectare. n absena acestora, la fiecare intrare de selectare ar fi conectate trei
sarcini de c.a. sau c.c., n loc de una singur, crescnd din aceast cauz
solicitarea asupra dispozitivului care comand intrarea respective, din punctul de
vedere al parametrului fanout.
n figura 5-16(b) apare un simbol logic al circuitului 74x139. Remarcai
c toate denumirile semnalelor din interiorul conturului simbolului sunt active n
HIGH (nu au sufixul L) i c prin cerculeele inversoare se arat c intrrile i
ieirile sunt active n LOW.
Figura 5-16 Decodorul dublu cu dou intrri i patru ieiri 74x139: (a) schema logic,
inclusiv numerotarea pinilor la o capsul standard DIP cu 16 pini;
(b) simbolul logic tradiional; (c) simbolul logic aferent unui singur decodor
124

Tabel 5-2 Tabelul de adevr pentru jumtate din decodorul dublu cu dou intrri i patru ieiri
74x139
Intrri
B
x
0
0
1
1
G_L
1
0
0
0
0
5.3.3
Ieiri
A
x
0
1
0
1
Y3_L
1
1
1
1
0
Y2_L
1
1
1
0
1
Y1_L
1
1
0
1
1
Y0_L
1
0
1
1
1
Decodorul cu trei intrri i opt ieiri 74x138
74x138 este un decodor MSI cu 3 intrri i 8 ieiri. n figura 5-17 este

prezentat schema circuitului la nivel de pori logice i simbolul lui. Ca i
74x139, 74x138 are ieirile active n LOW i trei intrri de activare (G1,
G2A_L, G2B_L), oricare dintre acestea trebuind s fie confirmat pentru ca
ieirea selectat s fie confirmat. Funcia logic a dispozitivului este simpl - o
ieire este confirmat dac i numai dac decodorul este activat i ieirea
respectiv este selectat.
(ex.:Y5=G1G2AG2B CBA; Y5_L=G1G2A_LG2B_L CBA).
Tabel 5-3 Tabelul de adevr pentru decodorul cu 3 intrri i 8 ieiri 74x138
G1
0
x
x
1
1
1
1
1
1
1
1
G2A_
L
x
1
x
0
0
0
0
0
0
0
0
Intrri
G2B_
L
x
x
1
0
0
0
0
0
0
0
0
x
x
x
0
0
0
0
1
1
1
1
x
x
x
0
0
1
1
0
0
1
1
x
x
x
0
1
0
1
0
1
0
1
Y7_
L
1
1
1
1
1
1
1
1
1
1
0
Y6_
L
1
1
1
1
1
1
1
1
1
0
1
Y5_
L
1
1
1
1
1
1
1
1
0
1
1
Ieiri
Y4_ Y3_
L
L
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
1
1
1
1
1
1
1
Y2_
L
1
1
1
1
1
0
1
1
1
1
1
Y1_
L
1
1
1
1
0
1
1
1
1
1
1
Y0_
L
1
1
1
0
1
1
1
1
1
1
1
125
Figura 5-17 Decodorul cu 3 intrri i 8 ieiri 74x138: (a) schema logic, inclusiv numerotarea
pinilor pentru capsula DIP cu 16 pini; (b) simbolul logic tradiional
126
5.3.4
Conectarea n cascad a decodoarelor binare
Pentru decodarea unor cuvinte de cod mai mari se pot utiliza mai multe
decodoare binare conectate n cascad. n figura 5-18 se arat cum se pot
combina dou decodoare cu 3 intrri i 8 ieiri pentru a obine un decodor cu 4
intrri i 16 ieiri. ntruct intrrile de activare ale dispozitivului 74x138 pot fi
active att n HIGH, ct i n LOW, exist posibilitatea activrii unui decodor
sau a celuilalt n funcie de starea celui mai semnificativ bit de intrare.
Decodorul din partea de sus a desenului (U1) este activat cnd N3 este 0, iar
decodorul de jos (U2) este activat cnd N3 este 1. Pentru a prelucra cuvinte de
cod chiar mai mari dect acestea, decodoarele binare se pot conecta n cascad
ierarhic.
Figura 5-18 Schema unui decoder cu 4 intrri i 16 ieiri, realizat cu decodoare 74x138
conectate n cascad
127
5.3.5
Decodoare pentru apte segmente
Privii la ncheietura minii i vei vedea, probabil, un afior cu apte

segmente. Acest tip de afiare, la care se utilizeaz, n mod normal, diode
luminescente (LED) sau elemente de afiare cu cristale lichide (LCD), se
folosete la ceasuri, calculatoare i instrumente care afieaz date numerice. O
cifr apare cnd se lumineaz o submulime a celor apte segmente prezentate n
figura 5-19(a).
Figura 5-19 Afiare cu apte segmente: (a) notarea segmentelor; (b) cifrele zecimale
Un decodor pentru apte segmente are drept cod de intrare un cod BCD
de 4 bii i drept cod de ieire, codul de apte segmente din figura 5-19(b). n
figura 5-20 i n tabelul 5-4 apar schema logic i, respectiv, tabelul de adevr
aferente unui decodor pentru apte segmente 74x49. Cu excepia conexiunii
corespunztoare intrrii de tergere (blanking), BI_L, fiecare dintre ieirile
unui 74x49 este implementarea unor sume de produse minimale corespunztoare
segmentului respectiv, considernd c pentru combinaiile de intrare ce nu
reprezint cifre zecimale valorile sunt indiferente. Structura NOT-OR-AND,
utilizat pentru fiecare ieire, poate prea puin mai ciudat, dar este echivalent,
cu o poart AND-OR-NOT, care are o structur suficient de rapid i de
compact pentru a fi folosit n CMOS sau TTL.
Majoritatea elementelor de afiare moderne cu apte segmente au
ncorporate decodoare, astfel ca unui asemenea dispozitiv i se poate aplica direct
un cuvnt BCD de 4 bii. Multe dintre decodoarele discrete cu apte segmente
mai vechi sunt dotate cu ieiri speciale pentru valori mari de tensiune sau de
curent, adecvate comandrii elementelor de afiare de dimensiuni i puteri mari.
Tabel 5-4 Tabelul de adevr pentru decodorul pentru apte segmente
BI_L
0
1
1
1
1
1
1
1
1
128
D
x
0
0
0
0
0
0
0
0
Intrri
C
x
0
0
0
0
1
1
1
1
B
x
0
0
1
1
0
0
1
1
A
x
0
1
0
1
0
1
0
1
a
0
1
0
1
1
0
1
0
1
b
0
1
1
1
1
1
0
0
1
c
0
1
1
0
1
1
1
1
1
Ieiri
d
0
1
0
1
1
0
1
1
0
e
0
1
0
1
0
0
0
1
0
f
0
1
0
0
0
1
1
1
0
g
0
0
0
1
1
1
1
1
0

1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
1
1
0
0
0
1
0
0
1
1
0
0
1
0
0
0
1
1
0
1
0
0
0
0
1
0
1
1
0
1
1
0
1
0
1
0
0
0
1
0
1
1
0
0
1
1
1
0
1
1
1
1
1
1
1
0
Figura 5-20 Decodorul pentru apte segmente 74x49: (a) schema logic, inclusiv numerotarea
pinilor; (b) simbolul logic tradiional
129
5.4 Circuite de codare

Codul de ieire al unui decodor are, n mod normal, mai muli bii dect
codul de intrare. Cnd codul de ieire al unui dispozitiv are mai puini bii dect
codul de intrare, dispozitivul este denumit, n general, circuit de codare.
Cel mai simplu circuit de codare ce poate fi construit este, probabil, cel cu
n
2 intrri i n ieiri (sau binar). Aa cum arat figura 5-21(a), acesta
funcioneaz exact invers dect un decodor binar: Codul lui de intrare este 1 din
2n, iar la ieire apare un cod binar de n bii. Iat ecuaiile aferente unui circuit de
codare cu 8 intrri i 3 ieiri, intrrile fiind I0 ... I7, iar ieirile, Y0 ... Y2:
Y0=I1+I3+I5+I7
Y1=I2+I3+I6+I7
Y2=I4+I5+I6+I7
Circuitul logic corespunztor este prezentat n figura 5-21(b). n general,
un circuit de codare cu 2n intrri i n ieiri poate fi construit din n pori OR cu
cte 2n-1 intrri. Bitul i din codul de intrare se conecteaz la poarta OR cu
numrul j dac bitul j din reprezentarea binar a numrului i este 1.
Figura 5-21 Circuit de codare binar: (a) structura general; (b) circuit de codare cu 8 intrri i
3 ieiri
5.4.1
Matrice de prioriti
Ieirile codate 1 din 2n ale unui decodor binar de n bii se utilizeaz, n

general, pentru a comanda un grup de 2n dispozitive, dintre care cel mult unul
trebuie s fie activ n orice moment. Invers, s considerm un sistem cu 2n
intrri, fiecare dintre acestea reprezentnd o cerere de servire, ca n figura 5-22.
Asemenea structuri se ntlnesc frecvent n subsistemele de intrri/ieiri din
microprocesoare, intrrile putnd reprezenta cereri de ntrerupere.
130
Figura 5-22 Sistem cu 2n dispozitive ce trebuie servite i un circuit de codare a cererilor care
arat n orice moment ce semnal de cerere este confirmat
n astfel de cazuri poate prea fireasc utilizarea unui circuit de codare ca

acela din figura 5-22, pentru a urmri intrrile i a indica n orice moment care
dintre ele adreseaz o cerere de servire. Dar circuitul funcioneaz corect numai
dac exist certitudinea c la un moment dat poate fi confirmat cel mult o
intrare. Dac exist simultan mai multe cereri, la ieirea circuitului de codare
apar semnale inacceptabile.
Soluia este atribuirea de prioriti liniilor de intrare, astfel nct, atunci
cnd sunt confirmate mai multe cereri, circuitul de codare s genereze numrul
dispozitivului care emite cererea cu cel mai nalt grad de prioritate. Dispozitivul
ce realizeaz aceast codare se numete matrice de prioriti.
Figura 5-23 Simbolul logic al unei matrice de prioriti generice cu 8 intrri
Simbolul logic al unei matrice de prioriti cu 8 intrri este cel din figura
5-23. Intrarea I7 are cel mai nalt grad de prioritate. La ieirile A2...A0 se
regsete numrul intrrii confirmate cu gradul de prioritate cel mai nalt, dac
un asemenea semnal de intrare exist. Ieirea IDLE (de ateptare) este
confirmat dac nu este confirmat nici una dintre intrri.
Pentru a scrie ecuaiile logice corespunztoare semnalelor de ieire ale
matricei de prioriti, trebuie s definim n prealabil opt variabile intermediare,
131
H0...H7, astfel ca H i s fie 1 dac i numai dac I i este intrarea cu valoarea 1 i

cu cel mai nalt grad de prioritate:
H7=I7
H6=I6I7
H5=I5I6I7
..........
H0=I0I1I2I3I4I5I6I7
Utiliznd aceste semnale, ecuaiile corespunztoare semnalelor de ieire
A2...A0 se aseamn cu cele aferente unui decodor binar simplu:
A2=H4+H5+H6+H7
A1=H2+H3+H6+H7
A0=H1+H3+H5+H7
Ieirea IDLE este 1 dac nici una dintre intrri nu este 1:
IDLE=(I0+I1+I2+I3+I4+I5+I6+I7)=I0+I1+I2+I3+I4+I5+I6+I7
5.4.2
Matricea de prioriti 74x148
74x148 este o matrice de prioriti MSI cu 8 intrri. Simbolul su logic

apare n figura 5-24, iar schema sa, n figura 5-25. Principala diferen dintre
acest CI i matricea de prioriti generic din figura 5-23 const n faptul c
intrrile i ieirile sunt active n LOW. De asemenea, mai exist o intrare de
activare, EI, care trebuie s fie confirmat pentru ca oricare dintre ieiri s fie
confirmat. Tabelul de adevr apare integral n tabelul 5-5.
Figura 5-24 Simbolul logic al matricei de prioriti cu 8 intrri 74x148
132
Figura 5-25 Schema logic a matricei de prioriti cu 8 intrri 74x148, inclusiv numerotarea
pinilor pentru capsula DIP cu 16 pini
Tabel 5-5 Tabelul de adevr pentru o matrice de prioriti cu 8 intrri 74x148
Intrri
Ieiri
EI_L I0_L I1_L I2_L I3_L I4_L I5_L I6_L I7_L A2_L A1_L A0_L GS_L EO_L
1
0
0
0
0
0
0
0
0
0
x
x
x
x
x
x
x
x
0
1
x
x
x
x
x
x
x
0
1
1
x
x
x
x
x
x
0
1
1
1
x
x
x
x
x
0
1
1
1
1
x
x
x
x
0
1
1
1
1
1
x
x
x
0
1
1
1
1
1
1
x
x
0
1
1
1
1
1
1
1
x
0
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
1
1
0
0
1
1
0
0
1
1
1
1
0
1
0
1
0
1
0
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
0
133
5.5 Dispozitive cu trei stri

5.5.1
Circuite tampon cu trei stri
Dispozitivul de baz cu trei stri este circuitul tampon cu trei stri, numit
i circuit de comand cu trei stri. n figura 5-26 sunt prezentate simbolurile
logice a patru circuite tampon cu trei stri. Simbolul de baz este cel de circuit
tampon neinversor (5-26(a), 5-26(b)) sau inversor (5-26(c), 5-26(d)). Semnalul
suplimentar din partea superioar a simbolului reprezint o intrare de activare a
celor trei stri, care poate fi activ n HIGH (5-26(a), 5-26(c)) sau n LOW (526(b), 5-26(d)). Cnd intrarea de activare este confirmat, dispozitivul se
comport ca un circuit tampon sau ca un inversor obinuit. Cnd intrarea de
activare este negat, ieirea dispozitivului este flotant, cu alte cuvinte, ieirea
trece n starea de nalt impedan, echivalent cu deconectarea.
Figura 5-26 Diverse circuite tampon cu trei stri: (a) neinversor, cu intrarea de
activare cu nivel activ HIGH; (b) neinversor, cu intrarea de activare cu nivel activ LOW; (c)
inversor, cu intrarea de activare cu nivel activ HIGH; (d) inversor, cu intrarea de activare cu
nivel activ LOW
Dispozitivele cu trei stri permit utilizarea n comun, de ctre mai multe

surse, a unei singure linii partajate, atta timp ct, n orice moment, pe linie
vorbete un singur dispozitiv. Figura 5-27 ilustreaz modul n care se poate
realiza acest lucru. Trei bii de intrare, SSRC2 ... SSRC0, selecteaz una dintre
cele opt surse de date ce pot comanda o singur linie, SDATA.
Un decodor cu 3 intrri i 8 ieiri, 74x138, asigur c numai una dintre
cele opt linii SEL este confirmat n orice moment, permind numai unuia
dintre circuitele tampon cu trei stri s comande linia SDATA. Dar dac nu sunt
confirmate toate liniile EN, nici unul dintre circuitele tampon cu trei stri nu este
activat. n acest caz, valoarea logic de pe SDATA este nedefinit.
Dispozitivele tipice cu trei stri sunt concepute astfel nct s treac n
starea Hi-Z mai repede dect ies din ea. nseamn c dac ieirile a dou
dispozitive cu trei stri sunt conectate la o linie comun i dezactivm unul
dintre ele concomitent cu activarea celuilalt, primul dispozitiv se va deconecta
de la linie nainte ca al doilea s se conecteze. Acest aspect este important,
deoarece, dac ambele dispozitive ar comanda linia simultan i fiecare ar ncerca
s menin o valoare de ieire opus valorii de la cellalt dispozitiv (0 i 1), ar
aprea un supracurent care ar genera zgomot n sistem. Situaia descris este
denumit i conflict.
134
Figura 5-27 Opt surse folosind n comun o linie partajat cu trei stri
Din nefericire, din cauza decalajelor i asimetriilor temporale din

circuitele de comand, este greu de impus ca intrrile de activare ale mai multor
dispozitive cu trei stri s se modifice simultan. Chiar i atunci cnd exist
aceast posibilitate, apar probleme dac la aceeai linie se conecteaz
dispozitive cu trei stri aparinnd unor familii de circuite logice caracterizate de
viteze diferite.
Singurul mod cu adevrat sigur n care se pot folosi dispozitivele cu trei
stri este conceperea unei scheme logice de comand care s garanteze apariia,
pe linia comun, a unui timp mort, n care nici unul dintre dispozitive s nu
comande linia. Timpul mort trebuie s fie suficient de ndelungat pentru a
soluiona i problemele din cazurile cele mai defavorabile de decalaje ntre
momentele de nchidere i de deschidere ale dispozitivelor, precum i de
asimetrie a semnalelor de comand cu trei stri.
5.6 Multiplexoare
Multiplexorul este un comutator digital care transmite la ieire datele
provenite de la una dintre cele n surse disponibile. Figura 5-28(a) prezint
intrrile i ieirile unui multiplexor de b bii, cu n intrri. Exist n surse de date,
fiecare de b bii, i b bii de ieire. La multiplexoarele comercializate n mod
135
obinuit, n =1, 2, 4, 8 sau 16 i b =1, 2 sau 4. Exist i intrri cu care se pot

selecta cele n surse, deci s = [log 2 n]. O intrare de activare, EN, permite ca
multiplexorul s-i fac treaba; cnd EN=0, toate ieirile sunt 0. Adesea,
denumirea multiplexor este prescurtat n mux.
Figura 5-28(b) prezint un circuit cu comutatoare echivalent, n linii mari,
cu un multiplexor. ns, spre deosebire de circuitul cu comutatoare mecanice,
multiplexorul este un dispozitiv unidirectional: informaiile circul numai
dinspre intrri (n stnga) ctre ieiri (n dreapta).
Figura 5-28 Structur de multiplexor: (a) intrrile i ieirile; (b) circuit echivalent funcional
Este evident c multiplexoarele sunt dispozitive utile n orice aplicaie n

care datele trebuie transferate din mai multe surse ctre o singur destinaie. O
aplicaie banal din domeniul calculatoarelor este multiplexorul dintre registrele
procesorului i unitatea aritmetic logic (ALU) a acestuia. Pentru
exemplificare, s considerm un procesor de 16 bii n care fiecare instruciune
ocup cte un cmp de 3 bii ce arat care dintre cele opt registre urmeaz a fi
folosit. Cmpul de 3 bii este conectat la intrrile de selectare ale unui
multiplexor de 16 bii, cu 8 intrri. Intrrile de date ale multiplexorului sunt
conectate la cele opt registre, iar ieirile sale de date sunt conectate la ALU,
pentru ca instruciunea s fie executat utiliznd registrul selectat.
5.6.1
Multiplexoare MSI standard
Dimensiunile multiplexoarelor MSI disponibile pe pia sunt limitate de

numrul de pini ce pot fi montai pe o capsul de CI necostisitoare.
Multiplexoarele de uz larg se produc n capsule cu 16 pini.
La una dintre extreme se afl circuitul 74x151, din figura 5-29, care
selecteaz dintre opt intrri de 1 bit. Intrrile de selectare sunt denumite C, B i
136
A, C fiind cea mai semnificativ numeric. Intrarea de activare EN_L este activ
n LOW, dar sunt disponibile variante de ieire active att n HIGH, (Y), ct i
n LOW (Y_L).
Tabel 5-6 Tabelul de adevr pentru multiplexorul de 1 bit cu 8 intrri 74x151
Intrri
EN_L
1
0
0
0
0
0
0
0
0
C
x
0
0
0
0
1
1
1
1
Ieiri
B
x
0
0
1
1
0
0
1
1
A
x
0
1
0
1
0
1
0
1
Y
0
D0
D1
D2
D3
D4
D5
D6
D7
Y_L
1
D0
D1
D2
D3
D4
D5
D6
D7
Figura 5-29 Multiplexor de 1 bit cu 8 intrri 74x151: (a) schema logic, inclusiv numerotarea
pinilor; (b) simbolul logic tradiional
137
La cealalt extrem, ca multiplexoare cu capsule cu 16 pini, se afl

74x157, din figura 5-30, care selecteaz dintre dou intrri de cte 4 bii.
Figura 5-30 Multiplexorul de 4 bii, cu 2 intrri, 74x157: (a) schema logic, inclusiv numerotarea
pinilor pentru capsula standard DIP cu 16 pini; (b) simbolul logic tradiional
Tabel 5-7 Tabelul de adevr pentru multiplexorul de 4 bii, cu 2 intrri, 74x157
Intrri
G_L
1
0
0
Ieiri
S
x
0
1
1Y
0
1A
1B
2Y
0
2A
2B
3Y
0
3A
3B
4Y
0
4A
4B
Un multiplexor intermediar, ntre 74x151 i 74x157, este 74x153, care are

4 intrri a cte 2 bii. Acest dispozitiv, al crui simbol logic este prezentat n
figura 5-31, are intrri de activare separate (1G, 2G) pentru fiecare bit. Funcia
lui se vede foarte clar din tabelul 5-8.
138

Tabel 5-8 Tabelul de adevr pentru multiplexorul de 2 bii, cu 4 intrri, 74x153
Intrri
1G_L
0
0
0
0
0
0
0
0
1
1
1
1
1
2G_L
0
0
0
0
1
1
1
1
0
0
0
0
1
Ieiri
B
0
0
1
1
0
0
1
1
0
0
1
1
x
A
0
1
0
1
0
1
0
1
0
1
0
1
x
1Y
1C0
1C1
1C2
1C3
1C0
1C1
1C2
1C3
0
0
0
0
0
2Y
2C0
2C1
2C2
2C3
0
0
0
0
2C0
2C1
2C2
2C3
0
Figura 5-31 Simbolul logic tradiional pentru multiplexorul 74x153
Unele multiplexoare au ieiri cu trei stri. La un astfel de multiplexor,

intrarea de activare foreaz ieirile n starea Hi-Z, nu n zero. Ieirile cu trei
stri se dovedesc deosebit de utile cnd se interconecteaz mai multe multiplexoare cu n intrri pentru a forma multiplexoare de capacitate mai mare.
5.6.2
Multiplexoare, demultiplexoare i magistrale
Un multiplexor poate fi utilizat pentru a selecta una dintre n surse ce

urmeaz s transmit date pe o magistral. La cellalt capt al magistralei poate
fi folosit un demultiplexor, pentru a direciona datele de pe magistrale ctre una
dintre cele m destinaii posibile. O asemenea aplicaie, n care se utilizeaz o
magistral de 1 bit, este descris n figura 5-32(a) prin analogia cu o schem cu
comutatoare, pe care am mai folosit-o. De fapt, n schemele bloc de circuite
logice, multiplexoarele i demultiplexoarele sunt adesea reprezentate prin
139
simbolurile trapezoidale din figura 5-32(b), pentru a sugera vizual c datele

dintr-o surs selectat dintre mai multe surse ajung pe magistrale i apoi sunt
orientate ctre o destinaie selectat dintre mai multe destinaii.
Figura 5-32 Un multiplexor ce comand o magistral i un demultiplexor comandat de

aceasta: (a) schema echivalent cu comutatoare; (b) simbolurile folosite n schemele bloc
Funcia pe care o realizeaz un demultiplexor este exact inversul funciei

realizate de un multiplexor. De exemplu, un demultiplexor de 1 bit cu n ieiri are
o intrare de date i s intrri de selectare a uneia dintre cele n=2s ieiri de date. n
funcionare normal, toate ieirile, cu excepia celei selectate, sunt 0; la ieirea
selectat se regsete intrarea de date. Definiia poate fi generalizat pentru un
demultiplexor de b bii cu n ieiri; un astfel de dispozitiv are b intrri de date, iar
cele s intrri de selectare ale sale selecteaz una dintre cele n=2s mulimi de b
ieiri de date. Ca demultiplexor poate fi folosit un decodor binar cu o intrare de
activare, ca n figura 5-33. Intrarea de activare a decodorului este conectat la
linia de date, iar intrrile sale de selectare stabilesc care dintre liniile de la
ieirea lui va fi comandat de bitul de date. Restul de linii de ieire se neag.
Deci 74x139 poate fi utilizat ca demultiplexor de 2 bii cu 4 ieiri cu intrrile i
ieirile de date active n LOW, iar 74x138 poate servi ca demultiplexor de 1 bit
cu 8 ieiri.
140
Figura 5-33 Folosirea unui decodor cu 2 intrri i 4 ieiri ca demultiplexor de 1 bit cu 4 ieiri:
(a) reprezentarea generic; (b) 74x139
5.7 Pori OR exclusiv i circuite de paritate

5.7.1
Pori OR exclusiv i NOR exclusiv
O poart OR exclusiv (XOR) este o poart cu dou intrri a crei ieire

este 1 dac numai una dintre intrrile sale este 1. Altfel spus, o poart XOR
genereaz ieirea 1 dac intrrile sale sunt diferite. O poart NOR exclusiv
(XNOR) sau poart de echivalen este exact opusul porii XOR: ea genereaz
ieirea 1 dac intrrile sale sunt identice. Tabelul de adevr al acestor funcii
apare n tabelul 5-9. Operaia XOR este reprezentat uneori prin simbolul ,
adic:
XY=XY+XY
Tabel 5-9 Tabelul de adevr pentru funciile XOR i XNOR
0
0
1
1
0
1
0
2
X Y
(XOR)
0
1
1
0
(X Y)
(XNOR)
1
0
0
1
Dei OR exclusiv nu este una dintre funciile de baz ale algebrei de

comutaie, n practic, porile XOR discrete se utilizeaz destul de frecvent. n
majoritatea tehnologiilor de comutaie, funcia XOR nu poate fi realizat direct;
pentru obinerea ei se folosesc scheme cu mai multe pori, ca n figura 5-34.
141
Figura 5-34 Scheme cu mai multe pori, pentru realizarea funciei XOR cu dou intrri: (a) cu
AND-OR; (b) cu NAND
Simbolurile logice pentru funciile XOR i XNOR sunt prezentate n

figura 5-35. Pentru fiecare dintre aceste funcii exist cte patru simboluri
echivalente. Toate variantele prezentate sunt consecina unei reguli simple:
oricare dou semnale (de intrare sau de ieire) ale unei pori XOR sau XNOR
pot fi complementate fr ca funcia logic obinuit s se modifice.
Figura 5-35 Simbolurile echivalente pentru: (a) pori XOR; (b) pentru pori XNOR
5.7.2
Circuite de paritate
Dup cum se vede n figura 5-36(a), n pori XOR pot fi conectate n

cascad pentru a forma un circuit cu n+1 intrri i o singur ieire. Un asemenea
circuit este numit circuit de imparitate deoarece ieirea lui este 1 dac numrul
de intrri 1 este impar. Circuitul din 5-36(b) este tot un circuit de imparitate, dar
este mai rapid, deoarece porile sale sunt dispuse ntr-o structur ramificat.
Dac se inverseaz ieirea oricruia dintre aceste circuite, se obine un circuit de
paritate, care are ieirea 1 cnd numrul de intrri 1 este par.
142
Figura 5-36 Conectarea n cascad a porilor XOR: (a) conexiuni nlnuite; (b) structur
ramificat
Figura 5-37 Generatorul de paritate par/impar de 9 bii 74x280: (a) schema logic, inclusiv
numerotarea pinilor pentru capsula DIP cu 16 pini; (b) simbolul logic tradiional
143
5.7.3
Generatorul de paritate de 9 bii 74x280
n loc s construim un circuit de paritate de mai muli bii cu pori XOR

discrete, este mai economic s realizm toate porile XOR n aceeai capsule
MSI, lsnd accesibile la pinii externi doar intrrile i ieirile primare.
Generatorul de paritate de 9 bii 74x280, din figura 5-37, este un astfel de
dispozitiv. El are nou intrri i dou ieiri ce arat dac numrul de intrri 1
este par sau impar.
144
5.8 Comparatoare
Compararea a dou cuvinte binare pentru a afla dac sunt egale este o
operaie mult utilizat de sistemele de calcul i de interfeele dispozitivelor. Un
circuit ce compar dou cuvinte binare i indic egalitatea acestora se numete
comparator. Unele comparatoare interpreteaz cuvintele de intrare ca numere
precedate sau nu de semn i indic i relaia de ordine dintre cuvinte (mai mare
sau mai mic). Asemenea dispozitive sunt numite adesea comparatoare de
amplitudine.
5.8.1
Structura de comparator
Porile OR exclusiv i NOR exclusiv pot fi considerate comparatoare de

1 bit. n figura 5-38(a) este ilustrat interpretarea unei pori XOR 74x86 drept
comparator de 1 bit. Ieirea activ n HIGH, notat DIFF, este confirmat cnd
intrrile sunt diferite. Ieirile a patru pori XOR sunt aplicate la intrrile unor
pori OR pentru a forma comparatorul de 4 bii din figura 5-38(b). Ieirea DIFF
este confirmat dac oricare dintre perechile de bii de intrare conine bii
diferii.
Conectnd un numr suficient de mare de pori XOR i pori OR de
dimensiuni suficient de mari, se pot construi comparatoare cu orice numr de
bii de intrare.
Figura 5-38 Comparatoare cu 74x86: (a) comparator de 1 bit; (b) comparator de 4 bii
145
5.9 Sumatoare i circuite de scdere

Adunarea este operaia aritmetic efectuat cel mai frecvent n sistemele
digitale. Sumatoarele combin doi operanzi aritmetici conform regulilor de
adunare prezentate n capitolul 2. Sumatoarele pot efectua i scderi ca adunri
ntre desczut i scztorul complementat (negat), dar se pot construi i circuite
de scdere care efectueaz scderile direct.
5.9.1
Semisumatoare i sumatoare complete
Cel mai simplu sumator, denumit semisumator, adun doi operanzi de un

bit, X i Y, rezultatul fiind o sum de doi bii. Suma poate lua valori de la 0 la 2,
necesitnd doi bii pentru a fi exprimat. Bitul de ordin inferior al sumei poate fi
numit HS (half sum semisumal) iar bitul de ordin superior poate fi numit CO
(carry out - transport ctre exterior). Pentru HS i CO se pot scrie urmtoarele
formule:
HS=XY=XY+XY
CO=XY
Pentru a aduna operanzi de mai muli bii trebuie s asigurm efectuarea
transportului ntre poziiile biilor. Blocul structural ce efectueaz aceast
operaie se numete sumator complet. Pe lng intrrile X i Y, ai cror bii
urmeaz a fi adunai, un sumator complet este prevzut cu o intrare pentru bitul
de transport, CIN. Suma celor trei valori de intrare poate fi cuprins ntre 0 i 3,
putnd fi exprimat tot prin doi bii de ieire, S i COUT, ale cror formule
sunt:
S=XYCIN=XYCIN+XYCIN+XYCIN+XYCIN
COUT=XY+XCIN+YCIN
Aici, S este 1 dac exist un numr impar de intrri 1, iar COUT este 1
dac dou sau mai multe intrri sunt 1.
Un circuit care poate realiza funciile descrise prin formulele sumatorului
complet este cel din figura 5-39(a). Simbolul su logic este prezentat n 5-39(b).
Uneori, simbolul folosit este cel din 5-39(c), pentru ca desenele ce conin
sumatoare complete, conectate n cascad, s poat fi desenate mai aerisit.
146
Figura 5-39 Sumator complet: (a) schema circuitului la nivel de pori; (b) simbolul logic; (c)
variant de simbol logic adecvat conectrii n cascad
5.9.2
Sumatoare pieptene
Dou cuvinte binare a cte n bii pot fi adunate utiliznd un sumator

pieptene, adic un circuit format din n etaje de sumator complet conectate n
cascad, fiecare dintre ele prelucrnd cte un bit. n figura 5-40 apare circuitul
unui sumator pieptene de 4 bii. Intrarea de transport ctre bitul cel mai puin
semnificativ este, n mod normal, fixat la 0, iar ieirea de transport a fiecrui
sumator complet este conectat la intrarea de transport a urmtorului sumator
complet mai semnificativ.
Figura 5-40 Sumator pieptene de 4 bii
Sumatoarele complete sunt lente din cauz c, n cazul cel mai

defavorabil, transportul trebuie s se propage de la sumatorul complet cel mai
puin semnificativ pn la cel mai semnificativ. O astfel de situaie se ntlnete,
de exemplu, n cazul n care unul dintre termeni este 11...11, iar cellalt este
00...01.
5.9.3
Circuite de scdere
Un circuit de scdere complet prelucreaz un bit conform algoritmului de

scdere n binar, biii de intrare fiind X (desczutul), Y (scztorul) i BIN
(mprumutul din exterior), iar biii de ieire fiind D (diferena) i BOUT
147
(mprumutul ctre exterior). Putem

corespunztoare tablei scderii n binar:
scrie
urmtoarele
ecuaii
logice
D=XYBIN
BOUT=XY+XBIN+YBIN
Aceste formule seamn foarte mult cu cele corespunztoare sumatorului
complet. Putem astfel construi un circuit de scdere complet pe baza unui
sumator complet, ca n figura 5-41. Pentru a nu avea probleme, am dat
circuitului sumatorului complet din 5-41(a) un nume fictiv, 74x999. Aa cum
se vede n 5-41(c), putem interpreta funcia aceluiai circuit fizic ca scdere
complet, atribuindu-i un alt simbol, cu semnalele de mprumut din exterior,
ctre exterior i scztor active n LOW.
Deci pentru a construi un circuit pieptene de scdere a doi operanzi de n
bii, activi n HIGH, putem utiliza n dispozitive 74x999 i inversoare, ca n
figura 5-40(d). Observai c, n cazul scderii, intrarea de mprumut de la nivelul
bitului celui mai puin semnificativ trebuie negat (adic nu exist mprumut),
ceea ce, pentru o intrare activ n LOW, nseamn c, fizic, pinul trebuie s fie 1
sau HIGH. Situaia este exact opus fa de adunare, unde acelai pin de intrare
corespunde transportului din exterior, activ n HIGH, adic 0 sau LOW.
Figura 5-41 Transformarea circuitelor de adunare n circuite de scdere: (a) sumator complet;
(b) circuit de scdere complet; (c) interpretarea circuitului din (a) drept circuit de scdere
complet; (d) circuit de scdere pieptene
148
5.9.4
Sumatoare cu anticiparea transportului
Ecuaia logic aferent bitului i al sumei obinute cu un sumator binar se

poate scrie, de fapt, destul de simplu: s i =x i y i c i
Complexitatea crete cnd exprimm c i n funcie de x 0 x i-1 , y 0 yi-1, iar
dup explicitarea funciilor XOR obinem o ntreag ncurctur. Dar dac
dorim s prentmpinm acest lucru, putem mcar s simplificm aspectul
expresiei c i , cu ajutorul conceptului de anticipare a transportului.
Figura 5-42 ilustreaz conceptul de baz. Blocul numit matrice de
anticipare a transportului calculeaz c i pentru un numr fix i restrns de
niveluri logice, pentru orice valoare i rezonabil. Dou definiii caracterizeaz
matricea de anticipare a transportului:
Pentru o anumit combinaie de intrri xi i yi se spune c etajul
sumator i genereaz transport dac produce un transport ctre exterior
de 1 (ci+1=1) independent de valoarea intrrilor x0 xi-1, y0 yi-1 i c0.
Pentru o anumit combinaie de intrri xi i yi se spune c etajul
sumator i propag transporturile dac produce un transport ctre
exterior de 1 (ci+1=1) n prezena unei combinaii de intrare format din
x0 xi-1, y0 yi-1 i c0, pentru care apare un transport de 1 (ci+1=1)
dinspre exterior.
Figura 5-42 Structura unui etaj de sumator cu anticipare a transportului
n conformitate cu definiiile de mai sus, putem scrie ecuaiile logice

pentru un semnal ce genereaz transport, g i , i pentru un semnal ce propag
transporturile, p i , corespunztoare fiecrui etaj al unui sumator cu anticipare a
transportului:
gi= xi yi
p i =x i + y i
149
nseamn c un etaj genereaz necondiionat un transport dac ambii bii

ai operanzilor sunt 1 i c propag transporturile dac minimum unul dintre biii
operanzilor este 1. Acum putem exprima semnalul de la ieirea de transport a
unui etaj n funcie de semnalele de generare i propagare:
c i+1 =g i + p i c i
n figura 5-43 este prezentat schema unui circuit sumator pe 4 bii.
Observai c al doilea nivel este realizat cu semnale active n LOW, deoarece
porile inversoare sunt n general mai rapide dect cele neiversoare.
Figura 5-43 Schema logic a unui sumator binar pe 4 bii
150
6. Circuite logice secveniale. Bistabili

Circuitele logice sunt de dou feluri: combinaionale i secveniale.
Un circuit logic combinaional este acela ale crui ieiri depind doar de intrrile
sale curente. Rotatorul pentru selectarea canalelor de la modelele vechi de
televizoare seamn cu circuitele combinaionale, ieirea lui selectnd un
canal numai n funcie de intrarea lui curent, poziia butonului.
Circuitul logic secvenial este acel circuit ale crui ieiri nu depind numai
de intrrile sale curente, ci i de succesiunea anterioar a intrrilor, posibil
nedeterminat n timp. Circuitul comandat de butoanele cu revenire pentru
comutarea pe canalul urmtor sau pe cel precedent ale unui televizor sau
videocasetofon este un circuit secvenial, ntruct canalul selectat depinde de
succesiunea anterioar de apsri pe butoanele de comutare a canalelor cu cte
unul nainte/napoi, cel puin din momentul n care v-ai aezat n faa
televizorului, acum 10 ore, i poate chiar de cnd ai conectat prima oar
aparatul la priza din perete.
Deci este suprtor i adesea imposibil s descriei comportarea unui
circuit secvenial prin intermediul unui tabel ce conine ieirile n funcie de o
succesiune de intrri care a fost recepionat naintea momentului de timp
curent. Pentru a ti n ce direcie mergei, trebuie s tii unde v aflai. n cazul
selectorului de canale TV, este imposibil de aflat care este canalul curent
selectat, privind numai la secvena de apsri anterioare pe butoanele
nainte/napoi, indiferent dac studiem 10 sau 1000 de apsri anterioare ale
butoanelor. Este necesar nc o informaie starea curent a selectorului de
canale.
Starea unui circuit secvenial este un ansamblu de variabile de stare ale
cror valori conin, n orice moment, toate informaiile despre perioada
anterioar necesare pentru cunoaterea comportrii viitoare a circuitului.
n exemplul cu selectorul de canale, numrul canalului curent este starea
curent. n interiorul televizorului, acest numr poate fi stocat sub forma a apte
variabile binare de stare, cu care se poate reprezenta un numr zecimal cuprins
ntre 0 i 127. Cunoscnd starea curent (numrul canalului), putem spune
ntotdeauna care va fi starea urmtoare, n funcie de intrri (apsri pe
butoanele de comutare nainte/napoi cu cte un canal). n acest exemplu, una
dintre ieirile evidente ale circuitului secvenial este codarea strii nsei, adic
afiarea numrului canalului. Alte ieiri, din interiorul televizorului, pot fi
funcii combinaionale exclusiv de stare (de ex. selectarea acordului pe
VHF/UHF/cablu) sau att de stare, ct i de intrare (de ex., la unele modele de
151
5BCircuite logice secveniale. Bistabili
TV, stingerea aparatului cnd starea curent este 0 i se apas butonul

napoi).
Nu este necesar ca variabilele de stare s aib o semnificaie fizic direct
i, n multe cazuri, exist mai multe posibiliti de a alege variabilele pentru a
descrie un anumit circuit secvenial. De exemplu, la selectorul de canale TV,
starea poate fi memorat sub forma a trei cifre BCD sau a 12 bii, multe dintre
combinaiile de bii (din cele 4096 posibile) nefiind utilizate.
n circuitele logice digitale, variabilele de stare sunt valori binare
corespunztoare anumitor semnale logice din circuit. Un circuit cu n variabile de
stare binare are 2n stri posibile. Orict de mare ar fi numrul 2n, el este
ntotdeauna finit, i niciodat infinit, de aceea circuitele secveniale sunt
denumite uneori automate de stri finite.
La majoritatea circuitelor secveniale, schimbrile de stare au loc la
momente stabilite de un semnal de tact asincron. Figura 6-1 prezint diagramele
temporale i denumirile caracteristice unui semnal de tact tipic. Prin convenie,
un semnal de tact este activ n HIGH dac modificarea strilor are loc pe frontul
ascendent al semnalului de tact, adic atunci cnd semnalul de tact trece n
starea HIGH, i este activ n LOW n cazul complementar. Perioada de tact este
intervalul de timp dintre dou tranziii succesive n acelai sens, iar frecvena de
tact este inversul perioadei. Primul front sau impuls dintr-o perioad de tact sau,
uneori, nsi perioada sunt denumite impuls de tact. Factorul de comand
reprezint procentual intervalul de timp din perioada n care semnalul de tact are
nivelul de confirmare. Sistemele digitale tipice, de la ceasurile digitale i pan la
supercalculatoare, folosesc un oscilator cu cristal de cuar pentru a genera
semnalul de tact asincron. Frecvenele de tact pot fi cuprinse ntre 32,768 KHz
(pentru ceasuri) i 500 MHz (pentru microprocesoarele CMOS RISC cu un ciclu
de 2 ns); sistemele tipice cu componente TTL i CMOS au frecvene de tact
din domeniul 5 ... 150 MHz.
n capitolul de fa vom discuta despre dou tipuri de circuite secveniale
care se regsesc n majoritatea schemelor practice cu componente discrete.
Circuitul secvenial cu reacie utilizeaz pori obinuite i bucle de reacie
pentru a conferi unui circuit logic capacitate de memorare, crendu-se astfel
blocuri structurale de circuite secveniale, cum sunt circuitele latch i CBB,
utilizate n scheme de complexitate mai mare. Automatele de stri sincronizate
cu semnal de tact utilizeaz aceste blocuri structurale, n special CBB de tip D
active pe fronturi, pentru a crea circuite ale cror intrri sunt explorate i ale
cror ieiri comut sincron cu un semnal de tact de comand. Alte tipuri de
circuite secveniale, cum sunt cele de mod fundamental general, de mod multiimpuls i multi-faz, i gsesc uneori aplicaii n sistemele de nalt performan
i VLSI.
152
Figura 6-1 Semnale de tact: (a) active n HIGH; (b) active n LOW
6.1 Elemente bistabile

Cel mai simplu circuit secvenial const dintr-o pereche de inversoare ce
formeaz o bucl de reacie, ca n fig. 6-2. El are zero intrri i dou ieiri, Q i
Q_L.
6.1.1
Analiza digital
Circuitul din fig. 7-2 este denumit frecvent bistabil, deoarece o analiz strict
digital arat c el are dou stri stabile. Cnd Q este HIGH, inversorul din
partea de jos are intrarea HIGH i ieirea LOW, fornd n HIGH ieirea
inversorului din partea de sus, aa cum am i considerat n ipotez. Dar cnd Q
este LOW, inversorul de jos are intrarea LOW i ieirea HIGH, ceea ce foreaz
Q n LOW - o alt stare stabil. Pentru a descrie starea circuitului putem folosi o
singur variabil de stare - starea semnalului Q; sunt posibile dou stri, Q = 1 i
Q = 0.
Elementul bistabil este aa de simplu c nici nu are intrri, deci nu exist
nici o cale de a-i comanda sau modifica strile. La alimentarea iniial a
circuitului, acesta trece aleator n una dintre cele dou stri i rmne aa la
infinit.
153
Figura 6-2 Pereche de inversoare ce formeaz un element bistabil
6.2 Circuite latch i circuite basculante bistabile

Circuitele latch i circuitele basculante bistabile (CBB) sunt blocurile
structurale de baz ale majoritii circuitelor secveniale. Sistemele digitale
tipice folosesc astfel de circuite ncorporate n dispozitive clasificate dup
funciile pe care le realizeaz, preambalate n capsule de circuite integrate
standardizate. n mediile de proiectare de ASIC, circuitele latch i CBB
formeaz celule predefinite tipice, cu parametrii stabilii de furnizorul de ASIC.
ns, n orice CI sau ASIC standardizat, fiecare celul latch sau CBB este
proiectat de obicei ca un circuit secvenial cu reacie, din pori logice separate
i bucle de reacie.
Toi proiectanii de circuite digitale denumesc prin cuvintele circuit
basculant bistabil (flip-flop), prescurtat CBB, un dispozitiv secvenial care, n
mod normal, preia eantioane din semnalele de intrare i i modific semnalele
de ieire numai la momente determinate de un semnal de tact. De asemenea, cei
mai muli proiectani de circuite digitale folosesc denumirea latch pentru un
dispozitiv secvenial care i supravegheaz intrrile permanent i i schimb
ieirile n orice moment, fr a depinde de un semnal de tact.
6.2.1
Circuite latch S-R
n fig. 6-3 este prezentat un circuit latch S-R (set-reset) cu pori NOR.
Circuitul are dou intrri, S i R, i dou ieiri, notate cu Q i QN, QN fiind, n
mod normal, complementul lui Q. Semnalul QN mai este uneori notat cu Q
sau Q_L.
Dac att S, ct i R sunt 0, circuitul se comport ca un element bistabil apare o bucl de reacie care l menine ntr-una dintre cele dou stri logice, Q
= 0 sau Q = 1. Aa cum observai n fig. 6-3(b), este necesar ca fie S, fie R s fie
confirmate pentru ca bucla de reacie s fie forat s treac n starea dorit. S
fixeaz (set) sau prefixeaz (preset) ieirea Q n 1; R readuce n 0 (reset)
sau,terge (clear) ieirea Q. Dup negarea uneia dintre intrrile S i R, circuitul
154
latch rmne n starea n care a fost adus. Figura 6-4(a) prezint comportarea
funcional a unui circuit latch S-R cnd i se aplic la intrare o secven de
impulsuri uzual. Sgeile arat cauzalitatea - corespondena dintre tranziiile de
la intrare i cele produse la ieire.
Figura 6-3 Circuit latch S-R: (a) schema cu pori NOR a circuitului; (b) tabelul funciei
Figura 6-4 Funcionare tipic a unui circuit latch S-R: (a) intrri normale; (b) S i R
confirmate simultan
n majoritatea aplicaiilor cu circuite latch S-R, ieirea QN (sau Q) este

ntotdeauna complementul ieirii Q. Totui, notaia Q nu este foarte corect,
deoarece exist un caz cnd aceast ieire nu este complementul lui Q. Dac att
S, ct i R sunt 1, aa cum se ntmpl n cteva puncte din fig. 6-4(b), atunci
ambele ieiri sunt forate s treac n 0. Cnd negm oricare intrare, ieirile revin
la funcionarea complementar, ca de obicei. Dar dac negm simultan ambele
intrri, starea urmtoare a circuitului devine imprevizibil, acesta putnd intra,
practic, n oscilaie sau n starea metastabil. Metastabilitatea se mai poate
manifesta daca pe S sau R se aplic un impuls 1 prea ngust.
n fig. 6-5 apar trei simboluri logice diferite pentru acelai circuit latch SR. Simbolurile se deosebesc prin modul n care este tratat ieirea
complementar. Cronologic, simbolul (a) a fost primul utilizat, denumirea
semnalului activ n LOW sau complementar fiind nscris n interiorul
simbolului dreptunghiular al funciei. n proiectarea cu cerculee se prefer ns
cea de-a doua form, cu un cercule inversor n exteriorul dreptunghiului.
Ultimul simbol este, evident, incorect.
n fig. 6-6 sunt definii parametrii temporali ai circuitului latch S-R.
Timpul de propagare este timpul necesar ca o tranziie a unui semnal de intrare
155
s produc o tranziie a unui semnal de ieire. Un anumit circuit latch sau un

CBB pot fi caracterizate de valori diferite ale timpului de propagare - cte o
valoare pentru fiecare pereche de semnale de intrare i ieire. De asemenea,
timpul de propagare poate avea valori diferite dup cum tranziia semnalului de
ieire se face de la LOW la HIGH sau de la HIGH la LOW. La un circuit latch
S-R, o tranziie LOW-HIGH a intrrii S poate produce o tranziie LOW-HIGH a
ieirii Q, deci timpul de propagare este t pLH(SQ) , corespunztor tranziiei 1 din
figur. n mod asemntor, o tranziie LOW-HIGH a intrrii R poate produce o
tranziie HIGH-LOW a ieirii 0, deci timpul de propagare este t pHL(RQ) ,
corespunztor tranziiei 2 din figur. n desen nu apar tranziiile corespunztoare
ale ieirii QN, timpii de propagare respectivi fiind t PHL(SQN) i t pLH(RQN) .
Figura 6-5 Simboluri pentru circuitul latch S-R: (a) fr cercule; (b) preferat n proiectarea cu
cerculee; (c) incorect din cauza dublei negaii
Figura 6-6 Parametri temporali ai unui circuit latch S-R
n cataloage se precizeaz, de obicei, limea minim a impulsului pentru

intrrile S i R. Aa cum vedei n fig. 6-6, circuitul poate s intre n starea
metastabil i s se menin aa un interval de timp nedeterminat dac pe S sau
pe R se aplic un impuls de lime mai mic dect cea minim, notat t pw(min) .
Circuitul poate fi scos categoric din starea metastabil numai prin aplicarea pe S
sau pe R a unui impuls de o lime egal sau mai mare ca limea minim.
156
6.2.2
Circuite latch
Un circuit latch S-R (citete non S - non R), cu intrrile set i reset
active n LOW, se poate construi cu pori NAND, ca n fig. 6-7(a). n familiile
de circuite logice TTL i CMOS, circuitele latch S-R sunt utilizate mai
frecvent dect cele S-R deoarece porile NAND sunt preferate porilor NOR.
Aa cum arat i tabelul funciei din fig. 6-7(b), funcionarea unui circuit
latch S-R este asemntoare cu cea a circuitului S-R, dar cu dou diferene
majore. n primul rnd, S i R sunt active n LOW, deci circuitul reine n
memorie starea sa anterioar cnd S = R = 1; intrrile active n LOW sunt
indicate clar n simbolul din (c). n al doilea rnd, cnd S i R se confirm
simultan, ambele ieiri ale circuitului trec n 1, nu n 0, ca la circuitul S-R. Cu
excepia acestor deosebiri, circuitul S-R funcioneaz la fel ca S-R, inclusiv
n ceea ce privete problemele de temporizare i de metastabilitate.
Figura 6-7 Circuit latch S-R: (a) schema cu pori NAND a circuitului; (b) tabelul funciei;
(c) tabelul logic
6.2.3
Circuit latch S-R cu intrare de activare
Circuitele latch S-R sunt permanent sensibile la variaiile intrrilor S i

R. Dar ele se pot modifica uor astfel nct s prezinte aceast sensibilitate
numai atunci cnd este confirmat o intrare de activare C. n fig. 6-8 observai
un circuit latch S-R cu intrare de activare. Aa cum arat tabelul funciei,
circuitul se comport ca un latch S-R cnd C = 1 i i pstreaz starea
anterioar cnd C = 0. Comportarea acestui circuit la aplicarea unui set tipic de
semnale de intrare este ilustrat in fig. 6-9. Dac att S, ct i R sunt 1 atunci
cnd C trece din 1 n 0, circuitul se comport ca un latch S-R la care S i R se
neag simultan, adic starea urmtoare este imprevizibil i ieirea poate deveni
metastabil.
157
Figura 6-8 Circuit latch S-R cu intrare de activare: (a) schema cu pori NAND a circuitului;
(b) tabelul funciei; (c) simbolul logic
Figura 6-9 Funcionarea tipic a unui circuit latch S-R cu intrare de activare
6.2.4
Circuit latch D
Circuitele latch S-R se ntrebuineaz n aplicaii de comand, unde se

pune frecvent problema activrii unui indicator (flag) ca rspuns la apariia
anumitor condiii i a dezactivrii acestuia atunci cnd condiiile nceteaz s
existe. Deci comandm intrrile set i reset oarecum independent. Dar uneori
avem nevoie de circuite latch pentru simpla stocare a unor bii de informaie,
fiecare bit parvenindu-ne pe cte o linie de semnal i trebuind s fie stocat
undeva. n asemenea aplicaii se poate folosi un circuit latch D.
Figura 6-10 prezint un circuit latch D. Schema lui logic este uor de
recunoscut deoarece este cea a unui latch S-R cu intrare de activare la care se
adaug un inversor, pentru a genera intrrile S i R dintr-un semnal de intrare
unic, D (de date). n acest mod se elimin situaiile suprtoare ce caracterizeaz
circuitele latch S-R, cnd S i R pot fi confirmate simultan. Intrarea de comand
a unui latch D, notat cu C n (c), mai este denumit uneori ENABLE, CLK sau
G, iar n unele scheme de latch D este activ n LOW.
Un exemplu de comportare funcional a circuitului latch D este prezentat
n fig. 6-11. Cnd intrarea C este confirmat, ieirea Q urmrete intrarea D. n
acest caz, se spune despre latch c este deschis, iar calea dintre intrarea D i
ieirea Q este transparent, motiv pentru care circuitul este numit deseori
latch transparent. Cnd intrarea C este negat, circuitul se nchide; ieirea Q
158
pstreaz ultima sa valoare i nu mai variaz ca rspuns la D, atta timp ct C

rmne negat.
Figura 6-10 Circuit latch D: (a) schema cu pori NAND a circuitului; (b) tabelul funciei; (c)
simbolul logic
Figura 6-11 Comportarea funcional a circuitului latch D cu diferite semnale de intrare
n fig. 6-12 este prezentat mai detaliat comportarea n timp a circuitului

latch D. Apar patru parametri temporali diferii, afereni semnalelor ce se
propag de la intrrile C sau D la ieirea Q. De exemplu, n cazul tranziiilor 1 i
4, circuitul este nchis iniial, iar intrarea D este opus fa de ieirea Q, deci
atunci cnd C trece n 1, circuitul se deschide i ieirea 0 se modific dup un
interval de timp t pLHCCQ) sau t pHL(CQ} . n cazul tranziiilor 2 i 3,intrarea C este
deja 1 i circuitul este deja deschis, deci Q urmrete n mod transparent
variaiile intrrii D, cu ntrzierile t pH1,(DQ) i t p LH(DQ). Ali patru parametri,
care nu apar aici, precizeaz decalajele temporale aferente ieirii QN.
Dei circuitele latch D elimin problema ce apare la cele de tip S-R cnd
S = R = 1, ele nu elimin i problema metastabilitii. Aa cum se vede n fig. 612, exist o fereastr de timp (haurat) n zona frontului descendent al lui C, n
care intrarea D nu trebuie s se modifice. Fereastra ncepe cu un interval de timp
t setup nainte de frontul descendent al lui C; t setup , se numete timp de pregtire
(setup time). Fereastra se termin dup un interval de timp t hold dup frontul
descendent; t hold se numete timp de meninere (hold time). Dac D se modific
n orice moment al ferestrei, n timpul de pregtire i n cel de meninere, ieirea
circuitului latch devine imprevizibil i poate intra n metastabilitate, ca n cazul
ultimului front descendent din desen.
159
Figura 6-12 Parametri temporali ce caracterizeaz un circuit latch D
6.2.5
CBB de tip D, activ pe front
Un CBB de tip D, activ pe frontul pozitiv este format dintr-o pereche de

circuite latch D, ca n fig. 6-13, iar circuitul astfel obinut exploreaz intrarea D
i i modific ieirile Q i QN numai pe frontul ascendent al unui semnal de
comand CLK. Primul circuit latch este denumit master (stpn); este deschis i
urmrete intrarea cnd CLK este 0. Cnd CLK trece n 1, circuitul master se
nchide i ieirea lui este transferat celui de-al doilea circuit latch, numit slave
(sclav). Circuitul slave este deschis atta timp ct CLK este 1, dar i modific
starea numai la nceputul acestui interval, deoarece atunci circuitul master este
nchis i nu i mai modific starea n restul intervalului.
Figura 6-13 CBB de tip D activ pe frontul pozitiv: (a) schema cu circuite latch D; (b) tabelul
funciei; (c) simbolul logic
Triunghiul de la intrarea CLK a CBB de tip D indic modul n care se

comport circuitul - activ pe fronturi - i se numete indicator al intrrii
dinamice. n fig. 6-14 sunt prezentate cteva exemple de comportare funcional
a CBB pentru cteva tranziii de intrare. Semnalul QM este semnalul de ieire al
circuitului latch master. Observai c acest semnal se modific numai cnd CLK
este 0. Cnd CLK trece n 1, valoarea de curent corespunztoare lui QM este
transferat n Q, QM fiind mpiedicat s se modifice pan cnd CLK trece din
nou n 0.
160
Figura 6-15 prezint mai detaliat comportarea n timp a CBB de tip D.

Toi timpii de propagare se msoar de la frontul ascendent al semnalului CLK,
deoarece acesta este singurul eveniment care produce modificarea ieirilor.
Valorile timpilor de propagare pot fi diferite pentru tranziiile de ieire LOWHIGH i HIGH-LOW.
Figura 6-14 Comportarea funcional a unui CBB de tip D, activ pe frontul pozitiv
Asemenea unui circuit latch D, CBB de tip D, activ pe fronturi este

caracterizat de o fereastr temporal de pregtire i meninere, interval n care
intrarea D nu trebuie s se modifice. Fereastra se afl n zona frontului de
activare al semnalului CLK, iar n fig. 6-15 este evideniat prin hauri. Dac
timpii de pregtire i de meninere nu sunt respectai, ieirea CBB va trece ntr-o
stare stabil, 0 sau 1, dar imprevizibil. ns n unele cazuri ieirea va oscila sau
va intra n starea metastabil de la jumtatea distanei dintre 0 i 1, aa cum este
exemplificat pe desen pentru penultimul impuls de tact. Cnd CBB intr n
starea metastabil, el va reveni ntr-o stare stabil numai dup un interval de
timp determinat probabilistic. El mai poate fi adus ntr-o stare stabil prin
aplicarea unui alt front de activare al semnalului de tact, pentru care intrarea D
respect timpii de pregtire i de meninere impui, ca n cazul ultimului impuls
de tact din figur.
Figura 6-15 Comportarea temporal a unui CBB de tip D, activ pe frontul pozitiv
161
Un CBB de tip D, activ pe frontul negativ are doar intrarea de tact

inversat, astfel c toate fenomenele descrise mai sus sunt activate de frontul
descendent al semnalului CLK_L; prin convenie, activarea pe frontul
descendent este considerat de nivel activ LOW. Tabelul funciei i simbolul
logic pentru acest tip de CBB sunt cele din fig. 6-16.
Figura 6-16 CBB de tip D, activ pe frontul negativ: (a) schema cu circuite latch D: (b) tabelul
funciei: (c) simbolul logic
Unele CBB de tip D au intrri asincrone, care pot fi folosite pentru a trece
forat circuitul ntr-o anumit stare, independent de intrrile CLK i D. Aceste
intrri, denumite uzual PR (preset- prefixare) i CLR (clear - tergere), se
comport ca intrrile set i reset ale unui circuit latch S-R. Simbolul logic i
circuitul NAND cu pori aferente unui CBB de tip D, activ pe fronturi, prevzut
cu aceste intrri sunt prezentate n fig. 6-17. Unii proiectani de circuite logice
folosesc intrrile asincrone pentru realizarea unor funcii secveniale dificile,
ns este de preferat ca aceste intrri s fie pstrate pentru iniializare i testare,
pentru a aduce forat un circuit secvenial ntr-o stare iniial cunoscut.
Figura 6-17 CBB de tip D, activ pe frontul pozitiv, cu intrri de prefixare i tergere: (a)
simbolul logic: (b) schema cu pori NAND
6.2.6
CBB de tip D, activ pe front i cu intrare de activare
Una dintre funciile cerute, de obicei, la CBB de tip D este capacitatea de

pstrare a ultimei valori stocate, fr a trece la o nou valoare pe frontul de tact.
Acest lucru se realizeaz prin adugarea unei intrri de activare (enable), notat
162
cu EN sau CE (clock enable - activarea tactului). Denumirea activarea

tactului este sugestiv, ns funcia intrrii suplimentare nu se obine prin vreo
comand a semnalului de tact. n realitate, aa cum arat figura 6-18(a), un
multiplexor cu dou intrri comand valoarea ce se aplic la intrarea CBB de tip
D din interior. Dac EN este confirmat, se selecteaz semnalul extern de intrare
D; dac EN este negat, se folosete ieirea curent a CBB. Tabelul funciei
rezultate este cel din (b). Simbolul CBB se vede n (c); la unele CBB, intrarea de
activare este activ n LOW, fiind reprezentat cu un cercule inversor.
Figura 6-18 CBB de tip D, activ pe frontul pozitiv, cu intrare de activare: (a) schema
circuitului; (b) tabelul funciei; (c) simbolul logic
6.2.7
CBB de explorare
O funcie important pentru testarea dispozitivelor ASIC este aa-numita

capacitate de explorare. Se urmrete posibilitatea de a se comanda intrarea D a
CBB cu o alt surs de date, la testarea dispozitivului. Cnd toate CBB lucreaz
n modul de testare, o schem de testare poate fi preluat prin scanare de ctre
ASIC prin intermediul intrrilor alternative de date de la CBB. Dup ncrcarea
schemei de testare n ASIC, CBB revin n modul de lucru normal, toate fiind
comandate de semnalul de tact, ca de obicei. Dup unul sau mai multe impulsuri
de tact, CBB trec din nou n modul de testare, iar rezultatele testrii sunt
explorate din nou i furnizate la exterior.
n fig. 6-19(a) apare schema unui CBB cu capacitate de explorare tipic.
Nu este nimic altceva dect un CBB de tip D cu un multiplexor cu dou intrri
conectat la intrarea D. Cnd intrarea TE (test enable - activarea testrii) este
negat, circuitul se comport ca un CBB de tip D obinuit. Cnd TE este
confirmat, ea nu mai culege date de la D, ci de la TI (test input - intrarea de
testare). Aceast comportare funcional este descris n (b), iar simbolul
dispozitivului este reprodus n (c).
163
Figura 6-19 CBB de tip D, activ pe frontul pozitiv, cu capacitate de explorare: (a) schema
circuitului; (b) tabelul funciei; (c) simbolul logic
Intrrile suplimentare servesc la conectarea ntr-un lan de explorare a

tuturor CBB dintr-un ASIC, pentru efectuarea testrii. n fig. 6-20 este dat un
exemplu simplu de lan de explorare cu patru CBB. Intrrile TE ale tuturor CBB
sunt conectate la o intrare TE general, iar ieirea 0 a fiecrui CBB este
conectat n serie la intrarea TI a altuia. Conexiunile TI, TE i TO (test output ieire de testare) sunt destinate exclusiv testrii; restul schemei logice, conectat
la intrrile D i ieirile Q i care realizeaz funcia de baz a circuitului, nu apare
n desen.
Figura 6-20 Lan de explorare cu 4 CBB
Pentru testarea circuitului, inclusiv a schemei logice de baz, intrarea

general TE este confirmat pe durata a n impulsuri de tact, timp n care la
intrarea TE general se aplic n bii din vectorul de testare, care sunt explorai
(preluai) de cele n CBB; n fig. 6-20, n = 4. Apoi TE este negat i circuitul
este lsat s funcioneze pe o durat de unul sau mai multe impulsuri de tact.
Noua stare a circuitului, reprezentat de noile valori ale celor n CBB, poate fi
observat (explorat) la TO confirmnd TE pentru un timp de nc n impulsuri
de tact. Pentru ca procesul de testare s fie mai eficient, la intrare poate fi
explorat un alt vector de testare n acelai timp n care rezultatul precedent este
explorat la ieire.
Exist mai multe tipuri diferite de CBB de explorare, corespunznd
diferitelor tipuri de funcii de baz ale CBB. De exemplu, CBB de tip D cu
164
intrare de activare din fig. 6-18 poate fi prevzut cu capacitatea de explorare prin
nlocuirea multiplexorului intern cu dou intrri cu un multiplexor cu 3 intrri.
La fiecare impuls de tact, CBB preia unul dintre semnalele D, TI sau starea sa
curent, n funcie de valorile intrrilor EN i TE. i alte tipuri de CBB, ca J-K
i T, pe care le vom prezenta n continuare, pot fi prevzute cu capacitate de
explorare.
6.2.8
CBB de tip S-R master/slave
Am discutat mai devreme despre utilitatea circuitelor latch S-R n

aplicaiile de comand, cnd este posibil s existe condiii independente
pentru fixarea (set) i tergerea (reset) unui bit de comand. Dac se presupune
c bitul de comand trebuie s se modifice numai la anumite momente de timp,
determinate de un semnal de tact, atunci avem nevoie de un CBB de tip S-R
care, ntocmai ca unul de tip D, i modific ieirile numai pe anumite fronturi
ale semnalului de tact.
Dac, n CBB de tip D, activ pe frontul negativ, din fig. 6-16, nlocuim
circuitele latch de tip S-R cu unele de tip D, obinem CBB de tip S-R
master/slave din fig. 6-21. Ca i un CBB de tip D, cel de tipul S-R i modific
ieirile numai pe frontul descendent al unui semnal de comand, C. Noua
valoare de ieire depinde ns de valoarea de intrare nu numai n intervalul
frontului descendent, ci n ntregul interval ce precede frontul descendent i n
care C este 1. Aa cum se vede n fig. 6-22, un impuls ngust, aplicat pe S n
orice moment din acest interval fixeaz circuitul latch master la o anumita
valoare; similar, un impuls pe R l readuce n starea iniial. Valoarea transferat
la ieirea CBB pe frontul descendent al semnalului C depinde de aciunea
precedent asupra circuitului latch master - set sau reset - n intervalul ct C a
fost 1.
Simbolul logic al CBB de tip S-R master/slave, din fig. 6-21, nu este
prevzut cu un indicator al intrrii dinamice, deoarece CBB nu este, de fapt,
activ pe fronturi. El se aseamn mai mult cu un circuit latch ce urmrete
intrarea n ntregul interval n care C este 1, ns ieirea lui se modific astfel
nct s reflecte valoarea final pstrat numai cnd C trece n 0. Pe simbol, un
indicator de ntrziere a ieirii arat c semnalul de ieire nu se modific nainte
de a se nega intrarea de activare, C. CBB care se comport n acest mod sunt
numite uneori CBB active la impuls.
Funcionarea unui CBB de tip S-R master/slave este imprevizibil dac
att S, ct i R se confirm pe frontul descendent al lui C. n acest caz, ambele
ieiri, Q i QN, ale circuitului latch master sunt 1 chiar n faa frontului
descendent. Cnd C trece n 0, ieirile circuitului latch master se modific
imprevizibil, putnd deveni chiar metastabile.
165
Figura 6-21 CBB de tip S-R master/slave: (a) schema cu circuite latch S-R; (b) tabelul
Figura 6-22 Comportarea intern i funcional a unui CBB de tip S-R master/slave
6.2.9
CBB de tip J-K master/slave
Figura 6-23 CBB de tip J-K master/slave: (a) schema cu circuite latch S-R; (b) tabelul
Soluionarea situaiei cnd S i R sunt confirmate simultan este oferit de

CBB de tip J-K master/slave. Intrrile J i K sunt analoage cu S i R.
Deosebirea este c, aa cum arat fig. 6-23, confirmarea intrrii J duce la
confirmarea intrrii S a circuitului master numai dac ieirea QN curent a CBB
este 1 (deci Q = 0), iar confirmarea intrrii K duce la confirmarea intrrii R a
circuitului master numai dac ieirea Q curent este 1. Astfel, dac J i K se
confirm simultan, CBB trece n starea opus strii sale curente.
166
Figura 6-24 prezint comportarea funcional a unui CBB de tip J-K

master/slave pentru un set de intrri tipic. Remarcai c nu este necesar ca
intrrile J i K s fie confirmate la sfritul impulsului de activare pentru ca
ieirea CBB s se modifice la acel moment. De fapt, din cauza intercondiionrii
intrrilor S i R ale circuitului latch master, este posibil ca ieirea CBB s treac
n 1 chiar dac nu J, ci K este intrarea confirmat la sfritul impulsului de
activare. Acest comportament, denumit capcan de 1, este ilustrat de penultimul
impuls de activare din desen. Un comportament analog, numit capcan de 0,
este ilustrat de ultimul impuls de activare. Datorit modului de funcionare
descris, intrrile J i K ale unui CBB de tip J-K master/slave trebuie s pstreze
valori acceptate n ntregul interval n care C este 1.
6.2.10
CBB de tip J-K, activ pe front
Problema capcanei de 1 i de 0 este rezolvat la CBB de tip J-K, activ pe

front, al crui echivalent funcional apare n fig. 6-25. Avnd n interior un CBB
de tip D, activ pe front, CBB de tip J-K, activ pe front exploreaz intrrile pe
frontul ascendent al semnalului de tact i genereaz valoarea de ieire urmtoare
conform ecuaiei caracteristice Q* = J Q' + K' Q.
n fig. 6-26 este prezentat comportarea funcional tipic unui CBB de
tip J-K, activ pe front. Asemenea intrrii D a unui CBB de tip D, activ pe front,
n vederea unei funcionri corecte, intrrile J i K ale unui CBB de tip J-K
trebuie s respecte valorile date de productor pentru timpii de pregtire i de
meninere, avnd ca referin frontul de activare al semnalului de tact.
Figura 6-24 Comportarea intern i funcional a unui CBB de tip J-K master/slave
167
Figura 6-25 CBB de tip J-K, activ pe front: (a) schema echivalent, cu un CBB de tip D, activ
pe front; (b) tabelul funciei; (c) simbolul logic
Figura 6-26 Comportarea funcional a unui CBB de tip J-K, activ pe front
Deoarece CBB de tip J-K, active pe front elimin problema capcanelor de

1 i 0 i pe cea a confirmrii simultane a ambelor intrri de comand, ele au scos
din competiie, n mare msur, tipurile mai vechi active pe front. 74x109 este
un CBB de tip J-K, activ pe front, din familia TTL, cu intrarea K activ n
LOW (i denumit K sau K_L).
Cea mai rspndit aplicaie a CBB de tip J-K o constituie automatele de
stri sincronizate cu semnal de tact. Funcia logic prin care se obine starea
urmtoare a unui CBB de tip J-K este uneori mai simpl dect cea pentru CBB
de tip D. Totui, majoritatea automatelor de stri se proiecteaz tot cu CBB de
tip D, deoarece metodologia de proiectare este ceva mai simpl i pentru c
majoritatea dispozitivelor cu logic secvenial programabil conin CBB de tip
D, nu J-K. Prin urmare, vom acorda mai mult atenie circuitelor bistabile de tip
D.
6.2.11
CBB de tip T
CBB de tip T (de la toggle = circuit bistabil) i schimb starea la fiecare

impuls de tact. Figura 6-27 prezint simbolul i ilustreaz comportarea unui
CBB de tip T, activ pe frontul pozitiv. Remarcai c semnalul de la ieirea Q a
CBB are o frecven egal exact cu jumtate din frecvena semnalului de intrare,
T. n fig. 6-28 vedei cum se obine un CBB de tip T dintr-unul de tip D sau JK. Bistabilele de tip T sunt folosite cu precdere la numrtoare i divizoare de
frecven.
168
n numeroase aplicaii ale CBB de tip T, circuitul nu trebuie s basculeze

la fiecare impuls de tact. n asemenea aplicaii se pot folosi CBB de tip T cu
intrare de activare. Aa cum se vede n fig. 6-29, CBB i schimb starea pe
frontul semnalului de tact numai dac semnalul de activare EN este confirmat.
Ca i intrrile D, J i K de la celelalte CBB active pe front, intrarea EN trebuie
s respecte valorile timpilor de pregtire i meninere, a cror referin este
frontul de activare al semnalului de tact. n fig. 6-30 apar circuitele din fig. 6-28,
uor modificate, prevzute cu o intrare EN.
Figura 6-27 CBB de tip T, activ pe frontul pozitiv: (a) simbolul logic; (b) comportarea
funcional
Figura 6-28 Configuraii de circuit posibile pentru un CBB de tip T: (a) cu CBB de tip D; (b)
cu CBB de tip J-K
Figura 6-29 CBB de tip T, activ pe frontul pozitiv, cu intrare de activare: (a) simbolul logic;
(b) comportarea funcional
Figura 6-30 Scheme posibile pentru un CBB de tip T cu intrare de activare: (a) cu CBB de tip
D; (b) cu CBB de tip J-K
169
170
7. Circuite logice secveniale numrtoare,

registre de deplasare, circuite iterative
7.1 Numrtoare
Denumirea numrtor este utilizat, n general, pentru orice circuit
secvenial sincron a crui diagram de stri conine un singur ciclu, ca aceea din
fig. 7-1. Numrul de stri din ciclul unui numrtor se numete modulo. Un
numrtor cu m stri este numit adesea numrtor modulo m sau, uneori,
numrtor divizor cu m. Un numrtor modulo un numr diferit de puterile lui 2
prezint stri suplimentare care nu sunt folosite n funcionare normal.
Figura 7-1 Structura general a diagramei de stri a unui numrtor un singur ciclu
Tipul de numrtor cel mai mult utilizat este, probabil, numrtorul binar
de n bii. Un astfel de numrtor are n CBB i 2n stri, care sunt parcurse n
ordinea 0, 1, 2,..., 2n-l, 0, 1, ... . Codul fiecrei stri corespunde ntregului binar
respectiv, de n bii.
7.1.1
Numrtoare pieptene
Un numrtor binar de n bii se poate construi cu doar n CBB i nici un fel

de alte componente, pentru orice valoare n. n fig. 7-2 este prezentat un
asemenea numrtor cu n=4. Un CBB de tip T i schimb starea (basculeaz)
pe fiecare front ascendent al semnalului de tact de la intrarea sa. Deci fiecare bit
al numrtorului trece n valoarea opus dac i numai dac bitul imediat
precedent trece din 1 n 0. Aceasta corespunde succesiunii normale de numrare
171
6BCircuite logice secveniale numrtoare, registre de deplasare, circuite iterative
n binar, trecerea unui anumit bit din 1 n 0 genernd un transport ctre

urmtorul bit mai semnificativ. Numrtorul se numete numrtor pieptene
deoarece informaia de transport unduiete de la biii cei mai puin
semnificativi ctre biii mai semnificativi, cte un bit o dat.
Figura 7-2 Numrtor binar pieptene de 4 bii
7.1.2
Numrtoare sincrone
La un numrtor pieptene sunt necesare mai puine componente dect la

orice alt tip de numrtor binar, ns preul pltit pentru aceasta este viteza mai
sczut dect a oricrui alt tip de numrtor binar. n cazul cel mai defavorabil,
cnd bitul cel mai semnificativ este cel ce trebuie s se modifice, ieirea nu
devine valid dect dup un timp n t TQ dup apariia frontului ascendent al
semnalului CLK, unde t TQ este timpul de propagare de la intrarea la ieirea unui
CBB de tip T.
La un numrtor sincron, intrrile de tact ale tuturor CBB sunt conectate
la acelai semnal CLK, astfel c ieirile tuturor CBB se modific simultan, dup
un interval de timp de numai t TQ ns. Aa cum se vede n fig. 7-3, n acest scop
este necesar utilizarea unor CBB de tip T cu intrri de activare; ieirea
basculeaz pe frontul ascendent al semnalului T dac i numai dac EN este
confirmat. Schema logic combinaional de la intrrile EN impune care dintre
CBB basculeaz pe fiecare front ascendent al lui T.
Aa cum arat fig. 7-3, se poate prevedea i un semnal de control al
activrii, CNTEN. Fiecare CBB de tip T basculeaz dac i numai dac
semnalul CNTEN este confirmat i toi biii de ordine inferioare ai
numrtorului sunt 1. Ca i n cazul numrtorului binar pieptene, un numrtor
binar sincron de n bii se poate construi folosind o anumit schem logic pentru
172
fiecare bit, n cazul de fa - un CBB de tip T cu intrare de activare i o poart

AND cu dou intrri.
Figura 7-3 Numrtor sincron binar de 4 bii cu circuit logic de activare serie
Structura de numrtor din fig. 7-3 este denumit uneori numrtor

sincron serie, deoarece semnalele combinaionale de activare se propag serial
de la biii cei mai puin semnificativi ctre cei mai semnificativi. Dac perioada
de tact este prea scurt, este posibil ca timpul de propagare de la LSB la MSB ai
numrtorului s nu fie suficient. Problema aceasta este eliminat n fig. 7-4 prin
comandarea fiecrei intrri EN cu o poart AND folosit numai n acest scop,
rezultnd o schem logic cu un singur nivel. Am obinut astfel un numrtor
sincron paralel - cea mai rapid structur de numrtor binar.
Figura 7-4 Numrtor sincron binar de 4 bii cu circuit logic de activare paralel
173
7.1.3
Numrtoare MSI i aplicaii ale lor
Cel mai utilizat numrtor MSI este 74x163, un numrtor binar sincron
de 4 bii, cu intrri de ncrcare i de tergere active n LOW, avnd simbolul
logic tradiional din fig. 7-5. Funcionarea sa este sistematizat n tabelul de stri
din tabelul 7-1, iar schema sa logic intern este cea din fig. 7-6.
Figura 7-5 Simbolul logic tradiional al numrtorului 74x163
n interiorul unui 163, CBB utilizate sunt de tip D, nu T, pentru ca

funciile de ncrcare i de tergere s se realizeze mai uor. Fiecare intrare D
este comandat de un multiplexor cu dou intrri, format dintr-o poart OR i
dou pori AND. Ieirea multiplexorului este 0 dac semnalul de intrare CLR_L
este confirmat. n caz contrar, poarta AND din partea de sus las s treac semnalul de date de intrare (A, B, C sau D) ctre ieire, dac este confirmat
semnalul de intrare LD_L. Dac nici unul dintre semnalele CLR_L i LD_L nu
este confirmat, poarta AND din partea de jos transmite la ieirea multiplexorului
semnalul de la ieirea unei pori XNOR.
La 163, funcia de numrare este realizat de porile XNOR. Una dintre
intrrile unei pori XNOR corespunde bitului numrat (QA, QB, OC sau QD);
cealalt intrare este 1, complementnd bitul numrat dac i numai dac ambele
semnale de activare, ENP i ENT, sunt confirmate, iar toi biii de numrare de
ordine inferioare sunt 1. Semnalul RCO (ripple carry out - transport pieptene
ctre exterior) indic un transport din poziia bitului celui mai semnificativ i
este 1 cnd toi biii de numrare sunt 1, iar ENT este confirmat.
Dei majoritatea numrtoarelor MSI sunt prevzute cu intrri de activare,
ele se utilizeaz frecvent n mod asincron, caz n care sunt activate continuu. n
fig. 7-7 se arat conexiunile necesare pentru ca un 163 s funcioneze n acest
mod, iar n fig. 7-8 se vd formele de und obinute. Observai c, ncepnd cu
QA, frecvena fiecrui semnal este egal cu jumtate din frecvena semnalului
precedent. Astfel, un 163 asincron poate fi folosit ca numrtor divizor cu 2, cu
4, cu 8 i cu 16, dac se ignor n mod adecvat biii de ieire de ordine
superioar.
174
Tabel 7-1 Tabelul de stri pentru un numrtor binar de 4 bii 74x163
Circuitul 163 este integral sincron; cu alte cuvinte, ieirile lui se modific
numai pe frontul ascendent al semnalului CLK. n unele aplicaii este necesar o
funcie de tergere asincron, aa cum este prevzut la 74x161. 161 are aceeai
repartizare a semnalelor la pini ca i 163, dar intrarea sa CLR_L este conectat
la intrrile asincrone de tergere ale CBB din interior.
175
Figura 7-6 Schema logic a numrtorului binar sincron de 4 bii 74x163, inclusiv
numerotarea pinilor la capsula standard dual in line cu 16 pini
176
Figura 7-7 Conexiuni la un 74x163 pentru funcionare n mod asincron
Figura 7-8 Formele de und de tact i de ieire la un numrtor asincron divizor cu 16
74x160 i 74x162 sunt alte variante, cu aceeai repartizare a semnalelor la

pini i aceleai funcii generale ca i 161 i 163, ns succesiunea de numrare
este modificat astfel nct s se treac n starea 0 dup starea 9. Prin urmare,
aceste numrtoare sunt modulo 10, fiind denumite uneori numrtoare
decadice. n fig. 7-9 sunt prezentate formele de und de ieire la un 160 sau
162 asincron. Dei semnalele de ieire QD i QC au frecvena egal cu o
zecime din cea a semnalului CLK, factorul lor de comand nu este de 50%, iar
semnalul QC, cu frecvena egal cu o cincime din cea de intrare, nu are factorul
de comand constant.
177
Figura 7-9 Formele de und de tact i de ieire la un numrtor asincron divizor cu 10
Cu toate c 163 este un numrtor modulo 16, el poate fi conectat astfel

nct s funcioneze ca numrtor modulo un numr mai mic ca 16 folosindu-se
semnalele de intrare CLR_L sau LD_L pentru a scurta succesiunea de numrare
normal. Ca exemplu, n fig. 7-10 se prezint o modalitate de utilizare a unui
163 ca numrtor modulo 11. Ieirea RCO, care sesizeaz starea 15, este
folosit pentru a impune starea urmtoare 5, deci circuitul va numra de la 5 la
15 i apoi va rencepe s numere de la 5, numrul total al strilor dintr-un ciclu
de numrare fiind 11.
Figura 7-10 Utilizarea unui 74x163 ca numrtor modulo 11, cu succesiunea de numrare 5,
6, , 15, 5, 6, .
Un alt mod de numrare modulo 11 cu un 163 este cel din fig. 7-11.
Acest circuit folosete o poart NAND pentru a sesiza starea 10, impunnd 0 ca
stare urmtoare. Remarcai c pentru sesizarea strii 10 (1010 n binar) se
folosete o singur poart cu dou intrri. Dei, n mod normal, pentru sesizarea
condiiei CNT10 = 03 02' 01 00' ar trebui utilizat o poart cu 4 intrri,
cea cu dou intrri se folosete de faptul c, n succesiunea normal de numrare
178
de la 0 la 10, nici o alt stare nu are Q3 = 1 i Q1 = 1. n general, pentru a sesiza

starea N a unui numrtor binar ce numr de la 0 la N, trebuie s combinm
prin AND numai biii de stare care au valoarea 1 n codarea lui N n binar.
Figura 7-11 Utilizarea unui 74x163 ca numrtor modulo 11, cu succesiunea de numrare 0,
1, 2, , 10, 0, 1, .
Exist i alte modaliti de a construi un numrtor modulo 11 cu 163.

Alegerea schemei - una dintre cele prezentate sau o combinaie a lor - depinde
de cerinele aplicaiei.
Un numrtor binar modulo un numr mai mare ca 16 se construiete prin
conectarea n cascad a mai multor 74x163. n fig. 7-12 sunt prezentate
conexiunile generale ale unui asemenea numrtor. Intrrile CLK, CLR_L i
LD_L ale tuturor dispozitivelor 163 sunt conectate n paralel, astfel c toate
numr sau se terg sau se ncarc simultan. Un semnal de control al activrii
numrrii (CNTEN) este conectat la dispozitivul 163 de ordin inferior. Ieirea
RCO4 se confirm dac i numai dac dispozitivul 163 de ordin inferior este n
starea 15 i CNTEN este confirmat; RCO4 este conectat la intrrile de activare
ale dispozitivului 163 de ordin superior. n acest mod, att informaiile de
transport, ct i semnalul de control al activrii numrrii sunt conectate n stil
pieptene ntre ieirea unui etaj de numrare de 4 bii i etajul urmtor. Ca i la
numrtorul serial sincron din fig. 7-3, schema de fa poate fi extins astfel
nct s se construiasc numrtoare cu orice numr de bii; viteza maxim de
numrare este limitat de timpul de propagare al semnalului de transport
pieptene prin toate etajele.
179
Figura 7-12 Conectarea general n cascad a mai multor numrtoare 74x163
7.2 Registre de deplasare

7.2.1
Structura unui registru de deplasare
Un registru de deplasare este un registru de n bii cu posibilitatea de

deplasare a datelor stocate n el cu cte o poziie de un bit la fiecare impuls de
tact. n fig. 7-13 este prezentat structura unui registru de deplasare cu intrare i
ieire seriale. Intrarea serie, SERIN, indic un nou bit ce urmeaz a fi deplasat
ctre o extremitate la fiecare impuls de tact. Acest bit apare la ieirea serie,
SEROUT, dup n impulsuri de tact, iar la impulsul de tact n + 1 se pierde. Deci
un registru de deplasare de n bii, cu intrare i ieire seriale poate fi folosit
pentru a ntrzia un semnal cu n impulsuri de tact.
Un registru de deplasare serie-paralel, prezentat n fig. 7-14, are ieiri
pentru toi biii stocai, care pot fi preluai de alte circuite. Un astfel de registru
de deplasare poate fi folosit la efectuarea conversiei serie-paralel.
180
Figura 7-13 Structura unui registru de deplasare serie-serie
Figura 7-14 Structura unui registru de deplasare serie-paralel
Invers, este posibil s construim un registru de deplasare paralel-serie. n

fig. 7-15 vedei structura general a unui asemenea dispozitiv. La fiecare impuls
de tact, registrul fie ncarc date noi de la intrrile 1D ... ND, fie i deplaseaz
coninutul curent, n funcie de valoarea de la intrarea de comand
LOAD/SHIFT (pe care o putem numi LOAD sau SHIFT_L). n interior,
dispozitivul folosete un multiplexor cu dou intrri, conectat la intrarea D a
fiecrui CBB, pentru a selecta unul dintre cele dou cazuri. Un registru de
deplasare paralel-serie poate utilizat la efectuarea conversiei paralel-serie.
181
Figura 7-15 Structura unui registru de deplasare paralel-serie
Dac prevedem ieiri pentru toi biii stocai de un registru de deplasare cu

intrare paralel, obinem un registru de deplasare paralel-paralel, ca acela din
fig. 7-16. Un asemenea dispozitiv este destul de general pentru a fi utilizat n
oricare dintre aplicaiile registrelor de deplasare descrise mai sus.
Figura 7-16 Structura unui registru de deplasare paralel-paralel
182
7.2.2
Registre de deplasare MSI
Figura 7-17 prezint simbolurile logice a trei registre de deplasare MSI de

8 bii, larg utilizate. 74x164 este un dispozitiv serie-paralel cu o intrare asincron
de tergere (CLR_ L). El are dou intrri seriale, combinate n interior prin
AND. Aceasta nseamn c att SERA, ct i SERB trebuie sa fie 1 pentru ca n
primul bit al registrului s se introduc un 1.
74x166 este un registru de deplasare paralel-serie ce are, de asemenea, o
intrare asincron de tergere. El efectueaz deplasarea cnd SH/LD este 1, iar n
caz contrar ncarc date noi. 166 are un circuit de tact mai puin ntlnit, numit
circuit de tact cu pori; el are dou intrri de tact, conectate la CBB din interior
ca n fig. 7-17 (c). Proiectanii dispozitivului 166 au dorit ca intrarea CLK s
fie conectat la un semnal de tact asincron, iar CLKINH s fie confirmat cnd
se dorete blocarea semnalului CLK, astfel ca la impulsul de tact urmtor s nu
aib loc nici deplasare, nici ncrcare, iar coninutul curent al registrului s se
pstreze. ns, pentru ca dispozitivul s funcioneze n modul descris, trebuie ca
semnalul CLKINH s se modifice numai cnd CLK este 1; n caz contrar, la
CBB din interior apar fronturi nedorite ale semnalului de tact. O modalitate mai
sigur de a obine o funcie de meninere se ntlnete la dispozitivele
prezentate n continuare.
74x194 este un registru de deplasare MSI de 4 bii, bidirecional, paralelparalel. Schema sa logic apare n fig. 7-18. Registrele de deplasare studiate
anterior sunt numite registre de deplasare unidirecionale, deoarece efectueaz
deplasarea ntr-un singur sens. 194 este un registru de deplasare bidirecional,
deoarece coninutul su poate fi deplasat n oricare dintre cele dou sensuri, n
funcie de o intrare de comand. Cele dou sensuri sunt denumite la stnga i
la dreapta, dar nu este obligatoriu ca schema logic i simbolul logic s fie
reprezentate orientate n acest mod. La un 194, la stnga nseamn n sensul
dinspre QD spre QA, iar la dreapta nseamn n sensul dinspre QA spre QD.
Schema logic i simbolul dispozitivului 194 prezentate aici se conformeaz
denumirilor dac le rotii cu 90 n sensul acelor de ceasornic.
183
Figura 7-17 Simbolurile logice tradiionale ale unor registre de deplasare MSI: (a) registrul de
deplasare de 8 bii, serie-paralel, 74x164; (b) registru de deplasare de 8 bii, paralel-serie,
74x166; (c) circuitul echivalent pentru intrrile de tact ale dispozitivului 74x166; (d) registrul
de deplasare universal 74x194
Tabelul 7-2 este tabelul funciilor dispozitivului 74x194. Este un tabel

foarte comprimat, deoarece nu apar coloanele aferente majoritii intrrilor (A ...
D, RIN, LIN) sau strilor curente QA ... QD. Totui, datorit faptului c
valoarea din fiecare stare urmtoare este exprimat ca funcie de aceste variabile
implicite, tabelul definete complet funcionarea dispozitivului 194 pentru toate
cele 212 combinaii posibile stare curent-intrare i, cu siguran, este preferabil
unui tabel cu 4096 de rnduri!
Tabel 7-2 Tabelul funciilor pentru registrul de deplasare universal 74x194
184
Figura 7-18 Schema logic a registrului de deplasare universal de 4 bii 74x194, inclusiv
numerotarea pinilor la capsula standard dual in line cu 16 pini
185
Observai c intrarea LIN (left-in - intrare-stnga) a dispozitivului 194

este localizat, prin proiect, n partea dinspre dreapta a cipului, dar este
intrarea serial pentru deplasare la stnga. Analog, RIN este intrarea serial
pentru deplasare la dreapta.
194 este denumit uneori registru de deplasare universal, deoarece poate fi
fcut s funcioneze ca oricare dintre tipurile de registre de deplasare prezentate
anterior (de ex.: unidirecional, serie-paralel, paralel-serie).
Figura 7-19 Simbolul logic tradiional pentru 74x299
74x299 este un registru de deplasare universal de 8 bii, prezentat n

capsule cu 20 de pini; simbolul i schema lui logic apar n fig. 7-19 i 7-20.
Funciile i tabelul de funcii aferente unui 299 sunt similare celor ale unui
194, dup cum se vede n tabelul 7-3. Pentru a face economie de pini, 299
utilizeaz, pentru intrare i ieire, linii bidirecionale cu trei stri, cum se observ
n schema logic. n timpul operaiilor de ncrcare (S1 SO = 11), circuitele de
comand ale liniei cu trei stri sunt dezactivate, iar datele se ncarc prin pinii
AQA ... HQH. n alte momente, prin aceiai pini se transmit biii stocai, dac
G1_L i G 2_L sunt confirmate. Biii stocai la extremitile din dreapta i din
stnga sunt permanent accesibili la pinii separai, exclusiv de ieire, QA i QH.
Tabel 7-3 Tabelul funciilor pentru registrul de deplasare universal de 8 bii 74x299
186
Figura 7-20 Schema logic a registrului de deplasare universal de 8 bii 74x299, inclusiv
numerotarea pinilor la capsula standard dual in line cu 20 de pini
7.2.3
Cea mai mare aplicaie cu registre de deplasare din lume
Aplicaia cea mai rspndit a registrelor de deplasare este conversia

datelor din format paralel n format serial, n vederea transmiterii sau a stocrii
lor, precum i readucerea prin conversie a datelor seriale n formatul paralel, n
scopul prelucrrii sau al afirii lor. Exemplul cel mai frecvent ntlnit de
transmisie de date seriale, cu care avei de-a face zilnic, este telefonia digital.
Ani de-a rndul, companiile de telefonie au instalat echipamente digitale
de comutaie n centralele telefonice. Majoritatea aparatelor telefonice din
locuine sunt conectate analogic, printr-un cablu bifilar, la centrala telefonic.
187
Apoi, la intrarea n centrala telefonic, un convertor analogic-digital

eantioneaz semnalul digital de voce de 8000 de ori pe secund (o dat la 125
s) i produce o succesiune corespunztoare de 8000 de octei, care reprezint
semnul i amplitudinea semnalului analogic n fiecare punct explorat. n
continuare, vocea dumneavoastr se transmite digital, prin canale seriale cu
viteza de 64 Kbps, n ntreaga reea de telefonie, pan cnd este convertit din
nou n semnal analogic de un convertor digital-analogic din centrala telefonic
de care aparine postul apelat.
Limea de band de 64 Kbps, necesar unui singur semnal digital de
voce, este mult mai mic dect cea care se poate obine pe o singur linie de
semnal digital sau pe una cu comutare prin CI digitale. De aceea, majoritatea
echipamentelor telefonice digitale multiplexeaz mai multe canale de 64 Kbps
pe un singur cablu, economisind att cabluri, ct i CI digitale pentru comutaie.
7.2.4
Numrtoare cu registru de deplasare
Obiectul conversiei serie-paralel l constituie datele, ns registrele de

deplasare pot prelucra la fel de bine i informaii de alt natur. Unui registru de
deplasare i se poate aduga un circuit logic combinaional, obinndu-se un
automat de stri cu diagrama de stri ciclic. Un asemenea circuit este denumit
numrtor cu registru de deplasare. Spre deosebire de numrtoarele binare,
numrtoarele cu registru de deplasare nu numr ntr-o succesiune binar
ascendent sau descendent, fiind totui utile n numeroase aplicaii de
comand.
7.3 Numrtoare n inel

Cel mai simplu numrtor cu registru de deplasare utilizeaz un registru
de deplasare de n bii pentru a obine un numrtor cu n stri, numit numrtor
n inel. n fig. 7-21 apare schema logic a unui numrtor n inel de 4 bii.
Registrul de deplasare universal 74x194 este cablat astfel nct n mod normal s
efectueze deplasarea ctre stnga. ns, atunci cnd semnalul RESET este
confirmat, se ncarc 0001 (consultai tabelul de funcii al dispozitivului 194 tabelul 7-2). Cnd semnalul RESET este negat, 194 efectueaz o deplasare spre
stnga la fiecare impuls de tact. Intrarea serie LIN este conectat la ieirea din
extremitatea stng, astfel c strile urmtoare sunt 0010, 0100, 1000, 0001,
0010, .... Deci numrtorul parcurge patru stri unic determinate, nainte de a
relua ciclul. Diagrama temporal este cea din fig. 7-22. n general, un numrtor
n inel de n bii trece, ntr-un ciclu, prin n stri.
La numrtorul n inel din fig. 7-21 apare o problem important:
fiabilitatea. Dac singurul bit de ieire 1 se pierde din cauza unei disfuncii
temporare de echipament (de ex., din cauza zgomotului), numrtorul trece n
188
starea 0000 i rmne acolo o venicie. De asemenea, dac apare un 1

suplimentar (de ex., dac se creeaz starea 0101), numrtorul intr ntr-un ciclu
de stri eronat i se menine n el la infinit. Aceste probleme sunt destul de
evidente cnd desenm diagrama de stri complet a circuitului de numrare,
care are 16 stri. Aa cum vedei n fig. 7-23, exist 12 stri ce nu fac parte din
ciclul de numrare normal. Dac, dintr-o anumit cauz, numrtorul prsete
ciclul normal de numrare, nu mai revine la acesta.
Figura 7-21 Cea mai simpl schem de numrtor n inel de 4 bii, cu 4 stri i un singur 1
transmis
Figura 7-22 Diagrama temporal aferent unui numrtor n inel de 4 bii
189
Figura 7-23 Diagram de stri aferent unui numrtor simplu n inel
Un numrtor cu auto-corecie este conceput astfel nct tranziiile din

toate strile anormale s conduc la stri normale.
n fig. 7-24 este prezentat un numrtor n inel cu auto-corecie. Circuitul
utilizeaz o poart NOR pentru a introduce un 1 la LIN numai cnd ultimii trei
bii (cei mai puin semnificativi) sunt 0. Ca urmare, se obine diagrama de stri
din fig. 7-25; din toate strile anormale se revine n ciclul normal. Remarcai c
la acest circuit nu apare necesitatea unui semnal RESET explicit. Indiferent de
starea iniial a registrului de deplasare la conectarea tensiunii de alimentare,
dup patru impulsuri de tact se ajunge n starea 0001. Deci un semnal explicit de
reiniializare este necesar numai dac se dorete ca numrtorul s porneasc
simultan cu alte dispozitive din acelai sistem sau s fie prevzut cu o stare de
pornire cunoscut, n vederea simulrii.
Figura 7-24 Numrtor n inel de 4 bii, cu 4 stri i un singur 1 transmis, cu auto-corecie
190
n general, la un numrtor n inel de n bii cu auto-corecie, se folosete o

poart NOR cu n - 1 intrri, iar dintr-o stare anormal se iese dup n - 1
impulsuri de tact.
n cazul familiilor de circuite logice CMOS i TTL, n general, porile
NAND de dimensiuni mari se realizeaz mai uor dect porile NOR, deci este
mai convenabil s se proiecteze numrtoarele n inel cu auto-corecie ca n fig.
7-26. ntre strile ciclului normal al unui asemenea numrtor se transmite un
singur 0.
Principalul avantaj al numrtoarelor n inel, n aplicaii de comand, este
faptul c strile lor apar n forma decodat 1 din n direct la ieirile CBB. Cu alte
cuvinte, n fiecare stare este confirmat o singur ieire de CBB.
Figura 7-25 Diagram de stri aferent unui numrtor n inel cu auto-corecie
Figura 7-26 Numrtor n inel de 4 bii, cu 4 stri i un singur 0 transmis, cu auto-corecie
191
7.4 Numrtoare Johnson

Un registru de deplasare de n bii, cu complementul ieirii serie adus
napoi la intrarea serie constitute un numrtor cu 2n stri cunoscut ca
numrtor n inel rsucit, Moebius sau Johnson. n fig. 7-27 se prezint circuitul
de baz al unui numrtor Johnson, iar n fig. 7-28, diagrama temporal aferent
lui. Strile normale ale acestui numrtor apar n lista din tabelul 7-4. Dac att
ieirile directe, ct i cele complementare ale fiecrui CBB sunt accesibile,
fiecare stare normal a numrtorului poate fi decodat cu o poart AND sau
NAND cu dou intrri, cum se arat n tabel.
Figura 7-27 Numrtor Johnson de baz, de 8 bii, cu 8 stri
Figura 7-28 Diagram temporal aferent unui numrtor Johnson de 4 bii
192

Tabel 7-4 Strile unui numrtor Johnson de 4 bii
Un numrtor Johnson de n bii are 2n - 2n stri anormale, prezentnd deci

aceleai probleme de fiabilitate ca i numrtorul n inel. Se poate proiecta un
numrtor Johnson cu autocorecie, de 4 bii, ca n fig. 7-29. Acest circuit
ncarc starea 0001 ca stare urmtoare ori de cte ori starea curent este 0xx0.
Un circuit asemntor, cu o singur poart NOR cu dou intrri, poate efectua
corecia corespunztoare pentru un numrtor Johnson cu orice numr de bii.
Circuitul de corecie trebuie s ncarce starea 00...01 ca stare urmtoare ori de
cte ori starea curent este 0x ...x0.
Figura 7-29 Numrtor Johnson de 4 bii, cu 8 stri, cu auto-corecie
193
7.5 Numrtoare cu registru de deplasare i reacie liniar

Numrtoarele cu registru de deplasare de n bii pe care le-am prezentat
pn acum au mult mai puine stri normale dect numrul maxim, de 2n. Un
numrtor cu registru de deplasare i reacie liniar (LFSR - Linear Feedback
Shift-Register) de n bii poate avea 2n 1 stri, adic aproape numrul maxim.
Un asemenea numrtor este numit adesea generator de secvene de lungime
maxim.
Principiul numrtoarelor LFSR se bazeaz pe teoria cmpurilor finite,
care a fost elaborat de matematicianul francez Evariste Galois (1811-1832) cu
puin nainte de a fi ucis ntr-un duel cu un adversar politic. Funcionarea unui
numrtor LFSR corespunde operaiilor ntr-un cmp finit cu 2n elemente.
Figura 7-30 prezint structura unui numrtor LFSR de n bii. Intrarea
serie a registrului de deplasare este conectat la suma modulo 2 a unor anumii
bii de ieire. Aceste conexiuni de reacie determin succesiunea strilor
numrtorului. Prin convenie, ieirile sunt ntotdeauna numerotate i deplasate
n sensul indicat.
Figura 7-30 Structura general a unui numrtor cu registru de deplasare i reacie liniar
Folosind teoria cmpurilor finite, se poate arta c pentru orice valoare n

exist cel puin o ecuaie de reacie ce determin parcurgerea de ctre numrtor
a tuturor celor 2n - 1 stri diferite de zero, nainte de reluarea ciclului. Aceasta se
numete secven de lungime maxim.
n tabelul 7-5 se gsesc ecuaiile de reacie din care rezult secvenele de
lungime maxim corespunztoare valorilor n alese. Pentru orice valoare n mai
mare ca 3 exist mai multe ecuaii de reacie diferite, ce genereaz secvene de
lungime maxim.
194
Un numrtor LFSR realizat conform fig. 7-30 nu va putea parcurge

niciodat toate cele 2n stri posibile. Indiferent de schema de conectare, starea
urmtoare strii ce conine numai zerouri este aceeai, adic numai zerouri.
Tabel 7-5 Ecuaii de reacie pentru numrtoare cu registru de deplasare i reacie liniar
Schema logic a numrtorului LFSR de 3 bii este dat n fig. 7-31.

Succesiunea strilor acestui numrtor apare n primele trei coloane ale tabelului
7-6. Pornind din orice stare diferit de zero, n cazul din tabel 100, numrtorul
trece prin apte stri nainte de a ajunge din nou n starea de pornire.
Un numrtor LFSR se poate modifica astfel nct s aib 2n stri prin
adugarea strii ce conine exclusiv zerouri, aa cum se pune n eviden prin
haurare la numrtorul de 3 bii din fig. 7-31. Succesiunea de stri obinut este
cea din ultimele trei coloane ale tabelului 7-6. La un numrtor LFSR de n bii
se poate obine aceeai comportare adugndu-se o poart XOR i una NOR cu
n-1 intrri conectate la toate ieirile registrului de deplasare, cu excepia ieirii
X0.
Tabel 7-6 Succesiunea strilor la numrtorul LFSR de 3 bii din fig. 7-31
195
Figura 7-31 Numrtor LFSR de 3 bii; componentele haurate constituie modificrile

necesare pentru adugarea strii ce conine exclusiv zerouri
La un numrtor LFSR, strile nu sunt parcurse n ordinea de numrare

din binar. Dar aceste numrtoare se utilizeaz n aplicaii pentru care o astfel de
caracteristic este avantajoas. Una dintre principalele aplicaii ale
numrtoarelor LFSR este generarea semnalelor de intrare pentru testarea
circuitelor logice. n majoritatea cazurilor, cu o secven de numrare pseudoaleatorie, generat de un numrtor LFSR, ansele de a depista erorile sunt mai
mari dect dac se folosete o secven de numrare n ordinea din binar.
Numrtoarele LFSR intr i n circuitele de codare i decodare aferente unor
coduri detectoare i corectoare de erori, printre care i codurile CRC.
n comunicaiile de date, numrtoarele LFSR se utilizeaz frecvent
pentru a amesteca i a reconstitui formatul datelor transmise prin modemuri
i interfee de reea de mare vitez, inclusiv pentru reeaua Ethernet, la 100
Mbps. Acest lucru se realizeaz prin combinarea prin XOR a ieirii din LFSR
cu fluxul de date de utilizator. Chiar dac fluxul de date de utilizator conine
trenuri lungi de 0 i 1, prin combinarea cu ieirea pseudo-aleatorie din LFSR se
mbuntete factorul de umplere al semnalului transmis i se creeaz mai
multe tranziii, ceea ce face ca informaia de sincronizare s poat fi
reconstituit la recepie cu mai mult uurin.
196
8. Memorii
Orice circuit secvenial are o memorie de un anumit tip, ntruct stocheaz
cte un bit. Cu toate acestea, folosim cuvntul memorie atunci cnd ne referim
la bii memorai ntr-un mod structurat, de obicei sub form de tablou bidimensional, n care se acceseaz simultan biii de pe un rnd.
Capitolul de fa descrie cteva tipuri diferite de organizare a memoriei.
Aceleai tipuri de memorii pot fi nglobate n cipuri VLSI de dimensiuni mai
mari, unde sunt combinate cu alte circuite, pentru a realiza diverse funcii utile.
Aplicaiile circuitelor de memorie sunt numeroase i diversificate. n
unitatea central de prelucrare a unui microprocesor (CPU - Central Processing
Unit) poate fi utilizat o memorie accesibil numai pentru citire (read-only
memory), n care sunt definii primii pai parcuri pentru executarea
instruciunilor din setul de instruciuni al CPU. Pe lng CPU, o memorie
static rapid poate servi ca memorie cache (ascuns), pentru a pstra
instruciunile i datele utilizate recent. Subsistemul principal de memorie al
microprocesorului poate conine sute de milioane de bii n ,,memoria
dinamic", cea care stocheaz integral sisteme de operare, programe i date.
Aplicaiile memoriilor nu se limiteaz la microprocesoare, nici mcar la
sistemele exclusiv digitale. De exemplu, unele echipamente din sistemul de
telefonie public folosesc memorii accesibile numai pentru citire pentru
efectuarea unor diverse transformri ale semnalelor de voce digitizate, iar
memoriile statice rapide sunt folosite ca reea de comutare, direcionnd
vocea digitizat ctre utilizatori. Multe aparate portabile de ascultat discuri
compacte citesc cu anticipaie i memoreaz cteva secunde de semnal audio
ntr-o memorie dinamic, astfel c aparatul red sunetul continuu chiar dac,
fizic, funcioneaz discontinuu (pentru aceasta este necesar stocarea semnalului
audio cu peste 1,4 milioane de bii pe secund). Exist numeroase exemple de
aparatur audio/video modern, n care memoriile servesc la stocarea temporar
a semnalelor digitizate, urmnd ca, prin prelucrarea semnalelor digitale, s se
obin performane superioare.
8.1 Memoria cu acces numai pentru citire

O memorie cu acces numai pentru citire (read-only memory ROM) este
un circuit combinaional cu n intrri i b ieiri, ca n figura 8-1. Intrrile se
numesc intrri de adrese i se noteaz, tradiional, cu AO, Al, ..., An-1. Ieirile
se numesc ieiri de date i se noteaz, de obicei, cu DO, D1, ..., Db-1.
197
7BMemorii
Figura 8-1 Structura de baz a unei memorii ROM 2nxb
O memorie ROM stocheaz tabelul de adevr al unei funcii logice

combinaionale cu n intrri i b ieiri. De exemplu, tabelul 8-1 este tabelul de
adevr al unei funcii combinaionale cu 3 intrri i 4 ieiri; acesta poate fi stocat
ntr-o ROM 23x4 (8x4). Neglijnd timpii de propagare, ieirile de date ale unei
ROM sunt, n orice moment, biii de ieire din rndul din tabelul de adevr
selectat de intrrile de adrese.
Deoarece o ROM este un circuit combinaional, corect ar fi s spunem c
nu este ctui de puin o memorie. Sub aspectul funcionrii circuitelor digitale,
o ROM poate fi tratat ca orice alt element logic combinaional. Cu toate
acestea, putei considera c informaiile sunt stocate n ROM n procesul de
fabricaie sau de programare.
Dei considerm c ROM este un tip de memorie, dintr-un punct de
vedere se deosebete foarte mult de majoritatea tipurilor de circuite integrate de
memorie. ROM este o memorie nevolatil, adic pstreaz informaiile stocate i
n absena tensiunii de alimentare.
Tabel 8-1 Tabelul de adevr al unei funcii logice combinaionale cu 3 intrri i 4 ieiri
A2
0
0
0
0
1
1
1
1
8.1.1
Intrri
A1
0
0
1
1
0
0
1
1
Ieiri
A0
0
1
0
1
0
1
0
1
D3
1
1
1
0
0
0
0
1
D2
1
1
0
1
0
0
1
0
D1
1
0
1
1
0
1
0
0
D0
0
1
1
1
1
0
0
0
Utilizarea ROM pentru funcii logice combinaionale aleatorii
Tabelul 8-1 este, de fapt, tabelul de adevr al unui decodor cu 2 intrri i 4

ieiri, cu comanda polaritii de ieire - funcie ce poate fi realizat cu pori
198
discrete ca n figura 8-2. Prin urmare, exist dou ci de a construi un decodor:

cu pori discrete sau cu o ROM 8x4 ce conine tabelul de adevr, ca n figura 83.
Figura 8-2 Decodor cu 2 intrri i 4 ieiri, cu comanda polaritii de ieire
Figura 8-3 Modul n care se conecteaz o ROM 8x4, ce stocheaz tabelul 8-1, pentru a se
obine un decodor cu 2 intrri i 4 ieiri
Modul de asociere dintre intrrile i ieirile decodorului i intrrile i

ieirile ROM, din figura 8-3, rezult din modul n care a fost ntocmit tabelul de
adevr din tabelul 8-1. Prin urmare, implementarea fizic, cu ROM, a
decodorului nu este unic. Cu alte cuvinte, putem s scriem rndurile sau
coloanele tabelului de adevr ntr-o alt ordine i atunci vom folosi o ROM
diferit fizic de cea precedent, realiznd ns aceeai funcie logic, prin simpla
asociere a semnalelor decodorului cu alte intrri i ieiri ale ROM. Putem la fel
de bine s considerm c schimbm denumirile intrrilor de adrese i ale
ieirilor de date ale ROM.
Un alt exemplu simplu de funcie ce poate fi realizat cu ROM este
nmulirea a dou numere binare de 4 bii, neprecedate de semn.
Coninutul unei ROM se descrie, n mod normal, printr-un fiier ce
conine cte o valoare pentru fiecare adres din ROM. Avantajul proiectrii cu
199
7BMemorii
ROM este faptul c, de obicei, putem scrie un program simplu, ntr-un limbaj de
nivel nalt, pentru a calcula ce trebuie stocat n ROM.
8.1.2
Structura intern a ROM
Mecanismul prin care ROM stocheaz informaii variaz de la o

tehnologie de ROM la alta. n majoritatea cazurilor, prezena sau absena unei
diode sau a unui tranzistor constituie diferena dintre un 0 i un 1.
n figura 8-4 este dat schema unei ROM 8x4 primitive, pe care o putei
construi singuri cu un decodor MSI i cteva diode. Intrrile de adrese
selecteaz ieirea decodorului ce urmeaz a fi confirmat. Fiecare ieire a
decodorului este numit linie de cuvnt, deoarece ea selecteaz un rnd sau un
cuvnt din tabelul stocat n ROM. n figur este ilustrat situaia cu A2...A0 =
101 i ROW5_L confirmat.
Fiecare linie vertical din figura 8-4 se numete linie de bit, deoarece
corespunde unui bit de ieire din ROM. 0 linie de cuvnt confirmat impune
trecerea n LOW a unei linii de bit dac ntre linia de cuvnt i cea de bit este
conectat o diod. n rndul 5 exist o singur diod, iar linia de bit
corespunztoare acesteia (D1_L) este forat n LOW. Liniile de bit sunt urmate
de circuite tampon inversoare, pentru a se obine ieirile ROM D3 ... DO =
0010, n cazul de fa.
n circuitul ROM din figura 8-4, fiecare intersecie dintre o linie de cuvnt
i o linie de bit corespunde unui bit de memorie. Dac la intersecie se afl o
diod, se stocheaz un l, n caz contrar se stocheaz un 0.
n figura 8-5 este prezentat o variant de ROM avnd ca elemente de
stocare tranzistoare MOS. Similar se pot realiza i module ROM cu tranzistoare
bipolare. Variantele cu tranzistore asigur un prag al nivelului de zgomot mai
bun n comparaie cu variantele cu diode.
200
Figura 8-4 Schem logic de ROM 8x4 simpl, cu diode
Figura 8-5 Structur intern a ROM 128x1 cu decodare bidimensional
201
7BMemorii
8.1.3
Decodarea bidimensional
Ca principiu, decodarea bidimensional const n aranjarea celulelor

ROM ntr-o matrice de dimensiuni ct mai egale (ct mai apropiat de un
ptrat). Ca exemplu, n figura 8-5 este prezentat o structur intern posibil
pentru o ROM 128x1. Cei trei bii de adrese de ordine superioare, A6...A4,
servesc la selectarea unui rnd. Pe fiecare rnd se stocheaz 16 bii, ncepnd de
la adresele (A6, A5, A4, 0, 0, 0, 0). Cnd la intrrile ROM se aplic o adres,
toi cei 16 bii din rndul selectat se citesc n paralel, pe liniile de bit. Un
multiplexor cu 16 intrri selecteaz bitul de date dorit conform biilor de adrese
de ordine inferioare.
Decodarea bidimensional permite construirea unei ROM 128x1 dintr-un
decodor cu 3 intrri i 8 ieiri i un multiplexor cu 16 intrri (cu o complexitate
comparabil cu cea a unui decodor cu 4 intrri i 16 ieiri). O ROM 1Mx1 poate
fi construit dintr-un decodor cu 10 intrri i 1024 de ieiri i un multiplexor cu
1024 de intrri, ceea ce nu este simplu, dar este mult mai simplu dect varianta
unidimensional.
Pe lng faptul c reduce complexitatea decodrii, decodarea
bidimensional mai prezint un avantaj: cipul rezultat are dimensiunile apropiate
de cele ale unui ptrat, lucru important pentru fabricare i ncapsulare. Un cip
coninnd fizic o matrice 1Mx1 ar fi foarte lung i subire, neputnd fi construit
economic.
La ROM cu mai multe ieiri de date, matricele de stocare corespunztoare
fiecrei ieiri de date pot fi ngustate, n scopul realizrii unei dispuneri pe cip de
form aproximativ ptrat. De exemplu, figura 8-6 prezint o posibil dispunere
pentru o ROM 32Kx8.
Figura 8-6 Posibil dispunere la o ROM 32Kx8
202
8.1.4
Tipuri de ROM comercializate
Primele module ROM erau construite cu diode discrete. Memoriile ROM

moderne se fabric sub form de CI monocip. Pentru programarea
informaiilor stocate n ROM se utilizeaz diverse metode, sistematizate n
tabelul 8-2.
Tabel 8-2 Tipuri de ROM comercializate
Cele mai multe ROM integrate din primele generaii erau ROM
programabile cu masc (sau, pe scurt, ROM cu masc). Un asemenea dispozitiv
se programeaz conform unei grile de conectare/neconectare, existent ntr-una
din mtile utilizate n procesul de fabricaie a CI. Pentru a programa ROM sau
a nscrie informaiile n ea, beneficiarul furnizeaz fabricantului, pe o dischet
sau pe un alt mediu de transfer, o list a ceea ce dorete s fie coninut n ROM.
Fabricantul folosete informaiile pentru a realiza una sau mai multe mti
adaptate cerinelor, iar ROM fabricate cu aceste mti respect grila impus.
Costul suplimentar al mtilor necesare fabricrii unor ROM cu masc se
ridic la cteva mii de dolari, pentru particularizarea conform cerinelor. Din
cauza costului mtilor i a intervalului de cteva sptmni, necesar, de obicei,
pentru obinerea cipurilor programate, ROM cu masc se utilizeaz astzi numai
n aplicaiile de volum mare, pentru cele de volum mic existnd variante mai
economice.
O memorie programabil cu acces numai pentru citire (programmable
read-only memory - PROM) se aseamn cu o ROM cu masc, ns utilizatorul
poate s stocheze valori de date (adic s programeze o PROM) n doar cteva
minute, folosind un programator de PROM. Cipurile de PROM au, din
fabricaie, toate diodele sau tranzistoarele conectate. Aceasta nseamn c toi
biii sunt fixai la o anumit valoare, de obicei 1. Cu ajutorul programatorului de
PROM, biii dorii se fixeaz la valoarea invers. La PROM bipolare, operaia se
realizeaz prin vaporizarea micilor puni fuzibile din interior, fiecare punte
corespunznd cte unui bit. Vaporizarea unei puni se efectueaz selectnd-o
prin intermediul liniilor de adrese i de date ale PROM i aplicnd apoi
203
7BMemorii
dispozitivului un impuls de tensiune mare (10 ... 30 V), pe un pin de intrare

special.
Primele PROM bipolare aveau probleme de fiabilitate. Uneori, biii stocai
se modificau din cauza vaporizrii incomplete a punilor, care se formau la
loc; alteori apreau defecte intermitente din cauza resturilor de puni ce se
deplasau liber n interiorul capsulelor de CI. Aceste probleme au fost ns
rezolvate, iar acum tehnologia cu puni fuzibile este fiabil i se folosete nu
doar la PROM bipolare, ci i la circuitele PLD bipolare.
O memorie programabil, cu tergere i acces numai pentru citire
(erasable programmable read-only memory- EPROM) se programeaz ca i
PROM, dar poate fi i tears, aducndu-se din nou la starea cu toi biii 1,
prin expunere la radiaii ultraviolete. La EPROM se folosete o alt tehnologie,
numit MOS cu pori flotante.
Figura 8-7 Matrice de stocare n EPROM cu tranzistoare MOS cu poart flotant
Dup cum vedei n figura 8-7, n fiecare locaie de bit a unei EPROM se
afl cte un tranzistor MOS cu poart flotant. Fiecare tranzistor are dou pori.
Poarta flotant nu este conectat, fiind nconjurat de un material izolator cu
impedan extrem de mare. Pentru a programa o EPROM, programatorul aplic
o tensiune mare pe poarta neflotant corespunztoare fiecrei locaii de bit unde
trebuie stocat un 0. Astfel se produce o strpungere temporar a materialului
izolator, permind acumularea unei sarcini negative pe poarta flotant. Sarcina
negativ se pstreaz i dup ndeprtarea tensiunii mari. n timpul operaiilor de
citire ulterioare, sarcina negativ mpiedic deschiderea tranzistorului MOS
atunci cnd acesta este selectat.
Fabricanii de EPROM garanteaz c un bit programat corespunztor i
menine 70% din sarcin cel puin 10 ani, chiar dac dispozitivul este depozitat
la 125C, deci EPROM se ncadreaz, fr nici un dubiu, n categoria memorii
204
nevolatile. Dar EPROM se pot i terge. Materialul izolator din jurul porii
flotante devine uor conductor dac este expus la radiaie ultraviolet cu o
anumit lungime de und. Deci EPROM se pot terge prin expunerea cipurilor la
radiaii ultraviolete, de obicei 5...20 de minute. Capsulele cipurilor de EPROM
sunt prevzute, n mod normal, cu o fereastr de cuar prin care cipul poate fi
expus la radiaia de tergere.
Probabil cea mai uzual aplicaie a EPROM este stocarea programelor din
sistemele cu microprocesor. EPROM se utilizeaz de obicei n perioada
elaborrii programelor, cnd programele sau alte informaii din EPROM trebuie
modificate de mai multe ori, pentru depanare. Cu toate acestea, ROM i PROM
sunt, n general, mai ieftine dect EPROM de capaciti similare. Ca urmare,
dup finalizarea unui program, n producie se pot folosi ROM sau PROM,
pentru reducerea costurilor. Multe PROM din momentul actual sunt, de fapt,
EPROM cu capsule ieftine, fr fereastr de cuar; uneori, ele sunt numite ROM
uniprogramabile (one-time programmable - OTP).
O memorie programabil, cu tergere electric i acces numai pentru citire
(electrically erasable programmable read-only memory -EEPROM) se aseamn
cu EPROM, ns fiecare bit stocat poate fi ters separat, prin metode electrice.
Porile flotante din EEPROM sunt nconjurate de un strat izolator mult mai
subire i pot fi terse prin aplicarea unei tensiuni de polaritate opus tensiunii de
ncrcare, aplicat pe porile neflotante. La EEPROM de capacitate mare (de 1
Mbit sau mai mare) tergerea se poate face simultan numai n blocuri de
dimensiuni fixe, de obicei de 128...512 Kbit (16...64 Kbyte). Asemenea memorii
mai sunt numite EPROM zonale sau memorii zonale (flash), deoarece tergerea
se face pe zone.
Aa cum se indic n tabelul 8-2, programarea sau scrierea unei locaii
de EEPROM dureaz mult mai mult dect citirea ei, deci EEPROM nu poate
nlocui memoriile cu citire/scriere, pe care le vom prezenta mai trziu, tot n
capitolul de fa. De asemenea, din cauz c stratul izolator este att de subire,
acesta se poate uza n urma operaiilor de programare repetate. De aceea,
EEPROM pot fi reprogramate doar de un numr limitat de ori, cam de 10.000 de
ori pentru o locaie. Prin urmare, EEPROM se utilizeaz, de obicei, pentru
stocarea datelor ce trebuie meninute n lipsa alimentrii echipamentelor, dar
care nu se modific foarte des, ca de pild, datele implicite de configurare pentru
un calculator.
8.1.5
Intrrile de comand i temporizarea ROM
Adesea este necesar s se conecteze ieirile unei ROM la o magistral cu

trei stri, cu diverse dispozitive ce pot comanda magistrala n diferite momente.
De aceea, majoritatea cipurilor de ROM de pe pia sunt prevzute cu ieiri de
date cu trei stri i cu o intrare de activare a ieirilor (OE - output enable), care
trebuie confirmat pentru ca ieirile s fie activate.
205
7BMemorii
Numeroase aplicaii cu ROM, n special stocarea programelor, sunt

realizate cu mai multe ROM conectate la o magistral, o singur ROM
comandnd magistrala la un moment dat. Cele mai multe ROM sunt prevzute
cu o intrare de selectare a cipurilor (CS - chip select), pentru simplificarea
schemelor unor astfel de sisteme. n afar de OE, i intrarea CS a unei ROM
trebuie confirmat pentru ca ieirile cu trei stri s fie activate.
Figura 8-8 arat n ce mod se utilizeaz intrrile CS i OE, n interiorul
unei ROM obinuite.
Figura 8-8 Structur intern cu ROM, cu indicarea utilizrii intrrilor de comand
n ceea ce privete caracteristicile temporale ale unei ROM obinuite,

trebuie s avem n vedere urmtorii parametrii:
Timpul de acces de la adresare (t AA ). Timpul de acces de la adresare,
pentru o ROM, este timpul de propagare de la intrrile de adrese stabile
la ieirile de date validate. Cnd proiectanii vorbesc despre un ROM
de 100 ns, se refer, de obicei, la acest parametru.
Timpul de acces de la selectarea cipului (t ACS ). Timpul de acces de la
selectarea cipului, la o ROM, este timpul scurs din momentul
confirmrii intrrii CS pn la validarea ieirilor de date. La unele
cipuri, acesta este mai ndelungat dect timpul de acces de la adresare,
deoarece cipului i este necesar un anumit interval de timp pentru
conectarea la tensiunea de alimentare. La alte cipuri, acest timp este mai
sturt, deoarece CS comand numai activarea ieirilor.
Timpul de activare a ieirilor (t OE ). Acest parametru are, de obicei,
valoarea mult mai mic dect timpul de acces. La ROM, timpul de
206
activare a ieirilor este timpul scurs din momentul n care att OE, ct i
CS sunt confirmate, pn cnd circuitele de comand a ieirilor cu trei
stri au ieit din starea Hi-Z. n acel moment, n funcie de durata de
stabilitate a intrrilor de adrese, datele de ieire pot fi validate sau nu.
Timpul de dezactivare a ieirilor (t OZ ). La ROM, timpul de dezactivare a
ieirilor este timpul scurs din momentul n care att OE, ct i CS sunt
negate, pn cnd circuitele de comand a ieirilor cu trei stri au trecut
n starea Hi-Z.
Timpul de meninere a ieirilor (t OH ). La ROM, timpul de meninere a
ieirilor este timpul ct ieirile rmn validate dup o modificare a
intrrilor de adrese sau dup negarea uneia dintre intrrile OE_L sau
CS_L.
Ca i la alte componente, fabricantul precizeaz valorile maxime i,
uneori, i pe cele tipice, ale parametrilor temporali. De obicei, pentru t OE i t OH
se dau i valorile minime. Valoarea t OH minim este, n majoritatea cazurilor, 0;
cu alte cuvinte, timpul minim de propagare prin circuitele logice combinaionale
din ROM este 0.
8.1.6
Aplicaii ale ROM
Cea mai des ntlnit aplicaie a ROM este stocarea programelor n

sistemele cu microprocesoare. Dar exist i numeroase aplicaii n care prin
ROM se poate implementa, cu costuri sczute, o funcie logic combinaional
complex sau aleatorie.
Un alt domeniu n care sunt folosite circuite ROM este reeaua de
telefonie digital. Cnd un semnal analogic de voce este preluat ntr-un sistem
obinuit de telefonie digital, el este eantionat de 8000 de ori pe secund i
transformat ntr-o succesiune de octei ce reprezint semnalul analogic n fiecare
punct de eantionare. n acest domeniu, o simpl ROM ieftin poate nlocui cu
succes circuitul de atenuare digital cu componente discrete, mult mai complex.
O alt aplicaie a ROM n telefonia digital este circuitul digital de
teleconferin. n reeaua de telefonie analogic, legturile de teleconferin ntre
trei sau mai multe puncte se realizeaz destul de simplu. Este suficient s
conectai mpreun cablurile de telefonie analogic i obinei o jonciune de
sumare, astfel nct fiecare participant i poate auzi pe toi ceilali.
Desigur c n reeaua digital s-ar produce un haos dac s-ar conecta
mpreun semnalele digitale de ieire. n cazul unui circuit digital de
teleconferin se folosete un sumator digital, care genereaz eantioane de
ieire coresponden sumei eantioanelor de intrare. Funcia acestui circuit
destul de complex poate fi realizat cu o singur ROM.
Circuitele realizate cu ROM, pe lng uurina i rapiditatea proiectrii,
prezint i alte avantaje importante, fiind, n general mai rapide dect cele mai
multe dispozitive MSI/SSI i PLD i chiar dect FPGA sau cipurile LSI cu
207
7BMemorii
comand special, fabricate cu tehnologii comparabile. Un alt avantaj

semnificativ este i faptul c funcia unei ROM se modific simplu, doar prin
schimbarea matricei de stocare, fr a necesita modificarea conexiunilor
exterioare.
Nu trebuie uitat faptul c preurile de ROM i alte dispozitive logice
structurate sunt n scdere continu, fcnd ca utilizarea acestora s devin mai
economic, iar densitile lor sunt n cretere, ducnd la lrgirea spectrului de
probleme ce se pot rezolva cu un singur cip.
Dar circuitele construite cu ROM au i cteva dezavantaje: pentru funcii
de complexitate redus sau medie, circuitele cu ROM pot s fie mai costisitoare,
s consume mai mult putere sau s fie mai lente dect cele realizate cu cteva
dispozitive SSI/MSI i PLD sau cu FPGA de mici dimensiuni.
8.2 Memoria de citire/scriere

Denumirea de memorie de citire/scriere (read/write memory- RWM) este
dat matricelor de memorie n care se pot stoca i din care se pot prelua
informaii n orice moment. Majoritatea memoriilor de citire/scriere utilizate la
ora actual n sistemele digitale sunt memorii cu acces aleatoriu (random-access
memory-RAM), ceea ce nseamn c timpul de citire sau de scriere al unui bit
din memorie este independent de locaia din RAM a bitului. Din acest punct de
vedere, ROM sunt tot memorii cu acces aleatoriu, ns denumirea RAM este
folosit, n general, pentru a desemna doar memoriile de citire/scriere cu acces
aleatoriu.
ntr-o RAM static (SRAM), o dat ce un cuvnt a fost nscris ntr-o
locaie, el rmne stocat acolo atta timp ct cipul este alimentat, cu excepia
cazului n care n acea locaie se nscrie un alt cuvnt. ntr-o RAM dinamic
(DRAM), datele stocate n fiecare locaie trebuie remprosptate periodic prin
citirea lor i o nou nscriere n acelai loc; dac nu se procedeaz aa, datele
dispar. n seciunea de fa vom prezenta ambele tipuri de memorie.
Majoritatea RAM i pierd memoria atunci cnd li se ntrerupe
alimentarea; acestea sunt o form de memorie volatil. Altele i pstreaz
memoria i n absena tensiunii de alimentare; acestea sunt numite memorii
nevolatile. Exemple de RAM nevolatile sunt vechile memorii cu miez magnetic
i memoriile statice CMOS moderne, prezentate n capsule de dimensiuni foarte
mari, ce includ i o baterie cu litiu cu o durat de via de 10 ani. De curnd au
aprut RAM nevolatile fero-electrice; aceste dispozitive combin elemente
magnetite i electronice pe un singur cip de CI, care i pstreaz starea i n
absena tensiunii de alimentare, exact ca vechile memorii cu miez magnetic.
208
8.3 RAM statice

8.3.1
Intrri i ieiri la RAM statice
Ca i ROM, RAM au intrri de adrese i de comenzi i ieiri de date, ns

au i intrri de date. Intrrile i ieirile unei RAM statice simple, de 2nxb bii,
sunt prezentate n figura 8-9. Intrrile de comenzi sunt asemntoare cu cele de
la ROM, existnd n plus o intrare de activare a scrierii (WE- write enable).
Cnd WE este confirmat, datele de intrare se nscriu n locaia de memorie
selectat.
Locaiile de memorie dintr-o RAM static se comport mai curnd ca
nite circuite latch de tip D, dect ca nite CBB de tip D, active pe front. Cu alte
cuvinte, ori de cte ori intrarea WE este confirmat, circuitele latch
corespunztoare locaiei de memorie selectate sunt deschise (sau
transparente), iar datele de intrare intr n circuitul latch i l parcurg. Valoarea
stocat practic este cea existent n momentul n care circuitul latch se nchide.
Figura 8-9 Structura de baz a unei RAM 2nxb
La RAM statice sunt definite, n mod normal, dou operaii de acces:

Citire: la intrrile de adrese este furnizat o adres n timp ce CS i OE
sunt confirmate. Ieirile circuitelor latch corespunztoare locaiei de
memorie selectate se regsesc la DOUT.
Scriere: la intrrile de adrese este furnizat o adres, iar la DIN se
aplic un cuvnt de date, apoi CS i WE se confirm. Circuitele latch
corespunztoare locaiei de memorie selectate se deschid, iar cuvntul
de la intrare se stocheaz acolo.
8.3.2
Structura intern a RAM statice
Fiecare bit de memorie (sau celul de SRAM) dintr-o RAM static are
comportarea funcional a circuitului din figura 8-10. Dispozitivul de stocare din
fiecare celul este un circuit latch de tip D. Cnd intrarea SELL a unei celule
este confirmat, data stocat se transmite la ieirea celulei, care este conectat la
209
7BMemorii
o linie de bit. Cnd att SEL_L, ct i WR_L sunt confirmate, circuitul latch
este deschis, stocnd un nou bit de date.
\
Figura 8-10 Comportarea funcional a unei RAM static
Figura 8-11 Structura intern a unei SRAM 8x4
Celulele de SRAM sunt interconectate, ntr-o matrice, cu o schem

suplimentar de comenzi, formnd o RAM static integral, ca aceea din figura
210
8-11, n cazul unei SRAM 8x4. Ca i la o ROM simpl, un decodor conectat la

liniile de adrese selecteaz din RAM rndul accesibil la un moment dat.
Dei figura 8-11 prezint un model ntructva simplificat de structur
intern de SRAM, cteva aspecte importante ale comportrii SRAM sunt puse n
eviden cu mult exactitate:
n timpul operaiilor de citire, datele de ieire sunt funcie combinaional
de intrrile de adrese, ca i la ROM. Schimbarea liniilor de adrese n timp
ce magistrala de date de ieire este activat nu produce disfuncii. Pentru
timpul de acces pentru operaiile de citire se ia ca referin momentul n
care ultima intrare de adrese a devenit stabil.
n timpul operaiilor de scriere, datele de intrare sunt stocate n circuitele
latch. Aceasta nseamn c datele trebuie s se conformeze timpilor de
pregtire i meninere, lundu-se ca referin frontul urmtor al
semnalului de activare a circuitelor latch. Cu alte cuvinte, nu este necesar
ca datele de la intrarea D a unui circuit latch s fie stabile n momentul n
care WR_L se confirm intern; ele trebuie s fie stabile numai cu un
anumit timp nainte ca WR_L s fie negat.
n timpul operaiilor de scriere, intrrile de adrese trebuie s fie stabile cu
un anumit timp de pregtire nainte ca WR_L s fie confirmat intern i
nc un anumit timp de meninere dup negarea semnalului WR_L.
WR_L se confirm intern numai cnd att CS_L, ct i WE_L sunt
confirmate. Prin urmare, un ciclu de scriere ncepe atunci cnd att CS_L,
ct i WE_L sunt confirmate i se ncheie cnd oricare dintre acestea se
neag. Valorile timpilor de pregtire i meninere corespunztori adreselor
i datelor sunt precizate lundu-se ca referin aceste evenimente.
8.3.3
Parametrii temporali la RAM statice
n cazul memoriilor RAM statice sunt precizate dou categorii de

parametrii temporali: pentru scriere i pentru citire.
n continuare sunt prezentai parametrii temporali ale cror valori se
precizeaz, n mod obinuit, pentru operaiile de citire dintr-o RAM static:
Timpul de acces de la adrese (t AA ). n ipoteza c OE i CS sunt deja
confirmate sau vor fi confirmate dup un timp suficient de scurt pentru a
fi neglijabil, acest parametru arat ct timp este necesar pentru ca datele
de ieire s devin stabile dup o modificare de adres. Cnd proiectanii
vorbesc despre o SRAM de 70 ns, de obicei se refer la parametrul n
discuie.
Timpul de acces de la selectarea cipului (t ACS ). n ipoteza c adresa i
OE sunt deja stabile sau vor fi stabile dup un timp suficient de scurt
pentru a fi neglijabil, acest parametru arat ct timp este necesar pentru
ca datele de ieire s devin stabile dup o confirmare a semnalului CS.
Adesea, are valoare egal cu t AA , ns uneori este mai mare, la SRAM
211
7BMemorii
prevzute cu mod de ntrerupere a alimentrii, i mai mic la SRAM la

care nu este prevzut acest mod de funcionare.
Timpul de activare a ieirilor (t OE ). Este timpul necesar circuitelor
tampon de ieire cu trei stri pentru a iei din starea de impedan mare
atunci cnd att OE, ct i CS sunt confirmate. Valoarea parametrului
este, n mod normal mai mic dect t ACS , deci RAM poate avea acces
intern la date nainte de confirmarea semnalului OE; caracteristica
descris se folosete la realizarea unor timpi de acces mici, evitndu-se
totodat, conflictele de magistral n multe aplicaii.
Timpul de dezactivare a ieirilor(t OZ ). Este timpul necesar circuitelor
tampon de ieire cu trei stri pentru a intra n starea de nalt impedan
dup negarea unuia dintre semnalele OE_L i CS_L.
Timpul de meninere a ieirilor (t OH ). Acest parametru precizeaz ct
timp rmn valide datele de ieire dup o modificare a intrrilor de
adrese.
Diagrama temporal i parametrii temporali caracteristici operaiilor de
citire din SRAM sunt identici cu cei prezentai la operaiile de citire din ROM.
n ceea ce privete parametrii temporali afereni operaiilor de scriere
acetia sunt descrii n continuare:
Timpul de pregtire a adreselor nainte de scriere (t AS ). Toate
intrrile de adrese trebuie s fie stabile cu acest interval de timp
nainte ca att CS, ct i WE s fie confirmate. n caz contrar, datele
stocate n locaii imprevizibile pot fi alterate.
Timpul de meninere a adreselor dup scriere (t AH ). Analog cu t AS ,
toate intrrile de adrese trebuie meninute stabile acest interval de
timp dup negarea unuia dintre semnalele CS sau WE.
Timpul de pregtire pentru selectarea cipului nainte de ncheierea
operaiei de scriere (t CSW ). CS trebuie confirmat cel puin cu acest
interval de timp nainte de ncheierea ciclului de scriere, pentru a se
putea select o celul.
Limea impulsurilor de scriere(t WP ). WE trebuie confirmat cel puin
acest interval de timp pentru ca memorarea datelor n circuitele latch
din celulele selectate s fie fiabil.
Timpul de pregtire a datelor nainte de ncheierea operaiei de
scriere (t DS ). Toate intrrile de date trebuie s fie stabile cu acest
interval de timp nainte de ncheierea ciclului de scriere. n caz
contrar, este posibil ca datele s nu fie memorate n circuitele latch.
Timpul de meninere a datelor dup ncheierea operaiei de scriere
(t DH ). Analog cu t DS , toate intrrile de adrese trebuie meninute stabile
acest interval de timp dup ncheierea ciclului de scriere.
212
Fabricanii de SRAM precizeaz c exist dou tipuri de ciclu de scriere:

scriere comandat prin WE i scriere comandat prin CS. Singura diferen
dintre ele const n succesiunea semnalelor - care dintre WE i CS este ultimul
confirmat i primul negat la activarea operaiei interne de scriere n SRAM.
8.4 RAM dinamice

Celula de memorie de baz din SRAM este un circuit latch de tip D care
cuprinde patru pori n schema cu componente discrete i patru pn la ase
tranzistoare ntr-un cip LSI de SRAM, proiectat la comand. Pentru construirea
unor RAM cu densitate mai mare (cu mai muli bii pe cip), proiectanii de
cipuri au inventat celule de memorie ce necesit doar cte un tranzistor pentru
fiecare bit.
8.4.1
Structura de RAM dinamic
Cu un singur tranzistor nu se poate construi un element bistabil. De aceea,

celulele de memorie dintr-o RAM dinamic (DRAM) stocheaz informaia ntrun condensator minuscul, la care se ajunge printr-un tranzistor MOS. Figura 812 prezint celula de stocare a unui bit dintr-o DRAM, la care accesul este dat
de conectarea liniei de cuvnt la o tensiune HIGH.
Figura 8-12 Celul de stocare a unui bit n DRAM
Pentru stocarea unui 1, la linia de bit se conecteaz o tensiune HIGH, de

la care condensatorul se ncarc prin tranzistorul deschis. Pentru stocarea unui
0, condensatorul se descarc datorit tensiunii LOW de pe linia de bit.
Pentru a citi o celul din DRAM, linia de bit se prencarc nti la o
valoare de tensiune situat la jumtatea intervalului dintre HIGH i LOW, iar
apoi linia de cuvnt trece n HIGH. n funcie de tensiunea de pe condensator HIGH sau LOW, se aduce linia de bit rencrcat la o tensiune puin mai mare
sau puin mai mic. Un amplificator de detecie sesizeaz aceast modificare i
reface un 1 sau un 0, dup caz. Reinei c prin citirea unei celule se distruge
tensiunea iniial stocat n condensator, deci datele recuperate trebuie rescrise
n celul dup citire.
213
7BMemorii
Condensatorul dintr-o celul de DRAM are o capacitate foarte mic, dar

tranzistorul MOS prin care se face accesul are o impedan foarte mare. De
aceea, timpul necesar pentru descrcarea de la o tensiune HIGH la una
apropiat de LOW este relativ lung (mai multe milisecunde). n tot acest timp,
condensatorul stocheaz un bit de informaie.
Bineneles c nu ar fi prea plcut s reporneti un calculator o dat la
cteva milisecunde, din cauz c i dispare coninutul memoriei. Ca urmare,
sistemele de memorii DRAM utilizeaz cicluri de mprosptare pentru
actualizarea periodic a tuturor celulelor de memorie. Aceasta presupune citirea
secvenial a coninutului uor alterat al fiecrei celule prin preluarea lui ntr-un
circuit latch de tip D, urmat de rescrierea unei valori clar delimitate - HIGH
sau LOW, preluat din acel circuit.
n figura 8-13 observai schema bloc a structurii interne a unei DRAM
64Kx1. Matricea logic are 64Kx1 bii, dar cea fizic este ptrat, coninnd
256x256 de bii. Dei memoria cuprinde 64K locaii, cipul prezint numai opt
intrri de adrese multiplexate. O adres complet, de 16 bii, se aplic cipului n
dou trepte, comandate de dou semnale: RAS_L (row address strobe - semnal
intermitent de adrese de rnd) i CAS_L (column address strobe - semnal
intermitent de adrese de coloan). Prin multiplexarea semnalelor de intrare
pentru adrese se economisesc pini, aspect important n cazul sistemelor de
memorii compacte, i se asigur compatibilitatea oarecum natural cu metodele
de acces la DRAM, ce comport dou etape i pe care le vom prezenta pe scurt.
Figura 8-13 Structura intern a unei DRAM 64Kx1
214
DRAM de capaciti mai mari conin matrice de dimensiuni mai mari i,

uneori, mai multe matrice. Unul dintre avantajele folosirii mai multor matrice
este simplificarea problemelor de proiectare electric i fizic ce pot aprea n
cazul unei matrice foarte mari. Dar i mai important este paralelismul ce poate
aprea cnd se utilizeaz mai multe matrice. Aa cum vom vedea n
subseciunea urmtoare, funcionarea unei DRAM este mult mai complicat
dect cea a unei SRAM. Valorificnd existena mai multor matrice n DRAM de
mare capacitate i de mare vitez, un circuit de comand pentru DRAM
moderne poate efectua n paralel cteva operaii; de pild, se poate ncheia o
operaie de scriere ntr-una dintre matrice n timp ce se iniiaz o operaie de
citire n alt matrice. n acest mod se mrete cantitatea de informaii utile
prelucrate de memorie.
8.4.2
Caracteristicile temporale ale RAM dinamice
Pentru diversele tipuri de DRAM i modurile lor de funcionare exist mai

multe variante de caracteristici temporale. n seciunea de fa vom descrie
ciclurile cele mai utilizate la DRAM convenionale i le vom analiza pe baza
structurii interne a dispozitivelor. Aspectul cel mai ocant n ceea ce privete
caracteristicile temporale ale DRAM este faptul c nu se folosete un semnal de
tact. n lipsa acestuia, operaiile din DRAM se iniiaz i se desfoar pe
ambele fronturi - ascendent i descendent - ale semnalelor RAS_L i CAS_L.
ntr-adevr, temporizarea este destul de dificil, dar acest mod de lucru se
menine de peste 30 de ani!
n figura 8-15 apar caracteristicile temporale pentru un ciclu de
mprosptare comandat numai de semnalul RAS. Ciclul prezentat este utilizat
pentru mprosptarea unui rnd de memorie, fr a se citi sau scrie propriu-zis,
nici un fel de date la pinii exteriori ai cipului de DRAM. Ciclul ncepe prin
aplicarea unei adrese de rnd la intrrile de adrese multiplexate (opt bii, n cazul
unei DRAM 64Kx1), iar RAS_L este confirmat. DRAM stocheaz adresa
rndului ntr-un registru de adrese de rnd, pe frontul descendent al semnalului
RAS_L, i citete rndul selectat din matricea de memorie, nscriindu-i
coninutul ntr-un circuit latch de rnd, situat pe acelai cip. Cnd RAS_L este
negat, coninutul rndului se scrie din nou, fiind preluat din circuitul latch.
Pentru a mprospta o ntreag DRAM 64Kx1, proiectantul sistemului
trebuie s verifice dac 256 de astfel de cicluri, n care se utilizeaz toate cele
256 de adrese de rnd posibile, se pot executa o dat la patru milisecunde.
Pentru generarea adreselor de rnd se poate folosi un numrtor extern de 8 bii,
iar pentru iniierea unui ciclu de mprosptare o dat la 15,6 s se folosete un
circuit de temporizare.
215
7BMemorii
Figura 8-14 Caracteristici temporale pentru ciclul de mprosptare a unei DRAM prevzute
numai cu semnal RAS
Un ciclu de citire, ca acela din figura 8-16, ncepe asemntor unui ciclu
de mprosptare, un rnd selectat fiind citit prin preluarea n circuitul latch de
rnd. Apoi se aplic o adres de coloan la intrrile de adrese multiplexate,
aceasta fiind stocat, pe frontul descendent al semnalului CAS_L, ntr-un
registru de adrese de coloan situat pe acelai cip. Adresa de coloan servete la
selectarea unui bit din rndul citit anterior, bit ce se regsete la pinul DOUT al
DRAM. Fiind un pin cu trei stri, DOUT este activat ca ieire atta timp ct
CAS_L este confirmat. n acest interval de timp, ntregul rnd se scrie din nou
n matrice, imediat ce RAS_L este negat.
Figura 8-15 Caracteristici temporale pentru un ciclu de citire din DRAM
Un ciclu de scriere, ca acela din figura 8-16, ncepe la fel ca un ciclu de

citire sau de mprosptare. Dar, n cazul de fa, semnalul WE_L (write enable activarea scrierii) trebuie confirmat nainte de confirmarea semnalului CAS_L,
pentru a se selecta un ciclu de scriere. n acest mod se realizeaz i dezactivarea
pinului DOUT pentru tot restul ciclului, chiar dac semnalul CAS_L va mai fi
confirmat ulterior. Dup ce rndul selectat este citit, prin preluarea coninutului
su n circuitul latch de rnd, WE_L impune adugarea la coninutul circuitului
latch de rnd, n poziia bitului selectat prin adresa de coloan, a bitului de
intrare de la pinul DIN. Cnd rndul este rescris ulterior n matrice, pe frontul
ascendent al semnalului RAS_L, el conine noua valoare n coloana selectat.
216
Figura 8-16 Caracteristici temporale pentru un ciclu de citire din DRAM
217
7BMemorii
218
9. Recomandri pentru realizarea practic a

schemelor electronice cu circuite integrate
digitale
n vederea obinerii proiectului final al unui montaj electronic, inginerul
electronist trebuie s parcurg mai multe faze. Se ncepe prin definirea funciilor
care trebuie ndeplinite de circuit, stabilirea mrimilor de intrare i a celor de
ieire i a condiiilor de funcionare (surse disponibile de alimentare, gam de
temperatur, condiii mecanice grad de protecie climatic, solicitri mecanice,
ocuri i vibraii i, nu n ultimul rnd, condiiile de mediu electromagnetic:
surse de perturbaii, permanente i accidentale, ci de propagare, etc.). n funcie
de cele enumerate anterior, se poate alege (proiecta) configuraia i se calculeaz
componentele schemei electronice, eventual n mai multe variante, cu testri
intermediare, prin software de analiz, sau prin ncercri practice, obinndu-se
o variant final, care poate fi ncercat sub form de model experimental. Se
proiecteaz circuitul imprimat, care ine cont de condiiile de mediu i se poate
trece la faza urmtoare, construirea prototipului, care trebuie s rspund tuturor
condiiilor impuse prin tema de proiect. Dac i aceast faz este trecut cu
succes, urmeaz stabilirea tehnologiei de fabricaie (care poate diferi de cea
folosit la construcia prototipului) i realizarea seriei 0, respectiv a unui
numr redus de buci care vor fi testate n vederea validrii tehnologiei de
fabricaie. Oricare din etapele amintite poate fi repetat, chiar i de mai multe
ori, dac rezultatele nu ndeplinesc complet cerinele. Dup trecerea tuturor
probelor impuse seriei 0, se trece la producia final, de serie mare.
Schemele electronice digitale, construite pe circuite integrate numerice,
pornesc de la analiza condiiilor logice dintre intrri i ieiri, pe baza crora se
sintetizeaz funciile logice ndeplinite de configuraia care trebuie proiectat.
Dimensionarea componentelor este aproape inexistent, circuitele logice
legndu-se ntre ele n mod direct. Lucrrile de proiectare, n aceast faz, sunt
n special de calcule binare, urmate de alegerea circuitelor capabile s execute
funciile proiectate.
n general, prima etap, sinteza funciilor logice, nu ridic probleme
notabile. Mai departe, ns, proiectarea cu circuite integrate digitale trebuie
fcut innd cont de realiti tehnice care nu pot fi ignorate, cum ar fi: sursele
de tensiune i semnal existente i variaiile lor previzibile, timpii de propagare ai
semnalelor i ntrzierile posibile ale acestora, legate de componentele parazite
ale elementelor de circuit, fan-in-ul i fan-out-ul circuitelor, capabilitatea
219
8BRecomandri pentru realizarea practic a schemelor electronice cu circuite integrate

digitale
acestora de comand, variaia pragurilor de comutare, emisia i recepia de

perturbaii electromagnetice prin traseele de cablaj sau alte conductoare.
n cele ce urmeaz sunt prezentate cteva reguli i recomandri de baz, a
cror nerespectare duce frecvent la defectarea circuitelor digitale, sau la erori n
funcionarea lor. Din pcate, respectarea ad-litteram a acestor enunuri nu
garanteaz 100% reuita proiectrii, existnd i cazuri n care msuri
suplimentare trebuie aplicate.
Prima problem, dup sinteza funciilor logice, este alegerea familiei
(familiilor) de circuite integrate digitale prin care se vor implementa funciile
proiectate. n afara caracteristicilor enunate n capitolele anterioare, pentru
utilizarea practic trebuie avute n vedere recomandrile practice ale
productorului.
9.1 Circuite TTL (seriile 74xx, 74Sxx, 74LSxx):

Sunt circuite vechi, nu se mai realizeaz proiecte noi cu circuite TTL.
Recomandrile vizeaz echipamentele vechi, nc folosite, care se defecteaz.
Efectul diodelor de limitare asupra tensiunilor negative de intrare:
Circuitele TTL sunt prevzute cu diode de limitare pe intrri, pentru
minimizarea efectelor impulsurilor negative. Totui, aceste diode nu
trebuie folosite pentru limitarea tensiunilor negative de lung durat,
mai ales pentru seriile LS. Meninerea unei tensiuni sub 0,5V pe
intrare mai mult de 0,5s poate altera nivelul logic SUS, prin activarea
unui circuit parazit, ceea ce conduce la apariia unor erori logice.
Dispunerea intrrilor nefolosite: Intrrile n gol, neconectate n circuit,
nrutesc imunitatea la zgomot n curent alternativ i viteza de
comutare a circuitului logic. Pentru optimizarea performanelor,
fiecare intrare trebuie conectat la o surs de mic impedan. Intrrile
nefolosite ale porilor SAU, SAU-NU trebuie legate la mas sau la o
ieire aflat n stare JOS. Intrrile nefolosite ale porilor I, I-NU
trebuie legate la o tensiune mai mare de 2,7V, dar nu mai mare de 5V,
sau la o ieire aflat n stare SUS.
o Practic, intrrile active JOS ale circuitelor TTL se leag la mas.
Intrrile active SUS se leag la Vcc printr-o rezisten de 1
10k. n cazul circuitelor TTL-LS, intrrile nefolosite active SUS
pot fi legate la Vcc direct, dac traseele sunt scurte i sursa este
bine decuplat.
o Intrrile nefolosite active SUS pot fi legate la ieirea unei pori
nefolosite forat cu ieirea SUS.
220
o Intrrile nefolosite ale porilor I, I-NU pot fi legate la o intrare

folosit a aceleai pori, dac nu se depete fan-out-ul porii
anterioare n starea SUS.
Porile nefolosite: Se recomand ca ieirile porilor nefolosite s fie
forate n starea SUS prin legarea cte unei intrri a porilor I, I-NU
sau a tuturor intrrilor porilor SAU, SAU-NU la mas. n acest mod
se reduce puterea consumat i sunt disponibile ieiri n starea SUS la
care se pot lega intrri nefolosite.
Mrirea fan-out-ului: Pentru a mri fan-out-ul, intrri i ieiri ale
porilor din aceeai capsul pot fi conectate n paralel. Nu se
recomand utilizarea porilor din capsule diferite pentru punerea n
paralel, deoarece, datorit diferenelor mari de timpi de comutare, apar
impulsuri mari de curent pe alimentare, ceea ce nu este duntor pentru
circuite, dar poate altera funcionarea logic dac porile furnizeaz
semnale de tact altor circuite.
Diodele de izolare: Niciodat nu trebuie inversat polaritatea tensiunii
de alimentare. Trecerea unui curent de 100mA prin diodele de izolare
fa de substrat duce la defectarea catastrofic a circuitului.
Cerinele semnalului de tact: Cele mai multe bistabile TTL sunt
circuite master-slave, ceea ce le face sensibile la nivelul impulsului de
tact aplicat pe intrare. n particular, funcionarea circuitelor este
dependent de duratele fronturilor impulsurilor de ceas. Nivelul de
curent continuu la care informaia este transferat din master
(seciunea de intrare) n slave (seciunea de ieire) este nivelul normal
de prag al dispozitivelor. n general, acest nivel este 1,4V la 25oC i se
schimb cu -4mV/oC. Cnd intrarea de tact atinge nivelul de prag,
comutarea etajelor de ieire formeaz impulsuri de curent n terminalul
de mas. Multiple comutri, la care se adaug zgomotul de mas, pot
crete referina de mas cu circa 500mV, modificnd astfel nivelurile
de tensiune pe intrrile de tact. Este astfel posibil ca intrrile de tact
active pe front de cretere s primeasc impulsuri multiple de ceas. Din
acest motiv, durata frontului de cretere a impulsului de tact aplicat
intrrilor active pe front de cretere trebuie s fie inferioar ntrzierii
propagrii ntre intrarea de tact i ieire. Acest deziderat este atins dac
se respect ncrcarea ieirii porii care formeaz tactul i dac traseul
de cablaj dintre ieirea porii care comand i intrarea de tact nu
depete 300 400mm. Dac semnalul de tact este transmis prin
linii mai lungi de 400mm, toate intrrile de tact trebuie grupate la
captul de recepie al liniei pentru a evita problemele de reflexie la
captul de emisie. Anumite circuite TTL (numrtoare i registre) sunt
proiectate i realizate cu un tampon pe intrarea de tact, care prezint i
221

digitale
un mic histerezis, pentru a minimiza duratele fronturilor semnalului de

ceas i, implicit, efectul zgomotului.
Ieiri TTL legate mpreun: Dintre toate configuraiile etajelor de
ieire TTL, doar ieirile colector n gol (open collector) i 3 stri
(3-state) sunt concepute pentru a fi legate ntre ele. Ieirile TTL
standard nu trebuie legate laolalt dect dac nivelurile lor logice sunt
permanent aceleai toate SUS, sau toate JOS. La conectarea
mpreun a ieirilor colector n gol sau 3 stri, trebuie respectate cteva
reguli generale:
o Ieiri colector n gol: Aceste dispozitive sunt utilizate n cazurile n
care dou sau mai multe ieiri legate n conexiune SAU cablat pot
fi n opoziie logic la un moment dat. Ieirile legate mpreun
trebuie conectate printr-un rezistor (pull-up resistor) la Vcc, prin
care se stabilete nivelul logic SUS. Doar anumite circuite tampon
sau inversoare pot fi legate la tensiuni mai mari dect Vcc. Limitele
ntre care poate fi ales rezistorul se determin prin relaiile
urmtoare:
()
() =
2 ( )
() =
()
1 ( ) 2 ( )
o Ieiri 3 stri: Ieirile 3 stri sunt fabricate pentru a fi legate laolalt,

dar nu sunt destinate s fie active simultan. Pentru minimizarea
zgomotului i pentru a evita defectarea circuitelor prin putere
disipat excesiv, cel mult o ieire 3 stri trebuie s fie activ n
orice moment. Acest lucru necesit ca semnalele de comand ale
intrrilor de autorizare (enable) s nu se suprapun. Dac se
folosesc decodoare TTL pentru intrrile de autorizare, decodorul
trebuie dezactivat pe durata schimbrii adresei. Deoarece toate
decodoarele TTL sunt susceptibile de a decoda impulsuri scurte,
nesuprapunerea semnalelor de autorizare nu poate fi garantat pe
durata schimbrii adreselor. n general, se prefer circuite de
decodare la care tranziia JOS - SUS s fie mai rapid dect cea
SUS JOS, innd cont c intrrile de autorizare sunt active JOS.
Decuplarea surselor de alimentare: Montarea condensatoarelor de
decuplare pe alimentare este obligatorie n cazul circuitelor TTL. n
general, se accept 10nF pentru fiecare poart comandat sincron i cel
puin 100nF pentru 20 pori care lucreaz nesincronizat.
Numrtoarele i registrele de deplasare sunt sensibile n msur mai
mare la zgomote pe trasele de alimentare Vcc i mas. Regula este de a
222
decupla fiecare opt bistabile interne printr-un condensator de 100nF,

sau un condensator pentru dou capsule. Condensatorul trebuie montat
ct mai aproape posibil de terminalele de alimentare ale capsulei.
Circuitele tampon (buffer) i circuitele care comand linii de semnal
(line-driver) trebuie decuplate foarte bine, innd cont de curenii
tranzitorii de valori ridicate necesari pentru ncrcarea i descrcarea
liniilor.
Stabilizarea pe plac a alimentrii: n multe sisteme digitale consumul
de curent este ridicat i, totui, este asigurat de o surs unic. Circuitele
TTL genereaz impulsuri scurte de curent mare pe alimentri datorit
suprapunerii conduciei tranzistoarelor finale, pe durata comutrilor,
formndu-se astfel zgomot pe alimentarea cu Vcc. Un stabilizator de
tensiune chiar pe placa cu circuite TTL va stabiliza tensiunea aproape
de circuite i, n plus, va izola din punct de vedere al zgomotului pe
alimentare plcile ntre ele. Aplicaiile care utilizeaz aceast tehnic
pot lucra cu surse principale nestabilizate.
Emisia i recepia pe linii de transmisie: Conexiunile dintre diverse
circuite TTL nu trebuie strnse laolalt, legate sau grupate mpreun.
Dimpotriv, trebuie utilizate legturi punct la punct, preferabil
deasupra unui plan de mas care reduce cuplajul dintre trasee. Liniile
monofilare nu trebuie s depeasc lungimea de 600mm; pentru
distane mai mari, de 400mm, planul de mas este esenial pentru
asigurarea performanelor sistemului. Pentru distane peste 600mm
trebuie folosite cablu coaxial sau pereche de conductoare torsadate.
Impedana caracteristic a traseului imprimat cu plan de mas este de
aproximativ 150, iar al perechii torsadate de aproximativ
120 (pentru cabluri 0,4mm). Pentru protecie superioar la diafonii
se folosesc cablurile coaxiale, dar acestea au impedane caracteristice
mici, ceea ce le face greu de comandat. Pentru performane optime,
trebuie alese cabluri coaxiale cu impedan de 100. La captul de
recepie se monteaz rezistene ntre Vcc i ieirea cablului (intrarea
porii), care mbuntesc marginea de zgomot. Dac efectele
reflexiilor sunt inacceptabile, liniile de transmisie trebuie terminate pe
impedanele lor caracteristice. n figura 9-1 se arat terminarea liniei
pe o rezisten egal cu impedana caracteristic legat ctre Vcc.
Acest mod de terminare solicit suplimentar poarta de emisie n starea
JOS, cnd trebuie sa absoarb si curentul care trece prin rezistena
terminal. Legarea ieirii liniei la mediana unui divizor compus din
dou rezistene egale ntre ele, avnd valori duble fa de impedana
caracteristic, reduce suprasolicitarea n curent a porii de emisie la
50%. Este recomandabil ca poarta de emisie s fie folosit exclusiv
223

digitale
pentru comanda liniei de transmisie, dac lungimea liniei depete

1500mm.
Figura 9-1 Conectarea circuitelor TTL prin cablu coaxial
9.2 Circuite CMOS normale (seria CD4xxx):

Sunt circuite lente, mai ales la tensiuni mici. Se folosesc nc, n aplicaii
la tensiune mai mare de 5V (12V, 15V), unde beneficiaz de o margine de
zgomot superioar, sau n cazul n care timpul mare de rspuns este o calitate!
Alimentarea circuitelor integrate CMOS se va face cu respectarea n
permanen a regulii VSS < Vin < VDD. Astfel, dac la intrarea
circuitului se folosesc surse de impulsuri de mic impedan sau surse
de alimentare separate, alimentarea circuitului CMOS trebuie
conectat prima. Ordinea se inverseaz la deconectarea alimentrii.
Nerespectarea acestei succesiuni poate duce la defectarea diodelor de
protecie pe intrri.
nserierea unor impedane pe alimentarea circuitelor CMOS duce la
ntrzierea conectrii reale a alimentrii, caz n care se poate produce
efectul descris anterior.
Inversarea polaritii tensiunii de alimentare trebuie evitat prin
mijloace de protecie adecvate, n caz contrar provoac defectarea
circuitelor CMOS.
224
Intrrile neutilizate ale porilor logice trebuie conectate la VDD sau VSS,
altfel, datorit impedanelor foarte mari de intrare, ieirile porilor pot
fi n zona de comutare n care cureni mari parcurg tranzistoarele de
ieire, ceea ce supranclzete dispozitivul. Este complet neindicat ca
intrrile CMOS s fie neconectate spre deosebire de familia TTL,
intrrile CMOS nu au o stare implicit n gol.
Din cauza impedanelor foarte mari de intrare i pericolului de
strpungere prin sarcini electrostatice, intrrile standard CMOS sunt
echipate cu reele de protecie la descrcri electrostatice, care le
protejeaz n majoritatea cazurilor (figura 9-2). Totui, se recomand
luarea unor msuri suplimentare de precauie la pstrarea i
manipularea circuitelor:
o Utilizarea unor suprafee de lucru conductive;
o Legarea la mas a echipamentelor folosite n manipularea
(transport, montaj, lipire) circuitelor;
o Pstrarea circuitelor n ambalaje antistatice, cutii, baghete sau alte
incinte conductive.
Figura 9-2 Protecia intrrilor CMOS
Se interzice conectarea ieirilor standard CMOS n configuraia SAUCABLAT deoarece funcia logic nu este ndeplinit dar etajele de
ieire se pot suprancrca reciproc n curent. n general, conectarea
paralel a ieirilor porilor CMOS este de evitat, excepie fcnd cazul
n care porile aparin aceleiai capsule i primesc pe intrri acelai
semnale de comand.
Impedanele de sarcin ale ieirilor CMOS nu trebuie conectate la
tensiuni n afara intervalului delimitat de tensiunile de alimentare,
altfel existnd pericolul intrrii n conducie a diodelor din ieiri .
225

digitale
Tensiunea de alimentare nu trebuie s depeasc valorile limit

absolute pentru fiecare familie CMOS.
Sursa de alimentare trebuie decuplat pe fiecare plac cu circuite
CMOS prin condensatoare de decuplare ntre 10nF 100nF, fiind
recomandat montare de condensatoare de decuplare n apropierea
circuitelor care comut la frecvene mari.
Circuitele CMOS nu necesit tensiune stabilizat, dac se respect
cerinele de filtraj i decuplare.
Se va evita depirea puterii maxime care poate fi disipat de capsul.
Scurtcircuitarea ieirilor la tensiunile de alimentare, cnd tensiunea de
alimentare este superioar valorii de 5V este interzis, existnd riscul
defectrii tranzistoarelor finale din etajul de ieire, care pot disipa
maximum 100mW.
Conectarea unui numr mare de intrri la o singur ieire este posibil
pentru frecvene mici de comutare (fan-out-ul ieirii CMOS este mai
mare de 50), dar la frecvene mari se produce o suprancrcare
capacitiv a etajului de ieire, care duce la supranclzirea acestuia.
Suplimentar, suprasarcina capacitiv mrete timpul de tranziie ntre
nivelurile logice, ceea ce poate provoca funcionarea defectuoas a
montajului.
Semnalele de comand pentru intrrile CMOS nu trebuie s aib
fronturi lungi de tranziie, ceea ce ar menine etajul de ieire n zona
liniar un timp nepermis de mare, urmat de disipaie excesiv de
cldur. Pentru semnale lent variabile trebuie folosite circuite cu prag
pe intrare, triggere Schmitt (ex. 4093, 40106), sau comparatoare (ex.
LM339).
Intrrile CMOS comandate de ieiri CMOS de pe alte plci vor fi
legate prin rezistene de valoare mare ctre VDD sau VSS pentru a evita
rmnerea n gol la conectarea alimentrilor.
Conectarea circuitelor CMOS care lucreaz la tensiuni de alimentare
diferit se va face cu respectarea regulii VSS < Vin < VDD. n acest sens
se vor folosi circuite interfa: divizoare rezistive, circuite cu
tranzistoare i rezistene, comparatoare integrate, pori cu drena n gol,
sau circuitele speciale de interfa 4049 i 4050.
Transmisia la distan a semnalelor ntre circuite CMOS este limitat
de timpii de comutare i de lungimea i natura liniilor de transmisie.
226

Tabel 9-1 ntrzieri ale semnalelor prin diverse tipuri de linii
Timp de
Tipul liniei
ntrziere
[ns]
COAXIAL cu Z 0 =50
3,9
COAXIAL din polietilen cu Z 0 =50
5
Feeder TV cu Z 0 =75
5
Cablu rsucit (bifilar) Z 0 =110
4,8
Lungimea liniei
1m
1m
1m
1m
9.3 Circuite CMOS de mare vitez HCMOS (seriile

HC/HCT):
Sunt circuite moderne, n utilizare curent, seria HC fiind compatibil cu
microcontrollere opernd n 2V 6V, iar seria HCT fiind compatibil TTL, n
5V. Circuitele integrate 74HC i 74HCT sunt ideale pentru a fi folosite n
proiectarea echipamentelor noi sau pentru nlocuirea circuitelor LSTTL n cele
vechi, prin aceasta mbuntindu-se i performanele electrice ale montajelor n
multe privine.
Tabelul 9-2 prezint comparativ performanele familiilor de circuite
integrate.
Seria HCMOS, fiind o subfamilie a circuitelor integrate CMOS se supune
tuturor regulilor enunate n subcapitolul anterior. Anumite particulariti ale
familiei HCMOS, datorate frecvenelor de lucru net superioare, sunt prezentate
suplimentar:
Semnalele de tact aplicate circuitelor bistabile trebuie s aib timpi de
cretere i descretere inferiori valorii de catalog 500ns / 4,5V
alimentare, altfel sunt posibile comutri multiple datorit ridicrii
potenialului planului de mas cu pn la 0,5V din cauza curenilor
mari prin etajele de ieire pe durata comutrii. Bistabilele J-K
(74HC/HCT73, 74, 107, 109 i 112) sunt prevzute cu intrri de tact cu
trigger Schmitt, care nltur limitarea anterioar.
n sistemele comandate sincron de acelai semnal de tact, diferenele n
nivelurile de prag ale intrrilor pot da erori logice n cazul fronturilor
de cretere / descretere de durate mari. Pentru evitarea acestui tip de
eroare, duratele maxime de cretere / descretere ale fronturilor trebuie
s fie inferioare dublului ntrzierii la propagare prin bistabil (figura 93).
Frecvena maxim de lucru pentru un bistabil singular este dat de
urmtoarea relaie: = 12 . n sistemele comandate sincron de
acelai semnal de tact, (figura 9-4), pot aprea factori care s
micoreze frecvena maxim de lucru, altfel, putnd s apar erori
logice. n cazul prezentat,
227

digitale
( 1 ) + () + (2 )
Figura 9-3 Comanda sincron a bistabililor
Figura 9-4 Timpii de propagare i reacie la comanda sincron a bistabililor
228

Tabel 9-2 Comparaie ntre tehnologiile CMOS i TTL la Vcc=5V, Tamb=25 i CL=15pF
229

digitale
Puterea disipat de dispozitivele HCMOS depinde hotrtor de

frecvena de comutare, ca de altfel i la circuitele CMOS clasice, dar,
datorit frecvenelor superioare posibile, trebuie luat n considerare n
proiectare:
o n regim static, datorit conduciei n contratimp a tranzistoarelor
din etajele de ieire, curentul de alimentare (fr sarcin) este
extrem de redus (civa nA), iar puterea disipat este foarte mic,
practic neglijabil.
o n regim dinamic, se disip putere prin ncrcarea i descrcarea
capacitilor parazite din circuitul integrat i de sarcin. De
asemenea, exist o putere considerabil pe timpul comutrii,
cauzat de suprapunerea conduciei tranzistoarelor din etajul final,
dar, acest fenomen este rspunztor doar de 10% din puterea
generat pe dispozitiv. Puterea total n regim dinamic se poate
2
2
calcula prin relaia: =
+ (
0 ), unde: C PD este
capacitatea disipativ de putere (acest parametru este caracterizat n
foile de catalog), f i este frecvena de intrare, f o este frecvena de
ieire, C L este capacitatea sarcinii conectate la ieire i V CC este
tensiunea de alimentare.
Dei tensiunea de alimentare a circuitelor 74HC este limitat inferior la
2V, pentru a asigura compatibilitatea cu procesoarele i memoriile de
joas tensiune, pentru aplicaii liniare, cum ar fi oscilatoarele RC, se
recomand alimentarea circuitelor cu minimum 3V pentru a asigura o
zon suficient de funcionare n regiunea liniar.
Tensiunea maxim de funcionare a circuitelor 74HC/HCT este 7V,
peste aceasta circuitele defectndu-se.
Tensiunea mic de lucru i curentul de alimentare redus permit
rezervarea alimentrii circuitelor din seria HCMOS cu acumulatoare
sau elemente galvanice (2 elemente nseriate alcaline sau unul cu Li, n
cazul elementelor galvanice, sau 2 elemente NiMH nseriate sau o
celul Li-Ion, Li-Pol, pentru acumulatoare).
Gama larga a tensiunilor de alimentare (2V 6V) sugereaz faptul c
seria HCMOS nu necesit stabilizarea tensiunii de alimentare. Totui,
schimbarea tensiunii de alimentare influeneaz frecvena maxim de
lucru, imunitatea la zgomot i puterea consumat. Perturbaiile n
impuls afecteaz funcionarea circuitelor, motiv pentru care este
necesar o bun decuplare a tensiunii de alimentare. Valorile
recomandate sunt de 22nF pentru 2, , 5 capsule i 1F tantal pentru
fiecare 10 capsule. Circuitele de transmisie pe linie (drivere de linie
sau magistral) trebuie decuplate cu minimum 22nF, ct mai aproape
230
de capsul. n cazul utilizrii unui stabilizator de tensiune, se

recomand decuplarea ieirii acestuia cu 10F, , 50 F.
Intrrile circuitelor HCMOS sunt protejate la polarizare n afara
domeniului de alimentare prin reele R-D (figura 9-5). Chiar n aceste
condiii, se recomand ca tensiunea aplicat pe intrri s nu ia valori n
afara intervalului tensiunilor de alimentare, sau dac acest lucru nu
este posibil, trebuie limitat curentul de intrare, conform catalogului
(20mA pentru curent pozitiv, 3mA, , 14mA, pentru curent negativ,
depinznd de numrul intrrilor afectate pe capsul). Convertoarele de
nivel logic HIGH ctre LOW, 74HC4049 i 74HC7050, sunt protejate
pe intrare doar pentru tensiuni negative (figura 9-6).
Figura 9-5 Protecia la polarizare n afara domeniului de alimentare a intrrilor circuitelor

HCMOS
Figura 9-6 Protecia pentru tensiuni negative a intrrilor circuitelor HCMOS
Recomandrile prezentate anterior au un caracter general i neexhaustiv.

Proiectantul de circuite logice cu integrate digitale trebuie s utilizeze, n afara
recomandrilor generale, informaiile specifice cuprinse n datele de catalog ale
fiecrui circuit integrat n parte.
231

digitale
232
Lista figurilor
Figura 1-1 Dispozitive digitale: (a) poart AND; (b) poart OR; (c) poart NOT sau inversoare .......... 7
Figura 1-2 Valorile logice si marginea de zgomot .................................................................................. 8
Figura 1-3 Capsule DIP (dual in-line pin): (a) cu 14 pini; (b) cu 20 de pini; (c) cu 28 de pini ............. 10
Figura 1-4 Diagrame de pini pentru CI SSI din seria 7400 ................................................................... 11
Figura 1-5 Concepii de realizare a dispozitivelor logice de mari dimensiuni: (a) CPLD; (b) FPGA .. 12
Figura 2-1 Concepte fundamentale ale transmisiei de date seriale ....................................................... 33
Figura 2-2 Coduri pentru date seriale larg utilizate ............................................................................... 33
Figura 3-1 Reprezentarea printr-o cutie neagr a unui circuit cu trei intrri i o ieire ......................... 37
Figura 3-2 Elemente logice de baz: a) AND; b) OR; c) NOT (inversor) ............................................ 38
Figura 3-3 Pori inversoare: a) NAND; b) NOR ................................................................................... 39
Figura 3-4 Circuit logic corespunztor tabelului de adevr 3-2 ............................................................ 39
Figura 3-5 Diagrama temporal a unui circuit logic ............................................................................. 39
Figura 3-6 Nivelurile logice pentru circuitele CMOS uzuale................................................................ 41
Figura 3-7 Tranzistorul MOS ca rezisten comandat n tensiune....................................................... 42
Figura 3-8 Simbolul utilizat n scheme pentru un tranzistor MOS cu canal n (NMOS) ....................... 42
Figura 3-9 Simbolul utilizat n scheme pentru un tranzistor MOS cu canal p (PMOS) ........................ 42
Figura 3-10 Inversor CMOS: (a) schema circuitului; (b) mobul de funcionare; (c) simbolul logic .... 44
Figura 3-11 Modelul cu ntreruptoare pentru inversorul CMOS: (a) intrare LOW; (b) intrare HIGH 44
Figura 3-12 Funcionarea logic a inversorului CMOS ........................................................................ 45
Figura 3-13 Poart CMOS NAND cu dou intrri: (a) schema circuitului; (b) tabelul de adevr; (c)
simbolul logic ........................................................................................................................... 45
Figura 3-14 Modelul cu ntreruptoare pentru o poart CMOS NAND cu dou intrri: (a) ambele
intrri LOW; (b) o intrare HIGH; (c) ambele intrri HIGH ..................................................... 46
Figura 3-15 Poart CMOS NOR cu dou intrri: (a) schema circuitului; (b) tabelul de adevr; (c)
simbolul logic ........................................................................................................................... 46
Figura 3-16 Poart CMOS NAND cu trei intrri: (a) schema circuitului; (b) tabelul de adevr; (c)
simbolul logic ........................................................................................................................... 47
Figura 3-17 Schema logic echivalent pentru o structur intern de poart CMOS NAND cu 8 intrri
.................................................................................................................................................. 47
Figura 3-18 Circuit tampon neinversor CMOS: (a) schema circuitului; (b) tabelul de adevr; (c)
simbolul logic ........................................................................................................................... 48
Figura 3-19 Poart CMOS AND cu dou intrri: (a) schema circuitului; (b) tabelul de adevr; (c)
simbolul logic ........................................................................................................................... 48
Figura 3-20 Poart CMOS AND-OR-inversor: (a) schema circuitului; (b) tabelul de adevr .............. 49
Figura 3-21 Schema logic a unei pori CMOS AND-OR-inversor ..................................................... 49
Figura 3-22 Poart CMOS OR-AND-inversor: (a) schema circuitului; (b) tabelul de adevr .............. 50
Figura 3-23 Schema logic a unei pori CMOS OR-AND-inversor ..................................................... 50
Figura 3-24 Poart de transmisie CMOS; Figura 3-25 Multiplexor cu dou intrri realizat cu pori de
transmisie CMOS ..................................................................................................................... 51
Figura 3-26 Inversor cu trigger Schmitt: (a) caracteristica de transfer intrare-ieire; (b) simbolul logic
.................................................................................................................................................. 52
Figura 3-27 Funcionarea dispozitivului cu semnale de intrare cu tranziii lente: (a) semnal cu tranziii
lente i zgomot suprapus; (b)semnal de ieire al unui inversor obinuit; (c) semnal de ieire al
unui inversor cu histerezis de 0,8 V ......................................................................................... 52
Figura 3-28 Circuit tampon CMOS cu trei stri: (a) schema circuitului; (b) tabelul de adevr; (c)
simbolul logic ........................................................................................................................... 53
233
Figura 3-29 Poart CMOS NAND cu drena n gol: (a) schema circuitului; (b) tabelul funciei; (c)
simbolul logic ........................................................................................................................... 54
Figura 3-30 Poart CMOS NAND cu drena n gol i sarcina comandat de ea .................................... 54
Figura 3-31 Nivelurile de intrare i de ieire la dispozitivele CMOS alimentate cu 5 V: (a) la familia
HC; (b) la familia HCT............................................................................................................. 56
Figura 3-32 Caracteristicile de transfer ale circuitelor HC si HCT, n condiii de funcionare tipice ... 56
Figura 3-33 Diode semiconductoare: (a) jonciunea pn; (b) jonciune polarizat direct, permind
circulaia curentului; (c) jonciune polarizat invers, blocnd circulaia curentului................. 62
Figura 3-34 Diode: (a) simbolul; (b) caracteristica de transfer a unei diode ideale; (c) caracteristica de
transfer a unei diode reale......................................................................................................... 62
Figura 3-35 Modelul diodei reale: (a) n polarizare invers (b) n polarizare direct; (c) caracteristica
de transfer a diodei polarizate direct......................................................................................... 63
Figura 3-36 Poart AND cu diode: (a) schema electric; (b) ambele intrri HIGH; (c) o intrare HIGH
i cealalt LOW; (d) tabelul funciei; (e) tabelul de adevr...................................................... 64
Figura 3-37 Alctuirea unui tranzistor npn: (a) diode cu terminalele de aceeai polaritate conectate
mpreun; (b) Jonciunile pn corespunztoare; (c) structura unui tranzistor npn; (d) simbolul
tranzistorului npn ...................................................................................................................... 65
Figura 3-38 Inversor realizat cu tranzistor: (a) simbolul logic; (b) schema electric; (c) caracteristica
de transfer ................................................................................................................................. 66
Figura 3-39 Strile normale ale unui tranzistor npn n circuitele de comutaie digitale: (a) simbolul
tranzistorului i curenii; (b) circuitul echivalent al tranzistorului blocat (OFF); (c) circuitul
echivalent al tranzistorului saturat (ON) .................................................................................. 66
Figura 3-40 Tranzistor cu limitare Schotky: (a) schema electric; (b) simbolul ................................... 67
Figura 3-41 Funcionarea unui tranzistor cu curent mare de baz: (a) tranzistor obinuit saturat; (b)
tranzistor cu diod Schotky pentru prevenirea saturrii ........................................................... 67
Figura 3-42 Inversor realizat cu tranzistor Schotky .............................................................................. 68
Figura 3-43 Funcia realizat de o poart TTL NAND cu dou intrri: (a) tabelul funciei; (b) tabelul
de adevr; (c) simbolul logic .................................................................................................... 69
Figura 3-44 Schema electric a porii NAND cu dou intrri LS-TTL................................................. 69
Figura 3-45 Marginile de zgomot caracteristice familiilor de circuite logice TTL de uz larg (74LS,
74S, 74ALS, 74AS, 74F) .......................................................................................................... 70
Figura 3-46 Schema electric a unei pori LS-TTL NOR cu dou intrri ............................................. 73
Figura 3-47 Poart LS-TTL NOR cu dou intrri: (a) tabelul funciei; (b) tabelul de adevr; (c)
simbolul logic ........................................................................................................................... 74
Figura 3-48 Nivelurile de ieire i de intrare de care s se in seama la realizarea interfeelor dintre
familiile TTL i CMOS. (Remarcai c intrrile familiilor HC i HCT nu sunt compatibile cu
TTL) ......................................................................................................................................... 78
Figura 3-49 Comparaie ntre nivelurile logice: (a) CMOS de 5V; (b) TTL de 5V i CMOS de 5V
compatibile cu TTL; (c) LVTTL de 3,3V; (d) CMOS de 2,5V; (e) CMOS de 1,8V ............... 81
Figura 4-1 Denumirile semnalelor i notaia algebric pentru: (a) poart AND, (b) poart OR ........... 83
Figura 4-2 Circuite echivalente conform teoremei T13, a lui DeMorgan: (a) AND-NOT; (b) NOT-OR;
(c) simbolul logic al unei pori NAND; (d) simbol echivalent al unei pori NAND ................ 88
Figura 4-3 Circuite echivalente conform teoremei T13, a lui DeMorgan: (a) OR-NOT; (b) NOTAND; (c) simbolul logic al unei pori NOR; (d) simbol echivalent al unei pori NOR............ 88
Figura 4-4 Poart logic de tipul 1: (a) tabelul logic al semnalelor electrice; (b) tabelul funciei
logice i simbolul n logic pozitiv; (c) tabelul funciei logice i simbolul n logic negativ90
Figura 4-5 Poart logic de tipul 2: (a) tabelul logic al semnalelor electrice; (b) tabelul funciei
logice i simbolul n logic pozitiv; (c) tabelul funciei logice i simbolul n logic negativ90
Figura 4-6 Circuit ce realizeaz o funcie logic folosind inversoare i pori de tipurile 1 i 2, n
convenia de logic pozitiv ..................................................................................................... 91
Figura 4-7 Interpretarea n logic negativ a circuitului prezentat anterior. ......................................... 91
Figura 4-8 Implementri alternative pornind de la sume de produse: (a) cu pori AND-OR; (b) cu pori
AND-OR i perechi de inversoare suplimentare; (c) cu pori NAND-NAND ......................... 95
Figura 4-9 Alte circuite cu dou niveluri obinute pe baza unor sume de produse: (a) AND-OR; (b)
AND-OR cu perechi de inversoare suplimentare; (c) NAND-NAND ..................................... 96
234

Figura 4-10 Implementarea unei expresii produs de sume: (a) OR-AND; (b) OR-AND cu perechi de
inversoare suplimentare; (c) NOR-NOR .................................................................................. 97
Figura 4-11 Transformri n reprezentare simbolic: (a) circuitul iniial; (b) variant cu o poart
nestandardizat; (c) folosirea unui inversor pentru eliminarea porii nestandardizate; (d)
amplasarea preferabil pentru inversor..................................................................................... 98
Figura 4-12 Diagrame Karnaugh: (a) pentru dou variabile; (b) pentru trei variabile; (c) pentru patru
variabile .................................................................................................................................... 99
Figura 4-13 F = X, Y, Z (1, 2, 5, 7): (a) tabelul de adevr; (b) diagrama Karnaugh; (c) combinarea
celulelor de 1 adiacente .......................................................................................................... 100
Figura 4-14 Circuit AND-OR minimizat ............................................................................................ 101
Figura 4-15 F = X, Y, Z (0, 1, 4, 5, 6): (a) diagrama Karnaugh iniial; (b) diagrama Karnaugh cu
termenii produs ncercuii; (c) circuitul AND/OR .................................................................. 102
Figura 4-16 Detector de cifre BCD prime: (a) diagrama Karnaugh iniial; (b) diagrama Karnaugh cu
implicanii primi i celulele de 1 distincte .............................................................................. 106
Figura 4-17 Tratarea unui circuit cu dou ieiri ca dou circuite independente cu cte o singur ieire:
(a) diagramele Karnaugh; (b) circuitul minimal ................................................................. 106
Figura 4-18 Minimizarea unui circuit cu mai multe ieiri, n cazul particular a dou ieiri: (a)
diagramele minimizate, care prezint un acelai termen; (b) circuitul minimal cu mai multe
ieiri ........................................................................................................................................ 107
Figura 4-19 Diagramele Karnaugh aferente unui set de dou funcii: (a) diagramele pentru F i G; (b)
diagrama produsului de 2 pentru F G; (c) diagramele reduse pentru F i G, dup ndeprtarea
implicanilor primi eseniali i a celulelor de 1 acoperite de acetia ...................................... 108
Figura 5-1 Exemplu de schem bloc ce constituie tema unui proiect de circuite digitale................... 111
Figura 5-2 Simbolurile porilor logice de baz: (a) AND, OR, TAMPON; (b) pori cu intrri
expandate; (c) pori cu cerculee inversoare (NAND, NOR, INVERSOR)............................ 112
Figura 5-3 Simbolurile echivalente pentru pori, obinute prin aplicarea teoremei lui DeMorgan ..... 113
Figura 5-4 Diverse ci de a intra n FUNCIONARE: (a) intrri i ieire active n HIGH; (b)intrri
active n HIGH i ieire activ n LOW; (c) intrri active n LOW i ieire activ n HIGH; (d)
intrri i ieire active n LOW ................................................................................................ 114
Figura 5-5 Alte dou moduri de a intra n FUNCIONARE, pentru niveluri diferite ale semnalelor de
intrare: (a) cu o poart AND; (b) cu o poart NOR ................................................................ 115
Figura 5-6 Intersecii de linii i conexiuni........................................................................................... 116
Figura 5-7 Schem cu structur orizontal .......................................................................................... 117
Figura 5-8 Schem cu structur ierarhic ............................................................................................ 117
Figura 5-9 Exemple de magistrale....................................................................................................... 118
Figura 5-10 PLA 4x3 cu ase termeni produs ..................................................................................... 120
Figura 5-11 Reprezentare compact a unui PLA 4x3 cu ase termeni produs .................................... 120
Figura 5-12 PLA 4x3 programat cu un set de trei ecuaii logice ......................................................... 121
Figura 5-13 PLA 4x3 programat pentru a produce semnale de ieire constante 0 i 1 ....................... 121
Figura 5-14 Structura circuitului de decodare ..................................................................................... 122
Figura 5-15 Decodor cu 2 intrri i 4 ieiri: (a) intrrile i ieirile; (b) schema logic ....................... 123
Figura 5-16 Decodorul dublu cu dou intrri i patru ieiri 74x139: (a) schema logic, .................... 124
Figura 5-17 Decodorul cu 3 intrri i 8 ieiri 74x138: (a) schema logic, inclusiv numerotarea pinilor
pentru capsula DIP cu 16 pini; (b) simbolul logic tradiional ................................................ 126
Figura 5-18 Schema unui decoder cu 4 intrri i 16 ieiri, realizat cu decodoare 74x138 conectate n
cascad.................................................................................................................................... 127
Figura 5-19 Afiare cu apte segmente: (a) notarea segmentelor; (b) cifrele zecimale....................... 128
Figura 5-20 Decodorul pentru apte segmente 74x49: (a) schema logic, inclusiv numerotarea pinilor;
(b) simbolul logic tradiional .................................................................................................. 129
Figura 5-21 Circuit de codare binar: (a) structura general; (b) circuit de codare cu 8 intrri i 3 ieiri
................................................................................................................................................ 130
Figura 5-22 Sistem cu 2n dispozitive ce trebuie servite i un circuit de codare a cererilor care arat n
orice moment ce semnal de cerere este confirmat .................................................................. 131
Figura 5-23 Simbolul logic al unei matrice de prioriti generice cu 8 intrri .................................... 131
Figura 5-24 Simbolul logic al matricei de prioriti cu 8 intrri 74x148 ............................................ 132
235
Figura 5-25 Schema logic a matricei de prioriti cu 8 intrri 74x148, inclusiv numerotarea pinilor
pentru capsula DIP cu 16 pini................................................................................................. 133
Figura 5-26 Diverse circuite tampon cu trei stri: (a) neinversor, cu intrarea de
activare
cu nivel activ HIGH; (b) neinversor, cu intrarea de activare cu nivel activ LOW; (c) inversor,
cu intrarea de activare cu nivel activ HIGH; (d) inversor, cu intrarea de activare cu nivel activ
LOW ....................................................................................................................................... 134
Figura 5-27 Opt surse folosind n comun o linie partajat cu trei stri ............................................... 135
Figura 5-28 Structur de multiplexor: (a) intrrile i ieirile; (b) circuit echivalent funcional .......... 136
Figura 5-29 Multiplexor de 1 bit cu 8 intrri 74x151: (a) schema logic, inclusiv numerotarea pinilor;
(b) simbolul logic tradiional .................................................................................................. 137
Figura 5-30 Multiplexorul de 4 bii, cu 2 intrri, 74x157: (a) schema logic, inclusiv numerotarea
pinilor pentru capsula standard DIP cu 16 pini; (b) simbolul logic tradiional ...................... 138
Figura 5-31 Simbolul logic tradiional pentru multiplexorul 74x153 ................................................. 139
Figura 5-32 Un multiplexor ce comand o magistral i un demultiplexor comandat de aceasta: (a)
schema echivalent cu comutatoare; (b) simbolurile folosite n schemele bloc .................... 140
Figura 5-33 Folosirea unui decodor cu 2 intrri i 4 ieiri ca demultiplexor de 1 bit cu 4 ieiri: (a)
reprezentarea generic; (b) 74x139 ........................................................................................ 141
Figura 5-34 Scheme cu mai multe pori, pentru realizarea funciei XOR cu dou intrri: (a) cu ANDOR; (b) cu NAND .................................................................................................................. 142
Figura 5-35 Simbolurile echivalente pentru: (a) pori XOR; (b) pentru pori XNOR ......................... 142
Figura 5-36 Conectarea n cascad a porilor XOR: (a) conexiuni nlnuite; (b) structur ramificat
................................................................................................................................................ 143
Figura 5-37 Generatorul de paritate par/impar de 9 bii 74x280: (a) schema logic, inclusiv
numerotarea pinilor pentru capsula DIP cu 16 pini; (b) simbolul logic tradiional ................ 143
Figura 5-38 Comparatoare cu 74x86: (a) comparator de 1 bit; (b) comparator de 4 bii .................... 145
Figura 5-39 Sumator complet: (a) schema circuitului la nivel de pori; (b) simbolul logic; (c) variant
de simbol logic adecvat conectrii n cascad ...................................................................... 147
Figura 5-40 Sumator pieptene de 4 bii ............................................................................................... 147
Figura 5-41 Transformarea circuitelor de adunare n circuite de scdere: (a) sumator complet; (b)
circuit de scdere complet; (c) interpretarea circuitului din (a) drept circuit de scdere complet;
(d) circuit de scdere pieptene ................................................................................................ 148
Figura 5-42 Structura unui etaj de sumator cu anticipare a transportului ........................................... 149
Figura 5-43 Schema logic a unui sumator binar pe 4 bii .................................................................. 150
Figura 6-1 Semnale de tact: (a) active n HIGH; (b) active n LOW .................................................. 153
Figura 6-2 Pereche de inversoare ce formeaz un element bistabil .................................................... 154
Figura 6-3 Circuit latch S-R: (a) schema cu pori NOR a circuitului; (b) tabelul funciei .................. 155
Figura 6-4 Funcionare tipic a unui circuit latch S-R: (a) intrri normale; (b) S i R confirmate
simultan .................................................................................................................................. 155
Figura 6-5 Simboluri pentru circuitul latch S-R: (a) fr cercule; (b) preferat n proiectarea cu
cerculee; (c) incorect din cauza dublei negaii ...................................................................... 156
Figura 6-6 Parametri temporali ai unui circuit latch S-R .................................................................... 156
Figura 6-7 Circuit latch S-R: (a) schema cu pori NAND a circuitului; (b) tabelul funciei; (c) tabelul
logic ........................................................................................................................................ 157
Figura 6-8 Circuit latch S-R cu intrare de activare: (a) schema cu pori NAND a circuitului; (b) tabelul
funciei; (c) simbolul logic ..................................................................................................... 158
Figura 6-9 Funcionarea tipic a unui circuit latch S-R cu intrare de activare .................................... 158
Figura 6-10 Circuit latch D: (a) schema cu pori NAND a circuitului; (b) tabelul funciei; (c) simbolul
logic ........................................................................................................................................ 159
Figura 6-11 Comportarea funcional a circuitului latch D cu diferite semnale de intrare ................. 159
Figura 6-12 Parametri temporali ce caracterizeaz un circuit latch D ................................................ 160
Figura 6-13 CBB de tip D activ pe frontul pozitiv: (a) schema cu circuite latch D; (b) tabelul funciei;
(c) simbolul logic.................................................................................................................... 160
Figura 6-14 Comportarea funcional a unui CBB de tip D, activ pe frontul pozitiv ......................... 161
Figura 6-15 Comportarea temporal a unui CBB de tip D, activ pe frontul pozitiv ........................... 161
236

Figura 6-16 CBB de tip D, activ pe frontul negativ: (a) schema cu circuite latch D: (b) tabelul funciei:
(c) simbolul logic.................................................................................................................... 162
Figura 6-17 CBB de tip D, activ pe frontul pozitiv, cu intrri de prefixare i tergere: (a) simbolul
logic: (b) schema cu pori NAND........................................................................................... 162
Figura 6-18 CBB de tip D, activ pe frontul pozitiv, cu intrare de activare: (a) schema circuitului; (b)
tabelul funciei; (c) simbolul logic.......................................................................................... 163
Figura 6-19 CBB de tip D, activ pe frontul pozitiv, cu capacitate de explorare: (a) schema circuitului;
(b) tabelul funciei; (c) simbolul logic .................................................................................... 164
Figura 6-20 Lan de explorare cu 4 CBB ............................................................................................ 164
Figura 6-21 CBB de tip S-R master/slave: (a) schema cu circuite latch S-R; (b) tabelul funciei; (c)
simbolul logic ......................................................................................................................... 166
Figura 6-22 Comportarea intern i funcional a unui CBB de tip S-R master/slave ........................ 166
Figura 6-23 CBB de tip J-K master/slave: (a) schema cu circuite latch S-R; (b) tabelul funciei; (c)
simbolul logic ......................................................................................................................... 166
Figura 6-24 Comportarea intern i funcional a unui CBB de tip J-K master/slave ........................ 167
Figura 6-25 CBB de tip J-K, activ pe front: (a) schema echivalent, cu un CBB de tip D, activ pe front;
(b) tabelul funciei; (c) simbolul logic .................................................................................... 168
Figura 6-26 Comportarea funcional a unui CBB de tip J-K, activ pe front...................................... 168
Figura 6-27 CBB de tip T, activ pe frontul pozitiv: (a) simbolul logic; (b) comportarea funcional 169
Figura 6-28 Configuraii de circuit posibile pentru un CBB de tip T: (a) cu CBB de tip D; (b) cu CBB
de tip J-K ................................................................................................................................ 169
Figura 6-29 CBB de tip T, activ pe frontul pozitiv, cu intrare de activare: (a) simbolul logic; (b)
comportarea funcional ......................................................................................................... 169
Figura 6-30 Scheme posibile pentru un CBB de tip T cu intrare de activare: (a) cu CBB de tip D; (b)
cu CBB de tip J-K................................................................................................................... 169
Figura 7-1 Structura general a diagramei de stri a unui numrtor un singur ciclu ...................... 171
Figura 7-2 Numrtor binar pieptene de 4 bii .................................................................................... 172
Figura 7-3 Numrtor sincron binar de 4 bii cu circuit logic de activare serie .................................. 173
Figura 7-4 Numrtor sincron binar de 4 bii cu circuit logic de activare paralel ............................... 173
Figura 7-5 Simbolul logic tradiional al numrtorului 74x163 .......................................................... 174
Figura 7-6 Schema logic a numrtorului binar sincron de 4 bii 74x163, inclusiv numerotarea pinilor
la capsula standard dual in line cu 16 pini .......................................................................... 176
Figura 7-7 Conexiuni la un 74x163 pentru funcionare n mod asincron............................................ 177
Figura 7-8 Formele de und de tact i de ieire la un numrtor asincron divizor cu 16 .................... 177
Figura 7-9 Formele de und de tact i de ieire la un numrtor asincron divizor cu 10 .................... 178
Figura 7-10 Utilizarea unui 74x163 ca numrtor modulo 11, cu succesiunea de numrare 5, 6, , 15,
5, 6, . ................................................................................................................................... 178
Figura 7-11 Utilizarea unui 74x163 ca numrtor modulo 11, cu succesiunea de numrare 0, 1, 2, ,
10, 0, 1, . ............................................................................................................................. 179
Figura 7-12 Conectarea general n cascad a mai multor numrtoare 74x163 ................................ 180
Figura 7-13 Structura unui registru de deplasare serie-serie ............................................................... 181
Figura 7-14 Structura unui registru de deplasare serie-paralel ............................................................ 181
Figura 7-15 Structura unui registru de deplasare paralel-serie ............................................................ 182
Figura 7-16 Structura unui registru de deplasare paralel-paralel ........................................................ 182
Figura 7-17 Simbolurile logice tradiionale ale unor registre de deplasare MSI: (a) registrul de
deplasare de 8 bii, serie-paralel, 74x164; (b) registru de deplasare de 8 bii, paralel-serie,
74x166; (c) circuitul echivalent pentru intrrile de tact ale dispozitivului 74x166; (d) registrul
de deplasare universal 74x194................................................................................................ 184
Figura 7-18 Schema logic a registrului de deplasare universal de 4 bii 74x194, inclusiv numerotarea
pinilor la capsula standard dual in line cu 16 pini............................................................... 185
Figura 7-19 Simbolul logic tradiional pentru 74x299 ........................................................................ 186
Figura 7-20 Schema logic a registrului de deplasare universal de 8 bii 74x299, inclusiv numerotarea
pinilor la capsula standard dual in line cu 20 de pini .......................................................... 187
Figura 7-21 Cea mai simpl schem de numrtor n inel de 4 bii, cu 4 stri i un singur 1 transmis
................................................................................................................................................ 189
237
Figura 7-22 Diagrama temporal aferent unui numrtor n inel de 4 bii ........................................ 189
Figura 7-23 Diagram de stri aferent unui numrtor simplu n inel............................................... 190
Figura 7-24 Numrtor n inel de 4 bii, cu 4 stri i un singur 1 transmis, cu auto-corecie ............. 190
Figura 7-25 Diagram de stri aferent unui numrtor n inel cu auto-corecie ................................ 191
Figura 7-26 Numrtor n inel de 4 bii, cu 4 stri i un singur 0 transmis, cu auto-corecie ............. 191
Figura 7-27 Numrtor Johnson de baz, de 8 bii, cu 8 stri ............................................................. 192
Figura 7-28 Diagram temporal aferent unui numrtor Johnson de 4 bii ..................................... 192
Figura 7-29 Numrtor Johnson de 4 bii, cu 8 stri, cu auto-corecie................................................ 193
Figura 7-30 Structura general a unui numrtor cu registru de deplasare i reacie liniar............... 194
Figura 7-31 Numrtor LFSR de 3 bii; componentele haurate constituie modificrile necesare pentru
adugarea strii ce conine exclusiv zerouri ........................................................................... 196
Figura 8-1 Structura de baz a unei memorii ROM 2nxb .................................................................... 198
Figura 8-2 Decodor cu 2 intrri i 4 ieiri, cu comanda polaritii de ieire ....................................... 199
Figura 8-3 Modul n care se conecteaz o ROM 8x4, ce stocheaz tabelul 8-1, pentru a se obine un
decodor cu 2 intrri i 4 ieiri ................................................................................................. 199
Figura 8-4 Schem logic de ROM 8x4 simpl, cu diode ................................................................... 201
Figura 8-5 Structur intern a ROM 128x1 cu decodare bidimensional ........................................... 201
Figura 8-6 Posibil dispunere la o ROM 32Kx8 ................................................................................. 202
Figura 8-7 Matrice de stocare n EPROM cu tranzistoare MOS cu poart flotant ............................ 204
Figura 8-8 Structur intern cu ROM, cu indicarea utilizrii intrrilor de comand .......................... 206
Figura 8-9 Structura de baz a unei RAM 2nxb................................................................................... 209
Figura 8-10 Comportarea funcional a unei RAM static.................................................................. 210
Figura 8-11 Structura intern a unei SRAM 8x4................................................................................. 210
Figura 8-12 Celul de stocare a unui bit n DRAM............................................................................. 213
Figura 8-13 Structura intern a unei DRAM 64Kx1 ........................................................................... 214
Figura 8-14 Caracteristici temporale pentru ciclul de mprosptare a unei DRAM prevzute numai cu
semnal RAS ............................................................................................................................ 216
Figura 8-15 Caracteristici temporale pentru un ciclu de citire din DRAM ......................................... 216
Figura 8-16 Caracteristici temporale pentru un ciclu de citire din DRAM ......................................... 217
Figura 9-1 Conectarea circuitelor TTL prin cablu coaxial .................................................................. 224
Figura 9-2 Protecia intrrilor CMOS ................................................................................................. 225
Figura 9-3 Comanda sincron a bistabililor ........................................................................................ 228
Figura 9-4 Timpii de propagare i reacie la comanda sincron a bistabililor..................................... 228
Figura 9-5 Protecia la polarizare n afara domeniului de alimentare a intrrilor circuitelor HCMOS231
Figura 9-6 Protecia pentru tensiuni negative a intrrilor circuitelor HCMOS ................................... 231
238
Lista tabelelor
Tabel 2-1 Numere zecimale, binare, octale i hexazecimale................................................................. 17
Tabel 2-2 Complementele cifrelor ........................................................................................................ 21
Tabel 2-3 Cifre zecimale i echivalentele lor de 4 bii .......................................................................... 24
Tabel 2-4 Coduri de numere zecimale................................................................................................... 29
Tabel 2-5 Reprezentarea numerelor n cod Gray .................................................................................. 31
Tabel 3-1 Stri fizice care pot reprezenta bii n diverse logici de calcul i tehnologii de memorare ... 36
Tabel 3-2 Tabelul de adevr pentru un circuit logic combinational ...................................................... 37
Tabel 3-3 Caracteristici de vitez i de putere ale familiilor CMOS, pentru tensiunea de alimentare de
5 V ............................................................................................................................................ 57
Tabel 3-4 Parametrii de intrare ai familiilor CMOS pentru VCC de 4,5V 5,6 V............................. 58
Tabel 3-5 Parametrii de ieire ai familiilor CMOS pentru VCC de 4,5V 5,6 V .............................. 59
Tabel 3-6 Nivelurile logice ntr-un sistem logic simplu cu diode ......................................................... 63
Tabel 3-7 Caracteristicile porilor din familiile TTL ............................................................................ 75
Tabel 3-8 Foaie de catalog obinuit, furnizat de productor, pentru 74LS00 .................................... 77
Tabel 4-1 Teoreme pentru o variabil n algebra de comutaie ............................................................. 84
Tabel 4-2 Teoremele algebrei de comutaie pentru dou i trei variabile ............................................. 85
Tabel 4-3 Teoremele algebrei de comutaie pentru n variabile ............................................................. 87
Tabel 4-4 Forma general a tabelului de adevr al unei funcii logie de trei variabile F(X, Y, Z) ....... 91
Tabel 4-5 Tabelul de adevr pentru un caz particular de funcie logic de trei variabile F(X, Y, Z).... 92
Tabel 4-6 Mintermenii i maxtermenii unei funcii logice de trei variabile, F(X, Y, Z) ....................... 93
Tabel 5-1 Tabelul de adevr pentru decodorul binar cu 2 intrri i 4 ieiri ........................................ 123
Tabel 5-2 Tabelul de adevr pentru jumtate din decodorul dublu cu dou intrri i patru ieiri 74x139
................................................................................................................................................ 125
Tabel 5-3 Tabelul de adevr pentru decodorul cu 3 intrri i 8 ieiri 74x138..................................... 125
Tabel 5-4 Tabelul de adevr pentru decodorul pentru apte segmente ............................................... 128
Tabel 5-5 Tabelul de adevr pentru o matrice de prioriti cu 8 intrri 74x148.................................. 133
Tabel 5-6 Tabelul de adevr pentru multiplexorul de 1 bit cu 8 intrri 74x151.................................. 137
Tabel 5-7 Tabelul de adevr pentru multiplexorul de 4 bii, cu 2 intrri, 74x157............................... 138
Tabel 5-8 Tabelul de adevr pentru multiplexorul de 2 bii, cu 4 intrri, 74x153............................... 139
Tabel 5-9 Tabelul de adevr pentru funciile XOR i XNOR ............................................................. 141
Tabel 7-1 Tabelul de stri pentru un numrtor binar de 4 bii 74x163 .............................................. 175
Tabel 7-2 Tabelul funciilor pentru registrul de deplasare universal 74x194...................................... 184
Tabel 7-3 Tabelul funciilor pentru registrul de deplasare universal de 8 bii 74x299........................ 186
Tabel 7-4 Strile unui numrtor Johnson de 4 bii ............................................................................ 193
Tabel 7-5 Ecuaii de reacie pentru numrtoare cu registru de deplasare i reacie liniar ............... 195
Tabel 7-6 Succesiunea strilor la numrtorul LFSR de 3 bii din fig. 7-31 ....................................... 195
Tabel 8-1 Tabelul de adevr al unei funcii logice combinaionale cu 3 intrri i 4 ieiri .................. 198
Tabel 8-2 Tipuri de ROM comercializate ........................................................................................... 203
Tabel 9-1 ntrzieri ale semnalelor prin diverse tipuri de linii ............................................................ 227
Tabel 9-2 Comparaie ntre tehnologiile CMOS i TTL la Vcc=5V, Tamb=25 i CL=15pF ............. 229
239
Bibliografie
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
12.
13.
14.
15.
16.
17.
240
John F. Wakerly Digital Design: Priciples and Practices, Third

Edition Prentice Hall, 2000
I. Spnulescu, S.I. Spnulescu Circuite integrate digitale i sisteme cu
microprocesoare Editura Victor, 1996
Paul R. Gray, Robert G. Meyer Analysis and Design of Analog
Integrated Circuits John Wiley & Sons, Inc., 1993
N. Drgulescu Agenda radioelectronistului ediia I, II, Editura
Tehnic
Eleodor Gh. Bistriceanu Algebre booleene i circuite digitale
Bucureti, MatrixRom, 1997
Sorin Dan Anghel Circuite electronice analogice si digitale ClujNapoca, Universitatea Babes-Bolyai, 2002
Gheorghe Stefan si Virgil Bistriceanu Circuite integrate digitale Cluj-Napoca, Editura Albastra, 2000
Gheorghe Stefan - Circuite si sisteme digitale - Bucuresti : Editura
Tehnica, 2000
Gheorghe Stefan, Virgil Bistriteanu - Circuite integrate digitale Bucuresti : Editura Didactica si Pedagogica, 1992
Gheorghe Stefan - Circuite integrate digitale - Bucuresti : Denix, 1993
Gheorghe M.Stefan - Functie si structura n sistemele digitale Bucuresti : Editura Academiei Romne, 1991
Radu Mutihac - Proiectarea circuitelor VLSI analogice si digitale Bucuresti : Editura Universitatii din Bucuresti, 1999
www.alldatasheet.com
www.intel.com
www.amd.com
www.ti.com
www.philips.com

Curs CID (Circuite Integrate Digitale)

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Curs CID (Circuite Integrate Digitale)

Încărcat de

Drepturi de autor:

Formate disponibile

Circuite integrate digitale

Circuite digitale ................................................................................................ 1

Opoziia analogic digital ................................................................................ 3

1.1.1 Reguli de baz pentru proiectarea circuitelor digitale .......................................... 1

Dispozitive digitale ........................................................................................... 7

1.5.1 Dispozitive logice programabile......................................................................... 11

Sisteme de numeraie i coduri numerice......................................... 15

Conversia unui numr din baza zece ntr-o baz B ........................................ 15

Adunarea i scderea complementelor fa de 2 ............................................ 24

2.5.1 Reprezentarea prin modul i semn ..................................................................... 20

nmulirea n binar .......................................................................................... 27

Tehnologii de realizare a circuitelor digitale ................................... 35

Semnale i pori logice ................................................................................... 35

Nivelurile logice CMOS..................................................................................... 41

Alte structuri CMOS de intrare i de ieire .................................................... 50

3.4.1 Pori de transmisie .............................................................................................. 51

Familii de circuite logice CMOS .................................................................... 55

Circuite logice bipolare .................................................................................. 61

Familiile HC i HCT .......................................................................................... 55

Poarta TTL NAND de baz ................................................................................ 68

Familii TTL .................................................................................................... 74

Primele familii TTL............................................................................................ 74

3.9 Realizarea interfeelor CMOS/TTL ................................................................ 78

Algebra circuitelor digitale............................................................... 82

Algebra de comutaie ...................................................................................... 82

Axiomele algebrei booleene ............................................................................... 83

Transformri de configuraii ........................................................................... 95

Diagrame Karnaugh ........................................................................................... 99

Metode de proiectare a circuitelor logice combinaionale ............. 109

Standarde pentru documentaie ................................................................... 109

Schema bloc ..................................................................................................... 111

PLD combinaionale ..................................................................................... 119

5.2.1 Matrici logice programabile ............................................................................. 119

Decodoare ..................................................................................................... 122

Circuite integrate digitale

Decodoare binare.............................................................................................. 123

Circuite de codare ......................................................................................... 130

Dispozitive cu trei stri ................................................................................. 134

5.4.1 Matrice de prioriti .......................................................................................... 130

5.6.1 Multiplexoare MSI standard ............................................................................. 136

Pori OR exclusiv i circuite de paritate ....................................................... 141

5.7.1 Pori OR exclusiv i NOR exclusiv .................................................................. 141

Sumatoare i circuite de scdere ................................................................... 146

Semisumatoare i sumatoare complete............................................................. 146

Circuite logice secveniale. Bistabili .............................................. 151

Elemente bistabile......................................................................................... 153

Circuite latch i circuite basculante bistabile ............................................... 154

6.1.1 Analiza digital................................................................................................. 153

Circuite latch S-R ............................................................................................. 154

7. Circuite logice secveniale numrtoare, registre de deplasare,

Numrtoare ................................................................................................. 171

Registre de deplasare .................................................................................... 180

7.1.1 Numrtoare pieptene....................................................................................... 171

Structura unui registru de deplasare ................................................................. 180

Numrtoare n inel ...................................................................................... 188

Memorii .......................................................................................... 197

Memoria cu acces numai pentru citire .......................................................... 197

Utilizarea ROM pentru funcii logice combinaionale aleatorii.................... 198

Memoria de citire/scriere .............................................................................. 208

RAM dinamice ............................................................................................. 213

8.3.1 Intrri i ieiri la RAM statice .......................................................................... 209

9. Recomandri pentru realizarea practic a schemelor electronice cu

Circuite TTL (seriile 74xx, 74Sxx, 74LSxx):............................................... 220