L1 – Suport de curs

disciplină „Structura şi funcţionarea

sistemelor de calcul”
Capitolul 2 – Circuite logice

Pag | 1

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 2. Circuite logice
Circuitele logice reprezintă „cărămizile” din care sînt construite toate dispozitivele de
prelucrare digitală a informației. Din punct de vedere fizic, circuitele logice sînt dispozitive
electronice care prelucrează informația binară reprezentată sub forma semnalelor electrice.
Circuitele logice pot fi clasificate în două categorii și anume:
 Circuite combinaționale – în cazul cărora semnalele de ieșire depind doar de valorile
curente ale semnalelor de intrare;
 Circuite secvențiale – în cazul acestora, semnalele de ieșire depind de valorile
curente ale semnalelor de intrare dar și de starea în care se află circuitul.

2.1. Circuite combinaționale

În general, un circuit logic combinațional poate fi descris de modelul prezentat în
figura următoare:

u1 Circuit logic y1
u2 combinațional y2
Intrări (U) Ieșiri (Y)

uN yM
Y=f (U)

Circuitul primește din exterior un număr de variabile binare reprezentate de

semnalele electrice u1 , u2 uN  care se numesc intrările circuitului. În urma prelucrării
informației primite la intrări, sînt actualizate valorile unor variabile binare reprezentate tot
prin intermediul unor semnale electrice care se numesc ieșirile circuitului.
Valoarea fiecărei variabile de ieșire depinde doar de valorile curente ale variabilelor
de intrare astfel:
 y 1  f1  u1 , u 2 u N 

 y 2  f2  u1 ,u 2 u N 

 
y M  fM  u1 , u 2 u N 

unde f1 , f2 fM sînt funcții logice.

O funcție logică este un caz particular de funcție care are ca argumente variabile
binare și domeniul de valori pe care le poate lua este format doar din valorile binare 0 sau 1.
Pag | 2

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 Deoarece variabilele de intrare pot avea doar două valori rezultă că numărul total de
combinații pe care le pot lua variabile de intrare este 2N .
Din acest motiv, descrierea funcționării unui circuit logic combinațional se realizează
prin intermediul unui tabel care prezintă valorile ieșirilor pentru toate combinațiile posibile
de valori ale intrărilor:
Intrări Ieșiri
u1 u2 ... u N 1 uN y1 y2 ... yM
0 0 ... 0 0 1 1 ... 0
0 0 ... 0 1 0 0 ... 1
0 0 ... 1 0 0 0 ... 1
0 0 ... 1 1 1 0 ... 0
...

...
1 1 ... 1 0 0 1 ... 1
1 1 ... 1 1 1 0 ... 1
Implementarea circuitelor logice combinaționale se realizează folosind un număr
redus de circuite elementare numite porți logice. Cu ajutorul acestora se pot construi atît
circuite logice combinaționale complexe dar și a tuturor circuitelor logice secvențiale.

2.1.1. Circuite combinaționale elementare – porți logice

Porțile logice sînt circuite combinaționale elelemtare care implementează funcțiile
logice de bază (complementare, conjuncție, disjunctie) sau combinații simple ale acestora.
În continuare vor fi prezentate principalele tipuri de porți logice:
Poarta inversoare
Este cel mai simplu circuit logic și implementeaza operația de complementare.
Simbolul grafic utilizat pentru reprezentarea unei porți inversoare este:
A Y
(intrare) (ieșire)

Tabela care descrie funcționarea porții inversoare este foarte simplă și anume:
A Y
0 1
1 0
Se observă că ieșirea are valoarea complementată a intrării (1 dacă intrarea este 0 și
0 dacă intrarea este 1). În formule, complementul unei valori A se notează prin A . Astfel,
Pag | 3
formula care descrie funcționarea unei porți inversoare se scrie Y  A .
Ministerul Educației și Cercetării
Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
Poarta SAU
Este un circuit logic care implementează operația de disjuncție logică. Simbolul grafic
utilizat pentru reprezentarea unei porți SAU cu două intrări este:
A
Y
B
(ieșire)
(intrări)

Tabela care descrie funcționarea porții SAU este următoarea:

A B Y
0 0 0
1 0 1
0 1 1
1 1 1
Este posibilă definirea și realizarea unor porți SAU cu mai mult de două intrări.
De exemplu, o poartă SAU cu trei intrări are simbolul grafic:
A
B Y
C (ieșire)
(intrări)

iar tabela care descrie funcționarea este:

A B C Y
0 0 0 0
1 0 0 1
0 1 0 1
1 1 0 1
0 0 1 1
1 0 1 1
0 1 1 1
1 1 1 1
Regulile care descriu funcționarea porților SAU și care permit extinderea numărului
de intrări sînt următoarele:
Ieșirea unei porți SAU are valoarea 1 dacă cel puțin una dintre intrări are valoarea 1.
Ieșirea are valoarea 0 doar în cazul în care toate intrările au valoarea 0.
În scrierea formulelor, funcția logică SAU este notată prin operatorul  . Astfel
formula care descrie funcționarea porții SAU cu două intrări este Y  A  B . Pag | 4

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
Poarta SI
Este un circuit logic care implementează operația de conjuncție logică. Simbolul
grafic utilizat pentru reprezentarea unei porți SI cu două intrări este:
A
Y
B
(ieșire)
(intrări)

Tabela care descrie funcționarea porții SI este următoarea:

A B Y
0 0 0
1 0 0
0 1 0
1 1 1
Este posibilă definirea și realizarea unor porți SI cu mai mult de două intrări.
De exemplu, o poartă SI cu trei intrări are simbolul grafic:
A
B Y
C (ieșire)
(intrări)

iar tabela care descrie funcționarea este:

A B C Y
0 0 0 0
1 0 0 0
0 1 0 0
1 1 0 0
0 0 1 0
1 0 1 0
0 1 1 0
1 1 1 1
Regulile care descriu funcționarea porților SI și care permit extinderea numărului de
intrări sînt următoarele:
Ieșirea unei porți SI are valoarea 0 dacă cel puțin una dintre intrări are valoarea 0.
Ieșirea are valoarea 1 doar în cazul în care toate intrările au valoarea 1.
În scrierea formulelor, funcția logică SI este notată prin operatorul  . Astfel formula
care descrie funcționarea porții SI cu două intrări este Y  A  B . Pag | 5

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 În afara acestor trei tipuri de porți logice elementare există cîteva tipuri de porți care
s-au dovedit extrem de utile în practică și anume:
Poarta SAU-NU
Este un circuit logic care implementează operația de disjuncție logică urmată de
complementarea rezultatului. Simbolul grafic utilizat pentru reprezentarea unei porți
SAU-NU cu două intrări este:
A echivalent cu A
Y Y
B B
(ieșire)
(intrări)

Regulile care descriu funcționarea porților SAU-NU și care permit extinderea

numărului de intrări sînt următoarele:
Ieșirea unei porți SAU-NU are valoarea 0 dacă cel puțin una dintre intrări are valoarea 1.
Ieșirea are valoarea 1 doar în cazul în care toate intrările au valoarea 0.
Poarta SI-NU
Este un circuit logic care implementează operația de conjuncție logică urmată de
complementarea rezultatului. Simbolul grafic utilizat pentru reprezentarea unei porți
SI-NU cu două intrări este:
A echivalent cu A
Y Y
B B
(ieșire)
(intrări)

Regulile care descriu funcționarea porților SI-NU și care permit extinderea numărului
de intrări sînt următoarele:
Ieșirea unei porți SI-NU are valoarea 1 dacă cel puțin una dintre intrări are valoarea 0.
Ieșirea are valoarea 0 doar în cazul în care toate intrările au valoarea 1.
Poarta SAU-EXCLUSIV
Este un circuit logic care implementează operația de comparație logică. Simbolul
grafic utilizat pentru reprezentarea unei porți SAU-EXCLUSIV cu două intrări este:
A
Y
B
(ieșire)
(intrări)

Pag | 6

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 Tabela care descrie funcționarea porții SAU-EXCLUSIV este următoarea:
A B Y
0 0 0
1 0 1
0 1 1
1 1 0
Se poate observa că ieșirea porții are valoarea 1 cînd cele două intrări au valori
diferite și 0 dacă intrările sînt identice.
Funcția porții SAU-EXCLUSIV poate fi realizată cu ajutorul porților logice elementare
conform cu schema din figura următoare:
_
A
A C

Y
D
B _
B

Demonstrarea echivalenței dintre poarta SAU-EXCLUSIV și schema prezentată în

figură se poate face evaluînd valorile semnalelor intermediare A , B , C și D pentru fiecare
dintre cele 4 combinații posibile ale semnalelor de intrare.
În tabelul următor sînt prezentate valorile acestor semnale intermediare precum și
valoarea ieșirii circuitului echivalent care
A B A B C D Y
0 0 1 1 0 0 0
1 0 0 1 0 1 1
0 1 1 0 1 0 1
1 1 0 0 0 0 0
Regulile care descriu funcționarea porților SAU-EXCLUSIV și care permit extinderea
numărului de intrări sînt următoarele:
Ieșirea unei porți SAU-EXCLUSIV are valoarea 1 dacă numărul intrărilor cu valoarea 1
este impar.
Ieșirea are valoarea 0 în cazul în care numărul intrărilor cu valoarea 0 este par.

Pag | 7

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 2.1.2. Sinteza circuitelor combinaționale
Sinteza circuitelor logice combinaționale se referă la construcția schemei unui circuit
pe baza specificațiilor de funcționare. Schema astfel obținută utilizează porți logice de tipul
celor prezentate in secțiunea anterioară a cursului.
Specificațiile de funcționare sînt definite de cele mai multe ori prin intermediul
tabelului care care prezintă valorile ieșirilor pentru toate combinațiile posibile de valori ale
intrărilor.
Un algoritm sistematic pentru sinteza circuitelor logice combinaționale este
următorul:
1. Se generează variantele complementate ale tuturor intrărilor utilizînd porți
inversoare;
2. Pentru fiecare dintre combinațiile de intrări cărora le corespund valori 1 ale ieșirii se
adaugă o poartă SI avînd un număr de intrări identic cu cel al circuitului sintetizat.
Intrările porții se conectează în funcție de combinația de valori a intrarilor astfel:
 dacă valoarea primei intrări a circuitului sintetizat este 0, prima intrare a
porții SI va fi conectată la varianta complementată a intrării;
 dacă valoarea primei intrări este 1 atunci prima intrare a porții se va conecta
direct la intrarea circuitului.
Pentru restul intrărilor circuitului sintetizat se procedează similar.
3. Se conectează toate ieșirile porților SI la intrările unei porți SAU. Ieșirea porții SAU
reprezintă ieșirea circuitului logic sintetizat.
Schema rezultată prin aplicarea acestui algoritm corespunde asa numitei forme
canonice a circuitului. Această variantă de schemă nu este cea mai eficientă din punct de
vedere al numărului de porți logice utilizate dar este foarte utilă în cazul în care se dorește
implementarea circuitului într-un dispozitiv de tip arie logică programabilă.

Exemplu:
Se dorește sinteza unui circuit logic combinațional cu trei intrări care să genereze la
ieșire valoarea 1 dacă numărul de intrări cu valoarea 1 este egal cu 2.
Primul pas în sinteza acestui circuit este definirea tabelei care descrie funcționarea
circuitului. Deoarece circuitul are trei intrări rezultă că numărul total de combinații de valori
ale intrărilor este 23  8 .

Pag | 8

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 Tabela care descrie funcționarea circuitului este următoarea:
A B C Y
0 0 0 0
1 0 0 0
0 1 0 0
1 1 0 1
0 0 1 0
1 0 1 1
0 1 1 1
1 1 1 0
Pentru sinteza acestui circuit se procedează conform algoritmului prezentat anterior:

Pasul 1: se generează semnalele de intrare complementate rezultînd următoarea schemă

intermediară:
A A
_
A
B B
_
B
C C
_
C

Pasul 2: se adaugă și se conectează porțile SI:

Prima linie din tabel în care se generează valoarea 1 la ieșire este cea care corespunde
combinației de intrări A  1,B  1, C  0 . Această combinație de valori conduce la următorul
mod de conectare a intrărilor porții SI:
A A
_
A
B B
_
B
C C
_
C

P1

care corespunde obținerii termenului P1  A  B  C .

Pag | 9

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
A doua linie din tabel în care se generează valoarea 1 la ieșire este cea care corespunde
combinației de intrări A  1,B  0 , C  1 . Această combinație de valori conduce la următorul
mod de conectare a intrărilor porții SI:
A A
_
A
B B
_
B
C C
_
C

P1 P2

care corespunde obținerii termenului P2  A  B  C .

A treia linie din tabel în care se generează valoarea 1 la ieșire este cea care corespunde
combinației de intrări A  0 ,B  1, C  1 . Această combinație de valori conduce la următorul
mod de conectare a intrărilor porții SI:
A A
_
A
B B
_
B
C C
_
C

P1 P2 P3

care corespunde obținerii termenului P3  A  B  C .

Pasul 3: se adaugă și se conectează poarta SAU:

Poarta SAU care se adaugă are un număr de trei intrări deoarece trebuie să se conecteze la
cei trei termeni P1, P2 și P3 generați de porțile adăugate în pasul 2. Ieșirea acestei porți
reprezintă ieșirea circuitului logic sintetizat.

Pag | 10

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 Rezultatul pasului 3 este schema finală a circuitului și anume:
A A
_
A
B B
_
B
C C
_
C

P1 P2 P3

care corespunde următoarei formule de calcul:

Y  A B C  A B  C  A B  C

Pag | 11

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 2.1.1. Circuite logice combinaționale complexe
Porțile logice prezentate în secțiunile anterioare pot fi utilizate pentru construcția
unor circuite combinaționale mai complexe dintre care vom prezenta cele mai frecvent
utilizate în aplicațiile practice.
Circuite decodoare
Circuitele decodoare au un număr de N intrări de selecție și M  2N ieșiri denumite
conform figurii următoare:

S0 Y0

S1 Y1
Intrări de
selecție Y2
Ieșiri
SN-1

YM-2

YM-1

Decodorul primește pe intrările de selecție reprezentarea binară a unui număr întreg

Sel cu valori în intervalul  0, 2 N  1  și activează (aduce în starea logică 1) doar ieșirea a cărui
indice corespunde numărului primit. De exemplu, în cazul în care N  3 avem un număr de 8
ieșiri, tabela care descrie funcționarea decodorului fiind următoarea:
Valoare numerică
Sel S2 S1 S0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
0 0 0 0 1 0 0 0 0 0 0 0
1 0 0 1 0 1 0 0 0 0 0 0
2 0 1 0 0 0 1 0 0 0 0 0
3 0 1 1 0 0 0 1 0 0 0 0
4 1 0 0 0 0 0 0 1 0 0 0
5 1 0 1 0 0 0 0 0 1 0 0
6 1 1 0 0 0 0 0 0 0 1 0
7 1 1 1 0 0 0 0 0 0 0 1
Pentru a obține schema logică a circuitului este necesară sinteza a 8 funcții logice
corespunzătoare celor 8 ieșiri.
Pag | 12

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 Deoarece fiecare ieșire este activă doar pentru o singură combinație de valori ale
intrărilor, sinteza funcțiilor logice corespunzătoare este foarte simplă și presupune doar
conectarea unei porți SI. Schema logică a decodorului cu 8 ieșiri este prezentată în figura
următoare:
S0 S0
__
S0
S1 S1
__
S1
S2 S2
__
S2

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

Circuite multiplexoare
Circuitele multiplexoare au un număr de N intrări de selecție, M  2N intrări de date
și o ieșire denumite conform figurii următoare:

D0

D1

D2
Intrări
de date
Y Ieșire
DM-2

DM-1

S0 S1 SN-1

Intrări de selecție

Mltiplexorul se comportă ca un comutator electronic care aduce la ieșirea Y

valoarea intrării de date a cărui indice corespunde numărului întreg binar primit pe intrările
de selecție.
Pentru a obține schema logică a circuitului este necesară sinteza unei funcții logice
avînd N  M intrări ( N intrări de selecție plus cele M intrări de date). Utilizarea procedurii
clasice de sinteză bazate pe analiza tabelului care descrie funcționarea circuitului ar fi
extrem de dificilă deoarece numărul de linii din acest tabel ar avea valoarea 2N  M . Pag | 13

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 De exemplu, în cazul unui multiplexor cu 8 intrări de date ( N  3 și M  8 ),
dimensiunea tabelului ar fi de 2N M  23  8  211  2048 de linii ceea ce exclude orice tentativă
de sinteză realizată fără ajutorul tehnicii de calcul.
Din acest motiv vom utiliza o procedură de sinteză bazată pe descompunerea
circuitului in două secțiuni și anume:
 un decodor conectat la intrările de selecție;
 un comutator care realizează selecția intrării de date conform cu comenzile primite
de la ieșirile decodorului.
Schema multiplexorului proiectat prin această metodă este prezentată în figura
următoare:
Intrări de date

D0 D1 D2 DM-2 DM-1

S0 Y0

S1 Y1
Intrări de
selecție Y2

SN-1

YM-2

YM-1

Decodor
P0 P1 P2 PM-2 PM-1

Presupunem că se dorește ca multiplexorul să aducă la ieșirea Y valoarea logică

prezentă la intrarea de date DK . Pentru aceasta se aplică pe intrarile de selecție valoarea
binară corespunzătoare indexului K . În acest caz, dintre toate ieșirile decodorului doar YK
va fi activat (va avea valoarea 1), restul ieșirilor fiind inactive (valoarea 0).

Pag | 14

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 Analizînd tabela care descrie funcționarea porții logice SI se poate observa că dacă
una dintre intrări este 0, atunci ieșirea porții va fi 0 indiferent de valoarea celei de-a doua
ieșiri. În cazul în care una dintre intrări este 1, atunci ieșirea porții va avea valoarea celei de-
a doua intrări.
Pe baza acestei observații se pot evalua stările celor M porți SI astfel:
 D , dacă I  K
PI   K
 0, dacă I  K

Poarta SAU care generează ieșirea multiplexorului va avea valoarea DK pe una dintre
intrări și 0 în rest. Conform principiului de funcționare al porților SAU, dacă DK este 0,
atunci ieșirea Y va fi 0 deoarece toate intrările porții sînt 0. În cazul în care DK este 1,
atunci ieșirea Y va fi 1 deoarece poarta SAU are cel puțin o intrare cu valoarea logică 1.
În concluzie, ieșirea Y a multiplexorului va avea aceeași valoare ca și intrarea DK
selectată prin intermediul valorii binare K aplicată pe intrările de selecție.
Analizînd schema multiplexorului și a decodorului inclus se poate observa că porțile
SI utilizate pentru generarea semnalelor PI sînt conectate în serie cu porțile SI cu N intrări
existente în structura decodorului. Cele două porți SI pot fi înlocuite printr-o singură poartă
SI avînd N  1 intrări rezultînd următoarea schemă optimizată a multiplexorului:
D0 D1 D2 D3 D4 D5 D6 D7

S0 S0
__
S0
S1 S1
__
S1
S2 S2
__
S2

P0 P1 P2 P3 P4 P5 P6 P7

Pag | 15

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 2.2. Circuite logice secvențiale
În general, un circuit logic secvențial poate fi descris de modelul prezentat în figura
următoare:

u1 Circuit logic y1
u2 secvențial y2
Intrări (U) Ieșiri (Y)
Stare X
uN yM

În cazul circuitelor secvențiale, starea ieșirilor depinde atît de starea curentă a

intrărilor cît și de istoricul evoluției acestora memorat sub forma unei informații de stare (X).
Starea circuitului se modifică de fiecare dată cînd una sau mai multe intrări iși
schimbă valoarea. Practic, funcționarea unui circuit logic secvențial este descrisă de
următoarele ecuații:
X curent  f  X anterior ,U curent 
Ycurent  g  X curent ,U curent 

Circuitele secvențiale au un număr finit de stări. Din acest motiv, informația de stare
poate fi reprezentată printr-un set de variabile binare X   x1 , x 2  x S  care formează
vectorul variabilelor de stare care este stocat într-o memorie prezentă în structura
circuitului.
Conform cu aceste observații, schema generală a unui circuit logic secvențial este
următoarea:

Intrări (U) Funcție de activare

a ieșirilor Ieșiri (Y)
g ( X ,U )

Memorie
(vector variabile
de stare X)

Funcție de tranzitie
a starilor
f ( X ,U )

În continuare sînt prezentate cîteva tipuri de circuite logice secvențiale de bază.

Pag | 16

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 2.2.1. Circuite secvențiale de bază
Circuitele secvențiale de bază implementează acele funcții care sînt necesare în
majoritatea aplicațiilor atît individual cît si ca elemente de construcție a unor circuite mai
complexe.
Bistabilul R-S
Este cel mai simplu circuit logic secvențial și poate fi implementat în două variante
constructive și anume:
R S
Q Q

Q Q
S R
Implementare cu porți SAU-NU Implementare cu porți SAU-NU

Circuitul are două intrări R,S  respectiv R, S  și două ieșiri Q și Q . Analiza
funcționării se va face mai întîi pe varianta implementată cu porți SAU-NU. Deoarce circuitul
are două intrări, trebuie analizate toate cele 4 combinații posibile de valori:
 Cazul R  0 și S  0
Deoarece fiecare dintre cele două porți are una dintre intrări conectate la o ieșire a
circuitului nu este posibilă determinarea directă a valorilor celor două ieșiri. Din
acest motiv, vom presupune pe rînd că una dintre ieșiri are valoarea 0 respectiv 1 și
vom verifica dacă circuitul acceptă starea respectivă.
În cazul în care ieșirea Q  0 , la nivelul porții de jos ambele intrări au valoarea 0. Din
regula de funcționare a porții SAU-NU rezultă că iesirea acesteia va avea valoarea 1
deci cea de a doua ieșire a circuitului va fi în starea logică Q  1 . La nivelul porții de
sus avem o intrare cu valoarea 0 ( R ) și cea de a doua cu valoarea 1 ( Q ) ceea ce ar
genera la ieșire o valoarea logică 0. Această valoare coincide cu cea presupusă a fi
prezentă la ieșirea acestei porți ( Q  0 ) ceea ce indică faptul că circuitul se află într-o
stare stabilă care se păstreaza atît timp cît intrările nu se modifică.
În cazul în care presupunem că ieșirea Q  1 , printr-un raționament similar se obține
la ieșirea Q valoarea 0 și la ieșirea porții de sus a valorii 1 presupusă inițial. Din nou
circuitul se află într-o stare stabilă care va fi menținută atît timp cît intrările nu se
modifică.
În concluzie, în cazul în care R  0 și S  0 , circuitul se poate afla în oricare din cele
două stari stabile caracterizate de Q  0 și Q  1 respectiv Q  1 și Q  0 . Pag | 17

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
  Cazul R  1 și S  0
În acest caz, una dintre intrările porții de sus are valoarea 1 (cea corespunzătoare
intrării R ). Conform regulii de funcționare a porții SAU-NU rezultă că iesirea acesteia
va avea valoarea Q  0 . poarta de jos are ambele intrări 0 ceea ce conduce la
generarea valorii Q  1 . Se observă ca în acest caz circuitul se poate afla doar în
starea Q  0 și Q  1 .

 Cazul R  0 și S  1
În acest caz, datorită simetriei circuitului se poate demonstra ușor că acesta se va
afla în starea Q  1 și Q  0 .

 Cazul R  1 și S  1
În acest caz, una dintre intrările porții de sus ( R ) are valoarea 1 ceea ce conduce la
generarea valorii Q  0 . Similar, la nivelul porții de jos avem una dintre intrări ( S ) cu
valoarea 1 ceea ce conduce la generarea valorii Q  0 . Starea rezultată caracterizată
de Q  0 și Q  0 nu este o stare stabilă deoarece în cazul în care ambele intrări R și
S trec în 0, circuitul va evolua în mod imprevizibil către una dintre cele două stări
stabile prezentate anterior. Din acest motiv combinația R  1 și S  1 trebuie evitată
la intrările circutului.
În concluzie, dacă ambele intrări R și S au valoarea logică 0, circuitul bistabil R-S
poate „memora” una dintre cele două stări posibile caracterizate de Q  0 și Q  1 respectiv
Q 1 și Q  0 . Deasemenea circuitul poate fi adus într-una dintre aceste două stări prin
activarea (aducerea în starea 1) a uneia dintre cele două intrări. Astfel, activarea intrării R
va conduce la trecerea circutului în starea Q  0 și Q  1 . Din acest motiv intrarea R se mai
numește și comandă de RESET deoarece are ca efect aducerea ieșirii Q în starea 0. Similar,
activarea intrării S are ca efect aducerea circuitului în starea Q  1 și Q  0 , intrarea S fiind
denumită și comandă de SET deoarece are ca efect aducerea ieșirii Q în starea 1.
În cazul implementării cu porți logice SI-NU, funcționarea circuitului este similară.
Singurele diferențe sînt pozițiile intrărilor (RESET-ul la nivelul porții de jos și SET-ul la nivelul
celei de sus) precum și faprul că aceste două intrări sînt active în 0 (de unde și notațiile R
respectiv S ).
Practic, acest circuit va memora starea logică dacă ambele intrări sînt inactive ( R  1
și S  1 ), activarea intrarii R avînd ca efect trecerea circuitului în starea Q  0 și Q  1 iar
activarea intrării S va aduce circuitul în starea Q  1 și Q  0 . Combinația de intrări R  0 și
S0 trebuie evitată deoarece forțează circuitul intr-o stare instabilă ( Q  0 și Q  0 ).
Pag | 18

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
Circuitul de memorie de 1 bit (bistabil asincron de tip D)
Circuitul bistabil R-S poate fi utilizat pentru memorarea valorii unui bit deoarece
poate fi adus și poate rămîne într-una din cele două stări stabile posibile. Singurul
impediment în utilizarea acestui circuit ca celulă de memorie de 1 bit este acela că
„scrierea” unei valori presupune activarea unei intrări din cele două, în funcție de valoarea
bitului care se dorește a fi memorat.
Soluția acestei probleme este circuitul de memorie de 1 bit prezentat în figura
următoare:
D S
Q
D Q

W Q
R Q
Simbol grafic asociat
W

Circuitul are două intrări, D care reprezintă valoarea bitului ce se dorește a fi

memorat și W care este comanda de memorare. Se observă prezența unui circuit bistabil de
tip R-S acționat de un circuit de comandă format din două porți logice SI-NU și un inversor.
În cazul în care intrarea W este activă (în starea 1), valoarea intrării de date D
determină modul în care este acționat bistabilul R-S astfel:
 dacă D  0 semnalul S va fi 1 deoarece poarta SI-NU care îl generează are o intrare
în starea 0 iar semnalul R va fi 0 deoarece poarta care îl generează are ambele
intrări în starea 1. Rezultatul este aducerea bistabilului în starea Q  0 și Q  1 adică
valoarea intrării de date se regăsește la ieșirea Q a bistabilului.
 dacă D  1 semnalul S va fi 0 deoarece ambele intrări ale porții SI-NU care îl
generează sînt în starea 1 iar semnalul R va fi 1 deoarece poarta care îl generează
are o intrare în starea logică 0. Rezultatul este aducerea bistabilului în starea Q  1 și
Q0 adică, din nou, valoarea intrării de date se regăsește la ieșirea Q a bistabilului.

După dezactivarea intrării de comandă W , ambele semnale de intrare ( R și S ) ale

bistabilului R-S trec în starea 1 deoarece portile care le genereaza au cel puțin una dintre
intrări în starea 0. Ca urmare bistabilul păstrează starea memorată în perioada în care
semnalul W a fost activ.
De asemenea se poate remarca faptul că modul de funcționare al circuitului de
comandă nu permite aplicarea comenzilor R  0 și S  0 la intrările bistabilului R-S.

Pag | 19

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
Circuitul bistabil sincron de tip D
In cazul circuitului anterior se poate observa că pe durata activării semnalului de
scriere W , ieșirea Q a bistabilului urmărește valoarea prezentă la intrarea de date D . Sînt
însă aplicații în care se dorește ca valoarea intrării de date să fie transferată în circuit doar în
momentul în care intrarea de comandă trece dintr-o stare în alta (de exemplu din 0 în 1).
Un astfel de circuit se numește bistabil de tip sincron, varianta corespunzătoare
circuitului prezentat anterior fiind denumită bistabil sincron de tip D. Deoarece structura
internă a unui astfel de circuit este relativ complicată, vom prezenta doar simbolul grafic
asociat fără a detalia schema acestuia:

Intrare de date D Q Ieșire

Comandă memorare C Q Ieșire complementată

În figura următoare se prezintă comparativ funcționarea celor două variante

(asincronă și sinronă) a circuitului bistabil de tip D în cazul în care primesc aceleași semnale
la intrări:

W sau C

Qasincron

Qsincron

t1 t2 t3 t4 t5 t6 t7 t8 t9

Inițial, ambele circuite bistabile se află în starea Q  0 iar semnalul de comandă ( W

în cazul variantei asincrone sau C în cazul celei sincrone) are valoarea 0. În tabelul următor
se prezintă efectul modificărilor semnalelor de intrare asupra celor două circuite bistabile:
Timp D W sau C Stare bistabil asincron Stare bistabil sincron
( Qas incron ) ( Qs incron )
t1 1 trece în 1 1 (reflectă intrarea D ) 1 (memorează intrarea D )
t2 1 trece în 0 1 (memorează intrarea D ) 1 (păstrează valoarea)
t3 trece în 0 0 1 (păstrează valoarea) 1 (păstrează valoarea)
t4 0 trece în 1 0 (reflectă intrarea D ) 0 (memorează intrarea D )
t5 trece în 1 1 1 (reflectă intrarea D ) 0 (păstrează valoarea)
t6 1 trece în 0 1 (memorează intrarea D ) 0 (păstrează valoarea)
t7 1 trece în 1 1 (reflectă intrarea D ) 1 (memorează intrarea D )
t8 trece în 0 1 0 (reflectă intrarea D ) 1 (păstrează valoarea)
t9 0 trece în 0 0 (memorează intrarea D ) 1 (păstrează valoarea) Pag | 20

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 Analizînd graficul și tabelul anterior se pot face următoarele observații:
 varianta asincronă memorează valoarea prezentă la intrarea de date D în momentul
în care semnalul de comandă W se dezactivează (trece în 0). Pe durata în care
semnalul de comandă este activ (are valoarea 1), starea bistabilului urmărește
valoarea intrării de date. Pe durata în care semnalul de comandă este inactiv (are
valoarea 0), bistabilul păstrează valoarea memorată în momentul dezactivării
comenzii.
 varianta sincronă memoreză valoarea prezentă la intrarea de date în momentul în
care semnalul de comandă C se activează (trece din 0 în 1). Pe durata în care
semnalul de comandă este constant (indiferent de valoare) sau se dezactivează
(trece din 1 în 0), bistabilul păstrează valoarea memorată în momentul activării
comenzii.

Pag | 21

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
Circuitul bistabil de tip J-K
Circuitul bistabil de tip J-K este o variantă îmbunătățită a bistabilului R-S avînd pe
lîngă capacitatea de a „memora” o stare logică și cea de a complementa starea memorată.
La fel ca în cazul circuitelor bistabile de tip D, varianta J-K poate avea atît implementări de
tip asincron cît și sincron. Deoarece în marea majoritate a aplicațiilor practice se utilizează
implementarea sincronă, in cadrul acestui curs vom prezenta doar această variantă.
De asemena, deoarece structura internă a unui circuit bistabil J-K sincron este relativ
complicată, vom prezenta doar simbolul grafic asociat fără a detalia schema acestuia:

Intrare de control J J Q Ieșire

Comandă memorare C

Intrare de control K K Q Ieșire complementată

În varianta sincronă, ieșirile circuitului se pot modifica doar în urma activării

semnalului de comandă C (trecerea acestuia din 0 în 1), noile stări ale ieșirilor fiind
determinate de stările celor două intrări de control ( J și K ). Funcționarea acestui bistabil
este prezentată în tabelul următor:

C J K Q Q
*
0 nu contează nu contează Q* Q
*
1 nu contează nu contează Q* Q
*
trece din 1 în 0 nu contează nu contează Q* Q
*
trece din 0 în 1 (activare) 0 0 Q* Q
trece din 0 în 1 (activare) 0 1 0 1
trece din 0 în 1 (activare) 1 0 1 0
*
trece din 0 în 1 (activare) 1 1 Q Q*

*
Notă: Q * și Q reprezintă starea ieșirii Q respectiv Q anterioară activării semnalului de
comandă C
Se observă că bistabilul iși păstrează starea dacă în momentul activării semnalului de
comandă ambele intrări de control au valoarea 0. În cazul în care doar una dintre intrările de
control are valoarea 1, activarea semnalului de comandă determina memorarea valorii 0 –
dacă K  1 și J  0 sau a valorii 1 – dacă K  0 și J  1 . În cazul în care ambele intrări de
control au valoarea 1, activarea semnalului se comandă are ca efect complementarea stării
bistabilului.
Pag | 22

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 2.2.2. Circuite logice secvențiale complexe
Circuitele bistabile prezentate în secțiunea anterioară sînt elementele care permit
construcția unor circuite secvențiale mai complexe dintre care vom prezenta cele mai
frecvent utilizate în aplicațiile practice.
Registre de deplasare
Registrele de deplasare sînt circuite logice secvențiale formate din mai multe
bistabile sincrone de tip D interconectare în cascadă. Schema unui registru simplu de
deplasare avînd dimensiunea de 4 biți este prezentată în figura următoare:
Q0 Q1 Q2 Q3

D D Q D Q D Q D Q

C C Q C Q C Q C Q

La activarea semnalului de comandă C , fiecare circuit bistabil va memora valoarea

logică existentă în circuitul precedent iar valoarea prezentă la intrarea de date D va fi
memorată in primul bistabil.
Presupunînd că valorile inițiale existente în cele 4 circuite bistabile sînt X0, X1, X2 și X3,
tabelul următor prezintă un exemplu de funcționare a registrului de deplasare:
C D Q0 Q1 Q2 Q3
0 nu contează X0 X1 X2 X3
trecere 0 → 1 B0 B0 X0 X1 X2
trecere 0 → 1 B1 B1 B0 X0 X1
trecere 0 → 1 B2 B2 B1 B0 X0
trecere 0 → 1 B3 B3 B2 B1 B0
trecere 0 → 1 B4 B4 B3 B2 B1

Se observă că informația binară conținută în registru de deplasează cu o poziție la

fiecare activare a semnalului de comandă. Valorile prezente la intrarea de date sînt
introduse pe rînd în registru în poziția binară care se eliberează în urma fiecărei deplasări.

Pag | 23

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 O formă mai generală a registrului de deplasare este cea prezentată în figura
următoare:

P3

D Q Q3

C Q

P2

D Q Q2

C Q

P1

D Q Q1

C Q

P0

D Q Q0

C Q

_
S/L D C

Se observă prezența unor circuite multiplexoare cu două intrări care comandă

intrările de date ale circuitelor bistabile de tip D. În cazul în care semnalul de selecție S / L
are valoarea 1, multiplexoarele aduc la intrarea fiecărui bistabil ieșirea celui precedent.
Funcțioarea circuitului este identică cu cea a registrului de deplasare prezentat anterior.
În cazul în care semnalul de selecție S / L este 0, multiplexoarele conectează intrările
circuitelor bistabile la semnalele de intrare P 0 P 3 . Rezultatul este încărcarea valorilor
binare prezente la intrările P 0 P 3 în cele 4 circuite bistabile ca urmare a activării
semnalului de ceas C .
Posibilitatea de a încărca niște valori inițiale în registrul de deplasare extinde mult
aria de aplicații ale circuitului. Un exemplu în acest sens îl reprezintă implementarea
operațiilor aritmetice de înmulțire care necesită deplasarea la stînga a produselor parțiale
inainte de adunarea acestora.

Pag | 24

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 2.2.3. Circuite numărătoare
Circuitele numărătoare sînt circuite logice secvențiale care oferă la ieșire
reprezentarea binară a unui număr întreg. Valoarea acestui număr crește cu o unitate la
fiecare activare a semnalului de ceas.
Schema unui numărător simplu avînd dimensiunea de 4 biți este prezentată în figura
următoare:
Q0 Q1 Q2 Q3
1 1 1 1

J Q J Q J Q J Q

C C Q C Q C Q C Q

K K K K

Se observă utilizarea a 4 bistabile de tip J-K avînd valoarea logică 1 prezentă pe

ambele intrări de control ( J și K ). Ca urmare fiecare circuit bistabil își va schimba starea la
fiecare activare (trecere din 0 în 1) a semnalului de comandă C . De asemenea se poate
observa că intrarea de comandă a fiecărui bistabil este conectată la ieșirea Q a bistabilului
anterior (cu excepția primului circuit).
În figura următoare este prezentată funcționarea circuitului numărător considerînd
că starea inițială a tuturor circuitelor bistabile este 0:

Q0
__
Q0

Q1
__
Q1

Q2
__
Q2

Q3
__
Q3
00002= 0

00012= 1

00102= 2

00112= 3

01002= 4

01012= 5

01102= 6

01112= 7

10002= 8

10012= 9

10102=10

10112=11

11002=12

11012=13

11102=14

11112=15

00002= 0

00012= 1

00102= 2

Pag | 25

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 Pentru înțelegerea funcționării acestui circuit se pot analiza reprezentările în cod
binar natural ale numerelor întregi scrise în ordine crescătoare:
Zecimal Cod binar natural
N Q2 Q1 Q0
0 0 0 0
1 0 0 1
2 0 1 0
3 0 1 1
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1

Se observă că cifra binară cea mai puțin semnificativă ( Q0 ) alternează între 0 și 1 la

fiecare creștere a valorii numerice asociate. A doua cifră binară ( Q1 ) alternează din două în
două valori iar cea de a treia ( Q 2 ) alternează din patru în patru. Se poate afirma prin
extrapolare că cifra de rang K ( QK ) alternează din 2K în 2K valori succesive.
O altă observație importantă este aceea că modificarea valorii cifrei de rang K se
realizează la trecerea între două valori succesive caracterizate de trecerea din 1 în 0 a cifrei
binare de rang imediat inferior.
Aceste observații justifică utilizarea bistabilelor de tip J-K care alternează între stările
0 și 1 la fiecare activare a semnalului de comandă C (în cazul în care K  1 și J  1 ). Pentru
efectuarea corectă a operației de numărare, intrarea fiecărui bistabil trebuie conectată la
ieșirea complementată a bistabilului anterior. Prin acest mod de conectare, schimbarea
stării ieșirii bistabilului de rang K ( QK ) se va produce la trecerea din 0 în 1 a ieșirii
complementate a bistabilului de rang K  1 ( QK 1 ) care este echivalentă cu trecerea din 1 în
0 a ieșirii QK 1
Această variantă de implementare care reprezintă un numărator asincron este foarte
simplă dar prezintă dezavantajul vitezei scăzute de numărare. Acest fapt de explică prin
conectarea în cascadă a circuitelor bistabile, acționarea acestora realizîndu-se succesiv.
Dacă presupunem că între momentul activării semnalului de comandă C și
modificarea ieșirilor trece o perioadă de timp Tp numită timp de propagare, în cel mai
defavorabil caz, va fi necesar un timp egal cu N  Tp pentru ca numărătorul să treacă de la o
valoare la cea următoare (unde N reprezintă numărul de biți implementați în numărător).

Pag | 26

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 Soluția pentru creșterea vitezei de numărare este varianta sincronă a circuitului
numărător care este prezentată în figura următoare:
Q0 Q1 Q2 Q3

J Q J Q J Q J Q

C C Q C Q C Q C Q

K K K K

Se observă că toate circuitele bistabile sînt acționate simultan de același semnal de

comandă C . Primul circuit are intrările de control K  1 și J  1 ceea ce face ca starea
acestuia să se schimbe la fiecare activare a semnalului de comandă.
Următoarele circuite bistabile au starea logică a intrărilor de control condiționate de
ieșirile circuitelor anterioare astfel:
J1  Q 0
K 1  Q0
J 2  Q0  Q1
K 2  Q0  Q1
J 3  Q0  Q1 Q 2
K 3  Q0  Q1 Q 2

ceea ce înseamnă că schimbarea stării unui circuit bistabil se realizează doar în cazul în care
toate bistabilele anterioare au ieșirile în starea logică 1.
Analizînd tabelul anterior care prezintă reprezentările în cod binar natural ale
numerelor întregi scrise în ordine crescătoare se observă că întotdeauna valoarea anterioară
celei în care o cifră se modifică are toate cifrele de rang inferior egale cu 1. Această
observație confirmă faptul că numărătorul sincron efectuează corect operația de numărare.
În cazul numărătoarelor sincrone, timpul necesar ca acestea să treacă de la o valoare
la următoarea este independent de numărul de biți implementați și este egal cu timpul de
propagare Tp .

Pag | 27

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 2.3. Circuite de bază utilizate în sistemele de calcul
Cicuitele logice combinaționale și secvențiale, atît cele elementare cît și cele
complexe sînt utilizate pentru realizarea tuturor componentelor existente în stuctura
sistemelor de calcul.
În continuare vor fi prezentate cîteva circuite de bază prezente în structura
sistemelor de calcul.

2.3.1. Circuite de memorie

Cicuitul prezentat în continuare poate memora un număr de M  2N 1 valori binare
avînd fiecare cîte B biți. Circuitul de memorie conține 2N 1  B celule avînd următoarea
structură:
S
Q
W Q
W

D D Q

O celulă este formată dintr-un circuit bistabil asincron de tip D și două porți logice SI.
Rolul acestei celule este de a memora 1 bit dar și de a se integra cît mai ușor în structura
unui circuit de memorie de capacitate mai mare.
Pentru a facilita integrarea, celula este prevăzută cu un semnal de selecție S care îi
condiționează activitatea. Astfel, în cazul în care celula nu este selectată ( S  0 ), activarea
semnalului de scriere W nu va activa intrarea corespunzătoare a circuitului bistabil iar
acesta nu va memora valoarea prezentă la intrarea D . De asemenea, ieșirea Q a unei celule
neselectate va fi întotdeauna 0 indiferent de starea memorată de circuitul bistabil.
În cazul în care celula este selectată ( S  1 ), activarea semnalului de scriere W va
avea ca efect activarea intrării corespunzătoare a circuitului bistabil, valoarea prezentă la
intrarea D fiind memorată în acesta. De asemenea, ieșirea Q a celulei va avea aceeași
valoare logică cu ieșirea circuitului bistabil deci va reflecta valoarea memorată în aceasta.
Circuitul de memorie trebuie să ofere acces la orice valoare binară memorată din
cele 2 disponibile. Accesul se referă atît la citirea valorii memorate cît și la modificarea
A 1

acesteia (scrierea unei noi valori în locul celei vechi).

Pentru a selecta cu care dintre valorile memorate se dorește a se lucra, circuitul de
memorie are un set de N intrări (adrese notate A0  AN 1 ) prin intermediul căreia primește
numărul valorii selectate sub forma unui număr întreg reprezentat în cod binar natural.
Pag | 28

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020
 Valorile citite sînt disponibile pe un set de B ieșiri (date ieșire notate DO0 DOB 1 )
iar noile valori care se doresc a fi memorate sînt primite de circuit pe un set de B intrări
(date intrare notate DI 0  DI B 1 ).
Schema circuitului de memorie este prezentată în figura următoare:
Date de intrare

WR DI0 DIB-1

A0 S0 Y0
A1 S1
Adrese

S S
D Q D Q
W W
AN-1 SN-1
Y1
S S
D Q D Q
W W

YM-1
S S
Decodor D Q D Q
W W

DO0 DOB-1

Date de ieșire

În funcție de adresa primită, decodorul selectează un rînd de celule. Ieșirile acestor

celule selectate reflectă valorile binare memorate în timp ce ieșirile corespunzatoare
celorlalte celule vor fi în starea 0. Ca urmare la ieșirile porților SAU care generează
semnalele DO0 DOB 1 (date de ieșire) se vor regăsi biții corespunzători valorii selectate.
De asemenea, în cazul activării comenzii de scriere în memorie WR , celulele
selectate vor memora valorile primite de la intrările DI0 DIB 1 .

Pag | 29

Ministerul Educației și Cercetării

Start în carieră prin master didactic (Cod MySmis 2014+:140783)
Proiect cofinanțat din Fondul Social European prin Programul Operațional Capital Uman 2014-
2020