Documente Academic
Documente Profesional
Documente Cultură
Curs CID
Curs CID
Cuprins
1.
Introducere.......................................................................................... 1
1.1
1.2
1.3
1.4
1.5
Fotografia ............................................................................................................. 3
nregistrrile video ............................................................................................... 3
nregistrri audio .................................................................................................. 4
Automobile ........................................................................................................... 4
Sistemul de telefonie ............................................................................................ 4
Semafoarele .......................................................................................................... 5
Efecte speciale pentru filmri ............................................................................... 5
2.
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
2.10
2.11
2.12
3.
3.3.1
3.3.2
3.3.3
3.3.4
3.3.5
3.3.6
3.3.7
3.4
3.5
3.5.1
3.5.2
3.5.3
3.5.4
3.6
3.6.1
3.6.2
3.6.3
3.6.4
3.6.5
3.7
Diode .................................................................................................................. 61
Circuite logice cu diode ...................................................................................... 63
Tranzistoare bipolare cu jonciuni ...................................................................... 64
Inversor logic realizat cu tranzistor .................................................................... 65
Tranzistoare Schottky ......................................................................................... 67
Logica tranzistor-tranzistor............................................................................. 68
3.7.1
3.7.2
3.7.3
3.7.4
3.8
3.8.1
3.8.2
3.8.3
3.8.4
4.
4.1.1
4.1.2
4.1.3
4.1.4
4.1.5
4.2
4.3
4.3.1
4.3.2
4.3.3
4.3.4
4.3.5
5.
5.1
5.1.1
5.1.2
5.1.3
5.1.4
5.1.5
5.1.6
5.2
5.3
II
5.4
5.5
5.6
Multiplexoare................................................................................................ 135
5.7
5.8
Comparatoare................................................................................................ 145
5.9
5.9.1
5.9.2
5.9.3
5.9.4
6.
6.1
6.2
6.2.1
6.2.2
6.2.3
6.2.4
6.2.5
6.2.6
6.2.7
6.2.8
6.2.9
6.2.10
6.2.11
7.2
7.2.1
7.2.2
7.2.3
7.2.4
7.3
7.4
7.5
III
8.
8.1.1
8.1.2
8.1.3
8.1.4
8.1.5
8.1.6
8.2
8.3
8.4
IV
PREFA
Manualul de fa se adreseaz studenilor din anul II de la specializarea
Telecomenzi i Electronic n Transporturi, domeniul Inginerie Electronic i
Telecomunicaii, din Facultatea Transporturi, Universitatea POLITEHNICA din
Bucureti. De asemenea, manualul prezint interes i pentru studenii de la
celelalte specializri din domeniul menionat, precum i pentru specialiti din
domeniu sau cu pregtiri n domenii conexe (inclusiv pentru proiectarea
circuitelor i/sau sistemelor digitale).
n lucrare sunt prezentate definiii i concepte de baz necesare pentru
studiul, proiectarea i realizarea unor circuite digitale frecvent utilizate, cu
exemple de documentaii i de proiectare.
Autorii sunt cadre didactice din Catedra Telecomenzi i electronic n
transporturi i au o bogat experien n activitatea didactic (curs, seminar,
laborator, proiect), att n ceea ce privete disciplinele din trunchiul comun al
domeniului, ct i n cadrul disciplinelor care definesc specializarea. Se mai
impune i meniunea c pentru aplicaiile specifice domeniilor de transport,
indiferent de mod, sunt eseniale rezolvrile care asigur sigurana i securitatea
proceselor i a tehnicilor aferente, fiabilitatea, protecia mediului nconjurtor,
mentenana .a.
De altfel, elaborarea manualului se nscrie ntr-un context mai larg, care
include i proiecte i contracte de cercetare, de consultan, publucarea unor
lucrri tiinifice, participri la manifestri tiinifice interne i internaionale
(congrese, conferine, simpozioane).
mi exprim convingerea c i acest manual va fi foarte util i va contribui
la o cretere a nivelului de pregtire teoretic i practic a studenilor notri.
i felicit pe autori i apreciez contribuia pe care o aduc n ceea ce privete
preocuparea pentru elaborarea unor manuale didactice, asigurnd astfel
continuitatea ntr-o activitate care a nceput nc din anii '60 i a fost continuat
dup 1975 (an n care specialitatea a fost transferat de la Facultatea de
Electronic i telecomunicaii - Electronic, telecomunicaii i tehnologia
informaiei n prezent - la Facultatea Transporturi).
Prof.dr.ing. Corneliu Mihail ALEXANDRESCU
Decan al Facultii TRANSPORTURI
Universitatea Politehnica din Bucureti
membru corespondent al ASTR
VI
1. Introducere
1.1 Circuite digitale
Sunt denumite circuite logice. Cursul i propune s trateze principiile i
implementarea lor. Majoritatea principiilor expuse aici i vor pstra
valabilitatea nc muli ani; unele vor avea aplicaii care la ora actual nici nu au
fost descoperite. n ceea ce privete realizarea practic, s-ar putea ca ea s fie
puin diferit de cele expuse n paginile de fa i, cu siguran, se va modifica
permanent de-a lungul timpului.
Cursul i propune s prezinte principiile de baz ale circuitelor digitale,
n suficient msur pentru a putea fi nelese cnd se desfoar o anumit
activitate folosind tehnica de calcul. Aceleai principii pot arta unde este
eroarea atunci cnd nu totul merge cum trebuie.
Mai jos sunt menionate cteva reguli care trebuie nsuite din studiul
curent. Probabil c multe dintre ele nu au nici o semnificaie, deocamdat, ns
este bine s le revedei ulterior.
Proiectarea circuitelor digitale nseamn inginerie, iar inginerie nseamn
rezolvarea unor probleme. Doar 5%-10% din munca de proiectare reprezint
partea plcut, de creaie, scnteia interioar, imaginarea unui nou mod de
abordare. Cam tot restul este munc de rutin. Desigur, acest rest se face astzi
mult mai uor i plcut dect acum 20 sau chiar 10 ani.
1.1.1
0BIntroducere
Fotografia
nregistrrile video
0BIntroducere
straturi i cu dou fee are capacitate de patru ori mai mare. n prezent exist i
alte modaliti de compresie (DivX, Xvid, Mpeg-4) i stocare a formatelor video
(Blue-Ray, HDVD).
1.2.3
nregistrri audio
Automobile
Sistemul de telefonie
Semafoarele
0BIntroducere
funcionarea condensatoarelor,
componente.
tranzistoarelor
sau
altor
Figura 1-1 Dispozitive digitale: (a) poart AND; (b) poart OR; (c) poart NOT sau
inversoare
0BIntroducere
Tensiunea
Ieiri
Margine de
zgomot
Intrri
1 logic
1 logic
Inactive
0 logic
0 logic
0BIntroducere
ambii termeni i nu i fac deloc probleme din aceast cauz. Nu simt nevoia
unei definiii riguroase deoarece sunt interesai numai de funcionarea i
caracteristicile electrice ale obiectelor n discuie. Pentru consecvena
exprimrii, pe parcursul cursului vom folosi denumirea CI pentru a desemna
pastila ncapsulat.
Prima clasificare a CI s-a fcut dup dimensiuni - mici, medii i mari -, n
funcie de numrul de pori coninute. Cele mai simple tipuri de CI care se
gsesc pe pia sunt nc denumite cu integrare la scar mic (SSI small-scale
integration) i conin echivalentul a 1 pn la 20 de pori. CI de tip SSI conin de
obicei, un numr mic de pori sau bistabile elemente structurale de baz ale
circuitelor digitale.
CI de tip SSI se prezint n capsule DIP (dual in-line pin perechi de pini
aliniai) cu 14 pini. Dup cum observai n Figura 1-3, capsulele DIP mai mari
sunt adaptate pentru funcii ce necesit un numr mai mare de pini. Diagrama
pinilor prezint corespondena dintre semnalele proprii dispozitivului i pinii
capsulei. n Figura 1-4 sunt prezentate diagramele pinilor pentru cteva CI SSI
uzuale. Asemenea diagrame sunt utile numai pentru asamblarea mecanic, n
cazul n care proiectantul dorete s cunoasc numerotarea pinilor unui anumit
CI. n schema de principiu a unui circuit nu apare numerotarea pinilor, porile
fiind ns grupate dup funcia pe care o ndeplinesc.
Figura 1-3 Capsule DIP (dual in-line pin): (a) cu 14 pini; (b) cu 20 de pini; (c) cu 28 de pini
10
0BIntroducere
PLD
PLD
PLD
PLD
Interconectare programabil
PLD
PLD
PLD
LD
- bloc logic
Figura 1-5 Concepii de realizare a dispozitivelor logice de mari dimensiuni: (a) CPLD; (b)
FPGA
12
1.5.2
13
0BIntroducere
14
16
Binar
Octal
ir de 3 bii
Hexazecimal
ir de
4 bii
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
1
10
11
100
101
110
111
1000
1001
1010
1011
1100
1101
1110
1111
0
1
2
3
4
5
6
7
10
11
12
13
14
15
16
17
000
001
010
011
100
101
110
111
-
0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
F
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
17
X = 173
Y = 44
X + Y = 217
C
101111000
X
10111110+
Y
10001101
X+Y 1 0 1 0 0 1 0 1 1
C
001011000
X
10101101+
Y
00101100
X+Y 1 1 0 1 1 0 0 1
X = 210
Y = 109
X - Y = 101
B 001111100
X
11100101
Y
00101110
X-Y 1 0 1 1 0 1 1 1
B 011011010
X
11010010
Y
01101101
X-Y 0 1 1 0 0 1 0 1
100111111010+
011110110010
1 0 0 0 1 1 0 1 0 1 1 0 0 = 1 0001 1010 1100 2 = 11ACH
i direct:
1 1 (propagarea transportului)
9FA+
7B2
11AC
Se procedeaz asemntor i la scdere:
X = B21H
Y = 14H
X = 767 8
Y = 665 8
B21
14
B0D
111
7 6 78 +
6 6 58
1 6 5 48
D=
i = n
ri
D = d p-1 d p-2 d 1 d 0, d -1 d -2 d -n
Exemplu:
100, 111 2 = 122 + 021 + 020 + 12-1 + 12-2 + 12-3 = 4 + 0, 5 + 0, 25 + 0, 125 =
4, 875 10
632, 24 10 = ? 2
632 = 1001111000
19
11010101 2 = -85 10
11111111 2 = -127 10
10000000 2 = -0 10
20
Binar
Octal
Zecimal
Hexazecimal
0
1
2
3
4
5
1
0
-
7
6
5
4
3
2
9
8
7
6
5
4
F
E
D
C
B
A
21
6
7
8
9
A
B
C
D
E
F
1
0
-
3
2
1
0
-
9
8
7
6
5
4
3
2
1
0
0 10 = 00000000 2 11111111 +
1
1 00000000 2 = 0 10
Un transport provenit din poziia MSB apare ntr-un singur caz, marcat
mai sus printr-o cifr subliniat. Ca n toate operaiile cu complement fa de 2,
bitul acela se ignor, folosindu-se doar cei n bii de ordin inferior ai rezultatului.
n sistemul de reprezentare a numerelor prin complement fa de 2, zero
este considerat pozitiv deoarece bitul su de semn este 0. ntruct n
reprezentarea prin complementul fa de 2, zero are o reprezentare unic, apare
un numr negativ suplimentar, -2n-1, care nu are un simetric pozitiv.
Putem converti un numr X, de n bii, reprezentat prin complementul su
fa de 2, ntr-un numr de m bii, ns trebuie procedat cu mare atenie. Dac
m>n, trebuie s adugm n stnga lui X un numr de m-n bii identici cu bitul
22
23
2.5.3
Reprezentarea cu exces
Reguli de adunare
24
Zecimal
Complement
fa de 2
Complementare
fa de ir de 1
Modul i semn
Cu exces de
2m-1
-8
-7
-6
1000
1001
1010
1000
1001
1111
1110
0000
0001
0010
2.6.2
-5
-4
-3
-2
-1
0
1011
1100
1101
1110
1111
0000
1
2
3
4
5
6
7
0001
0010
0011
0100
0101
0110
0111
1010
1011
1100
1101
1110
1111 sau
0000
0001
0010
0011
0100
0101
0110
0111
1101
1100
1011
1010
1001
1000sau
0000
0010
0011
0100
0101
0110
0111
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
Depirea
1101 +
1010
10111 = +7
+5 +
+6
+11
0101 +
0110
1011 = -5
-8+
-8
- 16
1000 +
1000
10000 = +0
+7 +
+7
+14
0111 +
0111
1110 = -2
Din fericire exist o regul simpl prin care se poate verifica dac
adunarea a generat o depire: n urma adunrii are loc o depire dac
termenii sunt de acelai semn, iar suma are semnul opus.
Acest enun este exprimat uneori n funcie de transporturile rezultate n
operaia de adunare: Depirea are loc dac biii c in , de transport ctre bitul de
semn, i c out , de transport de la bitul de semn, sunt diferii.
25
2.6.3
Reguli de scdere
+3
-4
+7
0100
0011
1 c in
0100 +
1100
1 0001
0011
1100
1 c in
0011 +
0011
0111
+3
+4
-1
-3
-4
+1
0011
0100
1 c in
0011 +
1011
1111
1101
1100
1 c in
1101 +
0011
1 0001
26
0100 +
1000
1100
-3
-8
+5
1101
1000
1 c in
1101 +
0111
1 0101
1011
1101
1011
0000
1011
1011
10001111
denmulit
nmulitor
1011
1101
0000
1011
01011
0000
001011
1011
0110111
1011
denmulit
nmulitor
valoare curent
produs parial decalat
valoare curent
produs parial decalat
valoare curent
produs parial decalat
valoare curent
produs parial decalat
27
10001111
produs
1011
1101
00000
11011
111011
00000
1111011
11011
11100111
00101
00001111
28
BCD (8421)
2421
Cu exces de 3
Bicvinar
1 di 10
0
1
2
0000
0001
0010
0000
0001
0010
0011
0100
0101
0100001
0100010
0100100
1000000000
0100000000
0010000000
29
3
4
5
6
7
8
9
0011
0100
0101
0110
0111
1000
1001
0011
0100
1011
1100
1101
1110
1111
0110
0111
1000
1001
1010
1011
1100
0101000
0110000
1000001
1000010
1000100
1001000
1010000
0001000000
0000100000
0000010000
0000001000
0000000100
0000000010
0000000001
0101
8
+1001
+8
1110
16
+0110 - corecie
10100
10+6
1000
4
+1000
+5
10000
9
+0110 - corecie
10110
0100
+0101
1001
Codul bicvinar prezentat n tabelul 2-4 este un cod care utilizeaz 7 bii.
Primii 2 bii ai cuvntului de cod indic n care dintre intervalele 0...4 i 5...9 se
ncadreaz numrul, iar urmtorii 5 bii indic poziia pe care se afle numrul, n
intervalul selectat. Unul din avantajele acestui cod este proprietatea de detectare
a erorilor.
Codul 1 din 10 este modalitatea de codare a cifrelor zecimale cea mai
puin compact, utiliznd 10 din cele 1024 de cuvinte de cod pe 10 bii posibile.
Nr. zecimal
0
1
2
3
4
5
6
7
Cod Gray
000
001
011
010
110
111
101
100
Cod binar
000
001
010
011
100
101
110
111
31
Prin cea de-a doua metod, cuvintele de cod ale unui cod Gray de n bii
se pot deduce direct din cuvintele de cod corespunztoare codului binar pe n
bii:
Biii cuvintelor de cod ale codurilor binar sau Gray de n bii se
numeroteaz de la 0 la n-1, de la dreapta la stnga.
Bitul i al cuvntului de cod Gray are valoarea 0 dac biii i i i+1 ai
cuvntului de cod binar corespunztor sunt identici, n caz contrar
valoarea bitului i este 1; (dac i+1=n, atunci bitul n al cuvntului de
cod binar se consider 0).
32
33
34
,,0
Fluid la presiune joas
Circuit deschis
0 1,5 V
0 0,8V
ntuneric
Condensator descrcat
Electroni blocai
,,1
Fluid la presiune inalt
Circuit nchis
3,5 5,0 V
2,0 5,0 V
Lumin
Condensator ncrcat
Electroni eliberai
Siguran ars
Siguran intacta
36
Pit-uri absente
Pit-uri prezente
Figura 3-1 Reprezentarea printr-o cutie neagr a unui circuit cu trei intrri i o ieire
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0
1
1
38
n fig. 3-4 este reprezentat un circuit logic format din pori AND, OR i
NOT, care funcioneaz conform tabelului de adevr 3-2.
39
40
Tensiunile cuprinse ntre cele dou domenii pot aprea numai n timpul
tranziiilor semnalelor i sunt interpretate ca valori logice nedeterminate (adic
pot fi interpretate de circuite fie ca 0, fie ca 1). Circuitele CMOS alimentate cu
tensiuni de alte valori, de exemplu 3,3 V i 2,7 V, au domeniile de valori
mprite n mod asemntor.
3.3.2
Tranzistoarele MOS
41
Figura 3-8 Simbolul utilizat n scheme pentru un tranzistor MOS cu canal n (NMOS)
Figura 3-9 Simbolul utilizat n scheme pentru un tranzistor MOS cu canal p (PMOS)
42
Poarta unui tranzistor MOS are impedan foarte mare. Aceasta nseamn
c poarta este separat de surs i dren printr-un material izolator cu rezisten
foarte mare. Cu toate acestea, tensiunea aplicat pe poart creeaz un cmp
electric capabil s amplifice i s diminueze intensitatea curentului dintre surs
i dren. Acesta este ,,efectul de cmp din denumirea ,,MOSFET.
n ce privete curenii dintre poart i surs i dintre poart i dren, ei
sunt aproape inexisteni, indiferent de valoarea tensiunii de poart. Rezistenele
dintre poart i celelalte terminate ale dispozitivului au valori extrem de mari, cu
mult peste 1 M. Printr-o astfel de rezisten circul un curent foarte slab, cu
valoarea tipic mai mic de 1 A (10-6 A), numit curent rezidual.
3.3.3
43
Figura 3-10 Inversor CMOS: (a) schema circuitului; (b) mobul de funcionare; (c) simbolul
logic
Figura 3-11 Modelul cu ntreruptoare pentru inversorul CMOS: (a) intrare LOW; (b) intrare
HIGH
Modelul cu ntreruptoare face posibil desenarea circuitelor CMOS ntrun mod n care funcia lor logic este pus n eviden mai clar. Dup cum arat
fig. 3-12, pentru tranzistoarele cu canal n i cu canal p se folosesc diferite
simboluri, care scot n eviden comportarea lor logic. Tranzistorul cu canal n
(T1) este deschis i curentul circul ntre surs i dren dac pe poart se aplic
o tensiune HIGH; acest lucru pare firesc. Tranzistorul cu canal p (T2) se
comport invers. El este deschis cand tensiunea aplicat este LOW; cerculeul
inversor reprezentat pe poart indic funcionarea n sens invers a acestui
tranzistor. n circuitele care au i funcii analogice (sau doar analogice) nu se
folosesc aceste simboluri.
44
3.3.4
Figura 3-13 Poart CMOS NAND cu dou intrri: (a) schema circuitului; (b) tabelul de
adevr; (c) simbolul logic
45
Figura 3-14 Modelul cu ntreruptoare pentru o poart CMOS NAND cu dou intrri: (a)
ambele intrri LOW; (b) o intrare HIGH; (c) ambele intrri HIGH
n fig. 3-15 este reprezentat o poart CMOS NOR. Dac ambele intrri
sunt LOW, ieirea porii este conectat la V DD printr-o impedan mic, prin
tranzistoarele cu canal p, care sunt ,,deschise, iar calea ctre mas este blocat
de ctre tranzistoarele cu canal n, care sunt nchise. Dac oricare dintre intrri
este HIGH, calea ctre V DD este blocat, iar ieirea este conectat la mas printro impedan mic.
Figura 3-15 Poart CMOS NOR cu dou intrri: (a) schema circuitului; (b) tabelul de adevr;
(c) simbolul logic
3.3.5
Fan-in
Figura 3-16 Poart CMOS NAND cu trei intrri: (a) schema circuitului; (b) tabelul de adevr;
(c) simbolul logic
Figura 3-17 Schema logic echivalent pentru o structur intern de poart CMOS NAND cu
8 intrri
3.3.6
Pori neinversoare
Figura 3-18 Circuit tampon neinversor CMOS: (a) schema circuitului; (b) tabelul de adevr;
(c) simbolul logic
Figura 3-19 Poart CMOS AND cu dou intrri: (a) schema circuitului; (b) tabelul de adevr;
(c) simbolul logic
3.3.7
pori AND i NOR, este dat n fig. 3-21. Circuitului i se pot aduga i elimina
tranzistoare pentru a obine o funcie AOI cu un alt numr de pori AND i cu
un alt numr de intrri pe poart AND.
Coninutul coloanelor T1 ... T8 din fig. 3-20(b) depinde numai de
semnalul de intrare aplicat pe poarta tranzistorului respectiv. Valorile din ultima
coloan au fost obinute prin examinarea fiecrei combinaii de intrare i
stabilind dac I este conectat la V DD i la mas prin tranzistoarele aflate n
conducie pentru combinaia de intrare respectiv. Nici un tranzistor din cele
care realizeaz funcia I nu este niciodat conectat att la V DD , ct i la mas,
indiferent de combinaia de intrare; o asemenea situaie ar da la ieire o valoare
logic nedeterminat, aflat ntre LOW i HIGH, iar circuitul de ieire ar
consuma excesiv putere din cauza conexiunii de impedan mic dintre V DD i
mas.
Figura 3-20 Poart CMOS AND-OR-inversor: (a) schema circuitului; (b) tabelul de adevr
Se poate proiecta, de asemenea, un circuit care s realizeze funcia ORAND-Inversor. De exemplu, circuitul CMOS din fig. 3-22(a) este o poart ORAND-inversor (OAI) cu 2 x 2 intrri. Tabelul funciei pentru acest circuit este
cel din fig. (b); valorile din fiecare coloan au fost stabilite prin acelai procedeu
49
Figura 3-22 Poart CMOS OR-AND-inversor: (a) schema circuitului; (b) tabelul de adevr
Viteza i alte caracteristici electrice ale porilor CMOS AOI i OAI sunt
comparabile aproximativ cu cele ale unei singure pori CMOS NAND sau NOR.
n consecin, aceste pori sunt preferabile, deoarece realizeaz funcii logice cu
dou niveluri (AND-OR i OR-AND) introducnd o ntrziere corespunztoare
unui singur nivel.
50
3.4.1
Pori de transmisie
Figura 3-24 Poart de transmisie CMOS; Figura 3-25 Multiplexor cu dou intrri realizat cu
pori de transmisie CMOS
Figura 3-26 Inversor cu trigger Schmitt: (a) caracteristica de transfer intrare-ieire; (b)
simbolul logic
Figura 3-27 Funcionarea dispozitivului cu semnale de intrare cu tranziii lente: (a) semnal cu
tranziii lente i zgomot suprapus; (b)semnal de ieire al unui inversor obinuit; (c) semnal de
ieire al unui inversor cu histerezis de 0,8 V
52
Figura 3-28 Circuit tampon CMOS cu trei stri: (a) schema circuitului; (b) tabelul de adevr;
(c) simbolul logic
53
Figura 3-29 Poart CMOS NAND cu drena n gol: (a) schema circuitului; (b) tabelul funciei;
(c) simbolul logic
54
Familiile HC i HCT
56
3.5.2
VHC i VHCT
ncepnd cu anii 1980, apoi 1990, au fost realizate cteva noi familii
CMOS. Dou dintre cele mai recente i, probabil, cele mai versatile sunt VHC
(Very High-Speed CMOS - CMOS de vitez foarte mare) i VHCT (Very HighSpeed CMOS, TTL compatible - CMOS de vitez foarte mare, compatibile cu
TTL). Dispozitivele din aceste familii lucreaz la viteze aproape duble fa de
HC/HCT, meninndu-i ns compatibilitatca cu predecesoarele lor. Asemenea
familiilor HC i HCT, familiile VHC i VHCT se deosebesc doar prin nivelurile
de intrare pe care le recunosc; caracteristicile lor de ieire sunt identice.
Tot asemenea familiilor HC/HCT, VHC/VHCT prezint o simetrie de
comand la ieire. Aceasta nseamn c ieirea poate absorbi sau furniza acelai
curent, fiind la fel de eficace n ambele stri. Alte familii de circuite logice,
cum sunt FCT i TTL mai recente, prezint asimetrie de comand la ieire; ele
pot absorbi mai mult curent n starea LOW dect pot furniza n starea HIGH.
3.5.3
Cod Simbol
Conditii
'00
t PD
'138
'00
I CC
V IN = 0 sau V CC
'138
V IN = 0 sau V CC
'00
V IN = 0 sau V CC
138
V IN = 0 sau V CC
'00
C PD
Familia
HC
HCT VHC
9
10
5,2
18
20
7,2
2,5
2,5
5,0
40
40
40
0,0125 0,0125 0,025
0,2
0,2
0,2
22
15
19
VHCT
5,5
8,1
5,0
40
0,025
0,2
17
57
Produs vitez-putere
(pJ)
'138
'00
138
'00
'00
'00
138
138
'138
'00
'00
'00
'138
'138
'138
C PD
f = 100 kHz
f = 1 MHz
f = 10 MHz
f = 100 kHz
f = 1 MHz
f = 10 MHz
f = 100 kHz
f = 1 MHz
f = 10 MHz
f = 100 kHz
f = 1 MHz
f = 10 MHz
55
0,55
1,38
0,068
0,56
5,5
0,338
1,58
14,0
0,61
5,1
50
6,08
28,4
251
51
0,38
1,28
0,050
0,39
3,8
0,328
1,48
13,0
0,50
3,9
38
6,55
29,5
259
34
0,48
0,85
0,073
0,50
4,8
0,285
1,05
8,7
0,38
2,6
25
2,05
7,56
63
49
0,43
1,23
0,068
0,45
4,3
0,323
1,43
12,5
0,37
2,5
24
2,61
11,5
101
Simbo
l
I Imax
C INmax
V ILmax
V IHmin
Conditii
Vi =
oricare
HC
1
10
Familia
HCT VHC
1
1
10
10
1,35
0,8
1,35
0,8
3,85
2,0
3,85
2,0
VHCT
1
10
58
I Imax
Simbol
I OlmaxC
I OLmaxT
Condiii
Sarcina CMOS
Sarcina TTL
HC
0,02
4,0
HCT
0,02
4,0
VHC
0,05
8,0
VHCT
0,05
8,0
59
V OLmaxC
V OLmaxT
I OHmaxC
I OHmaxT
V OHminC
V OHminT
I out I OlmaxC
I out I OlmaxT
Sarcina CMOS
Sarcina TTL
I out I OlmaxC
|I out | |I OlmaxT |
0,1
0,33
-0,02
-4,0
4,4
3,84
0,1
0,33
-0,02
-4,0
4,4
3,84
0,1
0,44
-0,05
-8,0
4,4
3,80
0, l
0,44
-0,05
-8,0
4,4
3,80
60
3.5.4
Diode
61
Figura 3-33 Diode semiconductoare: (a) jonciunea pn; (b) jonciune polarizat direct,
permind circulaia curentului; (c) jonciune polarizat invers, blocnd circulaia curentului
Figura 3-34 Diode: (a) simbolul; (b) caracteristica de transfer a unei diode ideale; (c)
caracteristica de transfer a unei diode reale
Figura 3-35 Modelul diodei reale: (a) n polarizare invers (b) n polarizare direct; (c)
caracteristica de transfer a diodei polarizate direct
O diod real poate fi reprezentat prin modelul simplu din fig. 3-35(a) i
(b). n polarizare invers, dioda se comport c o ntrerupere a circuitului;
curentul rezidual se ignor. n polarizare direct, dioda se comport ca o
rezisten R f de mic valoare, n serie cu o surs de tensiune de mic valoare, V d .
R f se numete rezisten direct a diodei, iar Vd este cderea de tensiune pe
diod.
Diode Zener
Diodele Zener valorific fenomenul de strpungere a diodelor, mai precis
panta foarte mare a caracteristicii V-I n regiunea de strpungere. O diod Zener
poate funciona ca stabilizator de tensiune, Dac i se adaug un rezistor pentru
limitarea curentului de strpungere. Exist o gam larg de diode Zener, cu
diferite tensiuni de strpungere, fabricate pentru a fi ncorporate n stabilizatoare
de tensiune.
3.6.2
Semnificaie
LOW
margine de zgomot
HIGH
63
Figura 3-36 Poart AND cu diode: (a) schema electric; (b) ambele intrri HIGH; (c) o intrare
HIGH i cealalt LOW; (d) tabelul funciei; (e) tabelul de adevr
64
Figura 3-37 Alctuirea unui tranzistor npn: (a) diode cu terminalele de aceeai polaritate
conectate mpreun; (b) Jonciunile pn corespunztoare; (c) structura unui tranzistor npn; (d)
simbolul tranzistorului npn
Simbolul utilizat n scheme pentru tranzistorul npn este cel din fig. 337(d). Simbolul conine o mic sgeat ce indic sensul pozitiv al curentului.
Sgeata ne amintete, de asemenea, c jonciunea baz-emitor este o jonciune
pn, ca a unei diode, al crei simbol conine o sgeat orientat n acelai sens.
Se pot realiza i tranzistoare pnp. Tranzistoarele pnp sunt ns rar utilizate
n circuitele digitale, deci nu le vom mai acorda atenie n continuare.
3.6.4
65
Figura 3-38 Inversor realizat cu tranzistor: (a) simbolul logic; (b) schema electric; (c)
caracteristica de transfer
Figura 3-39 Strile normale ale unui tranzistor npn n circuitele de comutaie digitale: (a)
simbolul tranzistorului i curenii; (b) circuitul echivalent al tranzistorului blocat (OFF); (c)
circuitul echivalent al tranzistorului saturat (ON)
66
3.6.5
Tranzistoare Schottky
Figura 3-40 Tranzistor cu limitare Schotky: (a) schema electric; (b) simbolul
Figura 3-41 Funcionarea unui tranzistor cu curent mare de baz: (a) tranzistor obinuit
saturat; (b) tranzistor cu diod Schotky pentru prevenirea saturrii
67
3.7.1
n fig. 3-44 este prezentat schema electric a unei pori LS-TTL NAND
cu dou intrri. Funcia NAND este obinut prin combinarea unei pori AND cu
diode cu un amplificator tampon inversor. Vei nelege mai bine cum funcioneaz circuitul dac l considerm ca fiind format din cele trei pri puse n
eviden n fig. 3-43, i anume:
Poarta AND cu diode i protecia intrrilor.
Separatorul de faz.
Etajul de ieire.
Diodele D1X i D1Y i rezistorul R1 din fig. 3-44 formeaz o poarta AND
cu diode. Diodele de limitare D2X i D2Y nu au nici un rol n cazul unei
funcionri normale, ns limiteaz excursiile negative nedorite, aprute la
intrri, la valoarea cderii de tensiune pe o singur diod. Asemenea excursii
68
Figura 3-43 Funcia realizat de o poart TTL NAND cu dou intrri: (a) tabelul funciei; (b)
tabelul de adevr; (c) simbolul logic
69
Figura 3-45 Marginile de zgomot caracteristice familiilor de circuite logice TTL de uz larg
(74LS, 74S, 74ALS, 74AS, 74F)
71
Valoarea I OLmax pentru ieirile LS-TTL tipice este de exact 20 de ori mai
mare dect valoarea absolut a I ILmax . Din acest motiv se spune c LS-TTL au
fanout n starea LOW de 20, deoarece o ieire poate comanda 20 de intrri n
starea LOW. Similar, valoarea absolut a I OHmax este de exact 20 de ori mai mare
dect I IHmax, deci LS-TTL au fanout n starea HIGH tot de 20. Valoarea de
fanout global este cea mai mic dintre valorile de fanout corespunztoare
strilor HIGH i LOW.
Conectarea la o ieire TTL a unei sarcini ce depete valoarea de fanout
prescris are aceleai efecte distructive, ca la dispozitivele CMOS. Este vorba
despre reducerea sau dispariia marginilor de zgomot de c.c., o eventual
cretere a timpilor de tranziie i posibilitatea ca dispozitivele s se
supranclzeasc.
n general, pentru a verifica dac unei ieiri nu i-a fost conectat o
suprasarcin trebuie efectuate dou calcule:
n starea HIGH: Se adun valorile I IHmax corespunztoare tuturor intrrilor
comandate. Suma obinut trebuie s fie mai mic sau egal cu valoarea
absolut a I OHmax corespunztoare ieirii de comand.
n starea LOW: Se adun valorile I ILmax corespunztoare tuturor intrrilor
comandate. Valoarea absolut a sumei obinute trebuie s fie mai mic
sau egal cu I OLmax corespunztor ieirii de comand.
3.7.4
Dei poarta NAND constituie calul de btaie al familiei TTL, se mai pot
construi i alte tipuri de pori cu aceeai structur general de circuit.
n fig. 3-46 este prezentat schema electric a unei pori LS-TTL NOR.
Dac oricare dintre intrrile X sau Y este conectat la HIGH, intr n conducie,
corespunztor intrrii respective, unul dintre tranzistoarele T2X sau T2Y, care au
rolul de separator de faz. Ca urmare, T3 i T4 se blocheaz, iar T5 i T6 intr n
conducie, rezultnd la ieire un semnal LOW. Dac ambele intrri sunt LOW,
cele dou tranzistoare separatoare de faz sunt blocate, iar la ieire apare un
semnal HIGH. Modul de funcionare este descris i de fig. 3-47.
Poarta LS-TTL NOR are circuitele de intrare, separatorul de faz i etajul
de ieire aproape identice cu cele ale porii NAND. Deosebirea const n faptul
c poarta LS-TTL NAND utilizeaz diode pentru realizarea funciei AND, pe
cnd poarta LS-TTL NOR utilizeaz tranzistoare conectate n paralel n
separatorul de faz pentru realizarea funciei OR.
Viteza, caracteristicile de intrare i cele de ieire ale porii TTL NOR sunt
comparabile cu cele ale porii TTL NAND. Cu toate acestea, o poart NOR cu n
intrri conine mai multe tranzistoare i rezistoare, ocupnd o suprafa mai
mare de siliciu dect o poart NAND cu n intrri. De asemenea, curentul
rezidual intern limiteaz numrul de tranzistoare T2 ce se pot conecta n paralel,
72
deci porile NOR au un fan-in mai sczut. (Cel mai mare numr de intrri al
unei pori NOR individuale este 5, fa de cele 13 intrri ale unei pori NAND).
n consecin, porile NOR sunt mai puin ntrebuinate n proiectarea cu TTL
dect porile NAND.
Porile TTL cele mai ,,fireti sunt porile inversoare, cum sunt NAND i
NOR. Porile TTL neinversoare conin un etaj inversor suplimentar, de obicei
ntre etajul de intrare i separatorul de faz. Din aceast cauz, ele sunt, n mod
normal, mai mari i mai lente dect porile inversoare corespunztoare.
Asemenea porilor CMOS, porile TTL pot fi prevzute cu ieiri cu trei
stri. Astfel de pori au o intrare de ,,activare a ieirii (output enable) sau
,,dezactivare a ieirii (output disable), care comand trecerea ieirii n starea de
impedan mare, n care nici unul dintre tranzistoarele de ieire nu se afl n
conducie.
Unele pori TTL se fabric i n varianta cu ieiri cu colectorul n gol. n
astfel de circuite, ntreaga parte de sus a figurii 3-44 este omis, astfel c este
posibil numai o aducere pasiv n HIGH, cu ajutorul unui rezistor exterior.
Aplicaiile porilor TTL cu colectorul n gol i calculele necesare sunt similare
celor prezentate pentru porile CMOS cu dren n gol.
Figura 3-46 Schema electric a unei pori LS-TTL NOR cu dou intrri
73
Figura 3-47 Poart LS-TTL NOR cu dou intrri: (a) tabelul funciei; (b) tabelul de adevr;
(c) simbolul logic
Familia 74L (Low power TTL - TTL de mic putere) coninea rezistoare de
valori mai mari, realiznd un consum de putere redus n detrimentul timpului de
propagare.
Avnd la dispoziie cele trei familii TTL prezentate mai sus, proiectanii
de circuite digitale ai anilor '70 puteau opta ntre circuite de mare vitez i
circuite cu consum mic de putere. Apariia tranzistoarelor Schottky le-a oferit
aceste posibiliti i a detronat seriile TTL 74, 74H i 74L. n continuarea
seciunii de fa vom prezenta caracteristicile familiilor TTL actuale, cu
performane superioare.
3.8.2
Simbol
V ILmax
V 0Lmax
V OHmax
74S
3
19
57
0,8
0,5
2,7
74LS
9
2
18
0,8
0,5
2,7
74AS
1,7
8
13,6
0,8
0,5
2,7
74ALS
4
1,2
4,8
0,8
0,5
2,7
74F
3
4
12
0,8
0,5
2,7
75
3.8.3
I ILmax
I OHmax
I ILmax
I OHmax
-2,0
20
50
-1000
-0,4
8
20
-400
-0,5
20
20
-2000
-0,2
8
20
-400
-0,6
20
20
-1000
76
I CCL
t LH
t HL
77
78
80
Figura 3-49 Comparaie ntre nivelurile logice: (a) CMOS de 5V; (b) TTL de 5V i CMOS de
5V compatibile cu TTL; (c) LVTTL de 3,3V; (d) CMOS de 2,5V; (e) CMOS de 1,8V
81
82
4.1.1
(A1): X = 1 dac X 0
(A3): 0 0 = 0
(A3): 1 + 1 = 1
(A4): 1 1 = 1
(A4): 0 + 0 = 0
(A5): 0 1 = 1 0 = 0
(A5): 1 + 0 = 0 + 1 = 1
Figura 4-1 Denumirile semnalelor i notaia algebric pentru: (a) poart AND, (b) poart OR
84
0+0=0
1+0=1
4.1.3
V(W+X)(Y+Z)=VWY+VWZ+VXY+VXZ
Algebra de comutaie prezint ns i o proprietate neobinuit: inversa
acestei teoreme este, de asemenea, adevrat suma logic este distributiv fa
de produsul logic aa cum reiese din teorema T8'. Deci, putem extinde o
expresie i sub form de produs de sume:
(VWX)+(YZ)=(V+Y)(V+Z)(W+Y)(W+Z)(X+Y)(X+Z)
Teoremele T9 i T10 sunt mult utilizate la minimizarea funciilor logice.
De exemplu, dac subexpresia X + X Y este inclus ntr-o expresie logic,
teorema de acoperire T9 arat c este suficient includerea n acea expresie a
variabilei X; se spune ca X acoper X Y. Teorema de combinare T10 arat c
dac ntr-o expresie este inclus subexpresia X Y + X Y', aceasta poate fi
nlocuit prin X. ntruct Y poate fi ori 0, ori 1, n oricare caz, subexpresia
original poate lua valoarea 1 dac i numai dac X este 1.
Dei T9 poate fi demonstrat cu uurin prin inducie perfect,
corectitudinea ei reiese mai evident dac vom folosi n demonstraie celelalte
teoreme deja demonstrate:
X + X Y = X 1 + X Y (n conformitate cu T1')
= X (1 + Y) (n conformitate cu T8)
= X 1 (n conformitate cu T2)
= X (n conformitate cu T1')
n mod asemntor, celelalte teoreme pot fi folosite i pentru a demonstra
T10, principalul artificiu fiind aici rescrierea membrului stng ca X (Y + Y'),
conform teoremei T8.
Teorema T11 este cunoscut ca teorema de consens. Termenul Y Z este
numit consens ntre X Y i X' Z. Se pleac de la ideea c dac Y Z este 1,
atunci fie X Y, fie X' Z trebuie s fie tot 1, ntruct att Y, ct i Z sunt 1 i
fie X, fie X' trebuie s fie 1. Prin urmare, termenul Y Z este redundant i poate
fi eliminat din membrul drept al relaiei T11. Teorema de consens are dou
aplicaii importante. Ea poate fi utilizat pentru eliminarea anumitor incertitudini
de temporizare caracteristice circuitelor logice combinaionale. De asemenea,
teorema de consens constituie baza metodei consensului iterativ de aflare a
implicanilor primi.
n toate teoremele este posibil nlocuirea oricrei variabile cu o expresie
logic arbitrar. Una dintre nlocuirile simple const n complementarea uneia
sau a mai multor variabile:
(X +Y') + Z' = X + (Y' + Z') (pe baza teoremei T7)
86
4.1.4
X+X++X=X
XXX=X
(X 1 X 2 X n ) = X 1 + X 2 + + X n
(X 1 + X 2 + + X n ) = X 1 X 2 X n
[F(X 1 , X 2 , , X n , + , )] = F(X 1 , X 2 , , X n , , +)
(Idempoten generalizat)
(Teoremele lui DeMorgan)
(Teorema
lui
DeMorgan
generalizat)
F(X 1 , X 2 , , X n ) = X 1 F(1, X 2 , , X n ) + X 1 F(0, (Teoremele de expansiune ale
X 2, , X n)
lui Shannon)
F(X 1 , X 2 , , X n ) = [X 1 + F(0, X 2 , , X n )] + [X 1 +
F(1, X 2 , , X n )]
87
Figura 4-2 Circuite echivalente conform teoremei T13, a lui DeMorgan: (a) AND-NOT; (b)
NOT-OR; (c) simbolul logic al unei pori NAND; (d) simbol echivalent al unei pori NAND
Figura 4-3 Circuite echivalente conform teoremei T13, a lui DeMorgan: (a) OR-NOT; (b)
NOT-AND; (c) simbolul logic al unei pori NOR; (d) simbol echivalent al unei pori NOR
4.1.5
Dualitatea
89
Figura 4-4 Poart logic de tipul 1: (a) tabelul logic al semnalelor electrice; (b) tabelul
funciei logice i simbolul n logic pozitiv; (c) tabelul funciei logice i simbolul n logic
negativ
Figura 4-5 Poart logic de tipul 2: (a) tabelul logic al semnalelor electrice; (b) tabelul
funciei logice i simbolul n logic pozitiv; (c) tabelul funciei logice i simbolul n logic
negativ
90
Figura 4-6 Circuit ce realizeaz o funcie logic folosind inversoare i pori de tipurile 1 i 2,
n convenia de logic pozitiv
91
X
0
0
0
0
1
1
1
1
Y
0
0
1
1
0
0
1
1
Z
0
1
0
1
0
1
0
1
F
F (0, 0, 0)
F (0, 0, 1)
F (0, 1, 0)
F (0, 1, 1)
F (1, 0, 0)
F (1, 0, 1)
F (1, 1, 0)
F (1, 1, 1)
Mintermeni
X Y Z
X Y Z
X Y Z
X Y Z
X Y Z
X Y Z
X Y Z
XYZ
Maxtermeni
X+Y+Z
X + Y + Z
X + Y + Z
X + Y + Z
X + Y + Z
X + Y + Z
X + Y + Z
X + Y + Z
corespunztor este X Y' Z. Aa cum, probabil, v ateptai, n cazul maxtermenilor, totul este invers: n maxtermenul i, o variabil este complementat dac
bitul corespunztor ei n reprezentarea binar este 1. Prin urmare, maxtermenul
5 (101) este X' + Y + Z'. Remarcai c toate cele expuse pn acum sunt
aplicabile dac tim numrul de variabile din tabelul de adevr - trei, n
exemple.
Plecnd de la corespondena dintre tabelul de adevr i mintermeni, putem
obine cu uurin o reprezentare algebric a funciei logice, dedus din tabelul
de adevr. Suma canonic a unei funcii logice este suma mintermenilor
corespunztori rndurilor (combinaiilor de intrare) din tabelul de adevr pentru
care valoarea de ieire a funciei este 1. De exemplu, suma canonic a funciei
logice din tabelul 4-5 este:
F = X, Y, Z (0, 3, 4, 6, 7)
=X' Y' Z'+ X' Y Z+ X Y' Z'+ X Y Z'+ X Y Z
Aici, notaia reprezint o list a mintermenilor cu semnificaia suma
mintermenilor 0, 3, 4, 6 i 7 cu variabilele X, Y i Z. Lista mintermenilor mai
este denumit i deschiderea funciei logice (on-set). V putei da seama c
fiecare mintermen deschide ieirea exact pentru o singur combinaie de
intrare. Orice funcie logic poate fi scris sub forma unei sume canonice.
Produsul canonic al unei funcii logice este produsul maxtermenilor
corespunztori combinaiilor de intrare pentru care valoarea de ieire a funciei
este 0. De exemplu, produsul canonic al funciei logice din tabelul 4-5 este:
F = X, Y, Z (1, 2, 5)
= (X + Y + Z') (X + Y' + Z) (X' + Y + Z')
Aici, notaia reprezint o list a maxtermenilor cu semnificaia produsul
maxtermenilor 1, 2 i 5 cu variabilele X, Y i Z. Lista maxtermenilor mai este
denumit i nchiderea funciei logice (off-set). V putei da seama c fiecare
maxtermen nchide ieirea exact pentru o singur combinaie de intrare. Orice
funcie logic poate fi scris sub forma unui produs canonic.
Conversia ntre lista de mintermeni i cea de maxtermeni se efectueaz
uor. n cazul unei funcii de n variabile, mintermenii i maxtermenii pot avea
numere din mulimea 0, 1, 2n - 1; o list de mintermeni sau de maxtermeni este
constituit dintr-o submulime a acestei mulimi.
De exemplu:
A, B, C (0, 1, 2, 3) = A, B, C (4, 5, 6, 7)
X, Y (l) = X, Y (0, 2, 3)
W, X, Y, Z (0, 1, 2, 3, 5, 7, 11, 13) = W, X, Y, Z (4, 6, 8, 9, 10, 12, 14, 15)
94
Figura 4-8 Implementri alternative pornind de la sume de produse: (a) cu pori AND-OR; (b)
cu pori AND-OR i perechi de inversoare suplimentare; (c) cu pori NAND-NAND
95
Dup cum observai n fig. 4-8 (b), se poate introduce cte o pereche de
inversoare ntre fiecare ieire a unei pori AND i intrarea porii OR
corespunztoare dintr-un circuit AND-OR cu dou niveluri. Conform teoremei
T4, aceste inversoare nu modific funcia de ieire a circuitului. Am reprezentat
intenionat cerculeul inversor la intrarea celui de-al doilea inversor din fiecare
pereche, pentru a v aminti i prin imagine c inversrile se anuleaz reciproc.
Dac ncorporm aceste inversoare n porile AND i OR, obinem pori ANDNOT pe primul nivel i NOT-OR pe nivelul al doilea. Acestea nu sunt dect
dou variante de reprezentare a aceluiai tip de poart NAND. Prin urmare, un
circuit cu dou niveluri AND-OR poate fi transformat ntr-un circuit cu dou
niveluri NAND-NAND prin simpla substituire a porilor.
Dac oricare dintre produsele din expresia sum de produse este format
dintr-o singur variabil literal, este posibil ca, n cursul transformrii din
AND-OR n NAND-NAND, s pierdem sau s ctigm inversoare. Astfel, n
exemplul din fig. 4-9 nu mai este necesar prezena unui inversor la intrarea W,
ns trebuie adugat unul la intrarea Z.
Figura 4-9 Alte circuite cu dou niveluri obinute pe baza unor sume de produse: (a) ANDOR; (b) AND-OR cu perechi de inversoare suplimentare; (c) NAND-NAND
96
Figura 4-10 Implementarea unei expresii produs de sume: (a) OR-AND; (b) OR-AND cu
perechi de inversoare suplimentare; (c) NOR-NOR
97
Figura 4-11 Transformri n reprezentare simbolic: (a) circuitul iniial; (b) variant cu o
poart nestandardizat; (c) folosirea unui inversor pentru eliminarea porii nestandardizate; (d)
amplasarea preferabil pentru inversor
Metodele de minimizare reduc costurile circuitelor cu dou niveluri ANDOR, OR-AND, NAND-NAND i NOR-NOR n trei moduri:
1. Prin minimizarea numrului de pori din primul nivel.
2. Prin minimizarea numrului de intrri al fiecrei pori din primul nivel.
3. Prin minimizarea numrului de intrri al porii din nivelul al doilea. De
fapt, aceasta este o consecin a reducerii de la primul nivel.
Metodele de minimizare nu iau ins n calcul costurile inversoarelor de
intrare: ele se aplic n ipoteza c exist acces la toate variabilele, att directe,
ct i complementate. Aceast ipotez nu este ntotdeauna adevrat la
proiectarea unui nivel de pori sau a unui ASIC, ns este adecvat proiectrii cu
PLD; la PLD exist acces la discreie la toate variabilele, att directe, ct i
complementate.
Majoritatea metodelor de minimizare se bazeaz pe o generalizare a
teoremelor de combinare, T10 i T10':
factor Y + factor Y' = factor
(termen + Y) (termen + Y') = termen
Aceasta nseamn c dac doi termeni ai unui produs sau ai unei sume se
deosebesc numai prin faptul c o variabil este complementat n unul i
necomplementat n cellalt, ei pot fi grupai ntr-un singur termen, n care
98
Diagrame Karnaugh
Figura 4-12 Diagrame Karnaugh: (a) pentru dou variabile; (b) pentru trei variabile; (c) pentru
patru variabile
99
parantez este o zon din diagram n care variabila respectiv este 1. Evident,
parantezele dau aceleai informaii ca i denumirile liniilor i coloanelor.
Cnd desenm manual o diagram, este mai uor s trasm parantezele
dect s scriem toate denumirile liniilor i coloanelor. n textul lucrrii, pe
diagramele Karnaugh apar ns i denumirile, pentru o mai bun nelegere. n
orice caz, trebuie s avei grij s scriei denumirile liniilor i coloanelor n
ordinea corect, pentru a pstra corespondena dintre coninuturile celulelor i
datele din rndurile tabelului de adevr, ca n fig. 4-12.
Pentru a reprezenta o funcie logic printr-o diagram Karnaugh, se
copiaz, pur i simplu, cifrele de 1 i 0 din tabelul de adevr sau din
echivalentele acestuia n celulele corespunztoare ale diagramei. n figura 4-13
(a) i (b) apar tabelul de adevr i diagrama Karnaugh corespunztoare funciei
logice:
F = (( X + Y) Z ) + ( X Y Z)
4.3.2
Figura 4-13 F = X, Y, Z (1, 2, 5, 7): (a) tabelul de adevr; (b) diagrama Karnaugh; (c)
combinarea celulelor de 1 adiacente
100
Figura 4-15 F = X, Y, Z (0, 1, 4, 5, 6): (a) diagrama Karnaugh iniial; (b) diagrama Karnaugh
cu termenii produs ncercuii; (c) circuitul AND/OR
105
4.3.5
Figura 4-17 Tratarea unui circuit cu dou ieiri ca dou circuite independente cu cte o
singur ieire: (a) diagramele Karnaugh; (b) circuitul minimal
106
Figura 4-18 Minimizarea unui circuit cu mai multe ieiri, n cazul particular a dou ieiri: (a)
diagramele minimizate, care prezint un acelai termen; (b) circuitul minimal cu mai multe
ieiri
107
Figura 4-19 Diagramele Karnaugh aferente unui set de dou funcii: (a) diagramele pentru F i
G; (b) diagrama produsului de 2 pentru F G; (c) diagramele reduse pentru F i G, dup
ndeprtarea implicanilor primi eseniali i a celulelor de 1 acoperite de acetia
Ultima etap este alegerea unui set minimal de implicani primi care s
acopere celulele de 1 rmase. Acum trebuie s examinm cele n funcii simultan,
lund n consideraie posibilitatea ca ele sa conin termeni comuni. n exemplul
din fig. 4-19 (c), observm c exist un singur termen produs comun ce acoper
celula de 1 rmas att n F, ct i n G.
108
110
5.1.1
Schema bloc
Figura 5-1 Exemplu de schem bloc ce constituie tema unui proiect de circuite digitale
111
ngroat. O bar oblic (/) i un numr pot arta cte linii de semnal separate
conine o magistral.
Fluxurile de comenzi i de date dintr-o schem bloc trebuie indicate clar.
n schemele logice, semnalele se reprezint, n general, ca avnd sensul de la
stnga spre dreapta, ns acest lucru este mai greu de realizat ntr-o schem bloc.
Semnalele de intrare i de ieire pot fi reprezentate pe oricare dintre laturile unui
bloc, iar sensul de circulaie al semnalelor se poate alege arbitrar. Pentru
eliminarea ambiguitilor, pe magistrale i pe liniile de semnal obinuite se
deseneaz sgei.
5.1.2
Simboluri de pori
Figura 5-2 Simbolurile porilor logice de baz: (a) AND, OR, TAMPON; (b) pori cu intrri
expandate; (c) pori cu cerculee inversoare (NAND, NOR, INVERSOR)
112
Figura 5-3 Simbolurile echivalente pentru pori, obinute prin aplicarea teoremei lui
DeMorgan
5.1.3
113
Proiectarea cu cerculee
Figura 5-4 Diverse ci de a intra n FUNCIONARE: (a) intrri i ieire active n HIGH;
(b)intrri active n HIGH i ieire activ n LOW; (c) intrri active n LOW i ieire activ n
HIGH; (d) intrri i ieire active n LOW
114
Figura 5-5 Alte dou moduri de a intra n FUNCIONARE, pentru niveluri diferite ale
semnalelor de intrare: (a) cu o poart AND; (b) cu o poart NOR
Organizarea desenului
116
5.1.6
Magistrale
117
Cronologic, primele PLD au fost matricele logice programabile (PLA programmable logic array). PLA sunt dispozitive combinaionale cu dou
niveluri AND-OR, care pot fi programate pentru a implementa orice expresie
logic sum de produse n limita dimensiunilor dispozitivului. Aceste limite
sunt:
numrul de intrri (n)
numrul de ieiri (m)
numrul de termeni produs (p)
Am putea descrie un asemenea dispozitiv ca PLA n x m cu p termeni
produs. n general, p este mult mai mic dect numrul de mintermeni de n
variabile (2n). Deci un PLA nu poate realiza orice funcii logice cu n intrri i m
ieiri; utilitatea lui se limiteaz la funciile ce pot fi exprimate ca sum de
produse cu maximum p termeni produs.
Un PLA n x m cu p termeni produs conine p pori AND cu cte 2n intrri
i m pori OR cu cte p intrri. n figura 5-10 este prezentat un PLA de
dimensiuni modeste, cu patru intrri, ase pori AND, trei pori OR i tot attea
ieiri. Fiecare intrare este conectat la cte un circuit tampon care furnizeaz att
varianta direct, ct i pe cea complementat a semnalului, spre a fi utilizate n
interiorul matricei. Conexiunile posibile din interior sunt marcate cu X;
dispozitivul se programeaz prin pstrarea exclusiv a conexiunilor necesare
practic. Conexiunile selectate sunt fuzibile, constnd fie din material fuzibil
fizic, fie din celule de memorie nevolatil, n funcie de tehnologia aplicat.
Deci la intrrile fiecrei pori AND se poate regsi orice subset alctuit din
semnale primare de intrare i complementele acestora. n mod asemntor, la
intrrile fiecrei pori OR se poate regsi orice subset format din semnale de
ieire ale porilor AND.
Cum se vede n figura 5-11, un PLA poate fi reprezentat i printr-o schem
mai compact. Mai mult dect att, dispunerea elementelor acestei scheme
seamn foarte bine cu dispunerea lor real pe cipul de PLA.
PLA din figura 5-11 poate realiza oricare trei funcii logice
combinaionale cu patru intrri ce pot fi scrise ca sum de produse folosind un
total de maximum ase termeni produs diferii.
119
Figura 5-11 Reprezentare compact a unui PLA 4x3 cu ase termeni produs
O1 = I1I2 + I1I2I3I4
O2 = I1I3 + I1I3I4 + I2
O3 = I1I2 + I1I3 + I1I2I4
Ecuaiile de mai sus au n total opt termeni produs, dar primii doi termeni
din ecuaia 03 sunt identici cu primii termeni ai ecuaiilor 01 i 02. Matricea de
conexiuni programate, din figura 5-12, trebuie s corespund acestor ecuaii
logice.
Uneori, ieirea unui PLA trebuie programat astfel nct s fie constant 1
sau constant 0. Nu este greu, cum se observ i n figura 5-13. Termenul produs
P1 este ntotdeauna 1deoarece linia sa de produse nu este conectat la nici o
120
intrare i deci este totdeauna forat n HIGH; acest termen constant 1 comand
ieirea O1.
Figura 5-13 PLA 4x3 programat pentru a produce semnale de ieire constante 0 i 1
PLA cu care am lucrat n exemple are prea puine intrri, ieiri i pori
AND (termeni produs) pentru a fi foarte util. Desigur c un PLA cu n intrri ar
putea utiliza 2n termeni produs pentru a implementa toi mintermenii de n
121
5.3 Decodoare
Decodorul este un circuit logic cu mai multe intrri i mai multe ieiri,
care convertete semnalele de intrare codate n semnale de ieire codate,
codurile de intrare i de ieire fiind diferite. n general, codul de intrare este
construit pe mai puini bii dect codul de ieire, iar ntre cuvintele de cod de
intrare i cuvintele de cod de ieire exist o coresponden biunivoc.
Structura general a unui circuit de decodare este cea din figura 5-14.
Intrrile de activare, dac exist, trebuie s fie confirmate pentru ca decodorul s
realizeze corespondena intrare-ieire n mod normal. n caz contrar, decodorul
asociaz tuturor cuvintelor de intrare un singur cuvnt de cod de ieire
disabled (neactivat).
122
5.3.1
Decodoare binare
Figura 5-15 Decodor cu 2 intrri i 4 ieiri: (a) intrrile i ieirile; (b) schema logic
Tabel 5-1 Tabelul de adevr pentru decodorul binar cu 2 intrri i 4 ieiri
EN
0
1
1
1
1
Intrri
I1
x
0
0
1
1
Ieiri
I0
x
0
1
0
1
Y3
0
0
0
0
1
Y2
0
0
0
1
0
Y1
0
0
1
0
0
Y0
0
1
0
0
0
5.3.2
Figura 5-16 Decodorul dublu cu dou intrri i patru ieiri 74x139: (a) schema logic,
inclusiv numerotarea pinilor la o capsul standard DIP cu 16 pini;
(b) simbolul logic tradiional; (c) simbolul logic aferent unui singur decodor
124
Intrri
B
x
0
0
1
1
G_L
1
0
0
0
0
5.3.3
Ieiri
A
x
0
1
0
1
Y3_L
1
1
1
1
0
Y2_L
1
1
1
0
1
Y1_L
1
1
0
1
1
Y0_L
1
0
1
1
1
G2A_
L
x
1
x
0
0
0
0
0
0
0
0
Intrri
G2B_
L
x
x
1
0
0
0
0
0
0
0
0
x
x
x
0
0
0
0
1
1
1
1
x
x
x
0
0
1
1
0
0
1
1
x
x
x
0
1
0
1
0
1
0
1
Y7_
L
1
1
1
1
1
1
1
1
1
1
0
Y6_
L
1
1
1
1
1
1
1
1
1
0
1
Y5_
L
1
1
1
1
1
1
1
1
0
1
1
Ieiri
Y4_ Y3_
L
L
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
1
1
1
1
1
1
1
Y2_
L
1
1
1
1
1
0
1
1
1
1
1
Y1_
L
1
1
1
1
0
1
1
1
1
1
1
Y0_
L
1
1
1
0
1
1
1
1
1
1
1
125
Figura 5-17 Decodorul cu 3 intrri i 8 ieiri 74x138: (a) schema logic, inclusiv numerotarea
pinilor pentru capsula DIP cu 16 pini; (b) simbolul logic tradiional
126
5.3.4
Pentru decodarea unor cuvinte de cod mai mari se pot utiliza mai multe
decodoare binare conectate n cascad. n figura 5-18 se arat cum se pot
combina dou decodoare cu 3 intrri i 8 ieiri pentru a obine un decodor cu 4
intrri i 16 ieiri. ntruct intrrile de activare ale dispozitivului 74x138 pot fi
active att n HIGH, ct i n LOW, exist posibilitatea activrii unui decodor
sau a celuilalt n funcie de starea celui mai semnificativ bit de intrare.
Decodorul din partea de sus a desenului (U1) este activat cnd N3 este 0, iar
decodorul de jos (U2) este activat cnd N3 este 1. Pentru a prelucra cuvinte de
cod chiar mai mari dect acestea, decodoarele binare se pot conecta n cascad
ierarhic.
Figura 5-18 Schema unui decoder cu 4 intrri i 16 ieiri, realizat cu decodoare 74x138
conectate n cascad
127
5.3.5
Figura 5-19 Afiare cu apte segmente: (a) notarea segmentelor; (b) cifrele zecimale
Un decodor pentru apte segmente are drept cod de intrare un cod BCD
de 4 bii i drept cod de ieire, codul de apte segmente din figura 5-19(b). n
figura 5-20 i n tabelul 5-4 apar schema logic i, respectiv, tabelul de adevr
aferente unui decodor pentru apte segmente 74x49. Cu excepia conexiunii
corespunztoare intrrii de tergere (blanking), BI_L, fiecare dintre ieirile
unui 74x49 este implementarea unor sume de produse minimale corespunztoare
segmentului respectiv, considernd c pentru combinaiile de intrare ce nu
reprezint cifre zecimale valorile sunt indiferente. Structura NOT-OR-AND,
utilizat pentru fiecare ieire, poate prea puin mai ciudat, dar este echivalent,
cu o poart AND-OR-NOT, care are o structur suficient de rapid i de
compact pentru a fi folosit n CMOS sau TTL.
Majoritatea elementelor de afiare moderne cu apte segmente au
ncorporate decodoare, astfel ca unui asemenea dispozitiv i se poate aplica direct
un cuvnt BCD de 4 bii. Multe dintre decodoarele discrete cu apte segmente
mai vechi sunt dotate cu ieiri speciale pentru valori mari de tensiune sau de
curent, adecvate comandrii elementelor de afiare de dimensiuni i puteri mari.
Tabel 5-4 Tabelul de adevr pentru decodorul pentru apte segmente
BI_L
0
1
1
1
1
1
1
1
1
128
D
x
0
0
0
0
0
0
0
0
Intrri
C
x
0
0
0
0
1
1
1
1
B
x
0
0
1
1
0
0
1
1
A
x
0
1
0
1
0
1
0
1
a
0
1
0
1
1
0
1
0
1
b
0
1
1
1
1
1
0
0
1
c
0
1
1
0
1
1
1
1
1
Ieiri
d
0
1
0
1
1
0
1
1
0
e
0
1
0
1
0
0
0
1
0
f
0
1
0
0
0
1
1
1
0
g
0
0
0
1
1
1
1
1
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
1
1
0
0
0
1
0
0
1
1
0
0
1
0
0
0
1
1
0
1
0
0
0
0
1
0
1
1
0
1
1
0
1
0
1
0
0
0
1
0
1
1
0
0
1
1
1
0
1
1
1
1
1
1
1
0
Figura 5-20 Decodorul pentru apte segmente 74x49: (a) schema logic, inclusiv numerotarea
pinilor; (b) simbolul logic tradiional
129
Figura 5-21 Circuit de codare binar: (a) structura general; (b) circuit de codare cu 8 intrri i
3 ieiri
5.4.1
Matrice de prioriti
130
Figura 5-22 Sistem cu 2n dispozitive ce trebuie servite i un circuit de codare a cererilor care
arat n orice moment ce semnal de cerere este confirmat
Simbolul logic al unei matrice de prioriti cu 8 intrri este cel din figura
5-23. Intrarea I7 are cel mai nalt grad de prioritate. La ieirile A2...A0 se
regsete numrul intrrii confirmate cu gradul de prioritate cel mai nalt, dac
un asemenea semnal de intrare exist. Ieirea IDLE (de ateptare) este
confirmat dac nu este confirmat nici una dintre intrri.
Pentru a scrie ecuaiile logice corespunztoare semnalelor de ieire ale
matricei de prioriti, trebuie s definim n prealabil opt variabile intermediare,
131
5.4.2
132
Figura 5-25 Schema logic a matricei de prioriti cu 8 intrri 74x148, inclusiv numerotarea
pinilor pentru capsula DIP cu 16 pini
Tabel 5-5 Tabelul de adevr pentru o matrice de prioriti cu 8 intrri 74x148
Intrri
Ieiri
EI_L I0_L I1_L I2_L I3_L I4_L I5_L I6_L I7_L A2_L A1_L A0_L GS_L EO_L
1
0
0
0
0
0
0
0
0
0
x
x
x
x
x
x
x
x
0
1
x
x
x
x
x
x
x
0
1
1
x
x
x
x
x
x
0
1
1
1
x
x
x
x
x
0
1
1
1
1
x
x
x
x
0
1
1
1
1
1
x
x
x
0
1
1
1
1
1
1
x
x
0
1
1
1
1
1
1
1
x
0
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
1
1
0
0
1
1
0
0
1
1
1
1
0
1
0
1
0
1
0
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
0
133
Dispozitivul de baz cu trei stri este circuitul tampon cu trei stri, numit
i circuit de comand cu trei stri. n figura 5-26 sunt prezentate simbolurile
logice a patru circuite tampon cu trei stri. Simbolul de baz este cel de circuit
tampon neinversor (5-26(a), 5-26(b)) sau inversor (5-26(c), 5-26(d)). Semnalul
suplimentar din partea superioar a simbolului reprezint o intrare de activare a
celor trei stri, care poate fi activ n HIGH (5-26(a), 5-26(c)) sau n LOW (526(b), 5-26(d)). Cnd intrarea de activare este confirmat, dispozitivul se
comport ca un circuit tampon sau ca un inversor obinuit. Cnd intrarea de
activare este negat, ieirea dispozitivului este flotant, cu alte cuvinte, ieirea
trece n starea de nalt impedan, echivalent cu deconectarea.
Figura 5-26 Diverse circuite tampon cu trei stri: (a) neinversor, cu intrarea de
activare cu nivel activ HIGH; (b) neinversor, cu intrarea de activare cu nivel activ LOW; (c)
inversor, cu intrarea de activare cu nivel activ HIGH; (d) inversor, cu intrarea de activare cu
nivel activ LOW
Figura 5-27 Opt surse folosind n comun o linie partajat cu trei stri
5.6 Multiplexoare
Multiplexorul este un comutator digital care transmite la ieire datele
provenite de la una dintre cele n surse disponibile. Figura 5-28(a) prezint
intrrile i ieirile unui multiplexor de b bii, cu n intrri. Exist n surse de date,
fiecare de b bii, i b bii de ieire. La multiplexoarele comercializate n mod
135
Figura 5-28 Structur de multiplexor: (a) intrrile i ieirile; (b) circuit echivalent funcional
136
A, C fiind cea mai semnificativ numeric. Intrarea de activare EN_L este activ
n LOW, dar sunt disponibile variante de ieire active att n HIGH, (Y), ct i
n LOW (Y_L).
Tabel 5-6 Tabelul de adevr pentru multiplexorul de 1 bit cu 8 intrri 74x151
Intrri
EN_L
1
0
0
0
0
0
0
0
0
C
x
0
0
0
0
1
1
1
1
Ieiri
B
x
0
0
1
1
0
0
1
1
A
x
0
1
0
1
0
1
0
1
Y
0
D0
D1
D2
D3
D4
D5
D6
D7
Y_L
1
D0
D1
D2
D3
D4
D5
D6
D7
Figura 5-29 Multiplexor de 1 bit cu 8 intrri 74x151: (a) schema logic, inclusiv numerotarea
pinilor; (b) simbolul logic tradiional
137
Figura 5-30 Multiplexorul de 4 bii, cu 2 intrri, 74x157: (a) schema logic, inclusiv numerotarea
pinilor pentru capsula standard DIP cu 16 pini; (b) simbolul logic tradiional
Intrri
G_L
1
0
0
Ieiri
S
x
0
1
1Y
0
1A
1B
2Y
0
2A
2B
3Y
0
3A
3B
4Y
0
4A
4B
138
Intrri
1G_L
0
0
0
0
0
0
0
0
1
1
1
1
1
2G_L
0
0
0
0
1
1
1
1
0
0
0
0
1
Ieiri
B
0
0
1
1
0
0
1
1
0
0
1
1
x
A
0
1
0
1
0
1
0
1
0
1
0
1
x
1Y
1C0
1C1
1C2
1C3
1C0
1C1
1C2
1C3
0
0
0
0
0
2Y
2C0
2C1
2C2
2C3
0
0
0
0
2C0
2C1
2C2
2C3
0
140
Figura 5-33 Folosirea unui decodor cu 2 intrri i 4 ieiri ca demultiplexor de 1 bit cu 4 ieiri:
(a) reprezentarea generic; (b) 74x139
0
0
1
1
0
1
0
2
X Y
(XOR)
0
1
1
0
(X Y)
(XNOR)
1
0
0
1
141
Figura 5-34 Scheme cu mai multe pori, pentru realizarea funciei XOR cu dou intrri: (a) cu
AND-OR; (b) cu NAND
Figura 5-35 Simbolurile echivalente pentru: (a) pori XOR; (b) pentru pori XNOR
5.7.2
Circuite de paritate
142
Figura 5-36 Conectarea n cascad a porilor XOR: (a) conexiuni nlnuite; (b) structur
ramificat
Figura 5-37 Generatorul de paritate par/impar de 9 bii 74x280: (a) schema logic, inclusiv
numerotarea pinilor pentru capsula DIP cu 16 pini; (b) simbolul logic tradiional
143
5.7.3
144
5.8 Comparatoare
Compararea a dou cuvinte binare pentru a afla dac sunt egale este o
operaie mult utilizat de sistemele de calcul i de interfeele dispozitivelor. Un
circuit ce compar dou cuvinte binare i indic egalitatea acestora se numete
comparator. Unele comparatoare interpreteaz cuvintele de intrare ca numere
precedate sau nu de semn i indic i relaia de ordine dintre cuvinte (mai mare
sau mai mic). Asemenea dispozitive sunt numite adesea comparatoare de
amplitudine.
5.8.1
Structura de comparator
Figura 5-38 Comparatoare cu 74x86: (a) comparator de 1 bit; (b) comparator de 4 bii
145
146
Figura 5-39 Sumator complet: (a) schema circuitului la nivel de pori; (b) simbolul logic; (c)
variant de simbol logic adecvat conectrii n cascad
5.9.2
Sumatoare pieptene
Circuite de scdere
147
scrie
urmtoarele
ecuaii
logice
D=XYBIN
BOUT=XY+XBIN+YBIN
Aceste formule seamn foarte mult cu cele corespunztoare sumatorului
complet. Putem astfel construi un circuit de scdere complet pe baza unui
sumator complet, ca n figura 5-41. Pentru a nu avea probleme, am dat
circuitului sumatorului complet din 5-41(a) un nume fictiv, 74x999. Aa cum
se vede n 5-41(c), putem interpreta funcia aceluiai circuit fizic ca scdere
complet, atribuindu-i un alt simbol, cu semnalele de mprumut din exterior,
ctre exterior i scztor active n LOW.
Deci pentru a construi un circuit pieptene de scdere a doi operanzi de n
bii, activi n HIGH, putem utiliza n dispozitive 74x999 i inversoare, ca n
figura 5-40(d). Observai c, n cazul scderii, intrarea de mprumut de la nivelul
bitului celui mai puin semnificativ trebuie negat (adic nu exist mprumut),
ceea ce, pentru o intrare activ n LOW, nseamn c, fizic, pinul trebuie s fie 1
sau HIGH. Situaia este exact opus fa de adunare, unde acelai pin de intrare
corespunde transportului din exterior, activ n HIGH, adic 0 sau LOW.
Figura 5-41 Transformarea circuitelor de adunare n circuite de scdere: (a) sumator complet;
(b) circuit de scdere complet; (c) interpretarea circuitului din (a) drept circuit de scdere
complet; (d) circuit de scdere pieptene
148
5.9.4
149
150
152
Figura 6-1 Semnale de tact: (a) active n HIGH; (b) active n LOW
Analiza digital
Circuitul din fig. 7-2 este denumit frecvent bistabil, deoarece o analiz strict
digital arat c el are dou stri stabile. Cnd Q este HIGH, inversorul din
partea de jos are intrarea HIGH i ieirea LOW, fornd n HIGH ieirea
inversorului din partea de sus, aa cum am i considerat n ipotez. Dar cnd Q
este LOW, inversorul de jos are intrarea LOW i ieirea HIGH, ceea ce foreaz
Q n LOW - o alt stare stabil. Pentru a descrie starea circuitului putem folosi o
singur variabil de stare - starea semnalului Q; sunt posibile dou stri, Q = 1 i
Q = 0.
Elementul bistabil este aa de simplu c nici nu are intrri, deci nu exist
nici o cale de a-i comanda sau modifica strile. La alimentarea iniial a
circuitului, acesta trece aleator n una dintre cele dou stri i rmne aa la
infinit.
153
n fig. 6-3 este prezentat un circuit latch S-R (set-reset) cu pori NOR.
Circuitul are dou intrri, S i R, i dou ieiri, notate cu Q i QN, QN fiind, n
mod normal, complementul lui Q. Semnalul QN mai este uneori notat cu Q
sau Q_L.
Dac att S, ct i R sunt 0, circuitul se comport ca un element bistabil apare o bucl de reacie care l menine ntr-una dintre cele dou stri logice, Q
= 0 sau Q = 1. Aa cum observai n fig. 6-3(b), este necesar ca fie S, fie R s fie
confirmate pentru ca bucla de reacie s fie forat s treac n starea dorit. S
fixeaz (set) sau prefixeaz (preset) ieirea Q n 1; R readuce n 0 (reset)
sau,terge (clear) ieirea Q. Dup negarea uneia dintre intrrile S i R, circuitul
154
latch rmne n starea n care a fost adus. Figura 6-4(a) prezint comportarea
funcional a unui circuit latch S-R cnd i se aplic la intrare o secven de
impulsuri uzual. Sgeile arat cauzalitatea - corespondena dintre tranziiile de
la intrare i cele produse la ieire.
Figura 6-3 Circuit latch S-R: (a) schema cu pori NOR a circuitului; (b) tabelul funciei
Figura 6-4 Funcionare tipic a unui circuit latch S-R: (a) intrri normale; (b) S i R
confirmate simultan
Figura 6-5 Simboluri pentru circuitul latch S-R: (a) fr cercule; (b) preferat n proiectarea cu
cerculee; (c) incorect din cauza dublei negaii
156
6.2.2
Circuite latch
Un circuit latch S-R (citete non S - non R), cu intrrile set i reset
active n LOW, se poate construi cu pori NAND, ca n fig. 6-7(a). n familiile
de circuite logice TTL i CMOS, circuitele latch S-R sunt utilizate mai
frecvent dect cele S-R deoarece porile NAND sunt preferate porilor NOR.
Aa cum arat i tabelul funciei din fig. 6-7(b), funcionarea unui circuit
latch S-R este asemntoare cu cea a circuitului S-R, dar cu dou diferene
majore. n primul rnd, S i R sunt active n LOW, deci circuitul reine n
memorie starea sa anterioar cnd S = R = 1; intrrile active n LOW sunt
indicate clar n simbolul din (c). n al doilea rnd, cnd S i R se confirm
simultan, ambele ieiri ale circuitului trec n 1, nu n 0, ca la circuitul S-R. Cu
excepia acestor deosebiri, circuitul S-R funcioneaz la fel ca S-R, inclusiv
n ceea ce privete problemele de temporizare i de metastabilitate.
Figura 6-7 Circuit latch S-R: (a) schema cu pori NAND a circuitului; (b) tabelul funciei;
(c) tabelul logic
6.2.3
157
Figura 6-8 Circuit latch S-R cu intrare de activare: (a) schema cu pori NAND a circuitului;
(b) tabelul funciei; (c) simbolul logic
Figura 6-9 Funcionarea tipic a unui circuit latch S-R cu intrare de activare
6.2.4
Circuit latch D
158
Figura 6-10 Circuit latch D: (a) schema cu pori NAND a circuitului; (b) tabelul funciei; (c)
simbolul logic
159
6.2.5
Figura 6-13 CBB de tip D activ pe frontul pozitiv: (a) schema cu circuite latch D; (b) tabelul
funciei; (c) simbolul logic
160
Figura 6-14 Comportarea funcional a unui CBB de tip D, activ pe frontul pozitiv
Figura 6-15 Comportarea temporal a unui CBB de tip D, activ pe frontul pozitiv
161
Figura 6-16 CBB de tip D, activ pe frontul negativ: (a) schema cu circuite latch D: (b) tabelul
funciei: (c) simbolul logic
Unele CBB de tip D au intrri asincrone, care pot fi folosite pentru a trece
forat circuitul ntr-o anumit stare, independent de intrrile CLK i D. Aceste
intrri, denumite uzual PR (preset- prefixare) i CLR (clear - tergere), se
comport ca intrrile set i reset ale unui circuit latch S-R. Simbolul logic i
circuitul NAND cu pori aferente unui CBB de tip D, activ pe fronturi, prevzut
cu aceste intrri sunt prezentate n fig. 6-17. Unii proiectani de circuite logice
folosesc intrrile asincrone pentru realizarea unor funcii secveniale dificile,
ns este de preferat ca aceste intrri s fie pstrate pentru iniializare i testare,
pentru a aduce forat un circuit secvenial ntr-o stare iniial cunoscut.
Figura 6-17 CBB de tip D, activ pe frontul pozitiv, cu intrri de prefixare i tergere: (a)
simbolul logic: (b) schema cu pori NAND
6.2.6
Figura 6-18 CBB de tip D, activ pe frontul pozitiv, cu intrare de activare: (a) schema
circuitului; (b) tabelul funciei; (c) simbolul logic
6.2.7
CBB de explorare
163
Figura 6-19 CBB de tip D, activ pe frontul pozitiv, cu capacitate de explorare: (a) schema
circuitului; (b) tabelul funciei; (c) simbolul logic
intrare de activare din fig. 6-18 poate fi prevzut cu capacitatea de explorare prin
nlocuirea multiplexorului intern cu dou intrri cu un multiplexor cu 3 intrri.
La fiecare impuls de tact, CBB preia unul dintre semnalele D, TI sau starea sa
curent, n funcie de valorile intrrilor EN i TE. i alte tipuri de CBB, ca J-K
i T, pe care le vom prezenta n continuare, pot fi prevzute cu capacitate de
explorare.
6.2.8
165
Figura 6-21 CBB de tip S-R master/slave: (a) schema cu circuite latch S-R; (b) tabelul
funciei; (c) simbolul logic
Figura 6-22 Comportarea intern i funcional a unui CBB de tip S-R master/slave
6.2.9
Figura 6-23 CBB de tip J-K master/slave: (a) schema cu circuite latch S-R; (b) tabelul
funciei; (c) simbolul logic
166
Figura 6-24 Comportarea intern i funcional a unui CBB de tip J-K master/slave
167
Figura 6-25 CBB de tip J-K, activ pe front: (a) schema echivalent, cu un CBB de tip D, activ
pe front; (b) tabelul funciei; (c) simbolul logic
Figura 6-26 Comportarea funcional a unui CBB de tip J-K, activ pe front
CBB de tip T
168
Figura 6-27 CBB de tip T, activ pe frontul pozitiv: (a) simbolul logic; (b) comportarea
funcional
Figura 6-28 Configuraii de circuit posibile pentru un CBB de tip T: (a) cu CBB de tip D; (b)
cu CBB de tip J-K
Figura 6-29 CBB de tip T, activ pe frontul pozitiv, cu intrare de activare: (a) simbolul logic;
(b) comportarea funcional
Figura 6-30 Scheme posibile pentru un CBB de tip T cu intrare de activare: (a) cu CBB de tip
D; (b) cu CBB de tip J-K
169
170
Figura 7-1 Structura general a diagramei de stri a unui numrtor un singur ciclu
Tipul de numrtor cel mai mult utilizat este, probabil, numrtorul binar
de n bii. Un astfel de numrtor are n CBB i 2n stri, care sunt parcurse n
ordinea 0, 1, 2,..., 2n-l, 0, 1, ... . Codul fiecrei stri corespunde ntregului binar
respectiv, de n bii.
7.1.1
Numrtoare pieptene
7.1.2
Numrtoare sincrone
Figura 7-3 Numrtor sincron binar de 4 bii cu circuit logic de activare serie
Figura 7-4 Numrtor sincron binar de 4 bii cu circuit logic de activare paralel
173
7.1.3
Cel mai utilizat numrtor MSI este 74x163, un numrtor binar sincron
de 4 bii, cu intrri de ncrcare i de tergere active n LOW, avnd simbolul
logic tradiional din fig. 7-5. Funcionarea sa este sistematizat n tabelul de stri
din tabelul 7-1, iar schema sa logic intern este cea din fig. 7-6.
Circuitul 163 este integral sincron; cu alte cuvinte, ieirile lui se modific
numai pe frontul ascendent al semnalului CLK. n unele aplicaii este necesar o
funcie de tergere asincron, aa cum este prevzut la 74x161. 161 are aceeai
repartizare a semnalelor la pini ca i 163, dar intrarea sa CLR_L este conectat
la intrrile asincrone de tergere ale CBB din interior.
175
Figura 7-6 Schema logic a numrtorului binar sincron de 4 bii 74x163, inclusiv
numerotarea pinilor la capsula standard dual in line cu 16 pini
176
177
Figura 7-10 Utilizarea unui 74x163 ca numrtor modulo 11, cu succesiunea de numrare 5,
6, , 15, 5, 6, .
Un alt mod de numrare modulo 11 cu un 163 este cel din fig. 7-11.
Acest circuit folosete o poart NAND pentru a sesiza starea 10, impunnd 0 ca
stare urmtoare. Remarcai c pentru sesizarea strii 10 (1010 n binar) se
folosete o singur poart cu dou intrri. Dei, n mod normal, pentru sesizarea
condiiei CNT10 = 03 02' 01 00' ar trebui utilizat o poart cu 4 intrri,
cea cu dou intrri se folosete de faptul c, n succesiunea normal de numrare
178
Figura 7-11 Utilizarea unui 74x163 ca numrtor modulo 11, cu succesiunea de numrare 0,
1, 2, , 10, 0, 1, .
179
180
181
182
7.2.2
183
Figura 7-17 Simbolurile logice tradiionale ale unor registre de deplasare MSI: (a) registrul de
deplasare de 8 bii, serie-paralel, 74x164; (b) registru de deplasare de 8 bii, paralel-serie,
74x166; (c) circuitul echivalent pentru intrrile de tact ale dispozitivului 74x166; (d) registrul
de deplasare universal 74x194
184
Figura 7-18 Schema logic a registrului de deplasare universal de 4 bii 74x194, inclusiv
numerotarea pinilor la capsula standard dual in line cu 16 pini
185
186
Figura 7-20 Schema logic a registrului de deplasare universal de 8 bii 74x299, inclusiv
numerotarea pinilor la capsula standard dual in line cu 20 de pini
7.2.3
Figura 7-21 Cea mai simpl schem de numrtor n inel de 4 bii, cu 4 stri i un singur 1
transmis
189
190
191
192
193
Figura 7-30 Structura general a unui numrtor cu registru de deplasare i reacie liniar
194
195
196
8. Memorii
Orice circuit secvenial are o memorie de un anumit tip, ntruct stocheaz
cte un bit. Cu toate acestea, folosim cuvntul memorie atunci cnd ne referim
la bii memorai ntr-un mod structurat, de obicei sub form de tablou bidimensional, n care se acceseaz simultan biii de pe un rnd.
Capitolul de fa descrie cteva tipuri diferite de organizare a memoriei.
Aceleai tipuri de memorii pot fi nglobate n cipuri VLSI de dimensiuni mai
mari, unde sunt combinate cu alte circuite, pentru a realiza diverse funcii utile.
Aplicaiile circuitelor de memorie sunt numeroase i diversificate. n
unitatea central de prelucrare a unui microprocesor (CPU - Central Processing
Unit) poate fi utilizat o memorie accesibil numai pentru citire (read-only
memory), n care sunt definii primii pai parcuri pentru executarea
instruciunilor din setul de instruciuni al CPU. Pe lng CPU, o memorie
static rapid poate servi ca memorie cache (ascuns), pentru a pstra
instruciunile i datele utilizate recent. Subsistemul principal de memorie al
microprocesorului poate conine sute de milioane de bii n ,,memoria
dinamic", cea care stocheaz integral sisteme de operare, programe i date.
Aplicaiile memoriilor nu se limiteaz la microprocesoare, nici mcar la
sistemele exclusiv digitale. De exemplu, unele echipamente din sistemul de
telefonie public folosesc memorii accesibile numai pentru citire pentru
efectuarea unor diverse transformri ale semnalelor de voce digitizate, iar
memoriile statice rapide sunt folosite ca reea de comutare, direcionnd
vocea digitizat ctre utilizatori. Multe aparate portabile de ascultat discuri
compacte citesc cu anticipaie i memoreaz cteva secunde de semnal audio
ntr-o memorie dinamic, astfel c aparatul red sunetul continuu chiar dac,
fizic, funcioneaz discontinuu (pentru aceasta este necesar stocarea semnalului
audio cu peste 1,4 milioane de bii pe secund). Exist numeroase exemple de
aparatur audio/video modern, n care memoriile servesc la stocarea temporar
a semnalelor digitizate, urmnd ca, prin prelucrarea semnalelor digitale, s se
obin performane superioare.
197
7BMemorii
A2
0
0
0
0
1
1
1
1
8.1.1
Intrri
A1
0
0
1
1
0
0
1
1
Ieiri
A0
0
1
0
1
0
1
0
1
D3
1
1
1
0
0
0
0
1
D2
1
1
0
1
0
0
1
0
D1
1
0
1
1
0
1
0
0
D0
0
1
1
1
1
0
0
0
Figura 8-3 Modul n care se conecteaz o ROM 8x4, ce stocheaz tabelul 8-1, pentru a se
obine un decodor cu 2 intrri i 4 ieiri
199
7BMemorii
ROM este faptul c, de obicei, putem scrie un program simplu, ntr-un limbaj de
nivel nalt, pentru a calcula ce trebuie stocat n ROM.
8.1.2
200
201
7BMemorii
8.1.3
Decodarea bidimensional
202
8.1.4
Cele mai multe ROM integrate din primele generaii erau ROM
programabile cu masc (sau, pe scurt, ROM cu masc). Un asemenea dispozitiv
se programeaz conform unei grile de conectare/neconectare, existent ntr-una
din mtile utilizate n procesul de fabricaie a CI. Pentru a programa ROM sau
a nscrie informaiile n ea, beneficiarul furnizeaz fabricantului, pe o dischet
sau pe un alt mediu de transfer, o list a ceea ce dorete s fie coninut n ROM.
Fabricantul folosete informaiile pentru a realiza una sau mai multe mti
adaptate cerinelor, iar ROM fabricate cu aceste mti respect grila impus.
Costul suplimentar al mtilor necesare fabricrii unor ROM cu masc se
ridic la cteva mii de dolari, pentru particularizarea conform cerinelor. Din
cauza costului mtilor i a intervalului de cteva sptmni, necesar, de obicei,
pentru obinerea cipurilor programate, ROM cu masc se utilizeaz astzi numai
n aplicaiile de volum mare, pentru cele de volum mic existnd variante mai
economice.
O memorie programabil cu acces numai pentru citire (programmable
read-only memory - PROM) se aseamn cu o ROM cu masc, ns utilizatorul
poate s stocheze valori de date (adic s programeze o PROM) n doar cteva
minute, folosind un programator de PROM. Cipurile de PROM au, din
fabricaie, toate diodele sau tranzistoarele conectate. Aceasta nseamn c toi
biii sunt fixai la o anumit valoare, de obicei 1. Cu ajutorul programatorului de
PROM, biii dorii se fixeaz la valoarea invers. La PROM bipolare, operaia se
realizeaz prin vaporizarea micilor puni fuzibile din interior, fiecare punte
corespunznd cte unui bit. Vaporizarea unei puni se efectueaz selectnd-o
prin intermediul liniilor de adrese i de date ale PROM i aplicnd apoi
203
7BMemorii
Dup cum vedei n figura 8-7, n fiecare locaie de bit a unei EPROM se
afl cte un tranzistor MOS cu poart flotant. Fiecare tranzistor are dou pori.
Poarta flotant nu este conectat, fiind nconjurat de un material izolator cu
impedan extrem de mare. Pentru a programa o EPROM, programatorul aplic
o tensiune mare pe poarta neflotant corespunztoare fiecrei locaii de bit unde
trebuie stocat un 0. Astfel se produce o strpungere temporar a materialului
izolator, permind acumularea unei sarcini negative pe poarta flotant. Sarcina
negativ se pstreaz i dup ndeprtarea tensiunii mari. n timpul operaiilor de
citire ulterioare, sarcina negativ mpiedic deschiderea tranzistorului MOS
atunci cnd acesta este selectat.
Fabricanii de EPROM garanteaz c un bit programat corespunztor i
menine 70% din sarcin cel puin 10 ani, chiar dac dispozitivul este depozitat
la 125C, deci EPROM se ncadreaz, fr nici un dubiu, n categoria memorii
204
nevolatile. Dar EPROM se pot i terge. Materialul izolator din jurul porii
flotante devine uor conductor dac este expus la radiaie ultraviolet cu o
anumit lungime de und. Deci EPROM se pot terge prin expunerea cipurilor la
radiaii ultraviolete, de obicei 5...20 de minute. Capsulele cipurilor de EPROM
sunt prevzute, n mod normal, cu o fereastr de cuar prin care cipul poate fi
expus la radiaia de tergere.
Probabil cea mai uzual aplicaie a EPROM este stocarea programelor din
sistemele cu microprocesor. EPROM se utilizeaz de obicei n perioada
elaborrii programelor, cnd programele sau alte informaii din EPROM trebuie
modificate de mai multe ori, pentru depanare. Cu toate acestea, ROM i PROM
sunt, n general, mai ieftine dect EPROM de capaciti similare. Ca urmare,
dup finalizarea unui program, n producie se pot folosi ROM sau PROM,
pentru reducerea costurilor. Multe PROM din momentul actual sunt, de fapt,
EPROM cu capsule ieftine, fr fereastr de cuar; uneori, ele sunt numite ROM
uniprogramabile (one-time programmable - OTP).
O memorie programabil, cu tergere electric i acces numai pentru citire
(electrically erasable programmable read-only memory -EEPROM) se aseamn
cu EPROM, ns fiecare bit stocat poate fi ters separat, prin metode electrice.
Porile flotante din EEPROM sunt nconjurate de un strat izolator mult mai
subire i pot fi terse prin aplicarea unei tensiuni de polaritate opus tensiunii de
ncrcare, aplicat pe porile neflotante. La EEPROM de capacitate mare (de 1
Mbit sau mai mare) tergerea se poate face simultan numai n blocuri de
dimensiuni fixe, de obicei de 128...512 Kbit (16...64 Kbyte). Asemenea memorii
mai sunt numite EPROM zonale sau memorii zonale (flash), deoarece tergerea
se face pe zone.
Aa cum se indic n tabelul 8-2, programarea sau scrierea unei locaii
de EEPROM dureaz mult mai mult dect citirea ei, deci EEPROM nu poate
nlocui memoriile cu citire/scriere, pe care le vom prezenta mai trziu, tot n
capitolul de fa. De asemenea, din cauz c stratul izolator este att de subire,
acesta se poate uza n urma operaiilor de programare repetate. De aceea,
EEPROM pot fi reprogramate doar de un numr limitat de ori, cam de 10.000 de
ori pentru o locaie. Prin urmare, EEPROM se utilizeaz, de obicei, pentru
stocarea datelor ce trebuie meninute n lipsa alimentrii echipamentelor, dar
care nu se modific foarte des, ca de pild, datele implicite de configurare pentru
un calculator.
8.1.5
7BMemorii
activare a ieirilor este timpul scurs din momentul n care att OE, ct i
CS sunt confirmate, pn cnd circuitele de comand a ieirilor cu trei
stri au ieit din starea Hi-Z. n acel moment, n funcie de durata de
stabilitate a intrrilor de adrese, datele de ieire pot fi validate sau nu.
Timpul de dezactivare a ieirilor (t OZ ). La ROM, timpul de dezactivare a
ieirilor este timpul scurs din momentul n care att OE, ct i CS sunt
negate, pn cnd circuitele de comand a ieirilor cu trei stri au trecut
n starea Hi-Z.
Timpul de meninere a ieirilor (t OH ). La ROM, timpul de meninere a
ieirilor este timpul ct ieirile rmn validate dup o modificare a
intrrilor de adrese sau dup negarea uneia dintre intrrile OE_L sau
CS_L.
Ca i la alte componente, fabricantul precizeaz valorile maxime i,
uneori, i pe cele tipice, ale parametrilor temporali. De obicei, pentru t OE i t OH
se dau i valorile minime. Valoarea t OH minim este, n majoritatea cazurilor, 0;
cu alte cuvinte, timpul minim de propagare prin circuitele logice combinaionale
din ROM este 0.
8.1.6
7BMemorii
208
Fiecare bit de memorie (sau celul de SRAM) dintr-o RAM static are
comportarea funcional a circuitului din figura 8-10. Dispozitivul de stocare din
fiecare celul este un circuit latch de tip D. Cnd intrarea SELL a unei celule
este confirmat, data stocat se transmite la ieirea celulei, care este conectat la
209
7BMemorii
o linie de bit. Cnd att SEL_L, ct i WR_L sunt confirmate, circuitul latch
este deschis, stocnd un nou bit de date.
\
Figura 8-10 Comportarea funcional a unei RAM static
210
211
7BMemorii
212
7BMemorii
214
215
7BMemorii
Figura 8-14 Caracteristici temporale pentru ciclul de mprosptare a unei DRAM prevzute
numai cu semnal RAS
Un ciclu de citire, ca acela din figura 8-16, ncepe asemntor unui ciclu
de mprosptare, un rnd selectat fiind citit prin preluarea n circuitul latch de
rnd. Apoi se aplic o adres de coloan la intrrile de adrese multiplexate,
aceasta fiind stocat, pe frontul descendent al semnalului CAS_L, ntr-un
registru de adrese de coloan situat pe acelai cip. Adresa de coloan servete la
selectarea unui bit din rndul citit anterior, bit ce se regsete la pinul DOUT al
DRAM. Fiind un pin cu trei stri, DOUT este activat ca ieire atta timp ct
CAS_L este confirmat. n acest interval de timp, ntregul rnd se scrie din nou
n matrice, imediat ce RAS_L este negat.
216
217
7BMemorii
218
219
220
221
()
1 ( ) 2 ( )
223
224
Intrrile neutilizate ale porilor logice trebuie conectate la VDD sau VSS,
altfel, datorit impedanelor foarte mari de intrare, ieirile porilor pot
fi n zona de comutare n care cureni mari parcurg tranzistoarele de
ieire, ceea ce supranclzete dispozitivul. Este complet neindicat ca
intrrile CMOS s fie neconectate spre deosebire de familia TTL,
intrrile CMOS nu au o stare implicit n gol.
Din cauza impedanelor foarte mari de intrare i pericolului de
strpungere prin sarcini electrostatice, intrrile standard CMOS sunt
echipate cu reele de protecie la descrcri electrostatice, care le
protejeaz n majoritatea cazurilor (figura 9-2). Totui, se recomand
luarea unor msuri suplimentare de precauie la pstrarea i
manipularea circuitelor:
o Utilizarea unor suprafee de lucru conductive;
o Legarea la mas a echipamentelor folosite n manipularea
(transport, montaj, lipire) circuitelor;
o Pstrarea circuitelor n ambalaje antistatice, cutii, baghete sau alte
incinte conductive.
Se interzice conectarea ieirilor standard CMOS n configuraia SAUCABLAT deoarece funcia logic nu este ndeplinit dar etajele de
ieire se pot suprancrca reciproc n curent. n general, conectarea
paralel a ieirilor porilor CMOS este de evitat, excepie fcnd cazul
n care porile aparin aceleiai capsule i primesc pe intrri acelai
semnale de comand.
Impedanele de sarcin ale ieirilor CMOS nu trebuie conectate la
tensiuni n afara intervalului delimitat de tensiunile de alimentare,
altfel existnd pericolul intrrii n conducie a diodelor din ieiri .
225
226
Lungimea liniei
1m
1m
1m
1m
( 1 ) + () + (2 )
228
229
231
232
Lista figurilor
Figura 1-1 Dispozitive digitale: (a) poart AND; (b) poart OR; (c) poart NOT sau inversoare .......... 7
Figura 1-2 Valorile logice si marginea de zgomot .................................................................................. 8
Figura 1-3 Capsule DIP (dual in-line pin): (a) cu 14 pini; (b) cu 20 de pini; (c) cu 28 de pini ............. 10
Figura 1-4 Diagrame de pini pentru CI SSI din seria 7400 ................................................................... 11
Figura 1-5 Concepii de realizare a dispozitivelor logice de mari dimensiuni: (a) CPLD; (b) FPGA .. 12
Figura 2-1 Concepte fundamentale ale transmisiei de date seriale ....................................................... 33
Figura 2-2 Coduri pentru date seriale larg utilizate ............................................................................... 33
Figura 3-1 Reprezentarea printr-o cutie neagr a unui circuit cu trei intrri i o ieire ......................... 37
Figura 3-2 Elemente logice de baz: a) AND; b) OR; c) NOT (inversor) ............................................ 38
Figura 3-3 Pori inversoare: a) NAND; b) NOR ................................................................................... 39
Figura 3-4 Circuit logic corespunztor tabelului de adevr 3-2 ............................................................ 39
Figura 3-5 Diagrama temporal a unui circuit logic ............................................................................. 39
Figura 3-6 Nivelurile logice pentru circuitele CMOS uzuale................................................................ 41
Figura 3-7 Tranzistorul MOS ca rezisten comandat n tensiune....................................................... 42
Figura 3-8 Simbolul utilizat n scheme pentru un tranzistor MOS cu canal n (NMOS) ....................... 42
Figura 3-9 Simbolul utilizat n scheme pentru un tranzistor MOS cu canal p (PMOS) ........................ 42
Figura 3-10 Inversor CMOS: (a) schema circuitului; (b) mobul de funcionare; (c) simbolul logic .... 44
Figura 3-11 Modelul cu ntreruptoare pentru inversorul CMOS: (a) intrare LOW; (b) intrare HIGH 44
Figura 3-12 Funcionarea logic a inversorului CMOS ........................................................................ 45
Figura 3-13 Poart CMOS NAND cu dou intrri: (a) schema circuitului; (b) tabelul de adevr; (c)
simbolul logic ........................................................................................................................... 45
Figura 3-14 Modelul cu ntreruptoare pentru o poart CMOS NAND cu dou intrri: (a) ambele
intrri LOW; (b) o intrare HIGH; (c) ambele intrri HIGH ..................................................... 46
Figura 3-15 Poart CMOS NOR cu dou intrri: (a) schema circuitului; (b) tabelul de adevr; (c)
simbolul logic ........................................................................................................................... 46
Figura 3-16 Poart CMOS NAND cu trei intrri: (a) schema circuitului; (b) tabelul de adevr; (c)
simbolul logic ........................................................................................................................... 47
Figura 3-17 Schema logic echivalent pentru o structur intern de poart CMOS NAND cu 8 intrri
.................................................................................................................................................. 47
Figura 3-18 Circuit tampon neinversor CMOS: (a) schema circuitului; (b) tabelul de adevr; (c)
simbolul logic ........................................................................................................................... 48
Figura 3-19 Poart CMOS AND cu dou intrri: (a) schema circuitului; (b) tabelul de adevr; (c)
simbolul logic ........................................................................................................................... 48
Figura 3-20 Poart CMOS AND-OR-inversor: (a) schema circuitului; (b) tabelul de adevr .............. 49
Figura 3-21 Schema logic a unei pori CMOS AND-OR-inversor ..................................................... 49
Figura 3-22 Poart CMOS OR-AND-inversor: (a) schema circuitului; (b) tabelul de adevr .............. 50
Figura 3-23 Schema logic a unei pori CMOS OR-AND-inversor ..................................................... 50
Figura 3-24 Poart de transmisie CMOS; Figura 3-25 Multiplexor cu dou intrri realizat cu pori de
transmisie CMOS ..................................................................................................................... 51
Figura 3-26 Inversor cu trigger Schmitt: (a) caracteristica de transfer intrare-ieire; (b) simbolul logic
.................................................................................................................................................. 52
Figura 3-27 Funcionarea dispozitivului cu semnale de intrare cu tranziii lente: (a) semnal cu tranziii
lente i zgomot suprapus; (b)semnal de ieire al unui inversor obinuit; (c) semnal de ieire al
unui inversor cu histerezis de 0,8 V ......................................................................................... 52
Figura 3-28 Circuit tampon CMOS cu trei stri: (a) schema circuitului; (b) tabelul de adevr; (c)
simbolul logic ........................................................................................................................... 53
233
Figura 3-29 Poart CMOS NAND cu drena n gol: (a) schema circuitului; (b) tabelul funciei; (c)
simbolul logic ........................................................................................................................... 54
Figura 3-30 Poart CMOS NAND cu drena n gol i sarcina comandat de ea .................................... 54
Figura 3-31 Nivelurile de intrare i de ieire la dispozitivele CMOS alimentate cu 5 V: (a) la familia
HC; (b) la familia HCT............................................................................................................. 56
Figura 3-32 Caracteristicile de transfer ale circuitelor HC si HCT, n condiii de funcionare tipice ... 56
Figura 3-33 Diode semiconductoare: (a) jonciunea pn; (b) jonciune polarizat direct, permind
circulaia curentului; (c) jonciune polarizat invers, blocnd circulaia curentului................. 62
Figura 3-34 Diode: (a) simbolul; (b) caracteristica de transfer a unei diode ideale; (c) caracteristica de
transfer a unei diode reale......................................................................................................... 62
Figura 3-35 Modelul diodei reale: (a) n polarizare invers (b) n polarizare direct; (c) caracteristica
de transfer a diodei polarizate direct......................................................................................... 63
Figura 3-36 Poart AND cu diode: (a) schema electric; (b) ambele intrri HIGH; (c) o intrare HIGH
i cealalt LOW; (d) tabelul funciei; (e) tabelul de adevr...................................................... 64
Figura 3-37 Alctuirea unui tranzistor npn: (a) diode cu terminalele de aceeai polaritate conectate
mpreun; (b) Jonciunile pn corespunztoare; (c) structura unui tranzistor npn; (d) simbolul
tranzistorului npn ...................................................................................................................... 65
Figura 3-38 Inversor realizat cu tranzistor: (a) simbolul logic; (b) schema electric; (c) caracteristica
de transfer ................................................................................................................................. 66
Figura 3-39 Strile normale ale unui tranzistor npn n circuitele de comutaie digitale: (a) simbolul
tranzistorului i curenii; (b) circuitul echivalent al tranzistorului blocat (OFF); (c) circuitul
echivalent al tranzistorului saturat (ON) .................................................................................. 66
Figura 3-40 Tranzistor cu limitare Schotky: (a) schema electric; (b) simbolul ................................... 67
Figura 3-41 Funcionarea unui tranzistor cu curent mare de baz: (a) tranzistor obinuit saturat; (b)
tranzistor cu diod Schotky pentru prevenirea saturrii ........................................................... 67
Figura 3-42 Inversor realizat cu tranzistor Schotky .............................................................................. 68
Figura 3-43 Funcia realizat de o poart TTL NAND cu dou intrri: (a) tabelul funciei; (b) tabelul
de adevr; (c) simbolul logic .................................................................................................... 69
Figura 3-44 Schema electric a porii NAND cu dou intrri LS-TTL................................................. 69
Figura 3-45 Marginile de zgomot caracteristice familiilor de circuite logice TTL de uz larg (74LS,
74S, 74ALS, 74AS, 74F) .......................................................................................................... 70
Figura 3-46 Schema electric a unei pori LS-TTL NOR cu dou intrri ............................................. 73
Figura 3-47 Poart LS-TTL NOR cu dou intrri: (a) tabelul funciei; (b) tabelul de adevr; (c)
simbolul logic ........................................................................................................................... 74
Figura 3-48 Nivelurile de ieire i de intrare de care s se in seama la realizarea interfeelor dintre
familiile TTL i CMOS. (Remarcai c intrrile familiilor HC i HCT nu sunt compatibile cu
TTL) ......................................................................................................................................... 78
Figura 3-49 Comparaie ntre nivelurile logice: (a) CMOS de 5V; (b) TTL de 5V i CMOS de 5V
compatibile cu TTL; (c) LVTTL de 3,3V; (d) CMOS de 2,5V; (e) CMOS de 1,8V ............... 81
Figura 4-1 Denumirile semnalelor i notaia algebric pentru: (a) poart AND, (b) poart OR ........... 83
Figura 4-2 Circuite echivalente conform teoremei T13, a lui DeMorgan: (a) AND-NOT; (b) NOT-OR;
(c) simbolul logic al unei pori NAND; (d) simbol echivalent al unei pori NAND ................ 88
Figura 4-3 Circuite echivalente conform teoremei T13, a lui DeMorgan: (a) OR-NOT; (b) NOTAND; (c) simbolul logic al unei pori NOR; (d) simbol echivalent al unei pori NOR............ 88
Figura 4-4 Poart logic de tipul 1: (a) tabelul logic al semnalelor electrice; (b) tabelul funciei
logice i simbolul n logic pozitiv; (c) tabelul funciei logice i simbolul n logic negativ90
Figura 4-5 Poart logic de tipul 2: (a) tabelul logic al semnalelor electrice; (b) tabelul funciei
logice i simbolul n logic pozitiv; (c) tabelul funciei logice i simbolul n logic negativ90
Figura 4-6 Circuit ce realizeaz o funcie logic folosind inversoare i pori de tipurile 1 i 2, n
convenia de logic pozitiv ..................................................................................................... 91
Figura 4-7 Interpretarea n logic negativ a circuitului prezentat anterior. ......................................... 91
Figura 4-8 Implementri alternative pornind de la sume de produse: (a) cu pori AND-OR; (b) cu pori
AND-OR i perechi de inversoare suplimentare; (c) cu pori NAND-NAND ......................... 95
Figura 4-9 Alte circuite cu dou niveluri obinute pe baza unor sume de produse: (a) AND-OR; (b)
AND-OR cu perechi de inversoare suplimentare; (c) NAND-NAND ..................................... 96
234
235
Figura 5-25 Schema logic a matricei de prioriti cu 8 intrri 74x148, inclusiv numerotarea pinilor
pentru capsula DIP cu 16 pini................................................................................................. 133
Figura 5-26 Diverse circuite tampon cu trei stri: (a) neinversor, cu intrarea de
activare
cu nivel activ HIGH; (b) neinversor, cu intrarea de activare cu nivel activ LOW; (c) inversor,
cu intrarea de activare cu nivel activ HIGH; (d) inversor, cu intrarea de activare cu nivel activ
LOW ....................................................................................................................................... 134
Figura 5-27 Opt surse folosind n comun o linie partajat cu trei stri ............................................... 135
Figura 5-28 Structur de multiplexor: (a) intrrile i ieirile; (b) circuit echivalent funcional .......... 136
Figura 5-29 Multiplexor de 1 bit cu 8 intrri 74x151: (a) schema logic, inclusiv numerotarea pinilor;
(b) simbolul logic tradiional .................................................................................................. 137
Figura 5-30 Multiplexorul de 4 bii, cu 2 intrri, 74x157: (a) schema logic, inclusiv numerotarea
pinilor pentru capsula standard DIP cu 16 pini; (b) simbolul logic tradiional ...................... 138
Figura 5-31 Simbolul logic tradiional pentru multiplexorul 74x153 ................................................. 139
Figura 5-32 Un multiplexor ce comand o magistral i un demultiplexor comandat de aceasta: (a)
schema echivalent cu comutatoare; (b) simbolurile folosite n schemele bloc .................... 140
Figura 5-33 Folosirea unui decodor cu 2 intrri i 4 ieiri ca demultiplexor de 1 bit cu 4 ieiri: (a)
reprezentarea generic; (b) 74x139 ........................................................................................ 141
Figura 5-34 Scheme cu mai multe pori, pentru realizarea funciei XOR cu dou intrri: (a) cu ANDOR; (b) cu NAND .................................................................................................................. 142
Figura 5-35 Simbolurile echivalente pentru: (a) pori XOR; (b) pentru pori XNOR ......................... 142
Figura 5-36 Conectarea n cascad a porilor XOR: (a) conexiuni nlnuite; (b) structur ramificat
................................................................................................................................................ 143
Figura 5-37 Generatorul de paritate par/impar de 9 bii 74x280: (a) schema logic, inclusiv
numerotarea pinilor pentru capsula DIP cu 16 pini; (b) simbolul logic tradiional ................ 143
Figura 5-38 Comparatoare cu 74x86: (a) comparator de 1 bit; (b) comparator de 4 bii .................... 145
Figura 5-39 Sumator complet: (a) schema circuitului la nivel de pori; (b) simbolul logic; (c) variant
de simbol logic adecvat conectrii n cascad ...................................................................... 147
Figura 5-40 Sumator pieptene de 4 bii ............................................................................................... 147
Figura 5-41 Transformarea circuitelor de adunare n circuite de scdere: (a) sumator complet; (b)
circuit de scdere complet; (c) interpretarea circuitului din (a) drept circuit de scdere complet;
(d) circuit de scdere pieptene ................................................................................................ 148
Figura 5-42 Structura unui etaj de sumator cu anticipare a transportului ........................................... 149
Figura 5-43 Schema logic a unui sumator binar pe 4 bii .................................................................. 150
Figura 6-1 Semnale de tact: (a) active n HIGH; (b) active n LOW .................................................. 153
Figura 6-2 Pereche de inversoare ce formeaz un element bistabil .................................................... 154
Figura 6-3 Circuit latch S-R: (a) schema cu pori NOR a circuitului; (b) tabelul funciei .................. 155
Figura 6-4 Funcionare tipic a unui circuit latch S-R: (a) intrri normale; (b) S i R confirmate
simultan .................................................................................................................................. 155
Figura 6-5 Simboluri pentru circuitul latch S-R: (a) fr cercule; (b) preferat n proiectarea cu
cerculee; (c) incorect din cauza dublei negaii ...................................................................... 156
Figura 6-6 Parametri temporali ai unui circuit latch S-R .................................................................... 156
Figura 6-7 Circuit latch S-R: (a) schema cu pori NAND a circuitului; (b) tabelul funciei; (c) tabelul
logic ........................................................................................................................................ 157
Figura 6-8 Circuit latch S-R cu intrare de activare: (a) schema cu pori NAND a circuitului; (b) tabelul
funciei; (c) simbolul logic ..................................................................................................... 158
Figura 6-9 Funcionarea tipic a unui circuit latch S-R cu intrare de activare .................................... 158
Figura 6-10 Circuit latch D: (a) schema cu pori NAND a circuitului; (b) tabelul funciei; (c) simbolul
logic ........................................................................................................................................ 159
Figura 6-11 Comportarea funcional a circuitului latch D cu diferite semnale de intrare ................. 159
Figura 6-12 Parametri temporali ce caracterizeaz un circuit latch D ................................................ 160
Figura 6-13 CBB de tip D activ pe frontul pozitiv: (a) schema cu circuite latch D; (b) tabelul funciei;
(c) simbolul logic.................................................................................................................... 160
Figura 6-14 Comportarea funcional a unui CBB de tip D, activ pe frontul pozitiv ......................... 161
Figura 6-15 Comportarea temporal a unui CBB de tip D, activ pe frontul pozitiv ........................... 161
236
237
Figura 7-22 Diagrama temporal aferent unui numrtor n inel de 4 bii ........................................ 189
Figura 7-23 Diagram de stri aferent unui numrtor simplu n inel............................................... 190
Figura 7-24 Numrtor n inel de 4 bii, cu 4 stri i un singur 1 transmis, cu auto-corecie ............. 190
Figura 7-25 Diagram de stri aferent unui numrtor n inel cu auto-corecie ................................ 191
Figura 7-26 Numrtor n inel de 4 bii, cu 4 stri i un singur 0 transmis, cu auto-corecie ............. 191
Figura 7-27 Numrtor Johnson de baz, de 8 bii, cu 8 stri ............................................................. 192
Figura 7-28 Diagram temporal aferent unui numrtor Johnson de 4 bii ..................................... 192
Figura 7-29 Numrtor Johnson de 4 bii, cu 8 stri, cu auto-corecie................................................ 193
Figura 7-30 Structura general a unui numrtor cu registru de deplasare i reacie liniar............... 194
Figura 7-31 Numrtor LFSR de 3 bii; componentele haurate constituie modificrile necesare pentru
adugarea strii ce conine exclusiv zerouri ........................................................................... 196
Figura 8-1 Structura de baz a unei memorii ROM 2nxb .................................................................... 198
Figura 8-2 Decodor cu 2 intrri i 4 ieiri, cu comanda polaritii de ieire ....................................... 199
Figura 8-3 Modul n care se conecteaz o ROM 8x4, ce stocheaz tabelul 8-1, pentru a se obine un
decodor cu 2 intrri i 4 ieiri ................................................................................................. 199
Figura 8-4 Schem logic de ROM 8x4 simpl, cu diode ................................................................... 201
Figura 8-5 Structur intern a ROM 128x1 cu decodare bidimensional ........................................... 201
Figura 8-6 Posibil dispunere la o ROM 32Kx8 ................................................................................. 202
Figura 8-7 Matrice de stocare n EPROM cu tranzistoare MOS cu poart flotant ............................ 204
Figura 8-8 Structur intern cu ROM, cu indicarea utilizrii intrrilor de comand .......................... 206
Figura 8-9 Structura de baz a unei RAM 2nxb................................................................................... 209
Figura 8-10 Comportarea funcional a unei RAM static.................................................................. 210
Figura 8-11 Structura intern a unei SRAM 8x4................................................................................. 210
Figura 8-12 Celul de stocare a unui bit n DRAM............................................................................. 213
Figura 8-13 Structura intern a unei DRAM 64Kx1 ........................................................................... 214
Figura 8-14 Caracteristici temporale pentru ciclul de mprosptare a unei DRAM prevzute numai cu
semnal RAS ............................................................................................................................ 216
Figura 8-15 Caracteristici temporale pentru un ciclu de citire din DRAM ......................................... 216
Figura 8-16 Caracteristici temporale pentru un ciclu de citire din DRAM ......................................... 217
Figura 9-1 Conectarea circuitelor TTL prin cablu coaxial .................................................................. 224
Figura 9-2 Protecia intrrilor CMOS ................................................................................................. 225
Figura 9-3 Comanda sincron a bistabililor ........................................................................................ 228
Figura 9-4 Timpii de propagare i reacie la comanda sincron a bistabililor..................................... 228
Figura 9-5 Protecia la polarizare n afara domeniului de alimentare a intrrilor circuitelor HCMOS231
Figura 9-6 Protecia pentru tensiuni negative a intrrilor circuitelor HCMOS ................................... 231
238
Lista tabelelor
Tabel 2-1 Numere zecimale, binare, octale i hexazecimale................................................................. 17
Tabel 2-2 Complementele cifrelor ........................................................................................................ 21
Tabel 2-3 Cifre zecimale i echivalentele lor de 4 bii .......................................................................... 24
Tabel 2-4 Coduri de numere zecimale................................................................................................... 29
Tabel 2-5 Reprezentarea numerelor n cod Gray .................................................................................. 31
Tabel 3-1 Stri fizice care pot reprezenta bii n diverse logici de calcul i tehnologii de memorare ... 36
Tabel 3-2 Tabelul de adevr pentru un circuit logic combinational ...................................................... 37
Tabel 3-3 Caracteristici de vitez i de putere ale familiilor CMOS, pentru tensiunea de alimentare de
5 V ............................................................................................................................................ 57
Tabel 3-4 Parametrii de intrare ai familiilor CMOS pentru VCC de 4,5V 5,6 V............................. 58
Tabel 3-5 Parametrii de ieire ai familiilor CMOS pentru VCC de 4,5V 5,6 V .............................. 59
Tabel 3-6 Nivelurile logice ntr-un sistem logic simplu cu diode ......................................................... 63
Tabel 3-7 Caracteristicile porilor din familiile TTL ............................................................................ 75
Tabel 3-8 Foaie de catalog obinuit, furnizat de productor, pentru 74LS00 .................................... 77
Tabel 4-1 Teoreme pentru o variabil n algebra de comutaie ............................................................. 84
Tabel 4-2 Teoremele algebrei de comutaie pentru dou i trei variabile ............................................. 85
Tabel 4-3 Teoremele algebrei de comutaie pentru n variabile ............................................................. 87
Tabel 4-4 Forma general a tabelului de adevr al unei funcii logie de trei variabile F(X, Y, Z) ....... 91
Tabel 4-5 Tabelul de adevr pentru un caz particular de funcie logic de trei variabile F(X, Y, Z).... 92
Tabel 4-6 Mintermenii i maxtermenii unei funcii logice de trei variabile, F(X, Y, Z) ....................... 93
Tabel 5-1 Tabelul de adevr pentru decodorul binar cu 2 intrri i 4 ieiri ........................................ 123
Tabel 5-2 Tabelul de adevr pentru jumtate din decodorul dublu cu dou intrri i patru ieiri 74x139
................................................................................................................................................ 125
Tabel 5-3 Tabelul de adevr pentru decodorul cu 3 intrri i 8 ieiri 74x138..................................... 125
Tabel 5-4 Tabelul de adevr pentru decodorul pentru apte segmente ............................................... 128
Tabel 5-5 Tabelul de adevr pentru o matrice de prioriti cu 8 intrri 74x148.................................. 133
Tabel 5-6 Tabelul de adevr pentru multiplexorul de 1 bit cu 8 intrri 74x151.................................. 137
Tabel 5-7 Tabelul de adevr pentru multiplexorul de 4 bii, cu 2 intrri, 74x157............................... 138
Tabel 5-8 Tabelul de adevr pentru multiplexorul de 2 bii, cu 4 intrri, 74x153............................... 139
Tabel 5-9 Tabelul de adevr pentru funciile XOR i XNOR ............................................................. 141
Tabel 7-1 Tabelul de stri pentru un numrtor binar de 4 bii 74x163 .............................................. 175
Tabel 7-2 Tabelul funciilor pentru registrul de deplasare universal 74x194...................................... 184
Tabel 7-3 Tabelul funciilor pentru registrul de deplasare universal de 8 bii 74x299........................ 186
Tabel 7-4 Strile unui numrtor Johnson de 4 bii ............................................................................ 193
Tabel 7-5 Ecuaii de reacie pentru numrtoare cu registru de deplasare i reacie liniar ............... 195
Tabel 7-6 Succesiunea strilor la numrtorul LFSR de 3 bii din fig. 7-31 ....................................... 195
Tabel 8-1 Tabelul de adevr al unei funcii logice combinaionale cu 3 intrri i 4 ieiri .................. 198
Tabel 8-2 Tipuri de ROM comercializate ........................................................................................... 203
Tabel 9-1 ntrzieri ale semnalelor prin diverse tipuri de linii ............................................................ 227
Tabel 9-2 Comparaie ntre tehnologiile CMOS i TTL la Vcc=5V, Tamb=25 i CL=15pF ............. 229
239
Bibliografie
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
12.
13.
14.
15.
16.
17.
240