Anexa 3

2008/2009

PORI CMOS CU TREI STRI

Exerciii: 1. S se implementeze cu numr minim de pori I-NU cu 2 intrri circuitul logic (CL) din figura 1, astfel nct schema s funcioneze conform reprezentrii simbolice din figura 2.
VDD F1 A E CL F2 T1 Y T2 A E Y

Figura 1.

Figura 2.

Observaii: Etajul de ieire CMOS este format din tranzistoarele MOS T1 i T2. Acestea sunt n conducie dac tensiunea gril-surs are o valoare ridicat i, n stare blocat dac tensiunea gril-surs este nul. Comportarea tranzistorul cu canal n (T2) avnd sursa conectat la mas: - dac semnalul n gril este F2 ="0" VGS 2 = 0V T2 este blocat, el comportndu-se ca un ntreruptor deschis. - dac semnalul n gril este F2 ="1" VGS 2 V DD T2 este n conducie, el comportndu-se ca un ntreruptor nchis. Comportarea tranzistorul cu canal p (T1) avnd sursa conectat la VDD: - dac semnalul n gril este F1 ="0" VGS 1 V DD T1 este n conducie, el comportndu-se ca un ntreruptor nchis. - dac semnalul n gril este F1 ="1" VGS 1 = 0V T1 este blocat, el comportndu-se ca un ntreruptor deschis.
F2 VGS2

T2

VGS1 F1

VDD T1

Rezolvare: - se descrie, printr-un tabel, funcionarea porii din figura 2 (dac intrarea de validare E este pe 0, inversorul este n stare normal de funcionare avnd Y = 0 dac A = 1 i Y = 1 dac A = 0 , iar dac intrarea E este pe 1, ieirea inversorului este n stare de nalt impedan indiferent de semnalul de la intrarea A). A 0 1 0 1 E 0 0 1 1 Y 1 0 Z Z A 0 1 0 1 E 0 0 1 1 Y 1 0 Z Z F1 0 1 1 1 F2 0 1 0 0

Acest tabel reflect i legtura ntre ieirea i intrrile circuitului din figura 1. Pentru a putea proiecta circuitul logic (CL) trebuie determinat o relaie ntre ieirile i intrrile sale. n acest scop, tabelul se completeaz cu F1 i F2. Starea acestora depinde doar de starea ieirii Y. Astfel: - Y = 1 dac T1 este n conducie i T2 blocat, adic F1 = 0 i F2 = 0 ; - Y = 0 dac T1 este blocat i T2 n conducie, adic F1 = 1 i F2 = 1 ; - Y = Z dac ambele tranzistoare, T1 i T2, sunt blocate, adic F1 = 1 i F2 = 0 ; - pe baza ultimului tabel, se scrie expresia analitic a ieirilor F1 i F2.
F2 = AE

1.1

Anexa 3
iar:

2008/2009
F1 = AE + A E + AE = AE + E
sau:

F1 = F2 + E = F2 E
F1 = (A + E)(E + E) = A + E = A E

1.2 1.3

Tot din tabel se poate scrie i funcia negat:

F1 = A E

adic:

F1 = A E

- implementarea relaiilor 1.1 i 1.2 presupune utilizarea unui numr minim de porii I-NU cu dou intrri:
A E

F2
F2

F1

2. S se implementeze cu un numr minim de pori I-NU cu 2 intrri i SAUEXCL, circuitul logic (CL) din figura 1 astfel nct aceast schem s corespund reprezentrii simbolice din figura 2.
VDD A B E F1 CL F2 T1 Y T2 A B E Y

Figura 1.

Figura 2.

Rezolvare: Se descrie printr-un tabel, funcionarea porii din figura 2 (dac intrarea de validare E este pe 1, circuitul funcioneaz ca o poarta SAU-EXCL obinuit iar dac intrarea E este pe 0, ieirea circuitului este n stare de nalt impedan indiferent de semnalele de la intrrile A i B). A 0 1 0 1 0 1 0 1 B 0 0 1 1 0 0 1 1 E 1 1 1 1 0 0 0 0 Y 1 0 0 1 Z Z Z Z A 0 1 0 1 0 1 0 1 B 0 0 1 1 0 0 1 1 E 1 1 1 1 0 0 0 0 Y 1 0 0 1 Z Z Z Z F1 0 1 1 0 1 1 1 1 F2 0 1 1 0 0 0 0 0

Tabelul se completeaz cu F1 i F2. Starea acestora depinde doar de starea ieirii Y. Astfel: - Y = 1 dac T1 este n conducie i T2 blocat, adic F1 = 0 i F2 = 0 ; - Y = 0 dac T1 este blocat i T2 n conducie, adic F1 = 1 i F2 = 1 ; - Y = Z dac ambele tranzistoare, T1 i T2, sunt blocate, adic F1 = 1 i F2 = 0 ; - pe baza ultimului tabel, se scrie expresia analitic a ieirilor F1 i F2:

F2 = AB E + A BE = E(AB + A B) = E (A B)

2.1

Anexa 3 A
0

2008/2009
Din tabel se observ direct: 1
2 6

1 5

1 1

3 7

1 1
A B

F1 = F2 + E = F2 E

2.2

Prin utilizarea diagramei VK se obine:

F1 = E + AB + A B = E A B

A B

2.3

Implementarea relaiilor 2.1 i 2.2 conduce la utilizarea unui numr minim de porii.

A B E

A B

F2

F2
F1

3. S se implementeze cu un numr minim de pori I-NU cu 2 intrri i SAU-NU cu 3 intrri, circuitul logic (CL) din figura 1 astfel nct aceast schem s corespund reprezentrii simbolice din figura 2.
VDD A B C E F1 CL F2 T1 Y T2 A B C E Y

Figura 1.

Figura 2.

Rezolvare: Se descrie printr-un tabel, funcionarea porii din figura 2 (dac intrarea de validare E este pe 0, circuitul funcioneaz ca o poarta SAU-NU obinuit iar dac intrarea E este pe 1, ieirea circuitului este n stare de nalt impedan indiferent de semnalele de la intrrile A, B i C).

A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

E 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

Y 1 0 0 0 0 0 0 0 Z Z Z Z Z Z Z Z

A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

E 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

Y 1 0 0 0 0 0 0 0 Z Z Z Z Z Z Z Z

F1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

F2 0 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0

Anexa 3
Tabelul se completeaz cu F1 i F2. Starea acestora depinde doar de starea ieirii Y. Astfel: - Y = 1 dac T1 este n conducie i T2 blocat, adic F1 = 0 i F2 = 0 ; - Y = 0 dac T1 este blocat i T2 n conducie, adic F1 = 1 i F2 = 1 ; - Y = Z dac ambele tranzistoare, T1 i T2, sunt blocate, adic F1 = 1 i F2 = 0 ; - pe baza ultimului tabel, se scrie expresia analitic a ieirilor F1 i F2:
F1 = A B C E
AE
CE
0 1

2008/2009

F1 = A B C E = A + B + C + E = A + B + C E
BE

3.1

A
1 1
5 13 9 7 15 11 3

Pentru determinarea lui F2 se folosete diagrama VK. Se obine: F2 = AE + BE + CE = E (A + B + C) sau:

1 1

2 6

1 1

12 8

14 10

F2 = E + A + B + C Din tabel se obine direct:

F1 = F2 + E = F2 E

3.2 3.3

Implementarea relaiilor 3.2 i 3.1 conduce la utilizarea unui numr minim de porii.
A B C E
E F1
A+ B +C

F2

Tem:

3.18, 3.19, 3.20