0

MIRCEA A. CIUGUDEAN

PROIECTAREA CIRCUITELOR
INTEGRATE CMOS

CURS PENTRU STUDENI

2010

1
PREFA
Disciplina Proiectarea circuitelor integrate CMOS a aprut
ca o completare fireasc a celor de Circuite integrate analogice,
Circuite integrate digitale i Microelectronic parcurse de ctre o
mare parte a studenilor ce urmeaz un master de electronic.
Introducerea disciplinei prezentate n acest curs reprezint o opiune
de actualitate, ce trebuie avut n vedere la toate ciclurile de master
din domeniul electronicii.
Cunoaterea, concepia i proiectarea circuitelor cu tranzistoare
MOS este tot mai important, innd cont de extinderea deosebit a
circuitelor pentru aplicaii specifice (ASIC), care, n cele mai multe
cazuri sunt mixte, (analogice i digitale) i se realizeaz n tehnologie
CMOS, impus de partea digital. Intre aplicaiile specifice se numr
i circuitele de prelucrare avansat a semnalelor.
Tehnologii recente impun cunoaterea i a tranzistoarelor
bipolare. Este vorba de tehnologia Bi - CMOS, folosit la realizarea
circuitelor integrate de frecvene mari, i de tehnologia SOI (silicium
on insulator) unde aria tranzistoarelor bipolare se apropie de cea a
tranzistoarelor CMOS. In ultimul caz, este posibil realizarea prilor
analogice cu bipolare, care pot asigura funcii de circuit mai precise,
ntr-o gam de curent mai mare. In plus, realizndu-se baza din aliaj
Si-Ge pe vertical, frecvena maxim de lucru a tranzistoarelor
bipolare o egaleaz i chiar depete pe aceea a tranzistoarelor
CMOS submicronice.
In pregtirea acestui curs am beneficiat de predarea timp de
peste 10 ani a unui curs de Circuite integrate analogice apoi a unui
curs de Circuite integrate analogice/digitale i n final a unui curs de
Microelectronic, dar n special de experiena de patru ani dobndit
n cadrul funciei de consultant la o firm de proiectare a circuitelor
integrate CMOS, aprut la Timioara n anul 2000 (filial a unei
firme americane).
Autorul

2
CONINUT
Introducere------------------------------------------------------------------- 3
PARTEA I. CIRCUITE INTEGRATE ANALOGICE ----------- 6
CAPITOLUL 1. SURSE DE CURENT --------------------------------- 6
1.1. Surse de curent obinuite ------------------------------------ 6
1.2. Surse de curent de referin --------------------------------- 9
CAPITOLUL 2. SURSE DE TENSIUNE ------------------------------ 23
2.1. Surse de referin de tip band-gap ------------------------- 26
2.2. Surs de referin de tip Vt ------------------------------- 33
CAPITOLUL 3. ETAJE DIFERENIALE ---------------------------- 36
3.1. Etajul cu sarcin rezistiv ----------------------------------- 36
3.2. Etaje cu sarcin activ --------------------------------------- 40
CAPITOLUL 4. AMPLIFICATOARE OPERAIONALE ---------- 50
4.1. Performane impuse AO cu CMOS ------------------------ 50
4.2. Structura cu dou etaje--------------------------------------- 51
4.3. Scheme mbuntite de AO--------------------------------- 58
4.4. Scheme speciale de AO-------------------------------------- 64
4.5. Buffere de ieire ---------------------------------------------- 67
CAPITOLUL 5. COMPARATOARE ---------------------------------- 72
5.1. Comparatoare simple (fr reacie)------------------------- 72
5.2. Tehnici de autozero------------------------------------------- 77
5.3. Comparatoare cu histerezis (cu reacie)-------------------- 80
5.4. Comparatoare sincronizate ---------------------------------- 83
CAPITOLUL 6. FILTRE CU CAPACITI COMUTATE --------- 91
PARTEA II. CIRCUITE INTEGRATE DIGITALE -------------- 101
CAPITOLUL 7. CONVERTOARE DIGITAL/ANALOGICE
101
CU MOD DE LUCRU N CURENT
7.1 Arhitecturi de DAC cu control n curent ----------------- 102
7.2. Consideraii practice de proiectare ----------------------- 110
Anex la Capitolul 7 --------------------------------------------- 124
CAPITOLUL 8. CIRCUITE LOGICE I DIGITALE -------------- 125
8.1 Invertorul CMOS --------------------------------------------- 125
8.2 Circuite CMOS logice i digitale statice ------------------ 129
8.3 Circuite CMOS logice i digitale dinamice --------------- 137
Bibliografie ----------------------------------------------------------------- 141

3
NTRODUCERE
n prezent se extind tot mai mult circuitele integrate VLSI
mixte ( very large scale intergration, ce prelucreaz semnale
analogice i digitale). Ele sunt de obicei ASIC-uri (application
specific integrated circuits). La acestea, seciunea analogic este
realizat cu aceeai tehnologie ca i cea digital, pentru ca preul s nu
devin exagerat. Deci tehnologia circuitelor integrate mixte este cea
destinat circuitelor logice si digitale, adic tehnologia CMOS.
Mai sunt i alte motive pentru realizarea circuitelor integrate
cu tranzistoare CMOS i anume:
- reducerea consumului de curent i deci, a puterii disipate pe
capsul;
- odat cu reducerea dimensiunilor se reduce i tensiunea de
alimentare deci puterea disipat pe chip (circuite low-power);
- cu unele tehnici se pot realiza circuite de frecvene mari;
- se poate realiza precizie cu ajutorul geometriei componentelor,
fr rezistene i capaciti de precizie;
Ca dezavantaj principal al circuitelor integrate cu tranzistoare
CMOS se consider pericolul distrugerii unor tranzistoare de
intrare sau ieire prin descrcarea sarcinii electrostatice ce apare pe
conexiunile externe de la pini.
Se consider cunoscute avantajele, dezavantajele si aplicaiile
CIA (circuite integrate analogice) cu tranzistoare bipolare. Pentru CIA
cu tranzistoare CMOS, comparativ cu cele cu bipolare, situaia este:
avantaje (n plus fa de motivele citate mai sus):
- tehnologie mai simpl i izolare mai simpl ntre tranzistoare,
- realizarea mai simpl a layout-ului,
- rezistena de intrare foarte mare,
- realizarea comutatoarelor mai apropiate de ideale,
- realizarea oglinzilor de curent mai apropiate de ideale,
- nu poate interveni ambalarea termic (curentul de dren are
coeficient de temperatur negativ).
i dezavantaje:
- amplificare mai mic de tensiune,

4
- curent de ieire maxim mai mic,
- capaciti parazite mai mari,
- mperechere de tranzistoare mai puin reuit,
- domeniul de tensiune limitat superior,
- expresie complicat i nu ntotdeauna apropiat de cea ideal a
curentului de dren (calcule analitice mai complicate).
Exist dou familii de CIA cu MOS :
- circuitele pe principii clasice (sau convenionale), care se
aseamn mult cu CIA cu bipolare att de cunoscute (cu exponentul
principal amplificatorul operaional);
- circuite cu principii neconvenionale (care, n general, nu au
echivalent in tehnologia bipolar);
In cazul circuitelor pe principii clasice cu CMOS, apar o serie
de probleme ce nrutesc performanele si impun complicarea
schemelor:
- probleme legate de lrgirea benzii de frecven i de
compensarea n frecven;
- probleme legate de offset-ul de tensiune mare la AO i
comparatoare (sunt necesare tehnici de autozero pentru ca aceste
circuite s devin de precizie)
- problema capacitilor parazite din noduri cu impedan
ridicat, care conduc la captarea de zgomot (sunt necesare tehnici
speciale de layout pentru ecranarea nodului).
Performane i n special precizie, se pot obine mai simplu n
circuitele CMOS pe principii neconvenionale, n care se includ
circuitele cu mod de lucru n curent, circuitele transliniare, circuite cu
capaciti comutate i circuitele cu cureni comutai. Nu toate dintre
acestea au echivalent n circuitele cu tranzistoare bipolare.
Pentru circuitele integrate digitale (CID), folosirea
tranzistoarelor CMOS aduce o serie de avantaje importante:
creterea densitii componentelor (se poate ajunge la peste
500.000 tranzistoare pe 1mm2);
consumul redus de curent (deci putere disipat redus);
creterea numrului de intrri ce se pot comanda de ctre o
ieire (numrul fan-out, de la 25 pn la 50);

5
simplitate n realizare datorit dispunerii de tranzistoare
complementare (canal n i canal p);
preul de cost mai redus.
Dezavantajul principal al creterii densitii circuitelor digitale
CMOS l constituie necesitatea utilizrii unui numr tot mai mare de
straturi metalice izolate ntre ele, pentru interconexiuni pe suprafaa
chipului (38 straturi).
Un alt dezavantaj este cel al limitrii frecvenei de clock din
cauza capacitilor parazite ale intrrilor i ieirilor (la civa GHz
pentru tehnologia CMOS de o,1m). Limitarea acestei frecvene este
impus de o deformare inadmisibil a semnalelor de clock, de
creterea efectului ntrzierii de comutaie a circuitelor logice i de
creterea cu frecvena a puterii disipate pe chip. Evacuarea cldurii de
la chipurile mari este o mare problem.
Din cerina de realizare a unei densiti ct mai mari a
circuitelor digitale a rezultat i reducerea treptat a dimensiunii
tranzistoarelor CMOS, ajungndu-se n prezent la tranzistoare
submicronice, a cror lungime de canal a cobort spre 100nm i chiar
50nm (tehnologie deocamdat foarte scump). Odat cu reducerea
dimensiunilor tranzistoarelor se subiaz foarte mult oxidul de siliciu
izolator de sub poarta tranzistoarelor (la civa nm) i este necesar
reducerea spre 1 V a tensiunii de alimentare pentru ca oxidul sa nu
strpung. Limitarea inferioar a dimensiunii tranzistoarelor MOS
pare s fie introdus de creterea zgomotului la tranzistoarele cu oxid
de siliciu de poart de grosime sub 2nm. (Revista IEEE Spectrum,
august 2009).
Proiectarea prilor analogice din circuitele integrate CMOS
mixte este mult mai dificil dect aceea a prilor digitale. Proiectarea
acestora din urm este de cele mai multe ori automatizat (folosinduse biblioteci de circuite logice i digitale cu celule [10]) n timp ce, n
special la frecvene mari ale semnalelor prelucrate, circuitele
analogice (cu mici excepii) trebuie proiectate prin componente
individuale (tranzistor cu tranzistor). De aceea, se caut n special
proiectani de circuite integrate analogicieni, care trebuie s aib o
experien mare n domeniu.
-

6
CAPITOLUL 1

SURSE DE CURENT
1.1. Surse de curent obinuite
Oglinzi de curent
Majoritatea surselor de curent realizate cu tranzistoare bipolare
pot fi ntlnite i n variant cu tranzistoare MOS cu canal indus.
Astfel, se folosesc oglinda simpl, oglinda cascod, sursa (oglinda)
Widlar, oglinda Wilson (fig.1.1). La aceste oglinzi nu exist eroarea
dat de curenii de poart. Exist ns efectul Early care face ca Ie s
difere de Iref atunci cnd tranzistoarele suport tensiuni dren-surs
diferite. Avantajul const ns n aceea c tehnologia CMOS permite
ajustarea raportului curenilor prin dimensiunile tranzistoarelor. n
plus, rezistena de ieire a surselor cu tranzistoare MOS se poate mri
prin creterea lungimii canalului. Tensiunea minim necesar pe
tranzistorul T2 trebuie s fie: VDS2 VGS Vt , fiind de obicei mai
mic dect la tranzistoarele bipolare, ceea ce constituie de asemenea
un avantaj. Raportul curenilor se poate stabili prin rapoarte
dimensionale W/L pentru canalele lui T1 i T2 .
Iref

Iref = ID1

Ie = ID1 = Iref
T1

ID1
T2

T2

T4

Ie = Iref
VDS4

VDS2
T1

VGS1 VGS2
Iref

T3
Ie = Iref

Iref

T1
T2

Ie = Iref
T1

VDS2
R

VDS2

T2
R

Fig.1.1. Oglinzi de curent: simpl, cascod, Widlar, Wilson

7
Surse de curent cu cdere de tensiune redus
La o surs de curent de tip oglind cascod (fig.1.2), tiind c:
VGS = Vt +

2ID
= Vt +V
K ' ( W / L)

(1.1)

n poarta lui T2 rezult un potenial (ID3 = ID4):

VG2 = VGS3 + VGS4 = 2Vt + 2V
dac tranzistoarele T3 i T4 sunt identice.
Iref

Io

T2 min V

T4
VGS4
T3
VGS3

T1 VDS1=
VGS3

Io

T1, T2 = saturate

Vo=VD2

Vo
0

Vomin=Vt+2V

Fig.1.2. Surs de curent cascod obinuit

Cum tranzistorul T2 rmne n saturaie pn ce tensiunea lui
VDS2 = VGS2 - Vt sau, folosind potenialele din poart i dren, pn la
limita: VD2 = VG2 -Vt rezult atunci o tensiune minim pe ramura de
ieire:
Vomin = VD2 = VG2 -Vt = 2Vt +2V -Vt = Vt +2V
iar relaia dintre curentul de ieire al sursei i tensiunea Vo este dat n
fig.1.2. Se vede din aceasta c sursa funcioneaz corect pn la
tensiunea minim Vomin stabilit mai sus.
Pentru realizarea unor excursii maxime de tensiune la al doilea
etaj amplificator din AO, n cazul folosirii aici a sarcinii active de tip
oglind cascod (cum se va vedea n capitolul 3), este necesar s se
modifice structura acestei oglinzi pentru a se micora cderea de
tensiune Vomin pe ramura de ieire.
n fig.1.2, [2] cderea de tensiune minim pe tranzistorul T2
este V n timp ce pe T1 este Vt+V. Rezult c s-ar mai putea reduce
i tensiunea pe T1 la valoarea V, acesta ajungnd astfel la limita

8
regiunii de saturaie ca i T2. Pornind de la aceast observaie s-a
conceput schema din fig.1.3 denumit i cascod optimizat.
Iref

2V +3
t

T6

1/
4

GS

GS

Iref

Io
Io

T4
1

V +2V

T2
min.V
1

GS

Vo=2V

T3

T5

GS

T1, T2 = saturate

T1

V
0

Vomin=2V

Vo

Oglind cascod

Fig. 1.3. Surs de curent cu cdere minim (optimizat)

Tranzistoarele T1, T2, T3, T4, T5 sunt identice dar T6 are
raportul (W/L)6 egal cu 1/4(W/L)1. Atunci, n timp ce tensiunea:
VGS2= VGS4= VGS5 = Vt +V
tensiunea VGS6 = Vt +2V. Justificarea este simpl dac n relaia
(1.1) de mai sus raportul (W/L) se nlocuiete cu 1/4(W/L). Ca
urmare, n poarta lui T4 apare potenialul:
VG4 = VGS5 + VGS6 = 2Vt +3V
iar n poarta lui T2:
VG2 = VG4 - VGS4 = 2Vt +3V- (Vt +V) = Vt +2V
Atunci n drena tranzistorului T1 potenialul va fi:
VD1 = VG2 - VGS2 = Vt +2V- (Vt +V) = V
adic valoarea minim propus (cderea pe T1 la limita regiunii de
saturaie). Avnd i pe T1 cderea minim V ca i pe T2 (stabilit
anterior) rezult cderea minim total de valoare 2V, ca n fig.1.3.
Utiliznd aceast tehnic i mrind n plus rapoartele (W/L) ale
tranzistoarelor, cnd V se micoreaz, se obine o cdere Vomin
minimizat.

9
1.2. Surse de curent de referin (SCR)
Acestea sunt surse de precizie, cu dependen redus de
temperatur, tensiunea de alimentare, eventual i de proces. Ele se
folosesc att pentru polarizri precise n amplificatoare, oscilatoare,
filtre, senzori monolitici, PLL-uri, etc. ct i pentru convertoare D/A
cu mod de lucru n curent. In circuitele integrate mixte, partea
analogic se realizeaz tot mai mult cu circuite cu mod de lucru n
curent datorit posibilitii de cretere a frecvenei semnalelor
prelucrate fa de circuitele cu mod de lucru n tensiune. La aceste
circuite sunt necesare n special surse de curent de referin (SCR).
Au fost concepute, simulate i realizate n ultimii 15 ani
numeroase tipuri de SCR, care ar putea fi clasificate dup mai multe
criterii: principiul de funcionare, obiectivul principal, valoarea
curentului de referin, performanele realizate, tensiune minim de
alimentare, complexitate, etc. Numai n publicaiile i la conferinele
cele mai importante i mai cunoscute au fost prezentate peste 25
articole tiinifice avnd ca subiect cercetri n domeniul SCR. De
asemenea, numai n ar au fost elaborate n ultimii doi ani, dou teze
de doctorat [17, 18] orientate pe SCR, dovedind actualitatea acestora.
Cele mai multe lucrri s-au focalizat pe reducerea influenei
temperaturii chipului asupra curentului de referin. O mare parte s-au
ocupat ns de reducerea efectului dispersiei parametrilor de proces,
cauza principal a impreciziei valorii curentului la sursele care nu au
prevzut operaia de trimmering. Sensibilitatea la proces a acestor
circuite analogice, care conduce la dispersii ale curentului de ordinul
peste 10% (n special din cauza variaiei grosimii oxidului de poart
al tranzistoarelor i toleranei rezistoarelor), este poate cea mai dificil
problem de rezolvat la SCR. Prin tehnici speciale se reuete
reducerea dispersiei la valori de ordinul 56%. mbuntirea acestui
parametru ar impune creterea substanial a dimensiunilor
tranzistoarelor i rezistoarelor deci creterea ariei ocupate pe chip i a
preului circuitelor integrate. De asemenea, ar trebui evitate rezistoarele
integrate care au o dispersie a valorii de peste 20%. Colectivul nostru
a reuit totui n unele scheme de SCR s reduc variaia cu procesul i
temperatura a curentului la valori reduse, chiar 3,5%.

10
In cadrul studiilor publicate se constat mai puin eforturi
speciale pentru reducerea efectului variaiei tensiunii de alimentare i a
tensiunii pe sarcin asupra curentului de referin dar parametrii
realizai, legai de aceast influen nefavorabil, supply regulation
(SR) (uneori i power supply rejection ratio PSRR) i load
regulation (LR) sunt n permanen anunai. Pentru mbuntirea lor
se iau cel mult msuri obinuite, ca utilizarea pe unele ramuri a
montajelor cascod n locul tranzistoarelor simple.
Se prezint aici doar o clasificare a SCR dup principiul de
funcionare, fcut de autorul tezei [18] n urma studierii bibliografiei,
pentru a simplifica n oarecare msur nelegerea i compararea lor i
a performanelor realizate de acestea. Au fost identificate urmtoarele
categorii de SCR:
- combinaii de oglinzi de curent cu interconectare n cruce (cu
autopolarizare),
- cu tranzistoare lucrnd n regim de inversiune slab (weak
inversion),
- oglinzi cu rezistena nlocuit prin grup de tranzistoare,
- cu oglinzi cu tranzistoare avnd grosimi diferite de oxid,
- cu tranzistoare simple sau oglinzi controlate prin referine de
tensiune,
- cu surs de tensiune de referin i conversie tensiune-curent,
- cu polarizare activ ori reacie prin amplificator,
- oglinzi cu rezistena nlocuit prin capaciti comutate,
- cu tranzistoare MOS-FG (floating gate) cu trimmering, etc.
In cadrul cursului intereseaz n special prima categorie de SCR
adic cele bazate pe combinaii de oglinzi clasice ori modificate,
interconectate n cruce, cum ar fi oglinzi simple, oglinzi cascod,
oglinzi Widlar normale, oglinzi Widlar inverse, oglinzi Widlar
modificate, oglinzi Wilson, oglinzi Wilson modificate etc. La aceste
combinaii de surse cu dou ramuri s-a urmrit de obicei compensarea
termic a curentului de pe o singur ramur, considerat ca ramur de
ieire. Dar ieirea de curent spre sarcin nu se poate realiza simplu (nu
este n general posibil conectarea pe o sarcin cu capt la mas ori la
sursa de alimentare) fr completarea schemei i fr afectarea
stabilitii curentului. Acest lucru a fost ignorat n cele mai multe dintre

11
lucrrile publicate. Astfel, circuitul de ieire trebuie i el inclus n
analizele i simulrile efectuate, eventual trebuie luate msuri pentru
compensare termic i insensibilizare la variaia procesului i
alimentrii a ntregului circuit.
In fig.1.4 sunt date majoritatea circuitelor cunoscute de SCR
din categoria combinaii de oglinzi de curent cu interconectare n cruce
(cu autopolarizare) [17, 16, 18].

Fig.1.4.a

Fig.1.4.b

Fig.1.4.c

Fig.1.4.d

12

Fig.1.4.e

Fig.1.4.f
SCR din fig.1.4.a este compus dintr-o oglind superioar
simpl i o oglind inferioar de tip Widlar la care tranzistorul M2
are raportul dimensional de m ori mai mare dect cel al tranzistorului
M1. Intru ct raportul m intr n factorul de ctig al tranzistorului,

13
circuitul se mai numete SCR cu multiplicator de . Exist i
varianta n care m=1 i cu tranzistorul M2 cu canal dopat astfel nct
tensiunea lui Vt s fie apropiat de 0V [17]. Oglinda superioar a
circuitului este una simpl. Ieirea de curent a SCR este realizat cu
ramura suplimentar (oglind simpl) cu M5.
SCR din fig.1.4.b este compus dintr-o oglind inferioar de
tip Wilson modificat (cu R n loc de diod) i o oglind superioar de
tipul simpl, toate tranzistoarele avnd acelai raport dimensional.In
acest caz SCR necesit i un circuit de pornire pentru c altfel, este
posibil ca schema s nu funcioneze (se stabilete n regimul cu curent
nul). Exist i varianta n care tranzistoarele M2 i M4 au raport
dimensional m>>1 cnd, se pare, nu mai este necesar un circuit de
pornire [18]. Dac rezistena R1 este de tipul ZTC atunci, la un anumit
curent de dren (mare, de 50100A) tranzistorul M1 are tensiunea
VGS1 cu ZTC i impune o compensare termic i curentului I1 deci
curentului de ieire [17]. Dezavantajul unei astfel de SCR este cel al
consumului total mare de curent de la sursa de alimentare.
SCR din fig.1.4.c este compus dintr-o oglind inferioar de
tip Wilson modificat (cu o diod suplimentar M6) i o oglind
superioar de tipul simpl, toate tranzistoarele din ramurile principale
avnd acelai raport dimensional. Se ntlnete i varianta cu
tranzistoarele M2 i M4 avnd raport dimensional m>>1 [16]. Curentul
prin R1 este impus de tensiunea VGS6Vt a tranzistorului M6.
SCR din fig.1.4.d este asemntoare cu cea precedent dar
dioda suplimentar este realizat cu tranzistor bipolar pnp-substrat
(realizabil n tehnologia n-well CMOS), avnd aici scopul de a obine
pe R1 o tensiune invers proporional cu temperatura absolut
(complementary to absolute temperature - CTAT) i deci un curent
de ieire cu aceeai caracteristic CTAT. Utilitatea unui astfel de
curent se va vedea mai jos.
SCR din fig.1.4.e este asemntoare cu cea precedent dar
utilizeaz dou diode suplimentare, cte una pe fiecare ramur a
oglinzii Widlar inferioare, realizate cu tranzistor bipolar pnp-substrat,
avnd aici scopul de a obine pe R1 o tensiune proporional cu
temperatura absolut (PTAT) i deci un curent de ieire cu aceeai
caracteristic PTAT [17]. Utilitatea unui astfel de curent, precum i a

14
celui din schema anterioar, apare atunci cnd se realizeaz o SCR cu
nsumarea curenilor de la sursele PTAT i CTAT [17]. Prin ajustarea
potrivit a rapoartelor dimensionale m ale ramurilor de ieire, ce vor
avea acum un nod comun, se poate obine un curent total cu foarte
bun compensare termic.
SCR din fig.1.4.f are nucleul cu dou ramuri central compus
din dou oglinzi simple interconectate n cruce, apoi o ramur
suplimentar cu tranzistorul M1 avnd dren comun cu M2 i cu o
polarizare dren-poart prin cderea de tensiune de pe rezistena R1.
Schema prezint mai multe versiuni [17]. Acest tip de referin de
curent se bazeaz pe diferena dintre tensiunile VGS de la cele dou
tranzistoare cuplate pe dren, care se regsete pe rezistena R1.
Aceast configuraie conduce la o anulare mutual a variaiilor cu
temperatura de ordinul I ale tensiunilor VGS, rezultnd un curent de
ieire cu compensare termic bun. Arhitectura este cea mai portivit
pentru funcionare sub-prag a MOS-urilor i se propune n [17] o
referin de tensiune low-power bazat pe curenii din ramuri redui.
O astfel de referin asigur o deriv termic a curentului de ieire mai
mic de 25ppm/oC.
Lucrarea [17] trateaz i o serie de soluii de compensare
termic la sursele de curent i tensiune de referin. De asemenea, se
prezint acolo tehnici de implementare a referinelor de curent i
tensiune folosind tranzistoare MOS cu poart flotant (FG). Una
dintre cele mai importante trsturi ale circuitelor analogice cu
dispozitive FG este posibilitatea de a se ajusta cantitatea sarcinii
electrice pe poarta flotant, printr-un proces discret sau continuu, pn
ce sunt realizate cu mare precizie nivelurile programate dorite i deci
tensiunile Vt. Astfel de tehnici moderne de trimming (ajustare) permit
obinerea unor performante superioare la SCR [17].
Un exemplu de SCR bi-sens, bazat pe schema din fig.1.4.b,
este dat n fig.1.5, incluznd i circuitul de pornire (necesar pentru o
surs cu oglind Wilson i rapoarte dimensionale egale). Este vorba de
curenii I5 i I6 , care sunt practic independeni de tensiunile de
alimentare VDD i VSS iar dac se practic i o compensare termic
[18] devin aproape independeni i de temperatur.

15
+VDD

RB

T3

T4

I5

T7
T2
I1
T8

T5

I6

I2
T6

T1
VGS1

VR

-VSS
Circuit de
pornire

Sursa de current
de tip Vt

Fig.1.5. Surs de curent bi-sens de tip Vt

Prin tranzistoarele T3 i T4 curenii I1 i I2 sunt aproximativ
egali. Curentul I1 produce la tranzistorul T1 o tensiune VGS1. Curentul
I2 curge prin rezistena R producnd tensiunea I2R. Deoarece VGS1 i
I2R sunt egale, se stabilete un punct de echilibru ca n fig.1.6 [1].
Curenii au valoarea de la intersecia ecuaiilor:
I 2 R = VGS1

VGS1 = Vt 1 +

2 I1
K 'n ( W / L)1

Lund I2 = I1 i eliminnd pe VGS1 rezult o ecuaie n I1 ce se

poate rezolva prin iteraie. Rezult un curent redus: I2 = I1

Vt 1
R

adic VGS1 Vt1, de unde denumirea de surs de tip Vt.

Curenii I2 i I1 nu depind deci de tensiunile de alimentare VDD,
VSS. Folosind oglinzi de curent se pot realiza curenii I5 i I6.

16
Cum se vede din fig.1.6, este posibil i un al doilea punct de
echilibru pe grafic, la I1=I2=0; cnd circuitul nu funcioneaz conform
previziunii. De aceea este necesar circuitul de pornire (T7, T8, RB).
Dac circuitul sursei de curent se stabilete la cureni nuli atunci T7
foreaz curent prin T1 i circuitul se deplaseaz spre punctul de
echilibru Q. n apropiere de acest punct potenialul sursei (S) a lui T7
crete, cauznd reducerea curentului prin acesta. n punctul Q, tot
curentul din T1 vine prin T3 iar T7 este blocat.
i1,i2

I1 =

I2=VGS1/R

I1=I2

K 'n W1
(VGS1 Vt )2
2 L1
Q

Vt1

VGS1

vGS1

Fig.1.6. Stabilirea curentului de echilibru

SCR Fiori-Crovetti
Readucerea n studiu i aplicaie a unei SCR simple, cu
interconectare n cruce a dou oglinzi de curent, este meritul lui F.
Fiori i al lui P.S. Crovetti [16] (2005). Ei au gsit o soluie simpl de
compensare termic de ordinul I i II a curentului I1 (deci i a celui de
ieire), ce a condus la caliti deosebite ale acestor SCR.
Schema SCR de acest tip este dat n fig.1.7. Ea include o
oglind inferioar de tip Widlar modificat (ca n fig.1.4.c) i o
oglind superioar de tipul simpl pentru cazul folosirii numai a
compensrii termice de ordinul I respectiv o oglind Widlar
invers (cu rezistena R2 plasat n emitorul tranzistorului-diod)
pentru cazul folosirii compensrii termice de ambele ordine.
Compensarea termic de ordinul I este posibil datorit prezenei
tranzistorului-diod M5 dar i a unei anumite valori a rezistenei R1.
Prin valoarea rezistenei se impune valoarea curentului de ieire.

17
+VDD
R2

Oglind Widlar
invers

1 : m

M3

I1

M4

I2=mI1

M1
Oglind Widlar
modificat

M5

M2

M6

Io=I1
Sarcina

R1

Fig.1.7 SCR de tip Fiori-Crovetti plus o ramur de ieire

Ulterior (20082009) au mai fost elaborate de colectivul
nostru, pe principii asemntoare, nc dou tipuri de SCR cu curent
de ieire pe ramur i curent de ieire total [18]. In unele cazuri s-au
obinut performane mai bune dect cu schema din fig.1.7.
In urma unei analize a condiiei de compensare termic de
ordinul I pentru curentul I1 (avnd Io=I1):

R1 =

VTn k n + 2 k VTn

mI 1 k n + 2 k R1

unde intervin coeficienii de temperatur de ordinul I pentru tensiunea

de prag Vtn, mobilitatea n (pentru tranzistoarele nMOS) (ambii
negativi) i rezistena R1, colectivul nostru a stabilit c pentru a se
putea reduce la un minim tensiunea de alimentare VDD, i valoarea
rezistenei R1 (deci aria ocupat de aceasta pe chip) trebuie ca
rezistorul R1 s aib coeficient de temperatur negativ (NTC) i de
valoare absolut ct mai mare. Rezistena R2 a fost adoptat de acelai
tip de ctre Fiori i Crovetti. Pentru R2 cu alt tip de coeficient de

18
temperatur compensarea de ordinul II nu ar mai reui i R2 ar trebui
eventual mutat n sursa tranzistorului M3.
De asemenea, pentru reducerea n plus a valorii rezistenei R1,
trebuie mrit raportul curenilor din ramurile principale: m=I2/I1 >> 1,
prin dimensionarea corespunztoare a limilor W2 fa de W1 i W4
fa de W3. De obicei W3 (tranzistor pMOS) este adoptat de cca. 2 ori
mai mare dect W1 (tranzistor nMOS).
Dac este posibil, lungimea L a canalului se adopt aceeai la
toate tranzistoarele (de ordin >>Lmin) i atunci se dimensioneaz
numai limile W ale canalului tranzistoarelor. In Tabelul de mai jos
sunt date rapoartele dimensionale W/L orientative ale tranzistoarelor
din schema prezentat n fig.1.7 (n m).
M1
3.2/5

M2

M3

M4

M5

M6M3

16/5

6/5

30/5

48.5/5

6/5

Se observ c rapoartele W2/W1 i W4/W3 sunt egale cu 5 deci

rezult, n lipsa rezistenei R2, o valoare a raportului curenilor m5.
Pentru o rezisten R1 tip NTC de 30k (polisiliciu n),
curentul de ieire Io este de ordinul 3A.
Dezavantajele SCR de acest tip sunt:
- consum total de curent de la sursa VDD de valoare mare: (m+2)Io,
- variaia curentului de ieire cu procesul de valoare mare.
SCR total
In cadrul lucrrilor [18] i [19] s-a analizat ideea compensrii
termice de ordinul II a curentului total al unei surse compuse din dou
oglinzi uzuale interconectate n cruce, care are calitatea de a se putea
interconecta simplu cu o sarcin avnd capt la mas ori la sursa de
alimentare, fr a se afecta practic valoarea curentului.
In aceste lucrri se prezint condiiile de compensare termic
de ordinul I i II pentru curentul de referin total. Avnd avantajele
simplitii schemei, al conectrii simple a sarcinii la sursa de curent de
referin, al curentului minim consumat de la sursa de alimentare i, n
cazul unor variante, al performanelor bune n: stabilitatea curentului
de referin, tensiunea minim de alimentare, parametrul SR (LR),
variaia total a curentului cu procesul i temperatura i aria ocupat pe

19
+VDD

It

R2

R3

1 : m
M3

1 : m
M4

I1

I2=mI1

M1

M2

R1

M5

+VDD

It

M3

M4

I1

I2=mI1

M1

M2

R1

M5
It

It

Fig.1.8.a
It

Fig.1.8.b

+VDD

It
R2

R3

M4

M3

1 : m
M3
I1

+VDD

1 : m

I2=mI1

M4

I1

I2=mI1

M2
M1

M2
M1

R1
It

Fig.1.8.c

R1
It

Fig.1.8.d

20
chip, SCR total poate reprezenta o soluie foarte bun n numeroase
aplicaii de circuite CMOS analogice. In fig.1.8 se prezint patru
variante posibile de SCR total, obinute plecnd de la schemele din
fig.1.4.c i fig.1.4.b i adugarea unei rezistene R2 sau R3 n funcie de
coeficientul de temperatur al celor dou rezistoare folosite pentru
realizarea compensrii termice de ordinul II a curentului total It.
Se remarc n special performana record de variaie maxim
a curentului de referin cu temperatura ntr-o gam 0-100oC, de numai
0.017%, realizat de o variant SCR total dat n fig.1.8.a (Widlar
modificat-Widlar-invers [19], ca cea din fig.1.7, cu rezisten R1 de
tip ZTC i R2 de tip NTC) dar i performana n ansamblu a unei alte
variante de SCR total dat n fig.1.8.c (Wilson modificat-Widlar
invers), cu rezistene R1 i R2 de tip NTC, care depete la
majoritatea capitolelor SCR lansat n [17]. Aceasta realizeaz i o
variaie total a curentului cu procesul i temperatura de numai 12,5%.
Aria ocupat pe chip de aceste SCR este relativ redus. Unele
performanele se mai pot mbunti prin creterea raportului m i a
limii rezistoarelor. In concluzie, se poate spune c variantele de SCR
total au pe ansamblu cele mai bune performane atunci cnd se
utilizeaz rezistoare de tipul NTC. In fig.1.9 se prezint forma de
variaie cu temperatura a curentului de ieire (curentul total) pentru o
compensare termic de ordinul II optimizat.
15.66u

15.64u

15.62u

15.60u
0

20

40

60

80

100

- Max(I(V1))
Temperature

Fig.1.9 Variaia redus a curentului de ieire cu temperatura

la compensarea de ordinul II (33nA pentru 100oC)
Folosirea curentului de referin total aduce dou dezavantaje:
- creterea rezistenei R1 n raport cu aceea de la SCR pe ramur

21
care are drept consecin o mic cretere a tensiunii minime de
alimentare i ariei ocupate pe chip,
- necesitatea unei tensiuni de alimentare mai mari din cauza
conectrii n serie a SCR i a sarcinii sursei.
In schimb, n afar de performane mai mult dect bune, SCR
total prezint avantajele:
- curentul redus consumat de la sursa de alimentare (este strict
curentul de referin),
- eliminarea unei ramuri suplimentare de ieire fa de SCR pe
ramur.
SCR cu STR i conversie tensiune-curent
Principiul acestor surse este ilustrat cu schemele din fig.1.10 i
fig.1.11. In prima schem, o tensiune de referin VREF, cu compensare
termic i efect redus al variaiei tensiunii de alimentare (produs de o
STR), este aplicat la intrarea unei surse de curent simple, completat
cu ramur de ieire (ieire prin oglind de curent). Rapoartele
dimensionale ale tranzistoarelor din aceast surs de curent permit
obinerea unei valori dorite pentru curentul de ieire. Valoarea
rezistenei R2 este stabilit dintr-o condiie de compensare termic de
ordinul I a curentului de ieire IREF [17]. Curentul de ieire are
valoarea : IREF=m(VREF-VGS3)/R.

Fig.1.10 Conversie tensiune-curent cu o surs de curent simpl M3-R2

22

Fig.1.11 Conversie tensiune-curent cu surs de curent cu AO

Schema de conversie din fig.1.11 este una clasic, cunoscut de la
aplicaiile amplificatoarelor operaionale. Curentul de ieire are
valoarea : IREF=mVREF/R.

23
CAPITOLUL 2

SURSE DE TENSIUNE
Pentru realizarea numeroaselor polarizri ale AO cu CMOS
dar i pentru furnizarea unor tensiuni de referin destinate altor
circuite, sunt necesare surse de tensiune. De cele mai multe ori acestea
trebuie s fie independente de sursele de alimentare V+ i V- ale
integratului ori/i de temperatura cipului.
Desigur, cea mai simpl surs de tensiune este realizat cu o
diod obinut cu ajutorul unui tranzistor MOS (fig.2.1).
+VDD
IB
Vo= VGS

Fig.2.1 Surs de tensiune cu diod

Dac sursa lucreaz aproape n gol, curentul prin tranzistor este
acelai cu cel al sursei de curent i:
Vo=VGS=Vt+

2I B
2ID
= Vt+
K ' (W / L )
K ' (W / L )

(2.1)

Se observ urmtoarele:
- tensiunea Vo nu depinde practic de VDD,
- se poate uza de raportul W/L pentru a ajusta pe Vo.
- deoarece Vt i (deci K) au coeficieni de temperatur
negativi (scad cu temperatura), exist o compensare parial a celor
dou efecte dar insuficient pentru ca sursa de acest tip s fie de
precizie.
De asemenea, ca i n cazul tranzistorului bipolar, se poate
realiza sursa de tensiune de tip superdiod sau diod
multiplicat (fig.2.2). Aici se obine tensiunea:

Vo=VGS 1 + R 2

R1

24
care se poate ajusta prin VGS (aceasta, la rndul ei, prin W/L ) sau prin
raportul rezistenelor. i aici VGS depinde puin de VDD dar depinde
de temperatur ca n cazul anterior.
+VDD

+VDD
IB

IB
Vo

R2

M2

R2

Vo

M1
R1

VGS

R1

Fig.2.2. Surs superdiod

VGS

Fig.2.3. Surs superdiod

cu compensare termic

Este posibil o compensare termic prin compensarea

reciproc a dependenei de temperatur a mobilitilor n i p a dou
tranzistoare complementare (fig.2.3) [17]. De asemenea, prin
adoptarea unui anumit raport al rezistenelor R1 i R2 se poate aproape
complet anula variaia cu temperatura a tensiunii de ieire (de
referin). Aici valoarea tensiunii de referin este:

R
Vo = 1 + 1 VGS VGSp
R2

iar valoarea necesar pentru R1/R2 este dat de condiia

dVo/dT = 0
Cu aceasta circuitul din fig.2.3 devine o surs de tensiune de precizie
sau de referin (STR). Ea se mai numete PMOS-NMOS cu
compensare termic.
O clasificare sumar a STR ar fi urmtoarea:
- PMOS-NMOS cu compensare termic,
- bazate pe diferen de VGS,
- bazate pe SCR (i cdere pe un rezistor),
- combinaie de STR cu PTAT i STR cu CTAT cu nsumare,

25
- band-gap (cu numeroase variante),
- cu oglinzi de curent interconectate n cruce i compensare
termic de ordinele I i II,
- difereniale bazate pe diferena de Vt, etc.
In fig.2.4 se prezint trei variante ale unei STR, realizate cu
numai dou tranzistoare cu acelai tip de canal, dar dintre care M2
(conectat ca diod) are canalul dopat astfel nct tensiunea lui de prag,
Vt2 s fie redus spre zero [17] (ceea ce se marcheaz pe simbolul
tranzistorului cu un mic zero n centru). Sursele se bazeaz pe
diferena tensiunilor de prag ale tranzistoarelor.
Pentru schema din fig.2.4.a se scrie tensiunea de ieire:
Vref=VGS1- VGS2 =Vt1+
+VDD
IB

2I1

K 1'

(W1 / L1 )

+VDD

M1

Fig.2.4.a

(W2 / L2 )

I2
M2

Vref

2I 2

K 2'

+VDD

IB

M2

- Vt2 -

M1

Fig.2.4.b

R2
Vref
R1

I3

M2

Vref

M1

Fig.2.4.c

unde I1=I2=IB . In aceast relaie, variaiile cu temperatura prin Vt i

prin (sau K) sunt de acelai semn i de valori apropiate, astfel c
exist o compensare termic parial acceptabil. Aceasta se mai poate
mbunti dac cei doi cureni sunt fcui diferii adic, dac se
ajusteaz unul dintre ei.
Astfel, n fig.2.4.b, cu ajutorul divizorului rezistiv se poate
obine o compensare termic optimizat. O procedur asemntoare,
n care divizorul rezistiv este nlocuit printr-o surs suplimentar de
curent, ce poate ocupa arie mai mic pe chip, este dat n fig.2.4.c.

26
Pentru obinerea unor surse de tensiune independente de
tensiunile de alimentare exist cteva soluii. Una dintre acestea
const n realizarea mai nti a unei surse de curent independent de
tensiunile de alimentare, apoi n preluarea unei cderi de tensiune
produs de acest curent pe o rezisten (cu o polaritate sau alta n
funcie de sensul curentului).
De exemplu, folosind sursa de curent din fig.1.5 se extrag doi
cureni cu variaie redus iar cu acetia, pe cte un rezistor nseriat, se
pot obine tensiuni de referin. Din pcate, aceste surse nu sunt
independente i de temperatur dect dac la ele se aplic i o
compensare termic cel puin de ordinul I.
O surs bun, independent de temperatur, ar trebui s aib
un coeficient de temperatur de cel mult 100ppm/C sau :
Vref
10-4/C
Vref T
Pentru a se realiza performane de acest gen trebuie folosite
surse de tensiune de referin de tip band-gap.
2.1 Surse de tensiune de referin de tip band-gap
Dintre toate circuitele concepute ale surselor de tensiune de
referin (STR) independente de sursele de alimentare i de
temperatur cu CMOS, circuitele de tip band-gap s-au dovedit cele
mai bune pn n prezent. Acest tip de surse a fost realizat la nceput
n tehnologia bipolar i abia mai trziu n CMOS. Denumirea lor
provine de la faptul c tensiunea de referin furnizat este egal cu
limea benzii interzise (band gap) a atomilor de siliciu, adic
VBG1,2V. Expresia tensiunii de referin are forma:
VREF=VBG=VBE+NVT
Unde VT este tensiunea termic a tranzistorului bipolar iar N este o
constant ce trebuie s aib valoarea 23, cnd are loc compensarea
termic de ordinul I a tensiunii de referin [2].

STR band-gap cu tranzistoare n regim sub-prag

n fig.2.5 se prezint o prim schem , mai simpl, de surs de

27
tensiune de referin (STR) de tip band-gap [17]. Tranzistorul bipolar
pnp-substrat notat Q1 este conectat ca diod.

Fig.2.5. Surs de referin de tip band-gap n regim sub-prag

Oglinzile cu tranzistoarele M1...M4 formeaz o bucl nchis cu
un ctig de curent iniial n bucl >1. Deci curentul n ambele ramuri
crete pn ce se realizeaz un echilibru. n acest moment ctigul de
curent n bucl se reduce la 1 datorit cderii VR1 pe rezistena R1.
Dac se presupune c M1...M4 lucreaz n zona sub-prag (inversiune
slab) (cnd caracteristicile tranzistoarelor MOS se aseamn cu cele
ale tranzistoarelor bipolare) i c VDD este suficient de mare nct s
asigure saturaia curentului de dren, atunci VR1 se poate scrie:
S1 S4
(2.2)
VR1 = VTln
= IR1R1
S2 S3
cu S i = (W / L )i iar VT tensiunea termic cunoscut.
Deci cderea VR1 depinde numai de VT i de raportul
dimensional W/L al tranzistoarelor. Apoi, pentru oglinda M4,M5 se
poate scrie:

28
IR1 S 4
=
IREF S5

(2.3)

Rezolvnd din (2.2) i (2.3) curentul IREF (din emitorul lui Q1) rezult:
VT S 5
S 2S 3

ln
IREF =

R1 S 4
S 1S 4
Atunci, tensiunea de referin (culeas ntre borna de ieire i
cea de mas) va fi:
R 2 S5 S 2 S3
VT = VBE1 +NVT
ln
VREF = VBE1 + IREFR2 = VBE1 +
R 1 S 4 S1S4
adic relaia de form cunoscut de la schema cu tranzistoare bipolare.
Dependena de temperatur a tensiunii VBE1 (a lui Q1) se
consider acum, mai exact, la un curent de emitor constant, n funcie
de valoarea ei la o temperatur T0 dat (de exemplu la 300K):
T
T
T

+ VTln
(2.4)
VBE1(T) = VBG 1 + VBE0
T0
T0
T0
Aceast relaie este mai exact dect cea simpl folosit la sursele
band-gap cu bipolare. Aici T=temperatura (variabil), VBG =
tensiunea band-gap a siliciului la 0K (n jur de 1,2V, dat de limea
benzii interzise n eV mprit la sarcina electronului e), VBE0=
tensiunea pe jonciunea emitoare la temperatura T0, = constant de
fabricaie (tipic 3,2). Se nlocuiete VBE1 cu VBE1(T) n VREF de sus.
Impunnd condiia de independen termic tensiunii VREF,
dVREF/dT=0, rezult:
T (VBG - VBE0 )
+
N=
T0
VT
Cu aceasta, relaia tensiunii de referin devine :

VREF = VBG + 1 + ln

T
T0

VT

Aceast relaie este mai exact dect VREF VBG , dat la surse cu
bipolare. Ecuaia arat dependena de temperatur a lui VREF .
Din relaia constantei N (determinat mai sus) :

29
N=

R2 S 5 S 2 S 3

ln
R1 S 4 S1 S 4

se poate acum calcula valoarea rezistenei R2 necesar pentru

compensarea termic (cu R1 adoptat).
Intru ct tranzistoarele MOS din schem lucreaz n regim de
inversiune slab, unde se aseamn cu cele bipolare, dioda realizat cu
Q1 poate fi nlocuit cu o diod MOS [17].
Pentru funcionarea corect a schemei din fig.2.5 mai trebuie
luate urmtoarele precauii:
- tranzistoarele MOS trebuie s fie n regim de inversiune
slab chiar i la cea mai mare temperatur de lucru;
- curenii reziduali, n special ai tranzistoarelor cu canal p,
(care sunt n insule n) trebuie s fie minimizai pentru ca ei s nu
devin surse principale de erori la temperaturi mari;
- circuitul trebuie completat cu un circuit de pornire, deoarece
el mai are o stare stabil de funcionare la curent nul prin toate
tranzistoarele (circuitul de pornire, asemntor cu cel din fig.1.5, iese
din funciune dup ce se atinge starea stabil);
- rezistena de ieire n dren a tranzistoarelor trebuie s fie
suficient de mare pentru ca s se asigure funcionarea corect a
oglinzilor; acest lucru se poate obine la tranzistoare cu canal lung sau
la oglinzi Wilson ori cascod.
O astfel de surs de tensiune de referin bine realizat, poate
atinge un coeficient de temperatur de 70 ppm/C pentru gama de
temperatur 065C. Puterea disipat pe circuit atinge doar 10W [2].

Surs de tensiune de referin band-gap cu 3 diode

Este dat n fig.2.6 i include trei tranzistoare bipolare. Oglinzile simple
pot fi cascode, cnd curenii depind mai puin de sursa VDD [1].
Curentul tranzistorului M5 este fcut dependent de VT (PTAT).
Astfel, pe bucla jonciunilor emitoare ale tranzistoarelor Q1 i Q2 se
poate scrie relaia cunoscut:

IR=VBE1-VBE2=VT ln I ln I = VT ln I co 2 = VT ln n

I co1

I co 2

I co1

30
deoarece VGS1=VGS2. Intru ct IREF=mI, se produce pe rezistena kR o
cdere de tensiune dependent de VT. Avem acum:
VREF = VBE3+IREFkR = VBE3+(mklnn)VT = VBE3+ NVT
Se constat c circuitul este ntr-adevr o surs de tensiune band-gap,
unde constanta N trebuie s fie egal cu 23. Prin alegerea potrivit a
lui k, ce intr n N, rezult compensarea termic a tensiunii VREF.

Fig.2.6. Surs de tensiune band-gap

Surs de tensiune band-gap cu amplificator diferenial i diode

Circuitul din fig.2.7 reprezint o surs de tensiune de tip bandgap asemntoare cu o schem realizat cu tranzistoare bipolare i
diode [17].
Punctele 1 i 2 au poteniale foarte apropiate datorit
amplificrii de tensiune mari a amplificatorului diferenial cu sarcini
active. Deci:
I1R1 = I 2R 2

De asemenea VD1=VD+VD2 sau:

sau

I1 R 2
=
I 2 R1

31
VD = VD1 VD 2 = VT ln

I1
I /n
nI
R
VT ln 2
= VT ln 1 = VT ln n 2
I2
Io
Io
R1

Cderea de tensiune pe R2 este:

I2 R 2 =

VD
R
R
R = 2 ln n 2 V
R 3 2 R 3 R1 T

iar tensiunea de ieire:

R
R
Vref = I1R1 + VD1 = I2R2 + VD1 = VD1 + 2 lnn 2 VT = VD1 + NVT
R1
R3
+VDD

A DIF

CMOS

Vref

I1

I2

R1

VD

1
D1

n diode

R2
R3

R2

2
V D
VD1
VD2
D2

R3

Fig.2.7. Surs band-gap cu diode

Se constat c VT este multiplicat cu o constant N precis
(depinde de rapoarte de rezistene) i c expresia lui Vref este aceea a
unei surse de tensiune de referin de tip band-gap. Rezult Vref
1,2V.
Condiia pentru compensare termic a tensiunii Vref este
cunoscut din paragraful anterior [2]: N=23.
Diodele se pot realiza uor n tehnologia CMOS (o difuzie p
ntr-o insul n dac substratul este p). De obicei numrul diodelor este

32
mare i rezistenele sunt mari pentru a se lucra cu cureni mici. La
tehnologiile actuale rezistenele se realizeaz cu rezisten pe patrat
mare, subiri i ocup doar 25% din aria pe siliciu a circuitului.

Surs de tensiune sub-bandgap

n circuitele integrate analogice alimentate cu tensiuni mici
(1,2...2V) sunt uneori necesare surse de tensiune de referin de valori
mai mici dect 1,25V tensiunea band-gap - obinut cu scheme
obinuite.
I1
T1

I2=I1
T2

A dif.

I3=I1
T3

+VDD

2
I2a

CMOS

1
I1a

I1b
R1

D1

VD1

VD2

R3

Vref

I2b

(Rs= )

R2

R4

ID2
D2

n diode

Fig.2.8. Surs de tensiune sub-bandgap

Schema din fig.2.8 [20] este o surs de tensiune de tip bandgap de tensiune redus (sub 1,2V). Se folosesc tranzistoare MOS
identice, R2=R1 , poteniale egale n punctele 1 i 2, i 1+ n diode
identice.
Rezult cderi de tensiune egale pe R1 i R2 i cum aceste
rezistene sunt egale avem I1b=I2b . Cu aceasta i avnd I2=I1 din
schem, rezult
I1a +I1b =I2a +I2b deci I2a =I1a si ID2 =

Se poate scrie de asemenea:

I2a I1a
=
n n

33
V=VD1VD2 =VT ln

Cu

I1b =I2b =

VD1
R2

i I2a = V
R3

I1a
I /n
VT ln 1a =VT lnn
Io
Io

rezult:

I1 = I 2 = I 3 = I 2a + I 2 b =

VT ln n VD1
+
R3
R2

deci tensiunea de ieire, egal cu cderea pe R4 , va fi:

V
R

V ln n
R4
=
Vref = I 3 R 4 = R 4 D1 + T
VD1 + 4 ln n VT
R3
R2
R2
R3

Se obine o formul asemntoare cu aceea a unei surse band-gap

clasice, cu observaia c fracia R 4 /R 2 se poate lua i subunitar, astfel
nct s se obin o tensiune de referin < 1,2V. Se poate scrie:
Vref =

R
R4
R R
R
R
VD1 + 2 4 ln n VT = 4 VD1 + 2 ln n VT 4 1,2V
R2
R2 R3
R2
R3

R2

deoarece paranteza reprezint o tensiune band-gap obinuit,

corespunztoare lui N=23 cnd este compensat termic.
Tensiunea de alimentare a schemei trebuie s depeasc doar
cu cteva zecimi de volt valoarea VD=0,6V, dac Vref 0,6V. Vref se
modific foarte puin cu VDD i cu doar cca. 3mV pentru o variaie a
temperaturii de 100C. S-a mai propus o mbuntire a calitii sursei
prin compensarea efectului de ordinul 2 al temperaturii asupra
tensiunii de ieire (ntlnit n relaia 2.4) obinndu-se astfel una dintre
cele mai performante surse de tensiune band-gap.

2.2 Surs de tensiune de referin de tip Vt

Este sursa de tensiune cea mai stabil termic i de asemenea,
independent de sursele de alimentare (fig.2.10) [2]. Cele dou
tranzistoare principale au acelai raport W/L dar sunt de tipuri diferite:
T2 este cu canal n indus (cu mbogire) iar T1 este cu canal n iniial
(cu srcire). Tensiunile lor de prag Vt sunt:
Vt2 0,5...1,5V, Vt1 -1...-4V.
Tranzistoarele au aceleai dimensiuni i acelai curent de
dren. Pe circuitul ce include tensiunile de intrare ale tranzistoarelor se
poate scrie:

34
Vref = VGS2 VGS1 = (Vt2+V) - (Vt1+V) = Vt2-Vt1 = Vt
(deoarece cantitile V sunt aceleai). Aceast tensiune este de
ordinul 2...4V i este greu de realizat de valoare exact n schema din
fig.2.10.
+VDD

I (35A)
-

VDS1= VDS2
T1

Vref

T2
VGS2
W/L=50/10

VGS1
W/L=50/10

2I (70 A)

-VSS
Fig.2.9. Surs de tensiune de referin de tip Vt
n continuare se va comenta relaia aproximativ a lui Vt :
Vt

Qio
Cox

Qio = sarcina indus n canal pe unitatea de arie la T1;

Cox = capacitatea pe unitatea de arie poart-canal.
Aceasta este foarte puin dependent de temperatur (50ppm/C). Dar,
prin modificarea uoar a dimensiunilor unui tranzistor fa de cellalt,
dependena de temperatur se poate reduce i mai mult (de la
50ppm/C la 5ppm/C prin creterea raportului W/L al lui T1).
Tensiunea Vref = Vt rezultat depinde ns de procesul de
fabricaie i nu poate fi precis impus. Pentru ajustarea tensiunii de
referin spre valoarea prescris se folosete schema modificat din
fig.2.11. Aici:
Vout = Vref (1 + R 2 R 1 )
cu:

35
astfel c, prin R1 sau R2, se poate face ajustarea (pe chip) a tensiunii de
ieire.
+VDD
I

I
-

Vout

T1

T2
Vref=Vt

R1
R2

2I
-VSS

Fig.2.10. Ajustarea tensiunii de ieire

36

CAPITOLUL 3

ETAJE DIFERENIALE
3.1. Etajul cu sarcin rezistiv
Este realizat ca n fig.3.1, cu tranzistoare NMOS (canal n
indus) [7],[2]. Substratul tranzistoarelor este legat la terminalul VSS i
nu mai este figurat. Sarcina etajelor difereniale este de obicei
capacitiv (intrri pe pori de MOS din etajul urmtor).
VDD
RL

RL
v o1 vod

i1
T1
vi1

vGS1

CL1

v o2

i2

CL2

S
vM

T2

vGS2

vi2

IB
VSS

Fig.3.1. Etajul diferenial simplu

Se va studia mai nti caracteristica de transfer vod =f(vid) (sau
comportarea la semnal mare) a etajului. Tensiunea de ieire ce se
calculeaz va fi cea diferenial iar la intrare se va considera tot
tensiunea diferenial (aceasta este amplificat de ctre amplificator i
de aici i provine denumirea). Atunci pe bucla RL CL1 CL2 RL :
v od = v o1 v o 2 = i 2 R L i1 R L = R L (i 1 i 2 ) = R L i od

unde s-a introdus curentul de ieire diferenial iod = i1-i2 .

37
Avnd curentul de polarizare IB = i1+i2 , se pot scrie relaiile
i1 =

1
( I B + i od )
2

i2 =

1
( I B i od )
2

(3.1)

(prin rezolvarea ultimelor dou ecuaii).

Tensiunea diferenial este definit: vid = vi1 vi2 i este egal cu:
vid =vGS1-vGS2

(3.2)

(vezi bucla de intrare n fig.3.1). Se folosesc pentru tensiunile vGS

relaiile deduse din ecuaia curentului unui tranzistor MOS n saturaie:
v

GS1

= Vt +

2i1
K

v GS 2 = Vt +

2i 2
K

(3.3)

cu K=KW/L, unde K este transconductana de proces notat Kn

pentru NMOS sau Kp pentru PMOS ; W=limea canalului, L=
lungimea canalului, Vt= tensiunea de prag.
Aici s-au considerat tranzistoare identice (de acelai raport
W/L) i s-a neglijat efectul tensiunii VDS asupra lui iD. nlocuind
ecuaiile (3.3) n (3.2) rezult :
v id =

2
K

( i1

(3.4)

i2 )

sau, folosind ecuaiile (3.1) n aceasta din urm :

1+

i od
i
1 od =
IB
IB

K
v id
IB

(3.5)

Aceasta este o ecuaie de legtur ntre iod i vid [2], ce trebuie

rezolvat pentru c iod este cel ce conduce la vod care ne intereseaz n
final. Rezolvarea este dat n [2].
Deoarece vod este proporional cu iod prin relaia vod = -RL iod,
caracteristica de transfer a amplificatorului diferenial cu sarcini
rezistive n drene are forma dat n fig.3.2 [2]. Pe ea se pot citi
excursii maxime de tensiune de intrare diferenial i de tensiune de
ieire diferenial. Acestea se limiteaz n practic la distana dintre

38
vod

RLIB

-2(VGS-Vt)
-(VGS-Vt)

0
(VGS-Vt)

vid

2(VGS-Vt)

-RLIB

Fig.3.2. Caracteristica de transfer a etajului diferenial

punctele A i A sau chiar sub ele. n punctele B sau B ntregul curent
IB trece printr-un singur tranzistor, cellalt fiind blocat. Caracteristica
este neliniar.

Comportarea la semnal mic

Pentru valori mici ale tensiunii vid (n jurul originii n fig.3.2)
rezult din ecuaia (3.5):
i od
=
IB

Kn
v id
IB

i din aceasta:

i od =
Rezult

K n I B v id = g m v id

vod = -RLiod = -gmRLvid ,

unde gmRL = ctigul n tensiune, acelai cu cel al unui amplificator

cu un tranzistor.
La tranzistorul MOS transconductana gm este mult mai mic
dect la bipolare (tipic de 10...40 de ori pentru situaiile obinuite).
Transconductana, la un curent oarecare de dren, multiplicat cu

39
rezistena de ieire a tranzistorului d o imagine a cstigului de
tensiune la joas frecven:
g m ro

2L
2L
VE =
VGS Vt
VGS Vt

dx d

dv DS

unde paranteza reprezint pe VE, xd este limea regiunii srcite din

apropierea drenei, iar L este lungimea canalului (fig.3.3) [14].
VDS
S

VGS

G L

n+

xd

n+

Fig.3.3. Seciune prin tranzistor cu regiunea de trecere

a jonciunii canal-substrat
Rezult urmtoarele aspecte:
- La un curent de dren fixat, reducerea lungimii L a canalului
duce la scderea amplificrii;
- De asemenea, reducerea limii W a canalului are acelai
efect la un ID impus pentru c VGS crete dac W scade.
Din aceste motive dimensiunea minim a tranzistoarelor este
dictat de amplificarea ce trebuie realizat. Pentru a realiza amplificri
satisfctoare, dimensiunile W i L ale tranzistoarelor din AO sunt
mai mari dect cele din partea digital, aflat pe acelai chip (n
tehnologie CMOS, impus de partea digital).
Observie: Dimensiunile tranzistorului sunt limitate inferior i din
considerente de zgomot.
- Ctigul de tensiune este invers proporional cu ID (deoarece
VGS -Vt este proporional cu ID ). El devine comparabil cu cel al
tranzistoarelor bipolare, n domeniul subprag (fig.3.4.) al
funcionrii tranzistorului (la VGS < Vt , cnd n aparen tranzistorul
MOS este blocat).

40
gmro

Domeniul sub prag

5002000

1A

10A

100A

1mA

ID

Fig.3.4. Ctigul de tensiune n funcie de curentul de dren

Pentru amplificatoare de vitez mare ( SR mare) nu se poate
ns folosi un curent de dren redus (vezi SRIB / Cc ).
- Ctigul de tensiune este funcie i de doparea zonei canalului
deoarece dxd / dVDS scade la creterea doprii. Se practic deci o
dopare mai puternic n zona canalului, prin implant ionic, obinnduse astfel un ctig de tensiune mbuntit.
3.2. Etaje cu sarcini active
Pentru creterea ctigului de tensiune se utilizeaz sarcini
active (fig.3.5). La T3 i T4 i la cele din sursa de curent IB substratul
este legat la terminalul S iar la T1 i T2 substratul este legat la VSS.
Se consider mai nti cazul cnd sarcinile active sunt surse de
curent mperecheate, la care analiza coincide cu aceea a unui etaj
simplu cu un tranzistor .
Apare ns problema polarizrii sarcinilor active ce lucreaz ca
surse de curent. Acestea trebuie polarizate cu o astfel de tensiune nct
s dea doi cureni care nsumai s fac exact IB. Acest lucru este ns
destul de dificil de obinut .
In fig.3.6 se prezint o alt schem n care polarizarea surselor
mperecheate se realizeaz printr-o reacie (de mod comun)[2].
Reacia asigur meninerea egalitii:
ID3+ID4= IB

41
+VDD
Polarizare

T3

T4
CL

vi1

vo1

vo2

T1

T2

Surse
mperecheate

vi2

IB
-VSS

Fig.3.5. Etaj diferenial cu sarcin activ simetric

Aici tranzistoarele T5 i T6 conectate ca diode, mpreun cu
rezistorul RB, impun curentul ID=IB/2 ( vezi rapoartele 1:2 i 1:1 ntre
W/L de la tranzistoare). Tranzistoarele T3, T4 i T5 au acelai raport
W/L i aceeai polarizare VGS dar rapoartele W/L pentru T6 i T7 sunt
n raport de 1:2.

sau:

T5
(D)

ID
RB

1 : 1

+VDD
T3

1 : 1

T4

CL
ID
vi1

Surse mperecheate

ID
T1

T2

vi2

IB=2 ID
T6
(D)

1 : 2

T7
-VSS

Fig.3.6. Etaj diferenial cu sarcini active mperecheate

polarizate prin reacie

42
Astfel, curentul lui T7 este IB=2ID adic exact suma curenilor
prin T1 i T2. Combinaia T6 cu T7 este oglind de curent. La fel, T3,
T4, T5, formeaz o oglind de curent multipl.
Nesimetria tranzistoarelor din aceste oglinzi (produs de
imprecizia de fabricaie) i inegalitatea tensiunilor VDS pot produce
erori n mperecherea (egalitatea) curenilor prin T1 i T2 . Astfel, dei
schema din fig.3.6 pare performant n prim analiz, ea se va utiliza
mai rar din cauza impreciziei n realizare.
Utilizarea unei oglinzi simple ca sarcin pentru etajul
diferenial conduce la un circuit cu autopolarizare. Aceasta
corespunde schemei simple realizat cu bipolare (fig.3.7) [1], [2].
+VDD
1 : 1

T3

T4

i1

i1
Iesire nesimetric

IB/2
vi1

i1

IB/2
T2

T1
vM
IB

i1

2i1
ro

vo2
CL

vi2

ro = r o2 || r04

-VSS
Fig.3.7. Etaj diferenial cu sarcin activ tip oglind simpl
Dac T3 si T4 sunt bine mperecheate, atunci curenii lor de
dren sunt apropiai i curg cureni aproximativ egali prin T1 si T2.
Simetria (pentru cureni) este mai bun dect la bipolare. Rmne
totui un efect Early. Faptul c tensiunile continue pe dioda T3 i
pe tranzistorul T4 sunt mult diferite conduce la nesimetria curenilor
de dren i la decalaje (offseturi) mari la intrri.

43
Rezistena de sarcin ro dat de ro2 || ro4 este aici extras n
exterior. Ieirea nesimetric este impus de faptul c tensiunea
variabil n drena lui T1 este neglijabil din cauza valorii reduse a
rezistenei dinamice prezentat de dioda T3 (aceast valoare este
aproximativ 1/gm3). Tranzistorul T4 ofer o rezisten de ieire mult
mai mare ro4 la joas frecven.
Curentul alternativ prin sarcin este 2i1 (unde i1 este curentul
variabil prin tranzistoarele T1, T2). Ca i la schema cu bipolare,
oglinda de curent face conversia de la ieire simetric la nesimetric
fr pierdere de amplificare (double to single conversion).
Ctigul (amplificarea) de tensiune
n gol, la joas frecven, ctigul etajului (din fig.3.7), cu
vo1 0, este:
A vo

v
v vo2
v o2
2i1 ro
= od = o1
=
=
=
v id
v i1 v i 2
v i1 v i 2
v i1 v i 2

v i1 v i 2
ro
2
= g m ro
v i1 v i 2

2g m

care, conform ateptrilor, d : A vo = g m ro

adic acelai rezultat ca i schema cu ieire diferenial (simetric).
Rezistenele ro2 si ro4 se fac de obicei la fel de mari pentru c
atunci ro = ro2 || ro4 este maxim. Rezistena ro2,4 a unui MOS are
formula :
ro 2, 4 =

V L
1
= E
g ds
ID

(3.6)
unde: VE = tensiunea Early / L , (n [V/]), L = lungimea canalului iar
VEL=VA (tensiunea Early). Se poate mri ro2,4 prin creterea lui L.
Observaie : Sarcina capacitiv (CL) schimb funcionarea
etajului numai la frecvene suficient de mari, deoarece la joas
frecven XCL >> ro (XCL la 1000 Hz este de ordinul n10M).
Banda de frecven a etajului diferenial
Este impus de polul dominant introdus de capacitatea CL de
sarcin i Cpar din drena lui T2 , aflate n || ro (nod cu impedan mare):

44
B

2ro C L + C par

Ali poli, dar nedominani, sunt provocai de capacitatea

parazit din drena lui T1 i uneori (cnd vM~0) de capacitatea parazit
din nodul comun al terminalelor S ale lui T1 i T2 (noduri cu
impedan mic).
Viteza de cretere a tensiunii de ieire (SR = slew rate)
La etajul diferenial cu sarcin activ oglind, o tensiune de
intrare de valoare
2 (VGS Vt ) sau 2I B / K (vezi fig.3.2) este
suficient pentru a face ca tot curentul IB s treac printr-un singur
tranzistor de intrare. Se va aprecia factorul SR pentru cazul unui astfel
de semnal mare de intrare [2].
Oglinda de curent urmrete practic instantaneu acest curent,
astfel c un curent constant de valoare IB este forat prin condensatorul
CL. Panta tensiunii de ieire va fi atunci limitat i va reprezenta
tocmai parametrul SR :
SR =

dv o
dt

=
max

d(I B t / C L ) I B
=
dt
CL

cu dv0 = dQ / CL i Q = IBt , IB = ct. Deci parametrul SR se poate

mri dac se lucreaz la cureni IB (deci ID) mari. Oricum, se
realizeaz SR mai mare dect la etajele difereniale cu tranzistoare
bipolare.
Capacitile parazite din alte noduri fac s scad fa de IB
curentul ce l ncarc pe CL. Deci SR se mai reduce cu ceva. Din
acelai motiv, la creterea tensiunii vo , SR este mai mare dect cel de
la scderea tensiunii vo .
Performanele de zgomot
Pentru un etaj diferenial cu sarcin activ de tipul oglind de
curent simpl (fig.3.7) zgomotul echivalent total de la intrare este mai
mare dect cel al unui singur tranzistor [1],[14]:
v 2zgeq .tot

v 2zgeq .1

v 2zgeq.2

g
+ m 4
g m2

2
v zgeq .3 + v 2zgeq .4

45
n care s-au considerat egalitile gm1= gm2 , gm3 = gm4. Se constat c
zgomotul tranzistoarelor principale, T1 si T2 (de intrare) se regsete
integral n zgomotul total, n timp ce contribuia tranzistoarelor din
sarcina activ (oglinda) este redus cu un factor (acesta se face
subunitar). Exploatarea acestei chestiuni se are n vedere la proiectare.
n continuare se pun separat n eviden zgomotul de tip 1/f i cel
termic.
Astfel, avnd expresia puterii de zgomot de tip 1/f (de
licrire) pentru un tranzistor n intervalul de frecven f :
K F f
v 2zgeq.f =
2
f
WLCox
cu ajutorul relaiei zgomotului total al etajului diferenial de mai sus se
obine (pentru schema din fig.3.7) :
K Fp p L22 f
K Fn
2
1 +

v zgeq
=

2
.f .tot
2
K Fn n L24 f
W2 L 2Cox

cu p/n =1/2,5 i n care s-a folosit pentru gm relaia :

g m = 2KI D = 2K

W
ID
L

unde K = Cox i s-a inut cont de tipul tranzistoarelor (canal n sau

canal p). Factorul:

K Fp p L22
21 +

K Fn n L24

se cheam factor de exces de zgomot 1/f i arat de cte ori este

mai mare zgomotul etajului diferenial fa de cel al unui singur
tranzistor. Acest factor se poate reduce spre valoarea 2 dac se
realizeaz L4 suficient de mare fa de L2. Se constat c zgomotul
total de tip 1/f nu depinde de W3 = W4 . n schimb, el se poate reduce
prin creterea limii W1 = W2 .
Pentru zgomotul termic [14], avnd expresia corespunztoare
unui singur tranzistor n intervalul f :
v 2zgeq .t

8kT 1
f
3 gm

46
se obine n acelai mod pentru etajul diferenial:
v 2zgeq.t .tot

cu

p (W4 / L 4 )
8kT 1
2 1+
f
3 g m2
n (W2 / L 2 )

g m = 2C ox

W
ID
L

Intervine i aici un factor de exces de zgomot termic:

p (W4 / L 4 )
21 +

n (W2 / L 2 )

cu p / n 1 / 2,5 i se observ c pentru reducerea zgomotului

trebuie ca fracia:

(W / L )2

/ (W / L )4

s fie fcut cel puin de cteva uniti adic (L/W)2<(L/W)4. Cu alte

cuvinte, trebuie ca transconductana gm2 s fie de cteva ori mai mare
dect gm4.
Se constat n final c ambele tipuri de zgomote analizate
pentru etajul diferenial scad dac: gm2 >>gm4. n cazul unor pretenii
deosebite de zgomot redus, este bine ca tranzistoarele principale (T1 ,
T2), s fie de tipul cu canal p, iar cele de sarcin, cu canal n. Aceasta,
pentru c zgomotul tranzistoarelor cu canal p este considerabil mai
mic dect al celor cu canal n.
Pentru celelalte tipuri de etaje difereniale rezult relaii i
concluzii similare privind zgomotul echivalent total la intrare. Dac se
folosete ieire diferenial, zgomotul tranzistoarelor de sarcin
dispare. Sursele VDD si VSS precum i sursa de curent IB nu contribuie
practic la zgomotul total echivalent al etajului diferenial.
Tensiunea de decalaj sau offset
Tensiunea de offset a unui etaj diferenial are dou componente
: una sistematic i alta aleatoare.
Prima rezult din proiectarea circuitului (n special a
amplificatorului complet cu mai multe etaje) i exist chiar dac
dispozitivele din etajul diferenial de intrare se mperecheaz ideal.

47
Este vorba de impunerea corect a rapoartelor dimensionale W/L ale
tranzistoarelor pentru realizarea curenilor necesari pe traseul comun
din surse i din etajul urmtor cuplat direct cu primul (cum se va
studia la amplificatorul operaional).
Aici se va prezenta doar problema offsetului aleator datorat
nemperecherii perfecte a dispozitivelor din etajul diferenial (de
intrare) [1].
Pentru schema etajului diferenial din fig.3.5, considernd
numai nemperecherea tensiunii de prag i a raportului dimensional
W/L, offsetul aleator este determinat de diferena tensiunilor VGS :
Vio = VGS1 VGS1 = Vt1 +

2I D1
Vt 2 +
K (W / L )1

2I D 2
K (W / L )2

Dac se introduc diferenele ntre mrimile ID1 ID2 , Vt1 Vt2 ,

(W/L)1 (W/L)2 i valorile medii ale perechilor acestora, iar curenii
de dren se scriu n funcie de rapoartele dimensionale ale
tranzistoarelor oglinzii de curent i de gm , se obine (n cazul cel mai
defavorabil cnd termenii au acelai semn):
Vio = Vt12 + Vt34

g m4 (VGS Vt )1,2
+
g m2
2

(W / L)12 (W / L)34
+

(W / L)3,4
(W / L)1,2

unde:
Vt1-2 reprezint nemperecherea (nesimetria) tensiunilor de
prag ale tranzistoarelor principale;
Vt3-4 reprezint nemperecherea (nesimetria) tensiunilor de
prag ale tranzistoarelor oglinzii de curent.
Al doilea termen se reduce prin realizarea condiiei gm2 >> gm4
care concord cu aceea de reducere a zgomotelor.
Termenul al treilea reprezint nesimetria rapoartelor
dimensionale ale tranzistoarelor. El se poate reduce doar prin
asigurarea funcionrii tranzistoarelor la VGS Vt redus, deci la curent
redus de dren.
Pentru reducerea offsetului exist totui soluia geometriei cu
centru comun. Aceasta micoreaz eroarea geometric prin dublarea
ariei tranzistoarelor (realizarea fiecrui tranzistor din dou conectate

48
n paralel) i eroarea cauzat de diferena de temperatur printr-o
simetrizare termic.
Factorul PSRR (power supply rejection ratio sau SVRR - supply
voltage rejection ratio)
Acest factor este de importan considerabil n proiectarea
amplificatoarelor cu MOS interne. Un motiv este acela c n
sistemele analogdigitale complexe circuitele analogice trebuie s
coexiste pe acelai chip cu cantiti mari de circuite digitale. Chiar
dac se fac pe chip trasee de alimentare separate pentru prile
analogic i digital, este greu s se evite total cuplajul dintre ele deci
zgomotul digital n sursele analogice.Dac aceste semnale ptrund
prin cuplaj n calea de semnal analogic mic stric raportul semnal /
zgomot al circuitului.
O analiz mai extins a factorului PSRR se va face la capitolul
de amplificatoare operaionale. Aici se arat modul n care intervin la
nalt frecven ci de cuplare ntre sursele de alimentare i calea de
semnal la etajul diferenial. Cuplarea are loc prin intermediul
capacitilor parazite ale tranzistoarelor din etajul diferenial (de
intrare) de la VSS, direct pe intrrile AO (fig.3.8).
+VDD
IB

Cgs

In

T2

T1

Cgd
T3

-VSS
Fig.3.8. Cuplajul dintre sursele de alimentare i intrare

49
Dac la intrarea lui T1 este conectat o capacitate (la
integratoare, filtre active sau circuite de eantionare - memorare)
atunci acolo intervine un divizor capacitiv, la care se poate estima
semnalul parazit introdus pe intrarea AO. Cnd nodul In are
impedana mare, semnalul parazit transmis este i mai mare.
Cauzele apariiei semnalelor parazite de la sursele de
alimentare n drena i sursa lui T1 si T2 sunt prezentate n continuare,
mpreun cu soluiile pentru mbuntirea rejeciei acestor semnale :
a). Transmiterea variaiei sursei -VSS n drenele tranzistoarelor
T1 , T2 (n special la T1 prin dioda cu rezisten redus T3); soluia
poate consta n folosirea configuraiei cascod pentru tranzistoarele
principale (cu tranzistoare nseriate n drenele lui T1 si T2).
b). Variaia curenilor de dren ai tranzistoarelor T1 , T2 cnd
referina sursei de polarizare IB depinde de tensiunea unei surse VDD
sau VSS , variaie transmis i asupra tensiunilor VGS (pe capacitatea
Cgs); soluia const n folosirea unei surse de curent IB independent
de VDD si VSS .
c). Variaia polarizrii substratului la T1 si T2 dac substratul
este legat la sursa VDD (sau la un potenial dependent de VDD),
transmis asupra tensiunii de prag Vt i deci asupra lui VGS. Soluia se
afl n legarea insulei n (substratul) a tranzistoarelor T1 , T2 la sursa
tranzistoarelor respective (atunci tranzistoarele cu canal p din sursa de
curent IB vor avea insul n separat, legat la +VDD).
d). Cuplaje prin ncruciri ntre conexiunile AO i ale
sistemului complet, ceea ce oblig la realizarea unui layout dup
anumite principii.
Factorul CMRR
Pentru creterea factorului CMRR al etajului diferenial e
necesar s se asigure urmtoarele condiii :
- conductana gm ct mai mare la tranzistoarele principale,
- rezistena de ieire ro a sursei de curent de polarizare IB (din
ramura comun) ct mai mare (lucru realizabil prin creterea
lungimii canalului),
- dac este posibil, s se foloseasc sarcin activ cu surse
mperecheate i ieire diferenial.

50
CAPITOLUL 4

AMPLIFICATOARE OPERAIONALE
4.1. Performane impuse AO cu CMOS
Performanele impuse AO ce vor fi realizate ca i componente
de sine stttoare (singure pe chip) sau ca i componente ntr-un
sistem integrat difer adesea. Cea mai important diferen const n
faptul c, pentru AO de uz general (singure n capsul), trebuie
asigurate performane independente de ncrcare a ieirii prin sarcin
rezistiv (ce coboar pn la 2k sau chiar 1k) sau prin sarcin
capacitiv (de ordinul a ctorva sute de pF). Pentru un AO intern
dintr-un sistem integrat, sarcina amplificatorului este definit exact i
este adesea pur capacitiv (cu valoare de civa pF).
Intr-un sistem integrat, numai unele dintre AO incluse trebuie
s comande o ieire a chipului, unde sarcina rezistiv i capacitiv
este important (mare) i cu diverse valori. Pentru comanda acestor
ieiri sunt necesare AO denumite buffere, ce difer ca structur de
cele interne- ale cror ieiri nu ajung la pinii chipului pentru a se
folosi n exterior. La AO interne, adesea, parametri ca: offset-ul de
tensiune, CMRR-ul, gama tensiunilor comune de intrare, pot fi mai
puin importani. Pot conta mult, n schimb, parametri ca: puterea
disipat, ctigul de tensiune, zgomotul propriu, SVRR (notat i
PSRR), aria ocupat.
Parametrii importani depind totui de aplicaia n care sunt
incluse AO interne. n cazul AO interne, sistemul ce le utilizeaz
poate fi conceput astfel nct offset-ul de tensiune (mare la AO cu
MOS ) s conteze mai puin. Parametrii principali ai unui AO
intern precum i cei ai unui AO independent uzual, sunt dai
comparativ n Tabelul 1. Ultimul din acestea are, desigur, i etaj final,
care mrete aria ocupat i curentul consumat n gol. Tehnologia este
de 4m, asemntoare.
O mare parte din parametri sunt apropiai pentru c partea
principal a schemei amplificatoarelor, adic primele doua etaje
diferenial i prefinal, sunt asemntoare. n cele ce urmeaz se
studiaz amplificatoarele operaionale ,,interne[2].

51
Tabelul 1
Parametrul
Ctigul n tensiune
Puterea disipat n gol
Frecvena de ctig unitar(f1)
SR pentru un semnal mare
Offset de tensiune
CMRR
SVRR (notat i PSRR) la j. frecven
Zgomot echivalent la intrare

(v )
2
zg

Arie ocupat pe plachet

AO intern

AO
independent

50dB
0.5mW
4MHz
8V/ s
2mV
8odB
80dB
100nV/ Hz

100dB
5mW
1MHz
2V/ s
5mV (10mV)
100dB
80dB
60nV/ Hz

15.10-3mm2

60.10-3mm2

4.2. Structura cu dou etaje

Structura cel mai mult utilizat (de baz) cu dou etaje
amplificatoare n conexiune SC este prezentat n fig.4.1, [1].
Realizarea lui concret este n figura urmtoare (fig.4.2).
+VDD
IB

In.1

T1

ID5

In.2

T2

Cc

Out
T5

T3

T4

-VSS
Fig.4.1. Schem simpl de AO
intern

52
Etajul diferenial este simplu, cu sarcina activ oglind de
curent. Ieirea va fi nesimetric. Folosind tranzistoare principale cu
canal p (indus) n etajul diferenial i cu canal n (indus) n al doilea
etaj, se evit un etaj intermediar pentru deplasare de nivel. Aceast
configuraie asigur performane bune i se poate face compensarea
(corecia) n frecven cu un singur condensator de valoare redus
(corecie Miller sau cu separare de poli pole splitting.)
Se analizeaz n continuare performanele circuitului din
fig.4.1. Schema acestui AO se realizeaz practic ca n fig.4.2 [2],[14].
+ VDD

1 : 1
T8

v
In 1

2 : 1

T5
IB

T2

T1

In 2

Out

Cc

vo2

vo1

IB

T6

T3

T4
Etaj 1

- VSS

CL2

T7

Etaj 2

Fig.4.2. Amplificatorul operaional CMOS Miller OTA

La joas frecven ctigul primului etaj (diferenial),
presupunnd T1, T2 respectiv T3, T4 identice (pe perechi), este:
A v1 = g m1 (ro 2 ro 4 )

Ctigul de tensiune al etajului 2 este:

A v 2 = g m 7 (ro 6 ro7 )

iar ctigul total al AO este:

Av=Av1.Av2

Pentru aplicaii interne de AO ctigul total de tensiune pe

dou etaje poate fi de ordinul ctorva mii, deci este necesar un ctig
de ordinul 50...70 pe un etaj. Se adopt atunci:

53
VGS Vt =

2I D
= n 100mV

K (W / L )

prin intermediul lui ID i W/L. Doparea suplimentar a substratului

(n zona canalului) la T1, T2 se adopt astfel ca distana xd 1/5L
pentru VDS = n V.
Offset-ul de tensiune
Tensiunea de offset de la AO rezult din cauza impreciziei
calculrii i realizrii schemei (offsetul sistematic) dar i din cauza
nesimetriilor componentelor care ar trebui s fie identice (offset
aleator) [2],[14]. La AO cu MOS, din cauza amplificrii mai mici a
primului etaj diferenial, poate conta mult i offset-ul de tensiune al
etajului al doilea.
La etajul diferenial din fig.4.2, datorit cuplajului spre T7,
tensiunea din drena lui T2, deci tensiunea VDS4, se poate face egal cu
VDS3 si VGS3 pentru c :
VDS4 = VGS7 = VGS3
deci s-ar elimina efectul Early la etajul 1. Astfel se obine un offset
mai redus. n acest scop se poate asigura prin T7 acelai curent ca prin
T3,T4 i anume, prin realizarea n sursa de curent cu T6 a unui curent
pe jumtate din curentul lui T5. Deci:
(W\L)3 = (W\L)4 = (W\L)7 ; 1\2(W\L)5 = (W\L)6

(4.1)

E
Egalitatea ultim se realizeaz n special din W5 pentru c lungimile
L ale tranzistoarelor implicate se iau identice (lungimile sunt mai
sensibile la imprecizia procesului de fabricaie). Totui, din motive de
zgomot, tranzistoarele T3 si T4 ar trebui s aib transconductana
redus (W\L redus), iar din motive de comportare n frecven, T7 ar
trebui s aib transconductana mare (W\L mare). Cu toate acestea
egalitile (4.1) primeaz cnd trebuie realizat un offset sistematic
redus.
Offset-ul aleator la perechea T1-T2 din etajul diferenial
depinde n principal de nesimetria tensiunilor de prag Vt ale
tranzistoarelor dac acestea lucreaz la VGS -Vt redus. Aceasta

54
nseamn ID redus i un parametru SR mai redus. Nesimetria Vt
depinde foarte mult de precizia procesului de fabricaie. Se poate
mbunti situaia folosind geometria cu centru comun i cu arie
mrit a tranzistoarelor (cte dou n paralel). Cu aceste msuri se
coboar offsetul de tensiune al AO la cca. 2mV.
Rspunsul n frecven. Compensarea n frecven (corecia)
Soluia cea mai simpl pentru compensarea n frecven este
compensarea Miller sau cu separare de poli ca i la AO de
generaia a 2-a cu bipolare, totui, sunt diferene din cauza
transconductanei gm, mai mici la tranzistoarele MOS. Circuitul
echivalent aproximativ, pentru cele dou etaje, este cel din fig.4.3
unde Cc >> CL1. De aceea cei doi poli pe care i prezint funcia de
transfer vo2/vi1 a amplificatorului cu dou etaje sunt mult diferii ntre
ei (fr demonstraie), [14]:
G1
vi1

vo1 G7
gm1vi1

ro

CL1

Cc

vo2

gm7vo1

ro

CL2

etajul 2

etajul 1 (etajul diferential)

Fig.4.3. Circuitul echivalent pentru semnal mic al AO din fig.4.2

p1

1
C M ro'

1
1 + g m 7 ro'' C c ro'

(4.2)

e un pol dominant, unde CM = capacitatea Miller i

p2 =

g m7 C c
C L1C L 2 + C L1C c + C L 2 C c

Rezult: | p2| >> | p1| . Cei doi poli sunt deprtai puternic unul
de altul, de aceea metoda de compensare se mai numete cu separare
de poli (pole splitting).
Frecvena de amplificare unitar f1 se poate determina cu
aproximaie pe un circuit simplificat fa de cel din fig.4.3. i anume,

55
un circuit n care CL1 i CL2 sunt neglijate. Circuitul va prezenta o
caracteristic de frecven cu un singur pol, dominant, dat de p1.
Amplificarea total are atunci forma:
A vtot =

g r ' g r ''
A vo
= m1 o m7 ' o
1 + j / p1
1 + jC M ro

Cnd pulsaia se apropie de 1 atunci:

A vtot =

g m1g m 7 ro' ro''

1+

C 2M ro'2

g m1g m 7 ro' ro''

1+

g m 7 ro''

C c ro'

g m1
C c

g m1
Cc
Caracteristica de frecven a circuitului echivalent din fig.4.3
mai prezint ns i un zero, la pulsaia:
i cnd A vtot = 1 atunci rezult : 1

z = z =

g m7
Cc

Raportnd aceast pulsaie la 1 se obine:

z g m7

1 g m1

Deci locaia zeroului nu este departe de pulsaia 1. Aici gm7 > gm1
doar cnd tranzistoarele lucreaz la cureni de dren diferii i anume
ID7 > ID1(2) iar transconductanele sunt proporionale cu ID.
Dei se pare c acest zero nu ar avea efect defavorabil asupra
stabilitii amplificatorului totui zeroul este n semiplanul drept al
diagramei Nyquist. Zeroul pozitiv introduce un defazaj de - 900 n
diagrama de faz. Aceasta nseamn c, dac la AO se folosete o
reacie negativ, la frecvene mari reacia poate deveni pozitiv. Fizic
acest lucru se explic prin untarea de ctre Cc la frecvene mari a
etajului n conexiune SC realizat cu T7 i deci eliminarea inversrii
de faz fcut la joas frecven de tranzistorul T7. Tranzistorul T7 cu
drena scurtcir- cuitat la poart se comport ca o diod cu rezistena
dinamic 1/gm7 Astfel, amplificarea AO din fig.4.2 va deveni:
g
1
g m1
= m1
g m7 g m7

56
Av [dB]

gm1gm7roro
-20 dB/dec

0dB
g m1
g m7

p1

log

Fig.4.4. Diagrama Bode a amplificrii de tensiune

(vezi fig.4.4). S-au elaborat dou soluii pentru eliminarea zeroului
din semiplanul drept. Una const n introducerea unui repetor pe surs
ntre ieire i condensatorul Cc pentru a preveni propagarea semnalului
nainte prin condensatorul Cc. Acest repetor complic circuitul
pentru c trebuie polarizat [14].
O alt soluie, mai simpl, este de folosire n serie cu Cc a unei
rezistene Rz de anulare (z de la zero) [14]. Pulsaia zeroului va
deveni atunci :
z=

1
1

C c
R z
gm7

care tinde la cnd Rz= 1/gm7 i efectul acestuia dispare. Dac Rz se

ia mai mare, zeroul se mut n semiplanul stng al diagramei Nyquist
i va avea efect favorabil, de cretere a rezervei de faz a
amplificatorului n zona lui 1.
Mai intervine o problem de frecven n cazul ncrcrii
capacitive puternice a ieirii AO (cnd acesta nu are un etaj final).
Astfel, dac doar CL1 este neglijabil n circuitul echivalent din fig.4.3
atunci polul p2 devine (relaia 4.2):
p2

g m7 C c
g
m7
C L2 C c
C L2

iar

p2
1

g m7 C c
g m1 C L 2

57
Deoarece tranconductanele gm1 si gm7 sunt relativ apropiate, atunci
cnd CL2 este de ordinul lui Cc , pulsaia polului 2 se apropie de 1
(nc o frngere n diagrama de amplitudine) ceea ce nrutete
rezerva de faz pentru amplificarea unitar.
Slew-rate -ul AO (fr etaj final)
Att timp ct capacitatea de sarcin de la ieire, CL2 , este
relativ redus, va conta factorul SR stabilit n capitolul anterior pentru
etajul diferenial (fig.3.7):
SR int ern =

IB
Cc

acesta este denumit intern pentru c este impus de capacitatea dintrun nod interior al AO. Dac ns CL2 (de la ieirea AO) devine mare,
ea va impune prin ncrcarea sa factorul SR. Acesta va deveni:
SR extern =

I D6 I B
CL2

pentru

I D6 = I D7 > I B

deoarece IB este luat de Cc. Acesta este mai mic dect cel intern. Este
clar c trebuie folosit un curent mai mare la etajul al doilea cnd
capacitatea CL2 este mai mare.
Factorul de rejecie a variaiei surselor de alimentare PSRR
Factorul PSRR pentru nalt frecven reflect sensibilitatea
circuitelor AO la perturbaiile din surse. El se poate defini:
v od
vs
v
A
PSRR =
= id = dd
v id v od
As
vs

(4.3)

cu vs variaia sursei de alimentare (semnal parazit suprapus) adic

prin raportul ctigului de tensiune diferenial (pe traseul intrare-ieire
al AO) i al ctigului pe traseul de surs de alimentare - ieire. Cu
alte cuvinte, semnalul parazit echivalat la intrarea amplificatorului i
provenind dintr-o surs de alimentare este egal cu semnalul parazit
suprapus peste acea surs, mprit cu factorul PSRR:
vs
v iseq =
PSRR

58
Schema de baz a AO din (fig.4.2) este total neperformant din
punct de vedere al PSSR- adic cel pentru sursa negativ [2]. Un
motiv este acela c pe msur ce frecvena semnalului parazit de pe
sursa -Vss crete, impedana condensatorului de compensare Cc scade,
untnd tranzistorul T7 ce apare conectat ca diod (cu scurtcircuit
poart-dren prin Cc). Cu rezistena dinamic redus 1/gm7 ctigul
de la sursa Vss pn la ieire este apropiat de 1 (semnalul parazit se
transmite aproape integral la ieire).
In fig.4.5 se vede c PSRR - scade la unitate (0dB) la o pulsaie
apropiat de 1, ca i Add. Au fost concepute din acest motiv
arhitecturi de AO la care situaia PSSR - este mbuntit.
PSRR -

~80dB
-20dB/dec

~ 1

p1

Fig.4.5. Diagrama Bode a PSRR Spre deosebire de PSSR - , factorul PSSR + , pentru sursa
pozitiv, este de valoare mare (cca.60dB) ntr-o band mare de
frecven [2].
4.3. Scheme mbuntite de AO
Amplificatorul operaional din fig.4.1. este mult folosit n
prezent dar cu unele modificri. Pentru obinerea de performane
superioare s-au aplicat i alte tehnici de circuit. n acest paragraf se
studiaz mai nti modificrile n structura de baz (fig.4.1) apoi alte
tehnici de realizare a AO [4], [36] .
Compensarea prin cascod pentru creterea factorului PSRR In fig.4.6 tranzistoarele T8 i T7 apar n montaj cascod, de
unde provine denumirea metodei [14].
Cum s-a vzut anterior, la schema AO de baz, factorul PSRRscade cu frecvena semnalelor parazite suprapuse peste sursa negativ

59
de alimentare din cauza capacitii Cc.
In principiu, dac s-ar conecta captul din stnga al
condensatorului Cc la o mas virtual (n c.a.) atunci tensiunea
condensatorului Cc nu s-ar mai modifica n funcie de tensiunea sursei
de alimentare negative.
+VDD

ID6

I
IB

S
T8

Cc
Out

T1

In -

cascod

T2

In +
T7

T3

T4

I
-VSS

Fig.4.6. Compensare cu Cc inclus n configuraia cascod

In realitate nodul S al lui T7 nu este o mas virtual perfect,
aa c n mod obinuit se obine doar o scdere a lui As de cca. 10 ori,
deci o cretere a factorului PSRR - cu un ordin (adic 20 dB) fa de
graficul din fig.4.5. Rezistenta 1/gm8 nseriat cu Cc ndeprteaz
zeroul pozitiv.
Rezult urmtoarele dezavantaje :
- n schem sunt necesare componente suplimentare pentru
realizarea surselor de curent I, care polarizeaz tranzistorul T8 n
regiunea de saturaie.
- din cauza acestor componente suplimentare rezult un offset
de tensiune i un zgomot echivalent mai mare .

60
Creterea ctigului de tensiune al etajului diferenial prin
montaje cascod
Creterea rezistenei de ieire a tranzistoarelor principale ale
etajului diferenial se realizeaz prin montaj cascod, iar a sarcinii
active fie prin folosirea oglinzii cascod fie a unei oglinzi Wilson . Se
tie c rezistena de ieire a unei oglinzi cascod este cu aproximaie:
roc g m ro2

Adic, aceasta este mai mare dect la un tranzistor simplu de un

numar de ori egal cu ctigul n tensiune al acestui tranzistor. Ctigul
de tensiune al primului etaj va crete astfel de gmro ori ! Schema care
utilizeaz cascoda n amplificator i n sarcina activ este dat n
fig.4.7 [1],[14].
+V

I1
In
Tranzistoare
principale
cascod

In

T2

T1

T9

I3

T2A

T1A

Cc

I2
Sarcin
activ
cascod

T3A

T6

T4A
T4

T3

Ou

VGS

T8
T7
-V

Etajul 1- diferential

Repetor (T6)

Etajul 2

Fig.4.7. Folosirea cascodelor n amplificator i n sarcina lui activ

O surs cascod poate fi introdus i n drena lui T8 din al
doilea etaj amplificator (adic n sursa I3) cnd ctigul de tensiune

61
trebuie fcut mai mare. Etajul repetor cu T6 (avnd ca sarcin activ
pe T7) are rol de etaj de deplasare de nivel (cu VGS). n acelai timp el
este un repetor cuprins n circuitul de compensare (n serie cu
condensatorul Cc din punct de vedere al lui T8). Astfel, zeroul pozitiv
din expresia ctigului AO (ntlnit anterior) nu va mai avea efectul de
nrutire a stabilitii. La tranzistorul T9 raportul W/L (curentul de
dren) se adopt astfel nct T1 i T2 s fie meninute n saturaie.
Un dezavantaj al acestui amplificator const n reducerea
gamei semnalului comun al primului etaj, care s-ar mai putea
mbunti doar printr-o polarizare optimizat a cascodelor tranzistoarelor principale i de sarcin.
Folosirea conexiunilor SC i GC (cascod mpturit) pentru
creterea benzii de frecven
In AO de baz considerat pn acum s-au utilizat dou etaje
amplificatoare ambele n conexiune SC. n fig.4.8 se prezint o
tehnic bazat pe conexiuni SC-GC (cascod) [1],[7],[14].
+
Pol
.

V IB
In +

T1

Amplif.
"cascod
mpturit
(T1,T2,T3,T4)

T8

T9

T10

T11
roeq Out
vo4

T7

In -

T2

vin1
T3

gm2vi1

T5

CL

T4
Pol
.

T6

Sarcina
activ
pentru T4

Cg
s

Montaj
cascod
(T4 i T6T2)

Pol
Etaj 1 diferenial (conex. SC)

Etaj 2 (T4) conex. GC

Fig.11.9. Amplificator operaional cascod mpturit

-V

62
n cele ce urmeaz se studiaz performanele, avantajele i
dezavantajele acestui amplificator operaional.
Ctigul de tensiune la frecvene joase este aproximativ
acelai ca la AO de baz din fig.4.1. i 4.2. Astfel, neglijnd rezistena
de ieire n drena lui T6, curentul variabil de dren al lui T4 este acelai
cu cel al tranzistorului T2 (curentul iese n sursa lui T4 i intr n drena
lui T2) i este gm2vi1. Atunci ctigul de tensiune al amplificatorului
complet (n drena lui T4) este dat de tensiunea de ieire:
vo4 = -gm2vi1roeq
unde roeq reprezint sarcina rezistiv echivalent de la ieire:
roeq = ro4c || ro11c
cu
ro 4 c g m 4 ro 4 (ro 2 ro 6 ) i
ro11c g m11 ro11 ro 9

(cu indicele c de la cascod). Cu acestea:

Av =

vo 4
= - gm2roeq
vi1

i are valoarea de ordinul miilor.

Trebuie remarcat c tranzistoarele T1,T2 fac fiecare un montaj
cascod cu T3 i T4 i c rezistena de ieire a amplificatorului este cea
a dou cascode n paralel:
T11 + T9 i T4 + (T2 T6)
Avantajul principal al acestui tip de amplificator operaional
este acela c nu necesit o compensare n frecven de tip Miller (cu
Cc), care ar introduce un pol dominant i ar reduce la minim banda de
frecven a AO cu reacie. Aici compensarea (corecia) de frecven o
face nsi capacitatea CL i aceasta nu produce un pol. Un prim pol l
introduce capacitatea de intrare Cgs a tranzistorului T4, iar frecvena lui
este foarte mare (este amplificator cascod). Un al 2-lea pol este
produs de oglinda cascod T11-T10-T9-T8 (sarcina cascodei T4-T2).
Astfel, schema poate asigura o band de frecven mare fr
pericol de instabilitate la nchiderea unei reacii negative.
Acest amplificator se aplic n special n filtre cu capaciti
comutate, de nalt frecven i n comparatoare rapide (are SR mare).
Un alt avantaj al AO din fig.11.9 este acela c posed un
PSRR de valori mari i la frecvene ridicate, dac CL nu este conectat

63
la vreo surs de alimentare sau ntr-un punct cu tensiune dependent
de sursa de alimentare.
Un prim dezavantaj al AO din fig.4.8 este acela c, avnd la
ieire montaje cascod, excursia maxim de ieire este mai redus
dect aceea a AO de baz.
Pentru a se extinde cu ceva excursia de tensiune, sursa de
polarizare a tranzistoarelor T3,T4 face ca T5 i T6 s lucreze n cotul
caracteristicilor de ieire, adic, la VGD = Vt. Polariznd special i pe
T11 (polarizare optimizat), excursia se extinde atunci pn la
V+- 2(VGS Vt) sau V+- 0,8V
Dac ns trebuie realizat i o rezisten de ieire de valoare mare,
polarizarea se va face cu cteva zecimi de Volt n interiorul regiunii de
saturaie i atunci, excursia se mai reduce.
Un alt dezavantaj al schemei din fig.4.8 este legat de zgomotul
echivalent de la intrare, care poate crete din cauza creterii numrului
de componente [1],[14]. Admind c T1....T4 i T8....T11 au acelai
curent, zgomotul de tip 1/f (flicker) de joas frecven, echivalat la
intrare, se poate scrie:
v 2zgeq f =

2
2

KFn n L1 L1 df
KFp
2
1
2

+
+

2
KFp p L6 L9 f
W1L1C ox

(4.4)

unde KFp i KFn sunt constante ce depind de tehnologie, pentru canal p

i n, n i p sunt mobilitile electronilor i golurilor, df este banda de
frecven pentru care se determin valoarea medie ptratic a tensiunii
de zgomot (puterea de zgomot).
Termenii al 2-lea i al 3-lea din parantez n relaia (4.4) se pot
reduce ca efect prin alegerea corespunztoare a raportului lungimilor
de canal. n acest fel, zgomotul se aduce numai spre cel produs de
tranzistoarele T1 i T2 (factorul ce nmulete paranteza). Deci L1 se
face mai mic dect L6 i L9.
Considerente asemntoare se aplic i pentru zgomotul termic
[1]. Factorul de exces de zgomot este practic acelai cu cel din
formula (4.4) i este >2.
Al treilea dezavantaj: offsetul amplificatorului este i el mai
mare, tot din cauza numrului mai mare de tranzistoare.

64
Slew-rate-ul AO analizat aici este uor de calculat, deoarece
curentul IB al lui T7 este transmis (n cazul semnalelor mari de intrare)
pn la sarcina capacitiv CL. Astfel SR= IB/CL. n realitate n
schem mai sunt capaciti parazite, ce preiau din curentul IB i reduc
SR-ul fa de cel dat de formul.
4.4. Scheme speciale de AO
AO cu etaje n clas AB
Multe circuite analogice cu CMOS, comercializate, utilizeaz
circuite amplificatoare cu 1-2 etaje n clas AB. Acestea permit ca n
repaus s se consume curent redus de la sursele de alimentare iar cnd
sarcina lucreaz cu curent mare, acesta poate fi furnizat (cnd
semnalul de la intrare este mare) [14].
Cel mai des se ntlnete etajul de ieire n clas AB din
buffere. Cnd este necesar ns o reducere i mai mare a
consumului de curent n repaus, clasa AB se extinde i la etajul
prefinal sau chiar la etajul de intrare ! Un motiv suplimentar important
pentru a folosi clasa AB i la etajele de semnal mic l constituie
necesitatea unui curent mai mare dect cel de repaus, pentru a ncrca
n timp scurt capacitatea de sarcin ori de compensare n frecven
(deci pentru realizarea unui factor SR mare).
Un exemplu de amplificator operaional care utilizeaz
etajul al doilea de tipul n clas AB dar n conexiune SC este dat n
fig.4.9 (pt. V+ ,V- mici) [14].
Primul etaj diferenial are structur clasic. Aici poarta lui T2
este atacat prin repetorul pe surs (T8), realizndu-se deplasarea de
nivel de tensiune cu VGS necesar.
Cnd la ieirea primului etaj (vo1) apare o excursie de tensiune
pozitiv se reduce curentul prin T1 i, datorit deschiderii mai
puternice a lui T8, curentul prin T2 poate crete fa de valoarea de
repaus dac sarcina impune un curent mare. Dac excursia de tensiune
din drena lui T5 este negativ, crete curentul prin T1 i scade prin T2,
sarcina de la ieire putnd primi un curent mai mare (care iese din
amplificator). T9 este sarcina activ a lui T8.

65
V+
T6

T7

T1
T8

vo1
In T4

T5

T1
Out

In +
C2

T3

C1

T1

T9

T2

Polarizare

V
Etaj
diferenial

Etaj repetor
pt.deplasare
de nivel

Compensare
n frecven

Etajul 2
Amplif. clas
AB (conex. SC)

Fig.4.9. AO cu etajul al doilea (final) n clas AB

Tranzistoarele T10 i T11 au comportare de rezistene (lucreaz
doar n c.a., deoarece sunt nseriate cu condensatoarele C1 i C2 ; astfel
prin ele nu este component continu de curent). Rolul unui astfel de
rezistor este acela de nlturare a efectului zeroului pozitiv din
caracteristica de frecven a AO, discutat ntr-un paragraf anterior.
Ansamblul T10T11 asigur rezistena necesar pentru ambele sensuri
de curent (deci pentru c.a.). Realizarea astfel a rezistenei RZ este mai
simpl.
Amplificatoare cu ieire diferenial
Cum s-a artat, PSRR este un parametru important pentru AO
ce se utilizeaz n circuitele integrate complexe analog/digitale. n
plus tensiunile de alimentare folosite sunt n continu scdere i
pierderea de excursie la cascode devine important. Aceste dou
consideraii conduc la folosirea unor ci de semnal total difereniale n

66
seciunea analogic a sistemelor. Dac circuitele sunt difereniale n
totalitate, factorul PSRR devine foarte bun pentru c variaiile surselor
de alimentare devin semnale comune. Apoi, excursia de tensiune de
ieire este dublat n timp ce zgomotul echivalat la intrare rmne
acelai. Deci se ctig 6 dB la raportul semnal/zgomot (gama
dinamic limitat de zgomot).
n fig.11.13 se prezint schema unui AO cu ieire diferenial
[36]. O problem important la acest AO este aceea a unei reacii
negative de semnal comun (de mod comun) care s foreze semnalul
comun de la ieire la zero (deci creterea lui CMRR).
+V
T5

Pol.

T6

T8

Pol.

In 1

T9
Out

In 2
T1

T7

T2

R.N.
de semnal
comun
Pol.

Pol.

T3

T4

T1

T1

T1
-V

Fig.4.10. AO cu ieire diferenial

67
Aceast reacie se poate realiza printr-un circuit cu tranzistoare
cu funcionare continu sau printr-un circuit cu capaciti comutate
(blocul RNSC din fig.4.10).
Ca structur, AO din figur se aseamn cu un AO cu cascod
mpturit. Adic T1, T2 i T3, T4 realizeaz un etaj diferenial cu
montaje cascod. Apoi, la ieiri apar de asemenea montaje cascod
att n partea de sus ct i n partea de jos. Din aceste ultime cascode
fac parte i T3, T4. Tocmai aceste tranzistoare, ce apar n poziie
lateral fa de T1 i T2, fac s intervin denumirea de cascod
mpturit.
Aici ns, ntregul amplificator este simetric pentru c ieirea
este diferenial. A fost folosit tranzistorul T11 de pe traseul comun
al surselor lui T12 i T10 pentru nchiderea reaciei negative de
semnal comun (RNSC).
Dup cum se poate constata, amplificatorul operaional de
acest tip necesit multe tensiuni de polarizare.
S-a vzut, de asemenea, c acest circuit are un prim pol,
nedominant, la o frecven ridicat (dat de capacitatea Cgs a
tranzistoarelor n conexiune GC T4 i T3). Circuitul are deci band
de frecven foarte mare i este potrivit pentru filtre de nalt frecven
cu capaciti comutate (poate lucra pe sarcini capacitive mari).
4.5. Buffere de ieire
n aplicaii ce includ fie sarcin capacitiv, fie sarcin rezistiv,
trebuie adugat un etaj de ieire la AO de baz pentru a se evita
reducerea amplificrii i excursiei de tensiune i nrutirea stabilitii
n bucl nchis (cu reacie negativ), produse de sarcin. Aceast
situaie apare de cele mai multe ori cnd trebuie furnizate semnale
spre exteriorul cipului (sau spre alte scheme).
Principala cerin impus acestor etaje finale este aceea c ele
trebuie s aib o band de frecven suficient de larg, n situaia unei
puternice ncrcri capacitive. Consideraii de disipaie de putere n
repaus impun de obicei folosirea clasei AB pentru etajul de ieire, iar
banda de frecven a AO nu este alterat dac se folosete conexiunea
DC repetor pe surs.

68
n contrast cu schema de etaj final n clas AB cu tranzistoare
bipolare, schemele cu tranzistoare CMOS n clas AB sunt destul de
variate, depinznd de componentele realizabile n diferite tehnologii.
Etajul final clasic din fig.4.11 este copia celui cu bipolare [1], [14].
Dezavantajul principal al acestui etaj este c excursia de tensiune de
ieire este limitat de ctre tensiunea VGS a tranzistoarelor finale cnd
pe chip sunt i circuite digitale (logice). n acest caz tranzistoarele
MOS pentru circuitele mixte au pragul Vt = 0,51V. Astfel, pierderea
de excursie la ieire, cauzat de Vt i suplimentul n VGS fa de Vt
(total egal cu VGS), este prea mare pentru unele aplicaii.
O serie de tehnologii au totui i tranzistoare CMOS speciale
(denumite extra devices) cu tensiuni de prag foarte mici, destinate
tranzistoarelor de ieire. Din pcate se ntlnesc rar tranzistoare cu
canal n ct i cu canal p cu prag redus, n aceeai tehnologie.
+V
Sarcin
T4 activ

Pol.

T5

T1

Diode de
polarizare

T6

In

vo
RL

T2

T3

-V
Fig.4.11. Etaj final clasic
Etaj final combinat
n unele tehnologii, este disponibil i un tranzistor bipolar care
s suplineasc unul din cele dou tranzistoare MOS. Acesta asigur o

69
rezisten de ieire redus i o excursie de tensiune de ieire cu ceva
mai mare [2], [14]. Etajul final arat ca n fig.4.12 [14]. Tranzistoarele
T5 (prin jonciunea emitoare) i T6 (diod) servesc la polarizarea n
clas AB a tranzistoarelor finale T1 i T2.
+V
Pol

T4
ro4 ro4
T5

Ri1
T1

VBE
T6

In

T3

VGS VBE
VGS

Out
T2

T3

-V
Fig.4.12. Etaj final cu tranzistoare MOS i bipolare
T1 este comandat din drena lui T/3 care are sarcin activ cu ro4
|| Ri1 , mic. T2 este comandat din drena lui T//3 care are ca sarcin
rezistena mic a diodei T6 plus rezistena de ieire n emitor a lui
T5 aici de valoare medie (pentru c n baza lui T5 se vede o
rezisten de valoare mare, T1 fiind blocat).
Deci amplificrile lui T3i T3 nu sunt egale etajul final
fiind nesimetric (la AO aceast situaie se corecteaz prin RN).
Extinderea excursiei tensiunii de ieire spre tensiunea de
alimentare.
O tehnic de extindere a excursiei, aplicabil la un etaj final n
contratimp cu tranzistoare MOS complementare, este prezentat n
fig.4.13 [2]. Un astfel de etaj de ieire are denumirea bar-la-bar

70
(rail-to-rail). Pentru rezolvarea acestei probleme tranzistoarele
finale, T1 i T2, trebuie comandate cu semnal suprapus pe niveluri de
tensiune corespunztoare. Pentru cele dou alternane posibile ale
semnalului sunt necesare deplasri de nivel n sensuri diferite.
Etajul prefinal este realizat cu tranzistorul T5, avnd ca sarcin
activ pe T6. Semnalul lui de intrare schimb conducia prin
tranzistoarele de polarizare T3 i T4, ce lucreaz n conexiune poart
comun (GC). Polarizarea tranzistoarelor finale ntre cele dou pori
se face prin cderea de tensiune pe T3 i T4. Pot conduce simultan T3
cu T2 sau T4 cu T1.
In repaus, datorit oglinzilor de curent cu cte dou
tranzistoare pe fiecare ramur: T7, T8 i T5, T3 respectiv T9, T10 i T4,
T6 prin T3 i T4 apar curenii Ib iar prin T5 i T6 cureni 2Ib.
Folosind tranzistoare identice T3 cu T8 i T4 cu T9, tensiunile VGS ale
acestora rezult egale i se impun atunci egalitile tensiunilor:
VDS7=VDS5=VGS7 i VDS10=VDS6=VGS10.
+VDD

T7
T8

vin
Ib

T5
2Ib
v1
T4
T3
v2

Ib

T9

T1

vo
T2

2Ib
Pol.

I0
T6

T10

Fig.4.13. Etaj amplificator final bar-la-bar

-VSS

71
Deci, VGS1=VGS7 iar VGS2=VGS10, adic tranzistoarele finale
sunt polarizate cu tensiuni potrivite pentru conducia unui curent de
repaos, redus:
I0 = Ib

(W / L)1
(W / L)7

= Ib

(W / L)2
(W / L )10

In prezena unui semnal mare de intrare, de exemplu, n

alternana lui pozitiv (vin se apropie de VDD), tensiunea VDS5 crete i
potenialele v1 i v2 coboar mult, T3 se blocheaz iar T4 conduce
curentul total 2Ib. T2 se blocheaz de asemenea iar T1 va conduce un
curent mare ce iese spre sarcin. Vrful excursiei de tensiune ajunge
aproape de VDD datorit cderii de tensiune minime de cteva zecimi
de volt pe T1.
In alternana negativ a tensiunii de intrare vin lucrurile se
petrec invers, tensiunea pe T5 scade mult, potenialele v1 i v2 cresc, T4
i T1 se blocheaz iar T2 preia curent mare din sarcin, ajungnd la o
cdere minim de tensiune i asigurnd un vrf de excursie de
tensiune la ieire.

72
CAPITOLUL 5

COMPARATOARE
5.1. Comparatoare simple (fr reacie)
Cele mai simple comparatoare fr reacie se bazeaz pe etajul
diferenial cu sarcin activ - oglind simpl (fig.5.1) [2]. n fig.5.2
este prezentat caracteristica de transfer a comparatorului.
+VDD
vo
T3

T4

T2= blocat

VoH VDD
vo

T1

vp

vS

Vpol

VDS2 T
2

Zon de indecizie

vn

vi=n.mV

VGS2

VoL
T2= conduce

T5

vp-vn

-VSS
Fig.5.1. Comparator simplu

Fig.5.2. Caracteristica de transfer

a comparatorului

Nivelurile logice la ieire sunt:

VOH VDD
VOL vS = vn VGS2 = vn - Vtn - V (pentru c VDS2 0)
cu:

2I 5
'
K n (W /

L) 2

Amplificatorul fiind diferenial, pragul comparatorului este

practic independent de procesul de fabricaie i de variaia tensiunii de
alimentare. Tensiunea vS este msurat n punctul comun celor dou

73
terminale S ale tranzistoarelor (fa de mas) iar VOL se poate
aproxima cu vS dup neglijarea cderii VDS2 la tranzistorul n
conducie.
Ctigul de tensiune al comparatorului se definete n
regiunea unde ambele tranzistoare T2 i T4 sunt n conducie i n
saturaie (la mijlocul caracteristicii).
Av =

v o
= gm2(r02r04)
(v p v n )

(ieirea nesimetric este transformat n simetric datorit oglinzii de

curent). Este o mrime important pentru determinarea cerinelor de
comand. Ctigul acesta nu este prea mare, dar pentru comparatoare
nu este un dezavantaj major.
Avantajul principal al comparatorului cu etaj diferenial este
precizia pragului. Eroarea ce intervine totui este cauzat n special de
offsetul de tensiune, produs n parte de nesimetria geometric i
termic. Pentru reducerea acesteia din urm se aplic geometria cu
centru comun, ca la etajele difereniale cu CMOS.
O alt contribuie la offset o aduce efectul Early (efectul de
modulare a lungimii canalului) dac tensiunile VDS ale tranzistoarelor
T3 i T4 difer.
Comparator cu dou etaje
Pentru creterea ctigului de tensiune etajul diferenial se
combin cu un etaj inversor care are rol i de etaj de ieire (fig.5.3)
[2]. Se reduce i efectul Early la etajul diferenial. Acum la offsetul
total contribuie ns i offsetul etajului inversor (cu T6) mprit la
ctigul de tensiune al etajului diferenial.
Este necesar aici mai nti simetria etajului diferenial. Se va
stabili apoi o relaie ntre rapoartele dimensionale (sau geometrice,
W/L) ale tranzistoarelor, pentru asigurarea echilibrului schemei n
situaia cnd vp=vn. Pentru aceasta, trebuie ca tranzistoarele cu canal n
s aib cu precizie acelai curent ca i tranzistoarele cu canal p
nseriate cu ele, cnd toate lucreaz n saturaie. Este necesar, de
asemenea, ca tensiunile de la intrri, vp i vn , s fie transmise la ieiri
n aceeai msur (cu excepia polaritii).

74
+VDD

VGS3 VGS4
T3

T4 VGS6
VDS4

Amplif. inversor

T6 (etaj de ieire)

T1

vn

T2

+
vp

vo

IB

Sarcin activ

T8

T5

T7
-VSS

Fig.5.3. Comparator cu dou etaje

Curentul din T5 este oglindit la ieire prin raportul
rapoartelor dimensionale ale tranzistoarelor T7 i T5. De asemenea,
datorit egalitii (necesar pentru eliminarea efectului Early):
VDS3=VGS3=VGS4=VDS4=VGS6
la echilibru, curentul prin T4 este legat de cel de ieire prin raportul
rapoartelor dimensionale ale tranzistoarelor T6 i T4. Astfel:
( W / L) 7
( W / L)6
I7 = I5
i
I6 = I4
(5.1)
( W / L )5
( W / L) 4
Impunnd acum egalitatea I6 = I7 rezult:
( W / L) 7
( W / L) 6
I4
= I5
( W / L) 4
( W / L )5
i cum I5/I4 = 2 rezult relaia:
( W / L)6
( W / L) 7
= 2
( W / L) 4
( W / L )5
denumit condiie de echilibru.
Mai intervin totui erori date de nesimetria curenilor i un
offset de tensiune sistematic (de ordinul < 1mV tipic).
Gama semnalului comun de intrare este un considerent
important la comparatoare. Pentru tranzistoare de intrare cu canal n:
VG2min = VG1min = -VSS + VDS5 limit saturaie + VGS1

75
VG2max = VG1max = VDD + VDG1 limit saturaie - VGS3
VDS5 limita saturaie=VGS5-Vtn
VDG1 limit saturaie = Vtn
Deci pentru o gam dat de semnal comun, tranzistoarele T1...T5
trebuie dimensionate (geometric) astfel nct s rezulte limitele lui VG1
(i deci VG2) impuse.
Ctigul de tensiune al comparatorului este produsul
ctigurilor celor dou etaje:
Av = Av1 Av2 = gm1(ro2ro4) gm6(ro6ro7)
Folosind relaiile:
W
gm = 2KI D = 2K ' I D
L
VA modulare
1
(unde este parametrul
de
a lungimii
prin
ro =
sau
go = Icanalului
=
D
I

I
D
tensiunea VDS; = 1 VA adicD este inversul
tensiunii Early) rezult:
cu:

Av =

2 K 'n K 'p ( W / L ) 1 ( W / L ) 6
( 2 + 4 )( 6 + 7 ) I 1 I 6

De obicei dimensiunile i curentul tranzistoarelor T1, T2 din etajul

diferenial sunt fixate de alte constrngeri, aa nct, pentru realizarea
ctigului impus, se vor utiliza I6 i (W/L)6. Dar i acestea sunt legate
de cele de la etajul diferenial prin condiia de echilibru.
Viteza comparatorului este foarte important pentru unele
aplicaii, cum este conversia analog/digital. Se definete un timp de
ntrziere, ca diferen ntre momentul n care tensiunea de intrare
trece prin valoarea de prag i momentul n care tensiunea de ieire
constituie un semnal logic valid. Acest timp este determinat de
cantitatea de curent disponibil pentru ncrcarea (descrcarea)
capacitilor parazite i de circuit.
n fig.5.4 sunt prezentate principalele capaciti parazite: CL1
suma capacitilor Cdb (dren-body sau substrat) din drenele lui T2 i
T4 i a capacitii Cgs6. CL2 suma capacitilor Cdb ale tranzistoarelor
T6, T7 i capacitatea sarcinii. Se poate considera vp tensiunea variabil
(de intrare) iar vn tensiunea fix (de referin) i c vp este
suficient de mare pentru ca s fie valabil analiza de semnal mare a
circuitului [2].

76
ntrzierea primului etaj t1 este dat de timpul necesar pentru
ca tensiunea de ieire vo1 s tranziteze de la starea de echilibru la
pragul etajului al doilea [2].
+VDD
T4

T3
vo1

T1

vn

Vpol

T2

T6

CL1

vo

vp (var)

CL2
Sarcina

T5

T7 activ
-VSS

Fig.5.4. Schema pentru calculul ntrzierii

ntrzierea t2 a etajului 2 se poate determina ca timpul
necesar pentru ca tensiunea de ieire a acestuia s se modifice de la
valoarea aproximativ egal cu una din tensiunile surselor de
alimentare pn la valoarea de declanare a circuitului legat la ieire
(dac exist, iar dac nu, se ia valoarea 0V).
Timpul total de ntrziere (propagare) este suma timpilor de
propagare ai etajelor.
Determinarea timpului de ntrziere pentru semnal mic se
poate face cu ajutorul polilor expresiei tensiunii de ieire (2 poli
produi de cele dou capaciti, fiecare n paralel cu rezistena de
ieire a etajului respectiv). Pentru a se obine timp de propagare
(ntrziere) redus, este necesar o valoare mare a frecvenei polilor
deci scderea rezistenelor de ieire ale tranzistoarelor din fiecare etaj.
Dar atunci scade i ctigul de tensiune al comparatorului.

77
5.2. Tehnici de autozero
Problema realizrii unui offset de tensiune redus la
comparatoarele cu MOS este dificil. n aplicaii de precizie, cum sunt
convertoarele A/D, nu se poate tolera un offset mare. Acesta nu este
previzibil i nici nu poate fi eliminat prin proiectare ngrijit.
Din fericire, exist tehnici i n tehnologia MOS pentru
reducerea n bun msur a offsetului de intrare, utiliznd msuri
speciale de anulare. Aceste tehnici au efect datorit rezistenei de
intrare uriae a tranzistoarelor MOS: se poate memora pentru timp
lung tensiunea de la poarta tranzistorului. Ca rezultat, se poate msura
offsetul, se poate memora pe capacitor i se poate nsuma cu semnalul
de intrare n vederea anulrii sale [2].
n fig.5.5 se prezint un principiu folosit pentru anularea
offsetului, n dou faze. n prima faz (fig.5.5.a) comparatorul este
conectat ntr-o configuraie cu ctig unitar (repetor) astfel nct
tensiunea de offset de la intrare apare i la ieire (pe condensatorul
CAZ). n aceast faz (cu ctig cu reacie 1) amplificatorul trebuie s
fie compensat n frecven pentru a fi stabil. Offsetul este memorat pe
condensatorul CAZ.
Comparator
Repetor

Vin

Ideal

CAZ

Vos

+-

Vos -

CAZ+

Ideal

Vos

Vout

Fig.5.5. Principiul anulrii offsetului de tensiune

n a doua faz, condensatorul CAZ se introduce cu ajutorul
unor comutatoare, n serie cu sursa de offset dar cu polaritatea
potrivit pentru anularea efectului acesteia i anume, pentru a realiza
tensiunea 0V la intrarea + a comparatorului.
Neexistnd o cale de c.c. prin care condensatorul CAZ s se
descarce, tensiunea pe el rmne constant un timp lung (n realitate

78
sunt ci de scurgere n paralel cu condensatorul CAZ i acesta se
descarc dup un anumit timp). Soluia este deci repetarea ciclului de
autozero periodic. Folosind i cealalt intrare (legat aici la mas)
este posibil efectuarea comparrii a dou tensiuni.
n fig.5.6 se prezint implementarea unui comparator cu
autozero inversor iar n fig.5.7 sunt artate situaiile de la intrarea
comparatorului n cele dou faze ale ciclului de autozero.
n prima faz, tensiunea de comand a comutatoarelor cu MOS
- 1 - este ridicat i acestea conduc (au cdere de tensiune pe ele, dar
redus). Atunci condensatorul CAZ este conectat la ieirea
comparatorului iar intrarea a acestuia este la mas. Offsetul este
memorat n CAZ (amplificarea este egal cu 1).
1
2

Vin

CAZ

Vout

Vos

1
2

Fig.5.6. Comparator cu autozero inversor

Vin
-

CAZ

+ Vos

Ideal

Vos

Vos

+ Vos CAZ V
os

Ideal
+

Vout

Faza 2
Faza 1
Fig.5.7. Fazele de funcionare ale comparatorului cu autozero

79
n a doua faz, cnd tensiunea 2 este ridicat, condensatorul
CAZ este conectat, cu polaritatea potrivit, n serie cu sursa de offset
pentru ca suma celor dou tensiuni s se apropie de zero. Tocmai n
aceast faz, cnd offsetul este anulat, circuitul lucreaz ca i
comparator (cu eroare mic).
O alt soluie de comparator cu autozero neinversor este
prezentat n fig.5.8. Se obine din comparatorul prezentat n fig.5.6
prin mutarea intrrii. n locul conectrii unei intrri la mas, n toate
schemele se poate folosi aceast intrare pentru aplicarea unei tensiuni
fixe cu care s se fac comparaia (tensiunea fix va reprezenta
pragul comparatorului).
Un comparator cu autozero simplu, n care tensiunea de
intrare se compar cu 0V, este dat n fig.5.9. Acesta are o funcionare
mai simpl pentru c intrarea este conectat n permanen la mas.
Astfel, pe bucla celor dou intrri, sursa de offset i tensiunea pe
condensatorul CAZ apar n faza a doua cu sensuri opuse i se anuleaz
efectul offsetului.
n toate implementrile de comparatoare cu autozero se
folosesc pe ct posibil n comutatoare tranzistoare cu canal n (au
curent rezidual n stare blocat mai mic). Uneori, este posibil s fie
necesare i tranzistoare cu canal p, n funcie de tensiunile de la ieire
i intrri.
2

-Ideal

2
CAZ

Vin

Vout

Fig.5.8. Comparator cu autozero neinversor

80
1
2
CAZ

-Ideal

Vin

Vout

Fig.5.9. Comparator cu 0V simplu

Este, deasemenea, foarte important s se utilizeze pentru
comanda comutatoarelor semnale de tact 1 i 2 astfel realizate nct
ele s nu produc aducerea n conducie a unor comutatoare pn la
blocarea celorlalte. n fig.5.10 se dau formele semnalelor de tact
potrivite pentru comutatoare cu canal n (semnale nesuprapuse).
Anularea offsetului nu este perfect dar acesta este totui redus
sensibil. Mai rmne offset din cauza transmiterii tranziiilor mari ale
tensiunilor de tact, prin capacitile parazite ale comutatoarelor (clock
feedthrough).
1

Fig.5.10. Semnale de comand nesuprapuse pentru comutatoare

5.3. Comparator cu histerezis (cu reacie)
La comparatoarele simple (fr reacie pozitiv) cnd
semnalele ce se compar au zgomote, apare zgomot (basculri i
rebasculri) i n tensiunea de ieire. Este necesar s se utilizeze
comparatoare cu histerezis care elimin acest fenomen suprtor [21].

81
Realizarea histerezisului implic o reacie pozitiv la
comparator. Aceasta se poate realiza chiar la primul etaj diferenial al
comparatorului (fig.5.11).

+VDD

T10

T3
180o

T8

vn

T1

180o

T6

V2

Reacie
pozitiv

T2

VGS1

VGS2
Pol.

T9

T4

T11

vp

vo

I5
T5
T7

-VSS
Fig.5.11. Comparator cu reacie
Aici primul etaj este cldit pe tranzistoarele T1 i T2, iar etajul
final este compus din T6 i T7. n acest circuit exist dou reacii. Una
este de curent-serie, dat de ramura comun din sursele tranzistoarelor
T1 i T2, i este negativ. A doua, este de tensiune-paralel (nod-nod) i
este realizat de T10 i de T11 (cu intrare pe poart i ieire pe dren).
Aceasta este o reacie pozitiv pentru c pe bucla nchis, plecnd din
drena lui T1, prin T10 n drena lui T2 apoi prin T11 napoi n drena lui
T1, intervine un defazaj total de 3600.
Dac factorul de reacie pozitiv este mai mare dect cel de
reacie negativ atunci, apare histerezis. Acesta conduce la condiia:
K 10 / K 3 >1
De obicei acest raport este de 23 i este realizat prin rapoartele
dimensionale W/L.

82
Funcionarea circuitului din fig.5.11 pentru situaia cnd poarta
lui T1 este legat la mas este urmtoarea: pentru vin<<v (punctul A
pe caracteristica etajului diferenial din fig.13.12) (unde vin=vp), T2
este blocat iar T1 conduce. Atunci conduce i T3 pregtind pe T10
pentru conducie (dar cum T2 este blocat, T10 nu poate nc conduce
iar pe el este cdere de tensiune VDS foarte mic). Se observ c
oglinzile de curent nu sunt aici n permanen n regim normal de
funcionare. n aceast situaie T4 i T11 sunt blocate. Cnd vin crete
spre v, apare un curent prin T2, preluat din T10 (crete cderea de
tensiune pe T10), scade tensiunea n drena lui T2 i scade curentul prin
T3 i T1 (I5 = constant).
v2
VDD

B
D
C

1,5V
v

v'

vin (vp)

Fig.5.12. Caracteristica de transfer a comparatorului cu reacie

n punctul B (la pragul vin =v) curentul prin T2 devine egal cu
cel maxim posibil prin T10 (care este mai mare dect cel din T1).
Tensiunea de prag v a comparatorului va fi:
v = VGS2 VGS1 > 0
unde tensiunile VGS2 i VGS1 sunt cele corespunztoare curenilor de
dren ai tranzistoarelor T2 i T1 (ID2 >ID1 rezult VGS2 >VGS1) . n
aceast situaie comparatorul i schimb starea, ncepe s conduc T4
i majoritatea curentului sursei comune, realizat cu T5, va trece prin
blocare (n punctul C).
La scderea tensiunii de intrare vin lucrurile se petrec n mod
asemntor, cu inversarea rolului tranzistoarelor. Pragul v va avea
aceeai relaie ca i v doar c acum este mai mare curentul prin T1 (i
T11) i mai mic prin T2 (i T4) . Adic :

83
v =VGS2 VGS1 < 0
Deci pragurile sunt simetrice fa de 0V datorit identitii
tranzistoarelor T10 i T11. Limea zonei de histerez nu poate fi fcut
orict de mic (n0,1V).
Dac la intrarea inversoare se aplic o tensiune constant de
referin cu un semn sau altul , caracteristica de transfer a etajului
diferenial se va deplasa spre stnga sau spre dreapta cu tensiunea de
referin i pragurile nu mai sunt simetrice . Cu ajutorul etajului de
ieire (T6 i T7) se pot asigura excursii de tensiune de ieire i spre
sursa negativ precum i o rezisten de ieire de valoare mare.
Atunci, la ieire, vo este inversat fa de v2 deci comparatorul este
neinversor. Aplicnd pe vin la intrarea se obine un comparator
inversor.
5.4. Comparatoare sincronizate
Comparatoarele nesincronizate sau continue efectueaz o
comparaie permanent a dou tensiuni aduse la intrri, ieirea lor
rmnnd ntr-o stare logic att timp ct situaia relativ a nivelurilor
tensiunilor de intrare nu se schimb. Cu alte cuvinte, ieirea
comparatoarelor nesincronizate urmrete tot timpul starea celor dou
intrri iar bascularea ieirii comparatorului are loc aproape instantaneu
cu momentul egalitii tensiunilor de la intrri, ce se compar.
n prezent se realizeaz foarte multe circuite integrate mixte
(digitale i analogice pe acelai cip). La interfaa dintre circuitele
analogice i digitale, n special la conversia semnalelor analogice n
logice i digitale, intervin de cele mai multe ori comparatoare
sincronizate cu semnalul de tact (CLOCK) sau chiar cu o pereche de
semnale de tact defazate (CLOCK i CLOCK ). Numeroase aplicaii
impun funcionarea acestor circuite de interfa la frecvene de tact de
sute de MHz i chiar civa GHz (pentru tehnologia CMOS). n cazul
folosirii materialului semiconductor Si-Ge i a tehnologiei bipolare
sau BICMOS, se poate ajunge la tact de 10GHz.
Eforturile de mbuntire a performanelor sistemelor VLSI
mixte au vizat i mbuntirea circuitelor de interfa cuprinznd n
mod special comparatoare de tensiuni sau cureni de precizie (pentru
convertoare A/D). Acestea sunt de obicei circuite difereniale

84
simetrice i au comutatoare de sincronizare cu tranzistoare MOS
acionate de semnale de tact.
Dup cum se tie, la comparatoarele continue simple (fr
reacie pozitiv i deci fr histerezis), prezena zgomotelor sau
perturbaiilor suprapuse pe tensiunile de intrare face ca la ieire s
apar seturi de basculri i rebasculri parazite n jurul basculrii
principale utile. La comparatoarele sincronizate intervine din start un
mic histerezis (mic pentru a nu reduce mult precizia comparatorului)
pentru c ele folosesc un circuit basculant cu reacie pozitiv n cruce
pentru memorare temporar (latch).
n sistemele de prelucrare digital a unor semnale este necesar
efectuarea comparrii tensiunilor de intrare n anumite momente, de
obicei periodice. Cu alte cuvinte, se compar eantioane ale
semnalului de intrare util, prelevate periodic, cu o tensiune de referin
dat. Aceste comparatoare, care efectueaz i operaia de eantionare
folosesc unul sau mai multe semnale de tact (clock). Ieirea lor este
citit (disponibil) numai ntr-o anumit faz de tact. Momentul
egalitii tensiunilor de la intrare nu se afl n mod obligatoriu n faza
de citire (evaluare) a ieirii, adic, comparatorul este pregtit ntr-o
faz anterioar pentru a furniza nivelul logic corect la ieire.
Comparatoarele sincronizate pot memora pentru o faz rezultatul
comparaiei dac includ un latch. Revenirea rapid a comparatorului
n faza de ateptare, pentru compararea eantionului urmtor cu
tensiunea de referin, se realizeaz tot cu ajutorul semnalelor de tact.
Memorarea ieirii pentru o faz a semnalului de tact permite
utilizarea simpl a comparatoarelor sincronizate n sisteme logice i
digitale pipeline. Reacia pozitiv de la latch-ul comparatorului
sincronizat aduce avantajele creterii vitezei de basculare (prin
accelerarea acesteia) i acela al basculrii ferme, unice, cnd tensiunile
de intrare conin zgomote.
Folosirea semnalelor de tact ce acioneaz comutatoare n
circuit aduce n schimb dezavantajul ptrunderii acestora (clock
feedthrough) prin capacitile parazite ale tranzistoarelor din
circuitele de intrare, unde fraciunile de semnal ce ptrund se suprapun
peste semnalul util i pe tensiunea de referin. Dac momentul
comparrii semnalului util cu referina este n apropierea unui alt salt

85
al semnalului de clock, n operaia de comparare poate interveni o
eroare sau eventual poate s apar o basculare parazit. Sunt necesare
deci msuri de reducere a efectului clock feedthrough la
comparatoarele sincronizate.
mbuntirile majore ale performanei de frecven de tact a
circuitelor sunt datorate n special progresului n tehnologiile de
fabricaie CMOS submicronice, care produc tranzistoare i
interconexiuni cu arie, capaciti i rezistene parazite mai mici.
Totui, a intervenit o cretere a frecvenei de tact i datorit
procedeului denumit revenire rapid prin supracomand (fast
overdrive recovery), aplicat la latch-uri, prin care se readuce rapid
latch-ul ntr-o stare de ateptare din care apoi se efectueaz salturi de
tensiune de ordinul VDD/2 adic salturi de durat redus la jumtate.
Majoritatea comparatoarelor sincronizate utilizeaz deci acest
procedeu, realiznd funcionarea la frecven de tact de 1-2GHz (n
funcie i de tehnologia CMOS folosit). Starea de ateptare a latchului este o stare n care cele dou ieiri ale comparatorului sunt forate
(precharged) la VDD/2 de ctre un comutator cu tranzistor NMOS
acionat cu tact, conectat ntre cele dou ieiri, care realizeaz n
acelai timp i procedeul fast overdrive recovery (tranzistorul T10
din fig.5.13 i fig.5.15). Faza n care acest comutator conduce se
numete faz de egalizare. Ea este, n acelai timp, i faza n care, n
mod uzual are loc comparaia, pregtindu-se circuitul pentru luarea
deciziei n urma comparrii. n faza ce urmeaz dup aceasta,
denumit faz de evaluare, ieirile comparatorului vor indica rezultatul
comparrii semnalului de intrare cu referina.
Pentru aplicaiile de conversie analog/digital comparatoarele
se realizeaz cu precizie ridicat. Aceasta nseamn: ctig mare de
tensiune, offset de tensiune mic, eroare mic dat de semnalul comun
(realizat prin factor CMRR mare), perturbaii reduse transmise de la
sursele de alimentare (realizate printr-un factor PSRR mare), penetrare
redus a tactului la comparatoarele sincronizate. Pentru creterea
ctigului de tensiune se utilizeaz fie un numr de 2-3 etaje n
comparator fie o combinaie preamplificator-comparator. ntr-o serie
de cazuri, ctigul de tensiune al unui amplificator cu montaj cascod
poate fi satisfctor.

86
Offsetul mic de tensiune de obine folosind etaje difereniale
dimensionate atent n comparator i o geometrie cu centru comun [21].
Pentru realizarea unui factor CMRR ridicat se utilizeaz
comparatoare cu etaj diferenial avnd o surs de curent constant pe
traseul comun de la sursele tranzistoarelor MOS principale
(tranzistorul T5 n fig.5.13 i fig.5.15).
Perturbaiile sursei de alimentare se transmit mult atenuate la
intrrile etajului diferenial dac acesta are un factor PSRR mare.
Acest lucru se obine simplu dac tranzistoarele principale sunt
montaje cascod.
Fenomenul de ptrundere la intrri a tactului este contracarat
prin msuri ca :
- evitarea comutatoarelor MOS acionate n primul etaj al
comparatorului (ori n preamplificatorul de dinainte de comparator);
- reducerea numrului de comutatoare folosite;
- izolarea prin montaj cascod a intrrilor fa de comutatoarele MOS
ori fa de ieirile comparatorului.
Pentru circuitele VLSI mixte actuale, care au tensiune de
alimentare ce scade odat cu scalarea n jos a tehnologiei, este
important ca circuitele comparatoare de precizie s conin pe traseele
dintre cele dou bare de alimentare un numr redus de tranzistoare n
serie (n care nu se consider tranzistoarele comutatoarelor), de obicei
maximum trei. Schemele cu patru tranzistoare (cu alt rol dect de
comutator) n serie pe un astfel de traseu nu se pot alimenta cu
tensiuni 2V. Aceasta nseamn c n cazul tensiunilor de alimentare
reduse (sub 2V) este greu s se conceap circuite comparatoare cu
tranzistoare cascod, pentru creterea ctigului de tensiune i izolare
n transmiterea perturbaiilor spre intrri.
In cazul tensiunilor mici de alimentare problema gamei de
tensiune de mod comun devine mai restrictiv. Comparatoarele uzuale
au aceast gam mai apropiat de tensiunea de alimentare pozitiv, din
cauza nscrierii unui tranzistor MOS pe ramura comun, a etajului
diferenial (T5 n fig.5.13 i fig.5.15). Acest tranzistor are rolul de
cretere a factorului CMRR i deci a preciziei comparatorului.
Eliminarea lui ar necesita msuri speciale pentru refacerea CMRR. n
aplicaii de conversie analog/digital alimentate la tensiune redus,

87
este necesar mai degrab ca gama de tensiune de mod comun s fie
mai apropiat de tensiunea masei. Ar fi atunci posibil o centrare a
gamei semnalului comun n raport cu tensiunile surselor de alimentare
iar circuitele ce comand comparatoarele s-ar putea realiza mai uor.
+VDD
Pol.1
T3 T4
CLOCK

T1

In

T2

Ref

T10

OUT
Pol.2

T5

T7

- T6

T8

Pol.3
OUT

T9
0 sau -VSS

Fig.5.13. Comparator cu amplificator diferenial de tip

cascod mpturit
Se cunosc cteva scheme de comparatoare sincronizate de
performan recente [2]. n fig.5.13, comparatorul are dou etaje; un
preamplificator diferenial, cu intrri pentru semnalul util i pentru
tensiunea de referin (ce impune pragul comparatorului) i apoi un
latch cu fast overdrive recovery. Preamplificatorul asigur prin
ctigul de tensiune creterea sensibilitii (preciziei) comparatorului.
Aceste etaje folosesc n comun tranzistoarele T3, T4, T6, T7. Astfel,
amplificatorul diferenial (realizat cu tranzistoarele T1...T7) este de
tipul cascod mpturit(folded cascode) pentru c ieirea sa este
n drenele lui T6,T7 iar cascodele T2-T6 i T2-T7 sunt mpturite,
deoarece sunt realizate cu combinaii de tranzistoare cu canal n i
canal p. Iat deci c tehnica de mpturire a permis folosirea
montajelor cascod fr creterea peste trei a numrului de
tranzistoare pe o ramur de circuit ntre barele de alimentare,
pstrndu-se posibilitatea de alimentare cu tensiune redus (chiar sub
2V). Montajele cascod mai aduc apoi avantajele unei benzi de

88
frecven foarte mari, a izolrii excelente ntre intrrile comparatorului
i latch-ul ce include un comutator i realizeaz salturi mari de
tensiune la ieiri (reducerea fenomenului clock feedthrough).
n fig.5.14 se poate urmri funcionarea acestui comparator. n
partea de sus a graficului se marcheaz momentele n care are loc
egalitatea tensiunilor ce se compar. Acestea trebuie s fie n general
n intervalul de egalizare a tensiunilor VOUT i VOUT , cnd impulsul
de CLOCK aduce n conducie tranzistorul T10. n partea de jos a
graficului sunt prezentate tensiunile de la cele dou ieiri
complementare pe care se poate constata efectul de egalizare al
tensiunilor VOUT i VOUT . n acest interval, cele dou tensiuni de ieire
difer doar cu cteva zecimi de mV ntre ele (avnd nivelurile notate
V0 i Vo' ) datorit cderii mici de tensiune pe tranzistorul T10 n
conducie.
VDD
Vref
Vin

Comparare

Comparare

t
VDD

CLOC

Egalizare

Evaluare

Egalizare

Evaluare

t
VDD

VOUT

Vo'
VDD/2

VOUT

Pregtire
latch

Pregtire
latch

Vo'
t

Fig.5.14. Diagramele de funcionare ale comparatorului din fig.5.13.

89
Prin proiectarea latch-ului se asigur ca aceste niveluri s se
afle n apropierea valorii VDD/2 pentru ca salturile de tensiune spre
VDD sau mas s fie reduse la jumtate i s dureze mai puin. Astfel,
frecvena de tact se poate practic dubla fa de aceea de la
comparatoarele la care nu se utilizeaz procedeul fast overdrive
recovery. n tehnologia CMOS de 0,35m, se ajunge la 1,1GHz [2].
n momentul egalitii tensiunilor ce se compar dac Vin >Vref,
VOUT se modific de la V0 la Vo' iar VOUT de la Vo' la V0 i graficele
tensiunilor VOUT i VOUT se ncrucieaz. Practic rezultatul comparrii
apare imediat i este memorat n poziia relativ a tensiunilor celor
dou ieiri, pe durata ce a mai rmas din faza de egalizare. Imediat n
faza de evaluare tensiunile celor dou ieiri fac un salt i ating
nivelurile logice apropiate de VDD i 0V. Prin aceasta, comparatorul
este pregtit pentru viitoarea basculare a ieirii.
n fig.5.15 este prezentat un comutator sincronizat [2] n care
intervine un preamplificator, realizat cu tranzistoarele T1...T5, pus
n funciune de ctre CLOCK prin comutatoarele T6 i T7. Latchul folosete tranzistoarele T8, T9, T10, T3, T4, T5 adic, cele dou
etaje au comune tranzistoarele T3, T4, T5.
+VDD

CLOCK

T3

T4

T10

OUT
CLOCK

In +

OUT

T6
T1

Pol.

T7
T8

T9

T2

CLOCK

- Ref

T5
0 sau -VSS

Fig.5.15. Comparator cu amplificator i latch suprapuse

90
Funcionarea acestui circuit este similar cu aceea a
comparatorului din fig.5.13, totui, la acest circuit lipsesc
montajele cascod, ba mai mult, comutatoarele (T6, T7) sunt mai
aproape de intrri ( de la T1 i T2) i fenomenul clock
feedthrough este mai puternic. n schimb, latch-ul are reacie
pozitiv n cruce, nu include tranzistoare cu canal p care sunt mai
lente i comut deci mai rapid. La aceeai tehnologie ca i n cazul
schemei din fig.5.13, comparatorul poate lucra cu o frecven de
tact de 1,3GHz [2]. Prin scalarea n jos a dimensiunii tehnologiei,
la 0,18m, frecvena de tact se poate dubla.

91

CAPITOLUL 6

FILTRE CU CAPACITI COMUTATE

Inovaia fundamental n filtrele active este nlocuirea
funcional a rezistorului cu o capacitate comutat (SC=switching
capacity) [29],[41]. n fig.14.1 se prezint un circuit simplu cu
capacitate comutat, compus din capacitatea comutat C1 i
condensatorul C2.
e

iC1

C1

v1

v2

v1

C2

R1 iC1

v2
C2

Fig.6.1. Schema unui circuit cu capacitatea C1 comutat i

echivalentul ei RC
Comutatoarele analogice realizate cu tranzistoare MOS sunt
controlate cu semnale bifazate precise: e i o, a cror form de
variaie n timp se prezint n fig.6.3 (notaia e provine de la faza
par even, iar o de la faza impar - odd).
La capacitatea comutat C1 se conecteaz sincron armturile la
tensiunile v1 i v2 iar apoi ambele la mas. n timpul acestor operaii
semnul tensiunii pe C1 nu se inverseaz. Pe C2 se memoreaz

92
eantioane n momente precise, cnd comutatoarele comandate cu e
se deschid i deconecteaz pe C2 de la calea de semnal. Apoi,
capacitatea C1 este descrcat instantaneu cnd comutatoarele
comandate cu o se nchid, conectnd armturile lui C1 direct la
mas. Dac v1 i v2 precum i sarcina qC1 de pe condensatorul C1 sunt
lent variabile n raport cu perioada de tact T, ecuaia circuitului
capacitii comutate C1, pentru C2= 0, se poate scrie:
dv ( t )
dq ( t )
v v 2 v1 v 2
=
=C1fs(v1-v2)
iC1(t)= C1 =C1 C1 C1 1
dt
dt
T
R1
Se observ c capacitatea C1 comutat cu perioada de tact T
servete din punct de vedere funcional, ca o rezisten R1 de valoare:
R1

T
1
=
C 1 C1 f S

unde fs = frecvena de tact (comutare). Pentru C1 = 1100 pF iar fs =

100 kHz se obine R1 = 10 M 0,1 M , adic foarte mare, pe un
spaiu ocupat relativ redus (o capacitate de civa pF i 4 comutatoare
MOS).
Folosind i pe C2 0 , circuitul rezultat R1C2 (fig. 6.1) are un
pol la pulsaia:
p=

C
1
= fs 1 = fs
R 1C 2
C2

12

i pentru valori tipice ale frecvenei fs = 10 kHz10 MHz, pulsaia p

se poate ajusta ntr-o gam larg prin 12 (cu C1 i C2 n gama
1pF100pF). Se poate acoperi de exemplu banda audio. Mai mult,
p poate fi scalat din exterior la k p prin modificarea lui fs la kfs.
Aceasta permite s se fac supra-eantionarea la fs 10fN (unde fN este
frecvena Nyquist).
Relaia lui p arat i precizia circuitului cu capacitate
comutat n raport cu unul obinuit. La filtrele active cu componente
RC, zerourile sau polii sunt fixai de valoarea unor factori de forma
1/RC, care variaz semnificativ cu temperatura i abaterile procesului
de fabricaie. Dimpotriv n filtrele cu capaciti comutate, zerourile i
polii depind de o frecven fs controlat (cu oscilator cu cuar) i de un
raport de capaciti ( 12 ) de acelai tip. Cu un oscilator cu cuar

93
frecvena de eantionare fs este precis (adic fs/fs<10-5 sau 0,001 %).
Astfel, sarcina de realizare a unei pulsaii precise p se reduce la
realizarea cu precizie a raportului 12 , ceea ce se reuete bine n
circuitele integrate. Dei capacitile se realizeaz cu o eroare de 20
% fa de aceea preconizat, ele se pot mperechea cu o eroare mic, i
anume 12/12 < 0,1 %.
n fig.14.2 se prezint o strategie de realizare a capacitilor
mperecheate (similar cu cea folosit n filtrele RC pentru rezistoare
mperecheate). Se utilizeaz structuri modulare.
Capacitile sunt realizate cu armturi de polisiliciu (Polisiliciu
1 i Polisiliciu 2) ntre care este dielectric (dielectricul nu s-a desenat).
Cel mai mic condensator din circuit, aici notat cu C1, este considerat
capacitatea unitar Cu [un strat cu Polisiliciu 1 cu dimensiunile
(b+2a) x (b+2a) cu un contact metalic i un strat Polisiliciu 2 cu
dimensiunile b x b i cu un contact metalic]. De obicei diferena a
ntre laturile celor dou straturi (pe o parte) este valoarea minim
permis de regulile de proiectare ale procesului de fabricaie folosit.

Legtur metalic
Polisiliciu 1

a b
Polisiliciu 2

a
b
c
Contact
cu metal

Legtur
metalic

C1=Cu
C2=3Cu

(multiplu ntreg)

C3=4.5Cu
(multiplu fracionar)

94
Fig.14.2. Structuri modulare de capacitoare
Un condensator C2 are valoarea un multiplu ntreg N=3 al
capacitii unitare Cu repetate, cu contactul metalic la Polisiliciu 2
reunit prin band metalic. Condensatorul C3 este un multiplu
fracionar (nentreg) de N+ = 4,5 al lui Cu. Layout-ul lui se realizeaz
repetnd pe Cu de N-1 ori i apoi atand un capacitor neunitar, cu
dimensiunile c d.
Armturile de jos ale condensatoarelor elementare sunt reunite
ntr-o singur zon (Polisiliciu 1) i au un singur contact metalic.
O caracteristic important a acestor structuri este aceea c
rapoartele perimetrelor (Pi/Pj) i ariilor (Ai/Aj) sunt fcute egale cu
raportul capacitilor, adic:
P i = A i = Ci
P j A j Cj
deci abaterile dimensiunii laturilor zonelor de Polisiliciu 2 nu au
practic efect n rapoartele capacitilor (dac ele sunt aceleai la toate
zonele unitare). Pentru capacitile NCu structura de layout
segmentat, prezentat n figura 6.2 are evident aceast calitate.
Pentru capacitile (N+ )Cu , segmentul final de dimensiune c
d, poate fi fcut astfel ca perimetrele i ariile s fie n raportul
(1+ ) fa de cele ale modulului, adic:
P1+ = (1+ ) Pu i
A1+ = (1+ ) Au
i atunci, impunnd rapoartele:
A1+ c d
P1+ c + d
=
= 1+
i
= 2 = 1+
Au
Pu
2b
b
rezult prin rezolvarea sistemului de dou ecuaii:
c=b( 1 + + (1 + ) ) i
d=b( 1 + (1 + ) )
Numrul de coluri de zone Polisiliciu 2 i de contacte metalice
la capacitorii NCu sunt de N ori mai mari dect cele ale capacitorului
unitar. Acest lucru nu mai este asigurat exact i pentru
condensatoarele (N+ )Cu.

95
Capacitoarele folosite n filtrele active cu capaciti comutate
au pierderi foarte mici. Astfel se pot realiza cu ajutorul capacitilor
mperecheate, filtre integrate precise, fr ajustare cu laser i fr
scheme sofisticate de acordare, necesare n schemele cu reele RC.
Cele mai multe filtre cu capaciti comutate sunt controlate cu
semnale bifazate nesuprapuse, adic semnalele e i o din fig.6.3.
n unele circuite se introduc i faze auxiliare, pentru a se reduce offsetul de curent continuu, zgomotul 1/f al A.O. i/sau semnalele de joas
frecven parazite. Dar i n aceste cazuri, procesarea semnalului
principal este n mod uzual limitat la dou faze. Dei este convenabil
s se considere semnalele e i o ca unde rectangulare cu factor de
umplere de 50 %, nesuprapunerea fazelor este esenial pentru reuita
funcionrii capacitilor comutate. Mai exact, circuitul ar eua dac
e i o ar comanda simultan comutatoarele ON. n schimb dac e
i o trec simultan n OFF pentru scurte intervale de timp, nu este
afectat funcionarea corect a circuitului. Deci pentru a evita orice
risc de suprapunere a semnalelor e i o cauzat de variaiile
inevitabile ale timpilor lor de cretere sau scdere, se realizeaz n
practic factori de umplere de 4045 %. Aceast soluie este
prezentat n figura 6.3, unde, fiecare perioad T are 510 % zon
moart, cnd att e ct i o sunt la nivelul de jos (off).
ON

OFF

t
o

OFF

ON

T/2

Fig.6.3. Semnale bifazate nesuprapuse pentru controlul comutatoarelor

Comutatoarele analogice sunt realizate cu structuri de tipul dat
n fig.6.4 dar n schema filtrelor (fig.6.5) comutatoarele au un simbol
simplificat. Acesta trebuie s aib o sgeat pentru a arta terminalul
surs. n acest mod comutatorul analogic poate fi realizat cu oricare
din cele dou structuri din fig.6.4. Deoarece structura din fig.6.4b i

96
menine rezistena n stare ON aproape constant n tot domeniul de
tensiune (de la +VDD pn VSS), este de obicei preferat, chiar dac
aria tranzistorului PMOS este mai mare i conduce la capaciti
parazite mai mari.
e (o)

e( o)

NMOS
Intr. analog.

-VSS
a

Ies. analog.

+VDD
Intr. analog.

PMOS
-VSS

e (o)

Ies. analog.

NMOS

Fig. 6.4. Tipuri de comutatoare utilizate

Totui, comutatorul simplu NMOS este de asemenea utilizat
pentru c se reduce capacitatea parazit n locurile din schem unde
semnalele sunt forate la un nivel foarte redus de exemplu la
intrrile ce reprezint mas virtual ale AO.
Pentru realizarea comutatoarelor cu structura din fig.6.4b.
tranzistoarele NMOS i PMOS trebuie s fie comandate cu semnale de
control e i e respectiv o i o.
Semnalele e i o i complementarele lor (cnd acestea sunt
necesare) se realizeaz plecnd de la o surs master care este un
oscilator cu cuar integrat n acelai cip sau un sistem de clock extern.
Frecvena master-ului se divide digital, obinndu-se frecvena de
eantionare dorit i se desparte n dou faze nesuprapuse utiliznd
pori logice. Zona moart se obine din ntrzierile porilor. Costul
acestui circuit este o parte important a costului total al unui filtru
activ cu capaciti comutate. Din fericire, aceast funcie este realizat
cu o schem logic digital nepretenioas iar hard-ul rezultat poate fi
mprit pe mai multe subcircuite cu capaciti comutate.
Principala cerin pentru comutatorul analogic este aceea c
rezistena lui n starea ON adic Ron - trebuie s fie suficient de
1
mic, astfel ca:
>>2 fs
R on C T

97
(unde CT=C+CP, C fiind capacitatea vizat, iar CP este capacitatea
parazit conectat la comutator), n toat gama dinamic a filtrului.
Tipic Ron < 10 k , meninut pe toat gama dinamic a filtrului, este
suficient de mic. Cum s-a artat anterior, gama de tensiune n care se
menine Ron mic se reduce substanial n cazul masei virtuale la A.O.
Pentru orice eventualitate, Ron pentru fiecare structur din fig.6.4 este
ajustat prin dimensionarea (creterea) lui W/L al tranzistoarelor
MOS.
n plus fa de condiia cu Ron intervine o pretenie
(contradictorie) pentru capacitile Cgs i Cgd ale tranzistoarelor din
comutatoare: s fie ct mai mici posibil pentru a reduce ptrunderea
semnalului de control e sau o n circuitul filtrului. Este de dorit,
de asemenea, s se minimizeze toate capacitile parazite ale drenei i
sursei fa de substrat. Din fericire, la intrrile AO, care sunt cele mai
sensibile la aceste efecte, amplitudinea semnalului este restrns n
cazul masei virtuale. Comutatoarele pot fi fcute suficient de mici
pentru a satisface ambele cerine. Mai mult, comutatorul cu un singur
tranzistor NMOS din fig.6.4a, poate fi eficient n aceste locuri (de
exemplu, n comutatorul 3 din fig. 6.5).
n fig.6.5 se prezint o schem de filtru cu capaciti comutate.
Ea include condensatoare (C1C6) i 4 comutatoare analogice (sau
pori de transmisie) precum i amplificatoare operaionale.
Comutatoarele analogice se nchid i se deschid periodic, sub
controlul unor semnale rectangulare e i o, fiecare cu perioada T,
ca n fig.6.3.
Condensatoarele C1, C3, C4 i C5 realizeaz capaciti
comutate, C2 i C6 nu sunt capaciti comutate.
Se ntlnete aici o funcionare diferit a capacitii comutate
fa de cea prezentat anterior, de exemplu cea realizat cu C1 i
comutatoarele 1, 2, 3, 4. Cu comutatoarele 1 i 2 - ON iar 3 i 4
OFF, sarcina de pe C1 urmrete pe vi(t) adic: qC1 = C1vi(t). n
momentul cnd comutatoarele 1 i 2 devin OFF (t T/2), un eantion
vi(T/2) este memorat pe C1. Cum procesul se repet cu perioada T,
T
atunci, la fiecare moment (2k+1) un nou eantion va fi memorat pe
2
C1. Rata de eantionare este fs=1/T.

99
0

C3

C5

C2

C1

vi

1
4

C6

C4

A1

Fig.6.5. Filtru cu capaciti comutate

A2

vo

100
La multiplii impari ai lui T/2 comutatoarele 3 i 4 devin ON i
C1 se descarc transmind sarcina lui C2. Condensatorul C2 are o
armtur la masa virtual (intrarea inversoare a AO) datorit legrii la
mas a intrrii neinversoare a AO.
Masa virtual i reacia negativ local continu a AO sunt
eseniale pentru funcionarea n bune condiii a filtrului activ cu
capaciti comutate. Ca urmare, o serie de scheme de filtre nu se
potrivesc n circuitele practice cu capaciti comutate. Este vorba de
cele care prezint o reacie negativ (la amplificatoarele inversoare)
numai cu rezistoare ce ar urma s fie nlocuite cu capaciti comutate.
De asemenea, nu sunt potrivite schemele neinversoare (cu intrarea pe
, care nu mai au la intrare mas virtual) i structuri bazate pe OTA
(amplificatoare operaionale transconductan). Este necesar o
anumit abilitate de realizare a inversrii de semn la capacitatea
comutat astfel nct schemele cu amplificatoare neinversoare s fie
evitate.
Tensiunile ce ncarc condensatoarele pot proveni de la surse
independente (ca vi), de la ieiri de AO sau pot fi tensiuni memorate
pe alte condensatore. Procesul de eantionare i transport de pachete
de sarcin discrete, adic de forma:
qC1(kT) = C1vi(kT)
prin comutarea capacitilor, reprezint esena filtrelor cu capaciti
comutate.
Pentru AO folosite n filtrele active cu capaciti comutate
(SC=switching capacity), din cauza naturii semnalelor (care sunt
eantionate), ctigul Avo n curent continuu cu bucl deschis, precum
i timpul de stabilire (SR), sunt criterii mai importante dect produsul
ctig band de frecven pentru polul dominant.
O aplicaie important a capacitii comutate este aceea din
integratoarele cu AO, unde aceasta nlocuiete rezistena din faa
intrrii inversoare. Astfel, produsul RC din funcia de transfer a
circuitului se nlocuiete cu raport de capaciti (realizndu-se i
precizie) i se evit o rezisten de valoare foarte mare.

101

PARTEA II. CIRCUITE INTEGRATE DIGITALE

CAPITOLUL 7

CONVERTOARE DIGITAL/ANALOGICE (DAC)

CU MOD DE LUCRU N CURENT
n cadrul bibliografiei s-a identificat DAC-ul cu control n
curent ca un candidat potrivit pentru aplicaii n comunicaii rapide i
de nalt rezoluie. Aceast arhitectur nu necesit nici un buffer de
ieire cum se ntmpl la DAC-ul cu capaciti comutate. Totui ea
devine sensibil la impedana de ieire finit. n plus, DAC-ul cu
control n curent poate fi implementat numai cu componente MOS i
totui atinge o precizie destul de mare. iruri de rezistene sau scri R2R sunt de asemenea foarte rapide, dar ele necesit rezistoare de
precizie integrate n chip. Dei arhitectura R-2R este un DAC cu
comanda n curent, ea nu va fi pomenit n continuare n acest capitol.
n schimb capitolul se focalizeaz pe versiuni cu control n curent dar
unde un numr de surse de curent cu ponderi sunt folosite pentru a
forma funcia de conversie.
O prezentare a diferitelor strategii de layout pentru sursele de
curent este dat n Seciunea 7.1. Sunt expuse avantajele i
dezavantajele diferitelor topologii. Pentru unele topologii s-au inclus
proprieti bune, de performan.
n Seciunea 7.2 se discut unele soluii de proiectare practic.
n paragraful anterior s-a gsit c performana este puternic
dependent, de exemplu, de impedana de ieire a surselor de curent
deoarece liniaritatea se degradeaz.
Zgomotul circuitului este determinat de ctre curentul continuu
de ieire al unei surse de curent iar mperecherea este determinat
practic de ctre dimensionarea tranzistorului, adic de aria porii.
Impedana de ieire este dependent de curentul continuu iar acesta
este dependent de dimensiunea tranzistorului, etc. Cnd se mrete
curentul de ieire n scopul mbuntirii raportului semnal/zgomot
(SNR), impedana de ieire scade i ca urmare neliniaritatea crete,
etc. Prin urmare, ca ntotdeauna n proiectarea analogic avem o
relaie delicat ntre parametrii de proiectare i n mod normal trebuie
s fie fcut un compromis. Apoi, influena ptrunderii clock-ului din

102
comutatoare la fel ca i rezistena n conducie este crucial. De
asemenea, influena legturilor (conexiunilor) nu trebuie s fie
neglijat.

7.1 Arhitecturi de DAC cu control n curent

Arhitecturile de acest gen au fost studiate intens [22] iar
structura este schiat n Fig.7.1 cu simboluri de comutatoare. Exist
un numr mare de surse de curent i comutatoare. n funcie de codul
de intrare, X, curentul de la sursele corespunztoare este direcionat
prin comutatoare la ieire, spre un rezistor terminal extern chipului sau
este convertit I/V (curent - tensiune) i filtrat, folosind un buffer la
ieire care nu este desenat n figur.
Buffer-ul de ieire va garanta un nod de joas impedan la
ieirea DAC-ului i deci nu trebuie s ne facem griji att de mult n
legtur cu impedana de ieire finit. n schimb, erorile de
mperechere vor influena performana. Aceasta a fost de asemenea
discutat n [22] i cum este cunoscut, este necesar o mperechere
bun a surselor de curent pentru atingerea unei performane nalte. n
loc de a se folosi o surs de curent cu valoarea nominal M, se
folosesc M surse unitare de curent n paralel. Vom avea atunci acelai
tip de erori de mperechere marginale pentru fiecare element.

Fig.7.1 Principiul unui DAC de N bii cu control n curent.

103
n al doilea rnd, putem folosi de asemenea tehnici de layout
speciale, cum sunt inter-digitizarea sau cu centru comun, n scopul
reducerii severe a influenei erorilor de nemperechere gradate
(precum creterea gradat a ariilor.)
Dac nu se folosete la ieire un amplificator buffer, DAC-ul
va fi sensibil la impedana de ieire finit. Parametrii SNDR i SFDR
(vezi anexa la cap.7) sunt dependeni de raportul conductanelor
G = Gs /GL
(7.1)
unde Gs este conductana de ieire a unei surse de curent unitar iar GL
este conductana sarcinii. n mod tipic, cu un buffer de ieire, acesta va
deveni apropiat de zero, GL datorit masei virtuale de la intrarea
amplificatorului (RL0).
Pentru a garanta o mperechere bun, trebuie ca ariile porilor
surselor de curent s fie destul de mari. mperecherea este dependent
invers proporional de aria porii tranzistoarelor i ptratic de distana
dintre tranzistoare ce trebuie de asemenea mperecheat adic variana
nemperecherii curentului va fi [22]:
(7.2)
unde Ap si Ad sunt parametrii dependeni de proces iar D este distana
pn la alt tranzistor. Deci dorim ca aria WL s tind spre infinit i
distana D spre zero. Evident, aici este o contradicie, deoarece una
dintre intele principale este s se fac layout-ul surselor de curent pe
ct se poate mai aproape unul de altul. Soluia de proiectare este de a
se gsi W i L optime ( parametrul D este funcie de W i L). Acest
lucru este discutat mai mult la proiectarea surselor de curent unitare,
n Seciunea 7.2. Deoarece vom folosi o arie mare pentru o bun
mperechere, aria total a DAC-ului va deveni foarte mare.
La erorile de mperechere i problemele de impedan de
ieire, trebuie s adugm influena traseelor de legtur. n cele ce
urmeaz discutm diferitele tehnici pentru a face layout-ul surselor
(unitare) de curent unitate.

Structuri matrice plate i mpturite

Cea mai simpl i probabil cea mai naiv tehnic de legare a
surselor de curent unitare este cea dat n fig.7.2.a. Sursa de curent

104
pentru bitul cel mai semnificativ (MSL) este format lund 2N-1 surse
de curent unitare paralele ntr-un singur rnd. Sursa pentru al doilea
bit mai semnificativ este format n mod similar cu 2N-2 surse n al
doilea rnd, etc. Fiecare rnd este interconectat i dus la un comutator
de curent. Este evident c matricea devine foarte extins pentru un
numr mai mare de bii. DAC-ul devine, de asemenea, sensibil la
gradieni de mperechere.
Calea natural i evident de a evita acest lucru este de a se
utiliza pentru sursele biilor mai semnificativi (MSB) mai mult dect
un rnd iar pentru biii mai puin semnificativi s se utilizeze acelai
ultim rnd, cum se vede n fig.7.2.b .

Fig.7.2 (a)-layout plat (ntins) (b)-layout mpturit (pliat)

Aceasta face convertorul mai puin sensibil la erori de
nemperechere de gradare liniar n cel puin o direcie. Pentru a uura
proiectarea firelor de interconexiune se pot de asemenea duplica
pentru biii MSB circuitele logice digitale i, de exemplu, s se
foloseasc cte un comutator pentru fiecare rnd adic mai multe
comutatoare pentru fiecare bit, care s lucreze n paralel.
Aceste tehnici, totui nu sunt potrivite pentru nalt rezoluie,
din cauza cerinelor referitoare la rezistena parazit a comutatoarelor
i firelor precum i a mperecherii surselor de curent.

105
Pentru a face DAC-ul chiar mai puin sensibil la gradieni de
mperechere trebuie de preferin s se distribuie sursele de curent n
cadrul matricei aa cum se arat n fig.7.3 pentru un DAC cu pondere
binar de 6 bii avnd 63 surse de curent unitare. Numerele indic la
ce bit este alocat sursa respectiv de curent unitar. Se presupune c
erorile de mperechere sunt date aproximativ de un plan iar gradienii
sunt destul de mari, ky=kx=0,05 i c distana dintre sursele de curent
unitare este de o unitate n ambele direcii.

Fig.7.3 Influena gradienilor pentru un layout plat (a), asupra

parametrului INL (b)
n plus, se presupune c valoarea zero a erorii este n centrul
matricii. Folosind ecuaia (7.3) gsim c sursa de curent superioar
(cea mai de sus) din stnga va avea valoarea nominal de curent
Iu,1 u 3.5 . kx + 3.5 . ky

(7.3)

iar cea mai de jos din dreapta

Iu,63 u + 3.5 . kx - 3.5 . k

(7.4)

etc. n fig.7.3.b se vede cum afecteaz acest lucru parametrul INL

(neliniaritatea integral, vezi anexa la cap.7) al DAC-ului, INL-ul
maxim este de circa 3LSB. n fig.7.4. se arat o tehnic n care sursele
de curent au fost legate ntr-o manier mai aleatoare (layout distribuit).
Vedem c efectul asupra parametrului INL este mult mai mic
(b). Gsim c INL-ul maxim este de circa 0,2LSB. Totui tehnica din

106
fig.7.4.(a) necesit o rutare (legare) mai complex a firelor de
interconectare, etc. Acest lucru va mri nivelul de zgomot i al
componentelor parazite. Notm c distribuia surselor din fig.7.4.(a)
nu este una optimal, ea a fost fcut manual. Cu un program de
calculator se poate gsi layout-ul optim. Mai mult, putem aduga
funcii de cost ca impactul asupra parametrilor DNL i INL (vezi
anexa la cap.7), lungimea firelor, algoritmi de selecie, etc [22].

Fig.7.4 Influena gradienilor pentru o tehnic de layout distribuit (a),

asupra parametrului INL (b)

Structuri segmentate
Pentru reducerea efectelor curenilor prea mari prin
comutatoarele de curent, care implic dificulti la mperechere i
rapoarte de rezistene, etc, putem, cum s-a menionat anterior, duplica
circuitele logice de comutare digital pentru biii MSB i s folosim
mai multe comutatoare pentru acelai bit. Acesta va permite s
scurtm firele de interconectare i s realizm un layout mai modular,
etc. O alt tehnic ce trebuie folosit pentru rezoluie mai mare este
aceea de a se segmenta grupurile de surse pentru biii mai
semnificativi. Biii MSB sunt codificai dintr-o reprezentare binar
ntr-un cod termometric (vezi anexa la capitolul 7). Este foarte greu
s se foloseasc o reprezentare n cod termometru complet pentru toi
biii din convertoarele de nalt rezoluie, deoarece numrul de
comutatoare i complexitatea firelor de interconexiune, etc, crete
exponenial cu numrul cresctor de bii.

107
n fig.7.5 artm un exemplu de segmentare a biilor cei mai
semnificativi. M bii cei mai semnificativi sunt codificai tip
termometru iar ceilali N-M bii mai puin semnificativi sunt ponderai
binar. Folosind codul termometric avem un numr de surse de cureni
mari egali: 2M-1 surse, fiecare cu curent de 2N-M x curentul sursei
unitare.
DAC-ul se poate desena n layout mai regulat i se pot distribui
simplu sursele pentru a minimiza influena erorilor de mperechere
gradat. De asemenea, putem folosi aceeai dimensiune pentru biii
codai termometric ceea ce mbuntete n continuare mperecherea.

Fig.7.5 Matrice de surse de curent segmentate. M bii cei mai

semnificativi sunt codificai prin T=2M-1 bii de cod termometric
Un alt avantaj major este acela c tehnicile de mbuntire a
mperecherii, ca randomizarea dinamic, calibrarea surselor de
curent, medierea, etc, devin mult mai simple.
Un DAC complet codat termometric garanteaz monotonia i
glitch-uri (impulsuri ascuite) minime. Totui, pentru N mare, acest
lucru nu se poate face i exist un compromis ntre numrul de bii de
segmentat i impactul asupra complexitii layout-ului, glitch-urilor i

108
monotoniei. Energia glitch-urilor poate fi caracterizat grosier prin
numrul de bii ce comut ntre dou coduri de intrare. Dac folosim
segmentarea, introducem mai multe glitch-uri dar cu energie mai
mic. Mai mult, presupunnd c limea i amplitudinile glitch-urilor
este de natur stohastic, va aprea o mbuntire n raportul SNR de
ordinul 2M. SNDR-ul nominalizat simulat este artat n fig.7.6 n
funcie de glitch-uri pentru un DAC de 14 bii. S-a aplicat un semnal
multi-ton cu unele valori de PAR (peak average ratio) diferite. Durata
pulsurilor de glitch a fost presupus cu distribuie Gaussian.
S-a gsit c folosind peste 5 sau 6 bii segmentai rezult o
mare mbuntire n performan. Pentru nalt grad de segmentare,
ctigul nu este att de semnificativ. Nu s-a considerat la simulare
necesitatea mai multor circuite digitale i deci mai mare complexitate,
consum de putere i zgomot redus.

Fig.7.6 Puterea glitch-urilor estimat n funcie de numrul biilor

segmentai ntr-un DAC de 14 bii.
DAC-urile cu 12 sau 14 bii cu cea mai mare performan au 5
pn la 7 bii cei mai semnificativi codai termometric. O tehnic
intuitiv similar este de a se folosi o structur multi-segmentat. M
bii MSB (cei mai semnificativi) sunt codai termometric ntr-un

109
ciorchine, K bii LSB (mai puin semnificani) sunt pstrai
codificai binar iar biii intermediari N-M-K sunt de asemenea
codificai termometric ntr-un alt ciorchine separat.

Structuri matriciale codificate

O alt structur popular pentru un numr de bii intermediari
este structura matricial codificat. De asemenea, n aceast tehnic
sursele de curent unitare sunt prinse n layout matricial, ca i n
cazurile anterioare. Totui, se adug acum comutatoare la fiecare
surs unitar de curent i se creeaz o celul de curent unitar. Aceast
celul conine unele circuite de codificare i comand. Dar, folosind
codificare, semnalele de decodare de intrare binare pentru rnd i
coloan, putem selecta numrul dorit de surse din matrice. Aceast
structur este prezentat n fig.7.7. Fiecare celul de curent (fig.7.7.b)
necesit 3 semnale de control, unul pentru coloan (C), unul pentru
rnd (R) i unul pentru selecia de coloan suplimentar (S). Semnalul
comutatorului () este dat de funcia logic:
=S+RC
(7.5)

Fig.7.7 Matrice de surse de curent unitare cu circuite de decodare

Semnalele de selecie sunt generate i sincronizate cu un clock
global n afara matricei analogice sensibile. Matricea se poate pune n

110
layout n mod regulat iar sursele de curent unitare sunt distribuite, de
exemplu, ca n cazul din fig.7.4(a).
Avem, de asemenea posibilitatea de a modifica distribuia
surselor de curent unitare pentru fiecare DAC prin reprogramarea
secvenelor de comutare. Extinznd aceasta, se pot folosi tehnici de
randomizare dinamic, adic, celulele unitare se selecteaz aleatoriu
iar distorsiunea cauzat de erorile de mperechere devine n schimb
zgomot. O alt proprietate bun este aceea c, n loc s se foloseasc
tranzistoare cascod n sursele de curent unitar (vezi Seciunea 7.1),
poate fi folosit tranzistorul comutator cascod pentru a mbunti
impedana de ieire [22].
Exist cteva dezavantaje la aceast arhitectur. n celula de
curent unitar este necesar o anumit cantitate de circuite logice.
Aceasta necesit distribuirea liniilor sursei de alimentare la fiecare
celul. n acelai timp, avem nevoie de 3 semnale de control, surs de
alimentare analogic, tensiuni de polarizare analogice i un curent de
ieire diferenial, deci de dou ori mai multe legturi. Este un total de
9 sau 10 legturi (depinznd de alegerea sursei de curent). Pentru a se
reduce zgomotul, dorim s scurtm traseele analogice i a le ecrana
fa de partea digital ct se poate de mult, ceea ce va pretinde arie
mai mare de chip.
Exist alte tehnici pentru a modifica DAC-ul, astfel ca s
putem micora coninuturile digitale din interiorul matricei. Pentru
DAC-uri cu rezoluie mai mare de 810 bii, aceast tehnic este
oarecum limitat din cauza ariei de chip cerute i complexitatea
circuitelor decodoare. Versiuni de DAC hibride folosesc tehnica
matricial pentru biii MSB i o structur cu ponderare binar ori
codare termometric pentru biii LSB.

7.2 Consideraii practice de proiectare

Se prezint aici unele considerente practice de proiectare privind
layout-ul i alegerea elementelor de circuit ntr-un DAC cu control n
curent tipic. n special, este considerat sursa de curent unitar i
comutatorul de curent dar i unele circuite digitale de interfa.

111

Sursa de curent unitar

Aceasta se poate proiecta pe mai multe ci diferite [22], cu PMOS
sau NMOS, cu cascod sau nu, etc. n fig.7.8 artm dou versiuni ale
sursei de curent unde este folosit un singur tranzistor PMOS (fig.7.8.a)
mpreun cu cascod cu PMOS (fig.7.8.b). Tensiunea poart-surs a
tranzistorului M1 este cea care stabilete practic curentul nominal prin
sursa de curent. O surs de curent ideal ar trebui s aib o impedan
de ieire infinit iar tranzistoarele cascod sunt folosite pentru a crete
rezistena de ieire, deci efectele modulaiei lungimii canalului nenule
sunt reduse deoarece variaia tensiunii dren-surs a tranzistorului M1
este redus.

Fig.7.8 Scheme de surse de curent cu PMOS, simpl (a),

cascod (b)
n exemplele din fig.7.8. toate legturile de substrat sunt
conectate la sursa de alimentare pozitiv. Aceasta va scdea puin
ctigul cascodelor, dar avantajul este acela c layout-ul devine cu
ceva mai simplu. Folosirea tranzistoarelor PMOS n loc de NMOS (cu
aceeai dimensiune) va conduce la un zgomot de tip 1/f mai mic
datorit mobilitii mai reduse a golurilor dar la un nivel mai mare de
zgomot termic.
n cele ce urmeaz se vor discuta unele proprieti ale surselor
de curent. Folosim tranzitoare PMOS ca exemplu, dar rezultatele se
aplic i la tranzistoare NMOS.

112

Impedana de ieire
Avem nevoie de rezisten de ieire foarte mare pentru nalt
performan. S-a stabilit c SFDR i SNDR sunt puternic dependeni
de un raport de conductane nenule. Rezistenele de ieire pentru
sursele din fig.7.8, sunt notate Ra, Rb i sunt date aproximativ de:
(7.6)
unde Iu este curentul continuu al sursei, i este factorul de modulare a
lungimii canalului, i este parametrul transconductan iar i este un
parametru determinat de ctre transconductana substrat-surs a
tranzistoarelor. Rezistena de ieire a sursei de curent este mrit cu un
factor corespunznd cu aproximaie ctigului tranzistorului cascad.
Curentul Iu este de cele mai multe ori dat n specificaie, adic, pentru
un salt de 1V pe o terminaie de 50 , curentul de ieire de vrf este
20 mA. ntr-un DAC cu 14 bii gsim atunci curentul corespunztor
LSB ca:
(7.7)
Pentru o rezisten de ieire mare trebuie s se garanteze c
tranzistoarele lucreaz n regiunea de saturaie. Curentul de ieire al
sursei de curent unitare este atunci aproximat prin relaia
(7.8)
unde 1 este parametrul transconductan, o,p este mobilitatea
sarcinilor pentru canal p, Cox este capacitatea pe unitatea de arie a
porii, W/L este raportul dimensional al tranzistorului, Veff este
tensiunea de poart efectiv (=Vgs-Vt). Mai mult, factorul de
modulaie a lungimii canalului este invers proporional cu lungimea
canalului: ~1/L. Deoarece curentul este fixat prin specificaie, avem :
Ra ~ L1
(7.9)
Pentru rezisten mare este nevoie de canale lungi. Pentru
surse de curent cascod obinem :
(7.10)

113
Deci pentru rezisten de ieire foarte mare este nevoie de
tranzistoare cascod mari.
Sursa de curent va avea n caracteristica de frecven un pol
cauzat de capacitile parazite asociate la tranzistoare. n fig.7.9 se
art impedana de ieire simulat pentru cele dou surse de curent din
fig.7.8. n simulrile cu proces de 0,6m s-au utilizat limi egale
pentru toate tranzistoarele, W=2m, dar lungimile de canal au fost
L1=8m, L2=2m. Curenii prin surse au fost de aproximativ 1,2A.
Din fig.7.9 se vede clar c rezistena de ieire este mbuntit
prin folosirea cascodei; ea este mrit de la 300M la 100G.
Folosind rezultatele din modelele simulate, vedem c, dac SNDR al
convertorului de 14 bii din cazul cu un singur terminal (singleended) pentru o sinusoid full scale (FS), trebuie s fie, s zicem, >
80dB, gsim
SNDR 6(14 0.4) 20 log10G > 80
G < 7.94 x 10-9

(7.11)

Aceasta d o limit superioar a conductanei de ieire de

GS < 7.94 x 10-9 . GL

( 7.12)

unde GL = conductana de sarcin. Pentru o sarcin de 50 gsim

conductana de ieire unitar maxim de :
GS < 1.59 x 10-10
(7.13)
sau o rezisten de
Rs > 6,3G
(3.14)
Vedem din rezultatele simulrii din fig.7.9 c aceast cerin
este ndeplinit de ctre configuraiile de surse de curent cu cascod
dar nu este ndeplinit de soluia cu un singur tranzistor.
Totui, pentru frecvene mari, impedana de ieire scade cu 20
dB/decad din cauza polului caracteristicii de frecven. La frecvene
mari (peste 50kHz), sursele au n esen aceleai caracteristici de
impedan. Dei este o apreciere grosier, putem vedea c limita
superioar din (7.14), nu poate fi garantat pentru frecvenele de mai
sus ci numai pn la 630Hz pentru sursa de curent cascod.
Aceste limitri sunt cauzate de componentele capacitive ale
surselor de curent i dac presupunem c ctigul cascadei este destul

114

Fig.7.9 Impedana de ieire pentru dou surse de curent unitare

de mare, capacitatea dominant va fi cea gsit la drena cea mai
apropiat de ieire. Aceasta este dat n mod tipic de capacitatea de
suprapunere poart-dren i capacitatea dren-substrat dat de :
(7.15)
Cdb Ad Cjd
unde Ad =W Ld este aria drenei iar Cjd este capacitatea de jonciune
(barier) pe aria unitar de dren, Ld este lungimea drenei. Gsim c,
n mod aproximativ, capacitatea este liniar dependent de limea W
Cdb ~ W
(7.16)
Polul de ieire pentru sursele de curent din fig.7.8(a) i 7.8(b)
se poate determina grosier, prin combinarea ecuaiilor (7.6), (7.9),
(7.10) i (7.16) . Se obin relaii aproximative ca :
(7.17)
Din acestea avem o concluzie intuitiv: cu ct facem mai mari
limile tranzistoarelor, cu att mai cobort este polul. La realizare
poate fi avantajos s se aleag toate limile tranzistoarelor egale
deoarece layout-ul devine cu ceva mai simplu. n astfel de caz se vor
folosi lungimile Li drept parametri de proiectare.

115
O alt problem interesant de proiectare este de a se analiza
cum reacioneaz sursele de curent la variaia tensiunii continue de
alimentare i a tensiunii continue existent la ieirea sursei de curent.
n [22] se art impedana de ieire simulat pentru sursa de curent
cascod pentru diferite alimentri i nivele de tensiune de ieire.
Rezult c rezistena de ieire este dependent liniar de alimentare,
respectiv de variaiile de tensiune de ieire dar, conform ateptrii,
(datorit impedanei mari de ieire la cascod) schimbrile sunt relativ
mici.

mperecherea
Cum s-a discutat n [22], sunt mai multe surse de erori de
mperechere i anume: erori de dimensiuni la tranzistoare, variaii ale
pragurilor de tensiune, variaii ale tensiunilor de alimentare i
polarizare, variaii ale grosimii oxidului, variaia tensiunilor de la
ieire, etc.
Erorile de mperechere gradate pot fi minimizate distribuind
sursele de curent unitar ct mai inteligent posibil. mperecherea
stohastic trebuie s fie minimizat prin alegerea potrivit a
dimensiunilor tranzistorului. Din studiile din literatur tim c
mperecherea dup i VT nu este corelat i c variana lor este
invers proporional cu aria tranzistorului, WL i liniar dependent de
distana dintre obiectele de mperecheat. Dac diveri parametri sunt
furnizai de ctre distribuitorul de proces, putem gsi un compromis ce
d eroare minim. De exemplu, dac avem o formul simplificat ca :
(7.18)
unde a,b,c,d,e sunt parametrii dependeni de proces, minimul se
gsete prin derivarea acestei relaii n raport cu limea i lungimea:
(7.19)

i
(7.20)
Din (7.19) i (7.20) se obine de exemplu:

116
(7.21)
n mod tipic, cu ct sunt alese tranzistoare mai mari cu att
mperecherea este mai bun. Totui, pentru limi mari, polul se va
muta la frecven mai redus. O alegere natural este de a lua
lungimea canalului tranzistorului sursei de valoare mare.
Erori de mperechere similare cu acelea ale variaiilor gradate
ale oxidului i altele similare, pot s apar de asemenea, din cauza
interconexiunilor prost proiectate. tim c rezistena de ieire i
curentul de ieire sunt dependente de tensiunea de polarizare aplicat
pe poarta tranzistoarelor surs M1. Tensiunea este generat de un
curent de polarizare care, la baz, este dat de o oglind de curent, iar
curentul prin ramura de referin a oglinzii este controlat printr-o
rezisten. Totui, n special pentru rezoluii mari, trebuie s garantm
c se furnizeaz tensiuni de polarizare i de alimentare egale i foarte
precise la toate sursele de curent unitare. n fig.7.10 se arat efectele
pierderii de tensiune, de exemplu pe legtura de alimentare.
Conexiunea este modelat ca un numr de rezistene n serie. ntr-un
layout regulat, acestea sunt la fel de mari. Deoarece se ia curent prin
sursele unitare avem cderi de tensiune de-a lungul conexiunii de
alimentare. Pentru direciile folosite n figur avem VDD>V1>..>VN .
n funcie de stilul de layout, curenii Ii sunt n mod tipic determinai
de un numr de surse de curent unitare legate n paralel.

Fig.7.10 Model de interconexiune de alimentare legat la un numr de

surse de DAC i scderea preciziei curenilor

117
Mai mult, curentul Ii este dat de tensiunea efectiv conform relaiei
(7.8), adic este dependent de tensiunea Vi. Prin urmare, de-a lungul
conexiunii curenii vor deveni tot mai mici. Abaterile cresc de
asemenea n mod ptratic din cauza dependenei de tensiunea efectiv.

Comutatoare de curent
Comutatoarele de curent se pot implementa pe diferite ci,
adic cu PMOS, cu NMOS, pori de transmisie, etc. Parametrii de
proiectare cruciali tipici sunt rezistena n conducie i ptrunderea
clock-ului (clock feed through-CFT). Pentru aplicaii de nalt
performan trebuie s se garanteze c circuitele de comand pentru
semnalele comutatoarelor sunt rapide i suficient de precise. Discutm
n cele ce urmeaz unele din proprietile comutatoarelor.
Rezistena n conducie (on)
n fig.7.11(a) se vede modelul de circuit al comutatorului
diferenial i cum se poate acesta implementa cu tranzistoare MOS, n
fig.7.11(b). Rezistena n conducie trebuie s fie redus pentru a se
reduce cderea de tensiune pe comutator care influeneaz liniaritatea
sursei de curent, n special, dac se folosesc surse de curent cu un
singur tranzistor. Pentru o implementare cu tranzistoare MOS, aceasta
nseamn c raportul dimensional al tranzistoarelor trebuie s fie
mare.

Fig.7.11 Comutator de curent diferenial

Totui, comutatoarele mari induc de asemenea un CFT mare
din cauza capacitii de poart mrite. Cu ct este necesar o rezisten
mai redus n conducie a comutatorului, cu att mai multe
tranzistoare trebuie s fie conectate n paralel n fig.7.11(b). Rezistena

118
n conducie a unui tranzistor MOS n regiunea liniar este cu
aproximaie:
(7.22)
unde este parametrul transconductan al tranzistorului, V este
tensiunea de poart, Vt este tensiunea de prag i VD este tensiunea de
dren. De exemplu, n fig.7.11 tensiunea de dren este egal cu
tensiunea de ieire a unui DAC, VD este Vout i V este dat de
semnalele comutatoarelor i / , ale cror amplitudini sunt n mod
tipic egale cu tensiunea de alimentare. Dac dimensionm
comutatoarele astfel nct cel pentru LSB s aib cea mai mare
rezisten n conducie i dac folosim pentru bitul k
Rsw,1 = 2k 1 . Rsw,k,
(7.23)
va exista numai o eroare de ctig liniar. Evident obinem, de
asemenea, o mic eroare de ctig neliniar.
Comutatoarele influeneaz de asemenea prile capacitive de
ieire ale polilor de ieire ale convertorului i, ca ntotdeauna, trebuie
s ncercm s meninem capacitatea ct mai mic posibil. Se pot
utiliza tranzistoare NMOS deoarece mobilitatea purttorilor este mai
mare dect la tranzistoarele PMOS. Deci rezult o rezisten n
conducie i un CFT mai mici pentru aceleai dimensiuni de
tranzistoare. Folosind NMOS ca i comutatoare, ntr-un proces cu un
singur tip de insul, face ca s intervin un offset al tensiunii substratsurs. Prin urmare, tensiunea de prag Vt devine ceva mai mare iar
atunci rezistena n conducie crete.
Dac se folosesc tranzistoare PMOS ca i comutatoare pentru
surse de curent cu PMOS, ele pot lucra n regiunea de saturaie n loc
de regiunea liniar. Dac tranzistorul este n regiunea de saturaie i nu
n regiunea de blocare ( cnd Vs- V >Vt) avem:
VS V - Vt < VS -VD
(7.24)
PMOS-ul conduce cnd tensiunea de poart este pus la mas (V =
0). Din formula (7.24) obinem:
VS > Vt >VD
(7.25)
Tensiunea de prag variaz puin cu procesul dar nu este o
problem major s se ndeplineasc relaia (7.25) att timp ct

119
tensiunea de alimentare este rezonabil de mare. n fig.7.12 artm cum
depinde rezistena n conducie a comutatorului de nivelul tensiunii de
alimentare i de nivelul continuu de la ieire. Sursele de curent unitare
cu cascod sunt folosite aici iar n exemplul dat se arat situaia pentru
LSB. Curentul prin comutator este aproximativ 1,22A.

Fig.7.12 Impedana n conducie a comutatorului ca funcie de:

a) tensiunea sursei, b) tensiunea DC de ieire

120
Cnd se variaz tensiunea de alimentare, ieirea are tensiunea
continu fixat la 0,5V iar cnd se variaz nivelul continuu de la
ieire, tensiunea sursei de alimentare este inut constant la 3,3V.
Gsim c relaia (7.22) este verificat n fig.7.12(a). Vedem de
asemenea c rezistena este independent de tensiunea continu de
ieire. Aceasta va introduce o funcie de transfer de DAC uor
neliniar i este important s ncercm s meninem panta curbei din
fig.7.12(b) ct se poate de constant. Folosind pori de transmisie
drept comutatoare, cum sunt cele din fig.7.13, se va reduce n
continuare (mai mult) rezistena n conducie deoarece avem
tranzistoare NMOS i PMOS n paralel. Sarcina ptruns (prin CFT)
se va anula deoarece PMOS-ul absoarbe sarcina pe care NMOS-ul o
respinge cnd el intr n regiunea lui de blocare.
Exist dou dezavantaje, unul este acela c layout-ul
comutatorului devine mai complex iar riscul de a se introduce semnale
parazite devine mai mare. Al doilea, este c avem nevoie de faze de
clock inversate, speciale, la porile de transmisie. Deci avem nevoie de
drivere de semnal de comutare suplimentare. n mod uzual soluiile cu
un singur tranzistor n comutator sunt suficiente.

Fig.7.13 Pori de transmisie folosite ca i comutatoare de curent

Ptrunderea clock-ului (CFT)

n [22] s-a discutat despre CFT i s-a stabilit c el va influena
frecvenele mai mari din cauza injeciei de sarcin pe semnalul de
ieire. n mod tipic CFT-ul face s creasc de asemenea o component
cu frecvena/2. CFT apare din cauza a dou raiuni, una este
capacitatea de suprapunere la dren sau poart iar a doua este sarcina
din canal. Capacitatea de suprapunere este:
Cov = W . Lov ,
(7.26)

121
unde W este limea porii iar Lo este lungimea pe care exist
suprapunerea dren-poart. Vor exista mici variaii de tensiune la
ieire din cauza schimbrilor tensiunii de poart. Aceste variaii de
tensiune sunt date de:
(7.27)
unde CL>>Cov este capacitatea de sarcin i unde am presupus c
tensiunea comutat maxim este egal cu sursa de alimentare pozitiv.
Deci, cu ct sunt mai mici V i Cov, cu att va fi mai bine. Sarcina
din canal, cnd tranzistorul lucreaz n regiunea lui liniar, este dat
aproximativ de
Qch = W L Cox Ve,
(7.28)
unde Cox este capacitatea poart-canal pe unitatea de arie, Vef Vout
este tensiunea efectiv. Cnd tranzistorul este dus n blocare /
conducie, jumtate din sarcina canalului va fi absorbit n canal sau
rejectat din canal este aa numita injecie de sarcin. Aceasta va
aduga de asemenea o mic schimbare de tensiune la ieire. Avem:
(7.29)
Atunci, vom avea la ieire Vout + Vch + Vov. nc odat
gsim o problem de proiectare contradictorie: cu ct sunt mai mari W
i L (aria porii), cu att este mai mare CFT dar mai mic rezistena n
conducie a comutatorului Rsw .
O tehnic pentru reducerea efectului sarcinii canalului este
aceea de a se folosi aa numiii tranzistori dummy (manechin),
cum se vede in fig.7.14. n realitate tranzistorul manechin lucreaz ca
un capacitor care absoarbe sarcina respins din canal n loc de a o lsa
s fie transportat la ieire. Prin urmare trebuie s comutm
tranzistorul manechin n antifaz i s l proiectm s aib jumtate
din limea porii comutatorului principal deci W/2. Funcionarea
porilor de transmisie este n esen aceeai, totui, tranzistorul
manechin lucreaz ca un capacitor i deci va micora banda de
frecvena a convertorului D/A.

122

Fig.7.14 Folosirea tranzistorului manechin n comutator pentru a

reduce efectul injeciei sarcinii din canal.

Semnalele de comutare
Deoarece trebuie s comutm o surs de curent trebuie s
asigurm ca, comutatoarele de curent sa nu comute total (la zero)
sursele de curent.

Fig.7.15 a) Semnale de comutare dorite pentru un comutator de curent

diferenial iar n b) i c) arat implementri posibile de circuite

123
Cu alte cuvinte, acesta va fora potenialul de la ieirea sursei
de curent s fie dus spre tensiunea sursei de alimentare pe msur ce el
este comutat afar din conducie. Cnd acesta este comutat din nou n
conducie, diferena de potenial sau cderea de tensiune dintre ieirea
sursei de curent i ieirea DAC-ului este mare i se induce un glitch
(impuls ascuit). n cazuri extreme, tranzistorul sursei de curent poate
de asemenea s ajung n regiunea de lucru liniar i atunci va avea o
impedan de ieire mult nrutit. Pentru a se evita aceasta, folosim
comutatoare difereniale astfel nct sursa de curent d curent n
permanen. Semnalele de comutare trebuie de asemenea s fie
(potrivit) mperecheate pentru a reduce glitch-urile. Semnale de
comand potrivite pentru un comutator diferenial PMOS i respectiv
NMOS sunt schiate in fig.7.15a. Semnalele de comand pot fi
generate folosind un latch RS ca cel din fig.7.15 b i c. ntrzieri prin
invertoare suplimentare (haurate n fig. c) pot fi necesare pentru o
chiar mai mare suprapunere. O implementare compact cu tranzistoare
este artat in b) aceasta este o pereche de invertoare interconectate
ncruciat, cu semnale de clock de control i de selectare.
O alt tehnic este de a menine comportarea la cretere i
cdere a semnalelor de comutare pe ct posibil egale, pentru a face
timpul de comutare independent.

Memoria comutatorului
Comutatoarele au o funcie de memorie cauzat de elementele
capacitive i de sarcina canalului adic viteza de intrare n conducie i
deblocare a comutatorului este dependent de strile anterioare ale
comutatorului. Pentru semnale multi-ton semnalul nsi va introduce
jitter la comutatoare i aceast problem va fi minor. De asemenea,
nu se va considera c aceast problem domin n mod special n
cazul aplicaiilor de band larg de 14 bii.
Se poate folosi o schem de comutare pentru revenire la zero
n fiecare jumtate a perioadei de clock, cnd comutatoarele sunt
restabilite, pentru a reduce funcia de memorie.

124
ANEX la Capitolul 7
In acest capitol au aprut o serie de noiuni i parametri ai DACurilor care se studiaz n mod normal la alte discipline. Aceste chestiuni sunt
explicate aici foarte pe scurt iar o documentare mai amnunit se poate face
pe baza bibliografiei [23].
Codul termometric
Codul termometric corespunztor unui cod binar de intrare a DAC-ului se
obine printr-o conversie cu schem logic. Pentru un cod binar de N bii va
rezulta un cod termometric de 2N-1 bii (deci mult mai muli bii) care
cuprinde un ir de bii 1 consecutivi, ncepnd de la LSB, a cror cantitate
este egal chiar cu cantitatea exprimat de codul binar. Creterea cantitii
din codul binar conduce la extinderea irului de bii 1 din codul termometric
i de aici provine denumirea acestui cod. El prezint avantaje ca: reducerea
drastic a glich-urilor i mbuntirea comportamentului dinamic al DAC.
INL (integral non-linearity) Nelinearitatea integral
Reprezint abaterea mrimii de ieire a DAC fa de valoarea ideal, pentru
un cod de intrare dat. Se msoar n fraciuni de LSB (aici echivalentul
analogic al LSB).
DNL (differential non-linearity) Nelinearitatea diferenial
Reprezint abaterea variaiei mrimii de ieire a DAC fa de valoarea
ideal, pentru o variaie de 1 LSB a codului de intrare. Poate fi pozitiv sau
negativ i se msoar n fraciuni de LSB.
SNR (signal to noise ratio) Raportul semnal pe zgomot
Reprezint raportul dintre puterea fundamentalei semnalului de ieire i
puterea zgomotului total al ieirii, excluznd componentele armonice ale
semnalului, pentru o anumit band de frecven. Se msoar n dB.
SNDR (signal to noise and distortion ratio) Raportul semnal pe zgomot i
distorsiune
Reprezint raportul dintre puterea fundamentalei semnalului de ieire i
suma puterii zgomotului total al ieirii i a puterii componentelor armonice
ale semnalului (care sunt produse de distorsiune), pentru o anumit band de
frecven. Se msoar n dB.
SFDR (spurious free dynamic range) Gama dinamic fr perturbaii
Reprezint diferena n dB ntre semnalul fundamental de la ieire i
perturbaia cea mai marece apare n spectrul semnalului ntr-o band de
frecven specificat (deobicei fN=feant/2).

125

CAPITOLUL 8

CIRCUITE LOGICE I DIGITALE

In competiia tehnologiilor de realizare a circuitelor integrate
complexe a ctigat tehnologia CMOS pentru c;
- asigur densitate mai mare de componente pe chip (pn la
sute de milioane), permind realizarea de microprocesoare, memorii,
procesoare digitale de semnal, microcontrolere, procesoare pentru
automatizri, sintetizatoare de vorbire, chipuri de comunicaii,
corelatoare digitale, circuite de aplicaie la comand (application
specific integrated circuits - ASIC), sisteme pe un chip (system on a
chip - SOC), etc. Aceste circuite fac parte din categoriile VLSI (very
large scale integration) sau chiar ELSI (extra large scale integration);
- consum putere de 5 ori mai redus dect aceea a circuitelor
n tehnologie NMOS echivalente;
- au imunitate la zgomot (rezerv de zgomot) mai bun.
Dezavantajele principale ale circuitelor CMOS sunt:
- necesitatea protejrii mai complicate la fenomenul ESD,
- necesitatea unui layout special pentru evitarea fenomenului
latch-up.

8.1 Invertorul CMOS

Este circuitul cel mai mult utilizat n chipurile CMOS (fig.8.1),
ca circuit logic, ca etaj de amplificare ori de ieire (buffer sau lan de
buffere), ca etaj de ntrziere i refacere n reele de distribuie de
clock, etc. Principalul lui avantaj este acela c n repaus (cnd nu
efectueaz tranzitii) nu consum practic curent de la sursa de
alimentare.
In timpul tranziiei ieirii de la un nivel logic la celalalt
(fig.8.2) invertorul consum un curent sub form de puls (fig.8.3), n
intr-un interval scurt n care ambele tranzistoare sunt n conducie.
Pentru comutare n punctul central al caracteristicii de transfer
din fig.8.2 i pentru un comportament similar al celor dou
tranzistoare n prezena unei sarcini capacitive importante,
transconductanele acestora trebuie s fie aproximativ egale. De aceea,
limea canalului la tranzistorul PMOS va fi mai mare dect aceea a

126
tranzistorului NMOS de un numr de ori dat de raportul mobilitilor
n / p 24 (valoare mai mic pentru tehnologii mai fine,
submicronice).
VDD
PMOS
Tp
IN
Vin

OUT
Tn
NMOS

Vout

Cs

Simbol

GND
Fig.8.1 Invertor CMOS
Caracteristica de transfer a invertorului cu ieirea n gol (Rs=,
Cs=0) are marcate n diferite zone tranzistoarele aflate n conducie n
saturaie, regim liniar sau blocare. Exist un interval central (C-D) n
care ambele tranzistoare sunt n saturaie, cnd curge prin ele un
curent relativ important (susinut de sursa de alimentare, fig.8.3).
Vout
VDD

Tp sat., Tn bloc.
Tp sat., Tn
A
B
lin.
Tp i Tn sat.
C

Tp lin., Tn sat.
Tp bloc., Tn sat.
E

Vtn

VDD-Vtp VDD

Vin

Fig.8.2 Caracteristica de transfer a invertorului

127
I

Vin
Vtn

VDD-Vtp

VDD

Fig.8.3 Curentul prin tranzistoarele Tp i Tn n gol

De obicei, sarcina invertorului este capacitiv astfel c la
tranziia tensiunii de ieire apare ncrcarea respectiv descrcarea
capacitii de sarcin Cs. Cnd Vin scade de la VDD spre zero, Cs se
ncarc spre VDD prin Tp iar curentul prin acesta are forma de variaie
din fig.8.4a. Cnd Vin crete de la zero spre VDD, Cs se descarc spre
zero prin Tn iar curentul prin acesta are forma de variaie din fig.8.4b.
In

Ip

VDD Vout

VDD Vout

b)
a)
Fig.8.4 Curenii de ncrcare i descrcare a lui Cs

Puterea disipat de invertor

Cnd are loc tranziia intrrii i ieirii invertorului curentul prin
cele dou tranzistoare, de forma din fig.8.3 (denumit de unii curent de
scurtcircuit) produce disipaie de putere pe tranzistoare, deci pe chip.
Dac ieirea invertorului lucreaz pe sarcin capacitiv apar n plus
cureni de forma dat n fig.8.4 i puterea disipat are dou
componente:
- dinamic:
P1=CsV2f
- de scurtcircuit:
P2=ImedVDD
unde: V este variaia de tensiune pe capacitate, f este frecvena de
comutare, Imed este valoarea medie a curentului de scurtcircuit.

128
Componenta dinamic P1 nu depinde mult de dimensiunile
tranzistoarelor dac capacitatea lor proprie de ieire pe dren este
redus n raport cu Cs.
Componenta P2 este proporional cu raportul dimensional
W/L al tranzistoarelor i nu depinde de Cs. Prin Imed puterea P2 este
proporional cu frecvena de comutaie i mai depinde de timpii de
cretere i scdere ai semnalului Vin.

Buffer (lan de buffere)

Pentru a se asigura la frecvene mari de tact semnale cu
fronturi scurte pe capacitate de sarcin mare, se utilizeaz de obicei un
lan de buffere dimensionate corespunztor (fig.8.5). Este vorba de
acionarea traseelor lungi din chip (linii tip bus sau de clock), a unor
ramificaii cu multe ramuri i a padurilor de ieire. De obicei numrul
de etaje din lan este par.
In

n-1

Out
Cs

Fig.8.5 Lan de buffere cu sarcin capacitiv mare

Bufferele disip o mare parte din puterea total consumat de

un chip complex. Optimizarea lor necesit efort mai mare dect
pretind circuitele logice obinuite. Trebuie asigurai timpi de
ridicare/cdere scuri i egali pe etaje (i pentru intrare/ieire), cnd
disipaia de putere este mai redus (minim). Deci etajele se
dimensioneaz cu timpi de ridicare/cdere impui.
S-a demonstrat c timpul de propagare ntre intrare i ieire a
unei tranziii este minim dac factorul de treapt (raportul
rapoartelor dimensionale pentru dou etaje consecutive) este:

(W L)n
(W L )n 1

e 2.7

129
dar acesta nu asigur i putere disipat, arie ocupat minim, zgomot
minim. De aceea se practic de obicei factori de treapt mai mari, de
ordinul 10, pentru care numrul de etaje este mai redus, aria ocupat
este mai mic i puterea disipat de asemenea. Pierderea prin
nrutirea timpului de propagare nu este prea mare n acest caz.
Totui, cnd ntrzierea trebuie s fie redus se utilizeaz un factor de
treapt de ordinul 5.
Prin rezerv (margine) de zgomot (noise margin) se nelege
amplitudinea maxim a unui semnal de zgomot, care se poate
suprapune peste nivelurile logice n nodul de intrare a unui invertor
sau lan de invertoare fr a cauza comutarea ieirii. Rezerva de
zgomot este mai mare i aceeai pentru nivelurile low i high dac
s-ar ndeplini egalitatea valorilor absolute ale tensiunilor de prag
Vtn=Vtp. In realitate cele dou tensiuni difer cu cel puin 0,1V; totui
rezerva de zgomot este 0,4VDD. Aceast valoare este suficient de
mare pentru aplicaiile logice i digitale uzuale.

8.2 Circuite CMOS logice i digitale statice

Circuitele logice i digitale CMOS sunt realizate n dou
variante: statice i dinamice. Alegerea ntre acestea este determinat
n special de:
- tipul circuitului necesar i aplicaia lui,
- aria ocupat i puterea disipat.

Circuite logice statice

In schemele ce urmeaz tranzistoarele NMOS vor avea
substratul legat la bara de alimentare notat cu VSS (0V sau GND de
obicei). La fel, tranzistoarele PMOS vor avea substratul conectat la
VDD. Acest lucru ne permite s folosim simboluri simplificate pentru
tranzistoare n materialul ce urmeaz.

Poarta NAND (NU-I) (fig.8.6)

Configuraia cu T1 i T2 n serie, din partea de jos a schemei,
indic o funcie logic AND (I). Aceast funcie necesit totui
pentru realizare i configuraia de sus, cu T3 i T4 n paralel. Invertorul

130
CMOS realizat cu cele dou combinaii de tranzistoare asigur negaia
funciei logice AND pentru obinerea funciei NAND. Perechea de
tranzistoare serie T1 i T2 conduce curent (cu cdere mic de tensiune)
numai cnd variabilele logice de intrare A i B sunt simultan la
valoarea logic 1 (sau high). In acest caz, tranzistoarele T3 i T4 sunt
ambele blocate i nivelul de tensiune de la ieire se poate cobor spre
VSS (0 logic sau low).
In cazul cnd A=0 sau B=0 sau ambele sunt la 0 logic, cel
puin unul dintre tranzistoarele T1 i T2 este blocat iar cel puin unul
dintre tranzistoarele T3 i T4 conduce (cu cdere mic de tensiune)
astfel c ieirea urc spre VDD deci la 1 logic. Astfel, ieirea realizeaz
funcia logic NAND.
T3

VDD
T4
Ie.
Z=AB

T1

T2

Simbol

VSS (GND)
Fig.8.6 Poarta NAND static

Poarta NOR (NU-SAU) (fig.8.7)

Configuraia cu T1 i T2 n paralel, din partea de jos a schemei,
indic o funcie logic OR (SAU). Aceast funcie necesit totui
pentru realizare i configuraia de sus, cu T3 i T4 n serie. Invertorul
CMOS realizat cu cele dou combinaii de tranzistoare asigur negaia
funciei logice OR pentru obinerea funciei NOR.
Cnd una sau ambele variabile logice de intrare A i B sunt la
valoarea logic 1 (sau high) unul sau ambele din perechea de
tranzistoare paralele T1 i T2 conduce curent (cu cdere mic de
tensiune). In acest caz, unul sau ambele tranzistoare T3 i T4 sunt
blocate i nivelul de tensiune de la ieire se poate cobor spre VSS (0
logic sau low).

131
VDD
T4
A

T3

Ie.
Z=A+B
B

T1

Simbol

T2
VSS (GND)
Fig.8.7 Poarta NOR static

In cazul cnd A i B sunt ambele la 0 logic, ambele

tranzistoare T1 i T2 sunt blocate iar tranzistoarele T3 i T4 conduc (cu
cdere mic de tensiune) astfel c ieirea urc spre VDD deci la 1 logic.
Astfel, ieirea realizeaz funcia logic NOR.
Pentru cele dou circuite logice de mai sus se constat
urmtoarele:
- atunci cnd tranzistoarele NMOS sunt n serie, tranzistoarele
PMOS trebuie s fie n paralel i invers,
- n cazul tensiunilor de alimentare mici nu se pot conecta n
serie mai mult de dou tranzistoare, din motive de funcionare corect,
- schemele prezint capaciti de intrare relativ reduse.
VDD
T4
A

T6
T5
Ie.
Z

C
A
B

T3

Z=(A+B)C

T2
T1

VSS (GND)

Fig.8.8 Realizarea unei funcii mai complicate

132
Se pot realiza, pstrnd tensiunea de alimentare redus, i
funcii logice cu ceva mai complicate. Un exemplu este dat n fig.8.8,
unde schema realizeaz funcia logic: Z = (A + B) C .
Performanele tranzistoarelor PMOS sunt mai slabe dect cele
ale tranzistoarelor NMOS, de aceea numrul de tranzistoare PMOS
trebuie minimizat. Astfel, n locul unor tranzistoare PMOS se poate
folosi uneori unul singur, polarizat ca n fig.8.9, unde se realizeaz
aceeai funcie logic de mai sus. Aceast implementare se cheam
pseudo-NMOS.
VDD
T4
Ie.
Z=(A+B)C

VSS
C

T3

A
B

T2
T1

VSS

Fig.8.9 Circuit logic pseudo-NMOS

Sarcina ramurii comandate a invertorului, tranzistorul T4, este
un PMOS cu polarizare fix VGS=VDD i de aceea T4 conduce
permanent i se comport ca o rezisten. Schema se prezint ca i
cum ar avea doar tranzistoare NMOS, de unde denumirea pseudoNMOS.
Avantajele schemei const n:
- numrul redus de tranzistoare PMOS deci n aria redus
ocupat pe chip,
- comutarea mai rapid, asigurat acum numai de tranzistoare
NMOS i de capaciti de intrare i ieire mai mici.
Dezavantajul schemei este adus de faptul c la ieire low
exist curent prin T4 care conduce la consum de putere (deci putere
disipat suplimentar). Acest lucru face ca schemele pseudo-NMOS s
fie utilizate mai rar.

133

Poarta de transmisie
Pori de transmisie (fig.8.10) se folosesc n circuite logice
denumite cu tranzistor de trecere (pass-transistor logic) precum i
n circuite basculante bistabile i latch-uri (elemente de memorare cu
zvorre), att statice ct i dinamice.
T2

Out = In

In
T1

Fig.8.10 Poart de transmisie

Poarta de transfer include dou tranzistoare complementare
pentru a se obine o cdere de tensiune (pierdere de semnal) mai mic
dect n cazul folosirii unui singur tranzistor. Poarta servete la
transferarea nivelului logic de la intrare la ieire cnd sunt activate
semnalele de control complementare i ..
Cnd In este 0 logic (0V) iar =1 tranzistorul T1 conduce n
regim liniar (cu cdere mic de tensiune), T2 este blocat i ieirea va
avea nivelul logic 0. Cnd In este 1 logic (VDD) iar =1 (deci =0 )
tranzistorul T2 conduce n regim liniar (cu cdere mic de tensiune),
T1 este n conducie (saturat dar cderea de tensiune pe el nu ar fi
neglijabil dac nu ar fi tranzistorul T2) i ieirea are nivelul logic 1.
In fig.8.11 s-a marcat cu linie ntrerupt tensiunea de ieire dac n
poarta de transfer ar fi un singur tranzistor, de tip NMOS sau PMOS.
Vtn

Vout
2,5V
(1 logic)

Vtp
0V

PMOS
NMOS
t

Fig.8.11 Ieirea unei pori de transfer pentru impuls la intrare

134
Cu linie continu situaia pentru poarta de transfer cu dou
tranzistoare complementare. In acest din urm caz se constat c
pierderea de tensiune din semnalul de intrare, att la nivel logic low
ct i la nivel logic high este redus.
Circuitele logice cu pori de transfer cele mai simple sunt o
poart EXOR (EXCLUSIVE OR) i MULTIPLEXOR. In fig. 8.12
este dat schema unui circuit EXOR.
b
a

z = a b + ab

a
b
Fig.8.12 Circuit EXOR cu pori de transfer
Circuitul necesit semnale logice de intrare i de control
complementare. Intrzierea pe poart este cauzat de rezistena serie a
unei pori de transfer i sarcina capacitiv. Circuitul poate asigura
ntrzieri mai mici n dauna unei arii pe chip mai mari.
Poarta de transfer este mai puin folosit n cazul schemelor cu
tensiune de alimentare redus (low power).

Circuite statice sincronizate

Fr sincronizare semnalele logice trec pe diferite ci asincron
i au durate de propagare mult diferite, necunoscute exact. Intr-un
circuit logic i digital complex trebuie tiut ce semnal vine ntr-un nod
dat la un moment dat.
In mod obinuit sincronizarea semnalelor se face prin divizarea
tuturor cilor n sub-ci cu ntrziere aproximativ egal. Atunci,
ntrzierea aleas va fi cea din cazul cel mai defavorabil (din sub-calea

135
cu ntrziere maxim denumit critic). Sub-cile se segmenteaz cu
ajutorul unor circuite latch-uri sau bistabile controlate cu semnale
de clock periodice. Latch-urile i bistabilele sunt folosite pentru
memorarea temporar a semnalelor logice. Ele se mai folosesc n
numrtoare i registre, care opereaz cu numere binare complete.
Un latch are structura din fig.8.13. Se constat o legare n
cruce a intrrilor i ieirilor celor dou invertoare CMOS, ce asigur
cuplajul de la un invertor spre celalalt dar i o reacie pozitiv, care
realizeaz zvorrea ntr-o stare impus. Astfel, latch-ul prezint
dou stri stabile ntre care basculeaz la comanda extern pe o intrare.

Q
cuplaj

reacie

cuplaj

reacie

Fig.8.13 Structura unui latch (aceeai n cele dou reprezentri)

Adugnd la un latch dou pori de transfer se poate realiza cu
o astfel de combinaie segmentarea n calea de date pentru obinerea
de sub-ci (fig.8.14) [3].

Cale
de date

In
Q

In
Q

Cale
de date

Latch

Fig.8.14 Segmentarea unei ci de date

In latch se pot nscrie valori logice complementare prin porile
de transmisie cnd =1 ( =0 ). Reacia pozitiv din latch asigur
memorarea acestor valori cnd =0 ( =1 ). Acest principiu de baz
este folosit n celule de memorie CMOS i n bistabile.
Un bistabil poate memora temporar o valoare logic i este
controlat de unul sau mai multe semnale de clock. Frecvena maxim

136
de clock a unui circuit CMOS sincron este determinat de calea dintre
dou bistabile cu ntrzierea cea mai lung (calea critic). Aceast
ntrziere este rezultatul combinrii porilor logice i/sau a traseelor de
semnal lungi, cu capaciti mari.
Exist mai multe tipuri de bistabile: D, SR, JK, cu diverse
destinaii [3]. In cadrul acestui curs se limiteaz discuia la bistabile de
tip D sau delay. Un bistabil D se poate realiza cu dou latch-uri n
serie i patru pori de transfer, ca n fig.8.15. Aici porile de transfer au
fost reprezentate printr-un simbol simplu.

Intr.
D

Latch 1= Master

Ie.Q

Latch 2= Slave

Fig.8.15 Bistabil de tip D cu latch-uri

Porile de transmisie suplimentare 3 i 4 din buclele de reacie
ale fiecrui latch ntrerup aceste bucle cnd data trebuie nscris n
latch. Acest lucru reduce cerinele de comand ale circuitului
dinaintea intrrii i ale latch-ului master ceea ce face ca schimbarea
strii bistabilului s fie mai uoar. Bistabilul include 16 tranzistoare.
A se observa c latch-urile 1 i 2 sunt comandate n antifaz.
Semnalele de clock din chip trebuie s fie complementare
nesuprapuse. Pentru arie redus trebuie folosit un singur circuit de
generare a clock-ului la care se va aduga un invertor pentru a realiza
local inversarea clock-ului ce se distribuie.
In fig.8.16 este prezentat un bistabil tip D realizat cu pori
logice NAND cu 2 i 3 intrri, implicnd un numr de 30 tranzistoare.
Circuitul necesit numai un semnal de clock dar, din cauza numrului
mare de tranzistoare, ocup arie mrit pe chip [3].

137
Clock

Reacie
1

Intr. D
Bistabil
Master

Bistabil
intermediar

Bistabil
Slave

Invertoare
buffer

Fig.8.16 Bistabil tip D cu pori NAND

8.3 Circuite CMOS logice i digitale dinamice

Avantajul principal al circuitelor logice i digitale dinamice
este acela al ariei reduse ocupate pe chip. Explicaia const n faptul c
funciile logice sunt implementate numai pe tranzistoare NMOS. Un
tranzistor PMOS mai este folosit pe o poart logic doar pentru a
ncrca capacitatea din nodul de la ieire. Astfel, circuitele sunt
majoritar NMOS i pentru pori complexe avantajul este bine
vizibil. Ele necesit ns n plus o poart de transfer [3].

Poarta NOR dinamic este dat n fig.8.17. Ea necesit

pentru funcionare corect (mpreun cu alte pori anterioare ori
urmtoare) patru semnale de clock (sau de faz) diferite,: adic 1, 2
i complementarele acestora 1 i 2 .
La porile anterioar i urmtoare celei din figur semnalele 1
i 2 se schimb ntre ele i la fel semnalele lor complementare.
Funcia logic OR este realizat de T1 i T2, adic de
tranzistoare NMOS. Tranzistoarele T3 i T4 au rol de comutatoare.
Funcionarea porii este urmtoarea:
- capacitatea din nodul de la ieirea Z este ncrcat la VDD
prin tranzistorul PMOS T4 cnd 1 este low;
- cnd 1 devine high capacitatea din nodul Z se descarc
dac A sau B este high;

138
- clock-ul 2 este atunci low ( 2 este high) i poarta de
transfer trimite starea din Z la ieire.
Semnalele de clock 1i 2 sunt parial suprapuse n zona
fronturilor [3].
VDD
2

T4

Z=A+B

T1

Ie.

T2

B
T3

VSS
Fig.8.17 Poart NOR dinamic

Bistabilul de tip D dinamic, utilizat ca celul pentru un

registru de deplasare, este dat n fig.8.18. El const din dou
invertoare i dou pori de transfer. Necesit de asemenea patru
semnale de clock: 1, 2 nesuprapuse respectiv complementele lor.
2
1

Intr.
D

1
t
2

Fig.8.18 Bistabil tip D dinamic

Ie.Q

139
Un bistabil dinamic este considerat ca element de baz pentru
registru de deplasare deoarece el deplaseaz dinamic data de la intrare
la ieire ntr-o singur perioad de clock. Data de la intrare este
memorat dinamic n capacitatea de intrare a primului invertor cnd
1 este high. Cnd 2 este high nivelul de ieire al primului
invertor este memorat dinamic n capacitatea de intrare a celui de al
doilea invertor. Clock-urile nesuprapuse sunt necesare pentru a
preveni apariia fenomenului race cnd bistabilul devine
transparent i permite datei s treac peste circuit n timpul tranziiei
clock-ului [3]. De asemenea, din acelai motiv, nealinierea clock-ului
nu trebuie s depeasc pe t (fig.8.18).
Este necesar o frecven minim de clock pentru a menine
informaia n circuitul ce folosete elemente de memorare dinamice.
Aceast frecven minim este uzual de cteva sute de Hz i este
limitat inferior din cauza curentului rezidual sub-prag al
tranzistoarelor i de curentul rezidual al jonciunilor zonelor difuzate
cu substratul, polarizate invers de la tranzistoare.
Mai exist i alte variante de familii de pori CMOS dinamice
i de bistabile dinamice: pipeline, DOMINO, etc.[3].

Alegerea implementrii CMOS

Aceasta este o decizie important la startul unui proiect CMOS
[3]. Alegerea ntre forma static i forma dinamic este determinat de
mai muli factori. Cei mai importani sunt: puterea disipat, viteza,
aria pe chip i imunitatea la zgomot. Acetia sunt analizai mai jos.
Puterea disipat
Cum s-a vzut deja, circuitele CMOS statice nu disip putere
n starea stabil (cu excepia puterii reduse cauzate de curentul subprag). Puterea este disipat numai pe durata schimbrii strii la porile
logice. In circuitele statice sincronizate cu clock, cea mai mare
disipare de putere apare pe durata i imediat dup tranziiile clockului, care ns nu apar n fiecare ciclu de clock.
In circuitele dinamice sincronizate, din contr, fiecare ieire de
poart are capacitatea prencrcat n fiecare ciclu de clock. Aceast

140
ncrcare i descrcare repetat a capacitii de la ieire conduce la un
consum de putere mai mare.
Prin urmare, circuitele low-power sau cele alimentate de la
baterii precum i mai multe circuite de memorie sunt implementate cu
CMOS statice.
Viteza i aria
In general circuitele logice CMOS dinamice sunt mai rapide
dect cele statice datorit faptului c ele realizeaz funcii logice
numai cu tranzistoare NMOS. Prin urmare, capacitatea de intrare a
unei pori logice dinamice este mai mic dect a uneia statice
echivalente.
In plus, porile logice complexe statice pot conine n serie pe
ramura de sus (care ncarc capacitatea de sarcin) mai multe
tranzistoare PMOS n timp ce o poart dinamic echivalent utilizeaz
n acelai scop un singur tranzistor PMOS. Acest lucru conduce la
vitez mrit i arie pe chip mai redus.
Imunitatea la zgomot
Intr-un circuit logic static exist ntotdeauna o cale de
conducie ntre ieirea unei pori (care este legat cu intrarea alteia) i
mas ori sursa VDD. Prin urmare nu exist un nod de ieire flotant.
Variaiile de tensiune induse de zgomote pe nivelurile logice sunt
automat reduse prin curgeri de curent ce menin nivelurile, fcndu-le
puin sensibile la zgomote.
Circuitele dinamice sufer de efecte de distribuire de sarcin
electric i de interferen. Este impus aici, de asemenea, o frecven
minim de clock din cauza scurgerii de sarcin din nodurile flotante (
ce pot produce funcionri nedorite).
Deci circuitele statice sunt mai robuste. Din acest motiv mai
multe librrii de circuite logice i digitale semi-comand sunt
implementate cu circuite CMOS statice.

141

BIBLIOGRAFIE
1. P. Gray, , R. Meyer, Analysis and design of analog integrated
circuits, John Wiley & Sons 2001,
2. L. Jurca, M. Ciugudean, Circuite integrate analogice, Editura
Politehnica Timioara, 2007,
3. H. Veendrick, Deep-submicron CMOS Ics, Kluwer Academic
Publisher, 2000,
4. J. Baker, CMOS design. Layout and Simulation, Wiley
Interscience, 2005,
5. D. Johns, K. Martin, Analog integrated circuits design, 1997, pe
INTERNET,
6. S. Kang, Y. Leblebici, CMOS digital integrated circuits. Analysis
and design, McGraw Hill, 1997,
7. B. Razavi, Design of analog CMOS integrated circuits, McGraw
Hill, 2001,
8. R. Gregorian, Introduction to CMOS op-amps and comparators,
Wiley & Sons 1999,
9. N.H.E. Weste, K. Eshraghian, Principles of CMOS VLSI design,
Addison-Wesley Publ. Comp., 1993,
10. A. Hastings, The art of analog layout, Pretince Hall, 2001.
11. Wikner, J.J., Studies on CMOS Digital-to-Analog Converters,
Dissertation No.667, Linkping University, Sweden, 2001.
12. D. Stefanovic, M. Kaval, Structured analog CMOS design,
Springer, 2008.
13. C. A. T. Salama, Current Mode CMOS Circuits, Ecle
Polytechnique de Lausane, 1991.
14. P. R. Gray, R. C. Meyer, MOS Operational Amplifier Design A
Tutorial Overview. IEEE Journal of Solid State Circuits, dec.
1982.
15. H. Banba i un colectiv, A CMOS Bandgap Reference Circuits
with Sub 1V Operation, IEEE Journal of Solid State Circuits, May
1999.
16. F. Fiori, P. S. Crovetti, A New Compact TemperatureCompensated CMOS Reference, IEEE Transactions on Circuits
and Systems-II, Vol. 52, No. 11, November 2005, pp. 724-728.

142
17. R.H. Iacob, Enhanced performance VLSI circuits with emphasis
on current references. Voltage references and low-dropout
voltage regulators, PhD Thesis, Politehnica University of
Bucharest, 2009.
18. R. D. Mihescu (cond. t. prof. M.Ciugudean), Concepia
unor surse de curent de referin pentru circuite integrate
CMOS, Teza de doctorat, Seria 7: Inginerie Electronic i
Telecomunicaii, Nr.6, Editura Politehnica Timioara, 2008.
19. R. D. Mihescu, M. A. Ciugudean, Performances of CMOS
thermal-compensation total-current references, WSEAS
Transactions on Circuits and Systems, (n curs de publicare)
20. H. Banba, A CMOS bandgap reference circuitwith sub-1V
operation, IEEE Journal of SSC, Vol.34, Nr.5, May 1999.
21. R. Gregorian, Introduction to CMOS Op-Amps and Comparators,
John Wiley, 1999.
22. Wikner J.J., Studies on CMOS digital to- analog converters,
Disertation No. 667, Linkopings Universitet, Sweden, 2001.
23. M. Tomoroga, Contribuii la concepia unui convertor numeric
/analogic n tehnologie CMOS, Cap.1, Tez de doctorat,
Universitatea Politehnica din Timioara, 2009