Documente Academic
Documente Profesional
Documente Cultură
Porti Logice
Porti Logice
Figura 4.1
Tensiunile de intrare cu valori mai mici dect +V/2 corespund nivelului logic
de intrare L iar cele cu valori mai mari dect +V/2 corespund nivelului logic de
intrare H.
5) tranziia tensiunii de ieire ntre valorile 0 i +V se face instantaneu i
aproape simultan cu tranziia tensiunii de intrare care a generat-o (timpii de
tranziie tr, tf i timpul de propagare tp definii n cap.2 au valoarea 0);
6) nu exist nici o restricie asupra numrului de intrri;
7) impedanele de intrare au valori foarte mari (ideal infinit), ceea ce nseamn
244
(4.1)
(4.2)
245
(4.3)
Aceste mrimi sunt n general diferite ntre ele i mai mici dect marginea de
zgomot a porii ideale.
O poart logic real consum putere de la sursa de alimentare. De
asemenea, tranziiile ieirii se fac cu viteze finite (tr, tf 0) i cu anumite
ntrzieri (tp 0) fa de tranziiile de la intrri. Mrimile tr, tf, tpHL i tpLH depind
de tehnologia de fabricare, de structura interioar a porii, de valoarea tensiunii
de alimentare i de fanout-ul porii; pentru a obine circuite logice cu viteze de
operare ct mai mari trebuie impuse limitri de fanout pe cile de propagare
critice. n toate tehnologiile de fabricare a circuitelor integrate digitale exist
restricii cu privire la numrul de intrri ntr-o poart logic elementar.
Complexitate circuitelor digitale care pot fi realizate sau integrate pe un
singur chip depinde n principal de dimensiunile fizice ale porilor logice i de
puterea consumat de la sursa de alimentare i disipat sub form de cldur;
cu ct puterea consumat pe poart este mai mic i dimensiunile
componentelor sunt mai mici, cu att densitatea de integrare poate fi mai mare.
n paragrafele urmtoare sunt prezentate particularitile porilor logice
i subcircuitelor realizate n diferite tehnologii de fabricare a circuitelor
integrate.
246
247
de baz din structura primelor circuite integrate DTL este poarta NAND
desenat n fig.4.5. Subcircuitul format din diodele D1, D2 i rezistorul R1
realizeaz funcia logic AND; negarea logic sau inversarea este realizat de
ctre tranzistorul Q.
248
acelea ale porii logice ideale. Un dezavantaj al structurii din fig.4.5 este sursa
de tensiune negativ VBB. Aceast surs de tensiune are ns dou utiliti:
- menine n conducie permanent diodele de deplasare a nivelului D3, D4 i
prin aceasta rezult o caracteristic de transfer n tensiune mai abrupt;
- reduce timpul de comutare invers a tranzistorului Q, din saturaie n blocare
i prin aceasta se mrete viteza de operare a porii.
O nou structur de poart DTL a aprut pe pia n 1964 i a devenit un
standard de circuit integrat digital pentru aproape 10 ani. Schema acestei pori
logice este desenat n fig.4.6.
249
250
Observaii:
1) Lsarea n gol a unei intrri DTL este echivalent din punct de vedere logic
cu aplicarea la acea intrare a unui nivel de tensiune H.
2) Dou sau mai multe ieiri DTL pot fi conectate mpreun, aa cum se arat
n fig.4.7. Se realizeaz n acest mod, prin cablare, funcia logic WAND
(wired-AND).
Figura 4.8
251
252
253
intrare al porii iese din emitorul acestuia. n intervalul 1,5V < Vin < 2,3V, Q1
opereaz n regim saturat invers datorit limitrii tensiunii pe baz:
VB1 = VBC1(on) + VBE2(sat) + VBE3(sat) = 0,7V + 0,8V + 0,8V = 2,3V.
Ambele jonciuni ale tranzistorului Q1 sunt polarizate direct, ca n regimul
saturat, ns curentul de intrare al porii intr n emitorul lui Q1. Peste
valoarea 2,3V a tensiunii Vin , Q1 opereaz n regim activ invers, avnd
jonciunea B-E polarizat invers i jonciunea B-C polarizat direct.
n regimul static de funcionare a porii, tranzistoarele Q3 i Q4 din etajul
de ieire nu se pot afla simultan n conducie; n regim dinamic ns, pe durata
tranziiei LYH la ieire, exist posibilitatea ca tranzistorul Q4 s intre n
conducie nainte ca tranzistorul Q3 s se blocheze. n aceast situaie, limitarea
la valori de siguran a impulsului de curent absorbit de la sursa de alimentare
prin Q3-Q4 se realizeaz de ctre rezistorul R4.
n fig.4.10 sunt definite benzile LOW i HIGH de intrare i de ieire
pentru o poart TTL standard:
VIL 0 [0; 0,8V], VIH 0 [2V; 5V];
VOL 0 [0; 0,4V], VOH 0 [2,4V; 3,6V].
n conformitate cu relaia 4.3 de definiie a marginilor de zgomot, se obin
valorile:
NML = VILmax - VOLmax = 0,8V - 0,4V = 0,4V;
NMH = VOHmin - VIHmin = 2,4V - 2V = 0,4V.
Curenii de intrare ntr-o poart TTL standard, considernd c un singur
emitor al tranzistorului Q1 este comandat iar ceilali (dac exist) sunt lsai n
gol, au valorile:
IILmax = (VCC - VBE1(sat))/R1 = 4,2V/4k = 1,05mA 1mA;
IIHmax = RIB1 = R(VCC - 2,3V)/R1 = 0,27V/4k 67A.
Dac n emitori ale aceluiai tranzistor Q1 sunt conectai simultan la nivelul logic
L sau H (ceilali, dac mai exist, sunt lsai n gol) atunci curenii prin fiecare
emitor au valorile IIL = 1mA/n i respectiv IIH = 67A/n.
Curenii de ieire ai unei pori TTL standard se calculeaz astfel:
IOLmax # FIB3 = F(IE2 - VBE3(sat)/R2) = 30(3,3mA - 0,8mA) = 75mA;
IE2 = IIHmax(1+1/R) + (VCC - VCE2(sat) - VBE3(sat))/R3 = 0,73mA + 2,56mA = 3,3mA
IOHmax = (VCC - VBE4(sat) - VD(on) - VOHmin)/R3 +
+ (VCC - VCE4(sat) - VD(on) - VOHmin)/R4 = 1,1V/1,6k + 1,8V/130 = 14,5mA.
254
ncrcarea maxim a unei ieiri TTL standard, din punct de vedere static, este:
fanoutmax = min{IOLmax/IILmax , IOHmax/IIHmax} = min{75, 216} = 75.
Observaii:
1) Valorile curenilor calculai mai sus i implicit fanout-ul depind de
toleranele procesului de fabricaie. Valorile de catalog tipice sunt:
IILmax = 1,6mA; IIHmax = 40A; IOLmin = 16mA; IOHmin = 0,4mA; fanout = 10.
2) Scurtcircuitarea accidental a unei ieiri TTL cu nivelul logic L la borna +
a sursei de alimentare distruge de obicei circuitul (curentul de scurtcircuit este
direct proporional cu factorul F i are de obicei valori mai mari de 75mA).
Rezistorul R4 asigur protecia la scurtcircuitul dintre ieirea porii (cnd
aceasta are nivelul logic H) i borna - a sursei de alimentare (mas):
ISC- = IE4 = (VCC - VBE4(sat) - VD(on))/R3 + (VCC - VCE4(sat) - VD(on))/R4 =
= 3,5V/1,6k + 4,2V/130 = 2,18mA + 32,3mA 34,5mA.
Valoarea medie a curentului absorbit de la sursa de alimentare de o poart
TTL standard este 2mA; n starea H la ieire curentul de alimentare este IR1
1mA iar n starea L la ieire curentul de alimentare este IE2 3mA. Rezult c
puterea medie disipat pe poart este PD = 2mA5V = 10mW, egal cu puterea
disipat pe o poart DTL. Timpul de propagare tipic al unei pori TTL standard
(tp = 10ns) este ns de 3 ori mai mic dect al unei pori DTL; produsul putere
disipat vitez de operare sau raportul PD/tp este o mrime cu ajutorul creia
se compar performanele dintre diferite familii de circuite integrate digitale.
Creterea de vitez a porii TTL se datoreaz n principal tranzistorului Q1, care
determin micorarea timpului de propagare tpLH. Tranziia LYH de la ieire este
declanat de o tranziie HYL la cel puin una dintre intrrile porii. nainte de
aceast tranziie toate intrrile porii au nivelul H, tranzistorul Q1 opereaz n
regim activ invers iar tranzistoarele Q2 i Q3 sunt saturate. Tranziia HYL de la
intrare determin VCE1 1,5V i trecerea tranzistorului Q1 n regim activ normal;
sarcina electric stocat n baza tranzistorului Q2 alimenteaz curentul prin
Q1 care, imediat dup tranziia de la intrare, are o valoare mare (IC1 = FIB1
30mA). Curentul IC1 consum rapid sarcinile electrice stocate, astfel c Q2 se
blocheaz ntr-un timp mult mai scurt; dup aceasta tranzistorul Q1 intr n
saturaie. Sarcina stocat n baza tranzistorului Q3 scade ca urmare a blocrii lui
Q2 i se elimin prin rezistorul R2; Q3 se blocheaz mai trziu fa de Q2 ns
blocarea lui Q2 determin intrarea n conducie a tranzistorului Q4 i declanarea
mai devreme a tranziiei tensiunii de la ieirea porii. Din momentul blocrii
tranzistorului Q2 i pn n momentul blocrii lui Q3 ambele tranzistoare ale
etajului de ieire se afl n conducie.
255
Figura 4.11
n fig.4.12 este desenat structura porii AND2 din familia TTL standard;
performanele acestei pori, PD = 18mW i tp = 15ns, sunt inferioare
performanelor porii NAND. Utilizarea porilor AND n anumite subcircuite
logice este mai avantajoas dect utilizarea porilor NAND. De exemplu,
implementarea funciei f(a,b,c) = abc utiliznd o singur poart elementar
AND3 este de preferat n locul circuitului echivalent, compus dintr-o poart
NAND3 i un inversor; ansamblul NAND3-inversor disip o putere mai mare
(PDtotal = 20mW), are o vitez de operare mai mic (Tp = 20ns) i ocup arie
mai mare pe chip dect o poart AND3.
Funcionarea porii logice elementare AND este foarte asemntoare cu aceea
256
257
prin introducerea n structura porii NOR a unor etaje inversoare ca cel din
fig.4.12.
Structurile porilor NAND i NOR pot fi combinate, obinndu-se
subcircuite de tipul AOI (AND-OR-INVERT). Un exemplu este reprezentat n
fig.4.14.
Figura 4.15
Dac se nlocuiesc porile 1, 2, 3 din fig.4.15 cu structurile TTL
corespunztoare (AND3, AND2 i respectiv NOR2), se obine un circuit logic
la nivel de tranzistor echivalent din punct de vedere funcional cu subcircuitul
AOI din fig.4.14 dar cu performane mai reduse: puterea medie disipat i aria
ocupat pe chip sunt de aproximativ 3 ori mai mari iar viteza de operare este de
aproximativ 2 ori mai mic.
Metodele de minimizare a funciilor logice prezentate n cap.2 se aplic ntr-o
etap de proiectare n care se caut reprezentri optime la nivel de poart logic
258
(4.4)
259
(4.5)
(4.6)
260
261
TTL standard
VILmax /VIHmin
VOLmax /VOHmin
IILmax /IIHmax
IOLmin /IOHmin
tp (tipic)
PD (tipic)
0,8V/2,0V
0,4V/2,4V
-1,6mA/40A
16mA/-0,4mA
10 ns
10 mW
TTL-S
0,8V/2,0V
0,5V/2,7V
-2,0mA/50A
20mA/-1,0mA
3 ns
20 mW
TTL-LS
0,8V/2,0V
0,5V/2,7V
-0,4mA/20A
20mA/-1,0mA
10 ns
2 mW
262
de poarta TTL standard NAND2. Dioda D din structura porii standard este
nlocuit cu tranzistorul Q5; tranzistorul compus Q4-Q5 furnizeaz un curent IOH
mai mare i se reduce durata tranziiei LYH la ieire (tr). Tranzistorul Q4 nu este
nlocuit cu unul de tip Schottky deoarece nu opereaz niciodat n saturaie:
VCE4 = VBE4 + VCE5 > VCE(sat).
Tranzistorul Q6 nlocuiete rezistorul R2 din structura porii standard; datorit
acestei modificri tranzistorul Q2 intr n conducie (la creterea tensiunii de
intrare Vin) simultan cu tranzistoarele Q3 i Q6, astfel c n caracteristica static
de transfer n tensiune punctele M, N i P (vezi fig.4.10) devin coliniare. Cea
mai mare parte din curentul tranzistorului Q2 intr n baza tranzistorului Q3;
raportul IB3/IB6 este determinat de grupul de rezistoare R2-R6. Q6 determin
blocarea mai rapid a tranzistorului Q3, la fel cum Q1 acioneaz asupra
tranzistorului Q2, iar timpul de propagare tpLH se reduce n comparaie cu o
poart TTL standard.
Pe un chip cu puterea disipat limitat la 500 mW se pot integra maxim
25 de pori TTL-S; un astfel de circuit face parte din categoria circuitelor
integrate pe scar mic (SSI). Numrul de pori TTL-LS care se pot integra pe
acelai chip este 250; un astfel de circuit face parte din categoria MSI (mediumscale integrated). Structura porii NAND2 din familia TTL-LS este desenat n
fig.4.21.
263
264
Etajul de ieire TTL-LS este uor diferit fa de cel al porii TTL-S. Blocarea
tranzistorului Q4 este accelerat prin includerea diodei D3 n structura porii
iar prin aceasta se micoreaz timpul de propagare tpHL. Durata tranziiei HYL
a tensiunii de ieire (tf) se reduce cu ajutorul diodei D4. Curenii diodelor D3 i
D4 sunt absorbii de tranzistorul Q2 i devin o component a curentului care
este injectat n baza lui Q3; astfel, curenii prin D3 i D4 grbesc intrarea n
conducie a tranzistorului Q3.
Prin eliminarea tranzistoarelor Q4 i Q5 din etajele de ieire ale porilor
TTL-S i TTL-LS se obin circuite cu ieiri de tip colector n gol, utile pentru
realizarea funciei cablate AND. De asemenea, se pot obine i circuite cu trei
stri; structura unei pori TTL-LS cu trei stri este desenat n fig.4.23.
265
TTL-AS
0,8V/2,0V
0,5V/2,7V
-2,0mA/0,2mA
20mA/-2,0mA
1,5 ns
20 mW
TTL-F
0,8V/2,0V
0,5V/2,7V
-0,6mA/20A
20mA/-1,0mA
2,5 ns
4 mW
TTL-ALS
0,8V/2,0V
0,5V/2,7V
-0,2mA/20A
4,0mA/-0,4mA
4 ns
1 mW
Figura 4.24
Structura porii NAND2 din familia TTL-AS este desenat n fig.4.25.
Deosebirile fa de poarta TTL-S din fig.4.20 sunt urmtoarele:
- etajul de intrare AND este realizat cu diodele D1, D2 n locul tranzistorului
multiemitor Q1;
- s-a eliminat rezistorul R4 din etajul de ieire pentru mrirea curentului IOH iar
valorile rezistenelor R1 i R6 sunt uor modificate;
266
267
268
269
270
271
272
variaiile tensiunii VEE (IC9 = VBE13(on) /R8). De exemplu, dac IC9 tinde s creasc
datorit creterii n modul a tensiunii VEE atunci cderea de tensiune pe
rezistorul R8 ar crete proporional cu IC9 i ar determina o cretere exponenial
a curentului prin Q13; variaiile tensiunii VEE sunt preluate integral de ctre
rezistorul R9. De asemenea, variaiile tensiunii VEE nu au efect nici asupra
curenilor IC8 i IC7. Valorile constante ale curenilor prin Q9 i Q8 implic valori
constante ale tensiunilor VBE9 i respectiv VR6, VR7; tensiunea VBE12 este
constant deoarece IC7 este constant. Rezult c i tensiunile de referin VRS,
VCS sunt aproape insensibile la variaiile tensiunii de alimentare:
VRS = VR7 + VBE12 , VCS = VR6 + VBE9.
Tensiunea VR5 = VBE7 - VBE8 are un coeficient de temperatur pozitiv, ceea ce
determin coeficieni de temperatur pozitivi i pentru tensiunile VR6 i VR7
deoarece:
VR6 = (R6 /R5)VR5 , VR7 = (R7 /R5)VR5.
Coeficienii de temperatur negativi ai tensiunilor VBE9 i VBE12 sunt compensai
de coeficienii pozitivi ai tensiunilor VR6 i respectiv VR7, astfel c tensiunile de
referin sunt aproape insensibile i la variaiile de temperatur.
Nivelele logice de ieire VOL i VOH sunt determinate cu ajutorul tensiunilor de
referin i sunt foarte puin afectate de variaiile tensiunii de alimentare VEE;
variaiile de temperatur modific valoarea curentului IEE datorit reducerii cu
1,5 mV/EC a tensiunii VBE4 ns efectul asupra tensiunilor VOL i VOH se
anihileaz cu ajutorul grupului R4, D1, D2.
Porile ECL din seria 100K au timpul de propagare tipic de 0,75 ns i
disip 40 mW; caracteristicile de transfer sunt reprezentate n fig.4.32.
273
274
(4.7)
275
TTL-LS
I2L
10 - 20
20
5 - 10
5V
0,2mA - 1mA
100 - 200
1-2
10 - 20
1V
1nA - 1mA
276
277
278
W
1 2
[(VGS VT )VDS VDS
] , dac VDS < VGS - VT
L
2
(4.8)
ID =
1 W
K ' (VGS VT ) 2 , dac VDS $ VGS - VT
L
2
279
(4.9)
280
281
Vin =
VDD
(VDD Vout )Vout
+
4
2
(4.10)
VDD
(1 + 2 )
4
(4.11)
VDD
(1 + 2 ) .
4
Vout =
VDD
V
2
(1 + 2 ) DD =
VDD .
4
4
4
Vin =
VDD Vout
V2
+
+ DD
4
2
16Vout
(4.12)
dVin
V 2Vout
1
2
=
DD
= 1
dVout 2 (VDD Vout ) Vout
2
(4.13)
282
12 96
.
24
Ordonata punctului A este yA 0,9. Abscisa punctului A calculat cu relaia
4.10 are valoarea xA = Vin/VDD 0,46.
Prin derivarea relaiei 4.12 rezult:
12y2 - 12y + 1 = 0, cu soluiile y1, 2 =
dVin
V2
V
1
= DD2 = 1, y B = out 0,2
dVout 2 16Vout
VDD
(4.14)
283
284
285
286
287
288
289
(4.15)
(4.16)
290
291
iC ( t ) = I D 2 ( t ) =
VDD t / R pC
e
Rp
v C ( t ) = VDD (1 e
t / R pC
(4.17)
) = Vout ( t )
(4.18)
EC = iC ( t )v C ( t )dt =
0
1
2
.
CVDD
2
(4.19)
E2 =
I D 2 ( t ) [VDD vC (t )]dt =
0
0
1
1
2t / R pC
2
2
. (4.20)
CVDD
e
= CVDD
2
2
(4.21)
292
Figura 4.51
Timpii de propagare ai inversorului se pot determina cu relaiile 4.23, n care
Rn i Rp sunt rezistenele dren-surs efective ale tranzistoarelor M1 i respectiv
M2 iar C este sarcina capacitiv a inversorului.
tpLH = Rp(W1L1 gox /tox + W2L2 gox /tox + C)
tpHL = Rn(W1L1 gox /tox + W2L2 gox /tox + C)
(4.23)
293
Figura 4.53
n fig.4.54 este desenat structura porii de transmisie CMOS. Ambele
nivele logice se transmit prin aceast poart fr s fie modificate; tranzistorul
cu canal n transmite bine nivelul LOW iar tranzistorul cu canal p transmite bine
nivelul HIGH.
(4.25)
i prin timpii de comutare ton-off, toff-on (on = conducie, off = blocare). Comutarea
porii de transmisie din conducie n blocare i din blocare n conducie este
determinat de tranziia HYL i respectiv LYH a intrrii de autorizare Enable.
Timpii de comutare sunt proporionali cu capacitile gril-surs ale
tranzistoarelor Tn , Tp
Cn = 1,5Wn Ln gox /tox i respectiv Cp = 1,5Wp Lp gox /tox .
294
Figura 4.55
O formul de estimare a timpului de propagare IN-OUT se obine cu ajutorul
relaiei 4.24 n care se consider numai termenii corespunztori liniei de
transmisie (0,35rcl2 + rlC):
tpLH + tpHL = 0,35(Rn**Rp)2,5C*N2 + (Rn**Rp)N(C - 1,5C*).
(4.26)
Exist mai multe topologii de circuite CMOS statice care sunt utilizate
pentru implementarea funciilor logice combinaionale. n fig.4.56 este desenat
p conin
topologia de baz sau standard. Blocurile complementare Bn i B
fiecare cte un numr de tranzistoare, cu canal n i respectiv cu canal p, egal cu
numrul de variabile de care depinde funcia logic F; fiecare variabil logic
p.
comand o pereche de tranzistoare, unul din blocul Bn i unul din B
295
296
tpLH =
Rp
1
(3Wp L ox / t ox + Wn L ox / t ox + C )
N
3
(4.27)
3R n (3Wp L ox / t ox + Wn L ox / t ox + C )
(4.28)
Dac C este termenul dominant n relaia 4.28 atunci tpHL 3RnC; viteza de
operare a porii NAND scade proporional cu numrul de tranzistoare din lanul
serie. Dimensionarea tranzistoarelor din structura porii NAND este optim din
punct de vedere al vitezei de operare dac tpLH max = tpHL; n cazul porii NAND3
aceast condiie implic Rp 3Rn, adic Wp Wn.
Tensiunea de tranziie (sau de comutare) a porii NAND depinde de numrul de
intrri care comut simultan, de valorile tensiunilor de prag VTn , VTp i de
raportul Wp /Wn. n exemplul de calcul urmtor se consider c Wp = Wn = W,
VTn = *VTp*= VT < VDD/2, o intrare a porii NAND3 este conectat la +VDD iar
celelalte dou sunt conectate mpreun i constituie intrarea inversorului
echivalent. Tranzistoarele echivalente M1 i M2 ale acestui inversor au
parametrii VT1 = *VT2* = VT, W1 = W, L1 = 3L, W2 = 2W, L2 = L. Deoarece K1 =
3,5K2 se obine (KW/L)1 0,6(KW/L)2; tensiunea de tranziie Vtr are o valoare
mai mare dect VDD/2 (vezi fig.4.50). n punctul de intersecie a caracteristicii
de transfer n tensiune cu dreapta Vin = Vout (= Vtr) tranzistoarele M1 i M2
funcioneaz n regiunea de saturaie a curentului de dren deoarece VDS1 = VGS1
> VGS1 - VT i VSD2 = VSG2 > VSG2 - VT. Din egalitatea ID1 = ID2 rezult
0,6(Vtr - VT)2 = (VDD - Vtr - VT)2 Y Vtr 0,56VDD - 0,13VT.
297
Nivelul H la ieirea porii NOR3 se obine cu abc = LLL. Tranziia LYH a cel
puin uneia dintre variabilele a, b, c determin tranziia HYL la ieirea porii;
timpul de propagare tpHL depinde de numrul tranziiilor LYH de la intrri, adic
de numrul tranzistoarelor cu canal n care vor descrca nodul de ieire. Se poate
considera c timpul de propagare tpLH nu depinde de numrul tranziiilor HYL
de la intrri, dac acestea au loc simultan. n fig.4.59 este reprezentat modelul
RC al porii NOR3 cu ajutorul cruia se pot estima timpii de propagare; N
reprezint numrul de tranzistoare din grupul paralel care se afl simultan n
conducie.
Rn
1
(3Wn L ox / t ox + Wp L ox / t ox + C )
N
3
3R p (3Wn L ox / t ox + Wp L ox / t ox + C )
tpHL =
(4.29)
tpLH
(4.30)
Dac C este termenul dominant n relaiile 4.29-4.30 atunci tpHL RnC/N i tpLH
3RpC; viteza de operare a porii NOR scade proporional cu numrul de
tranzistoare din lanul serie. Dimensionarea tranzistoarelor din structura porii
NOR este optim din punct de vedere al vitezei de operare dac tpHL max = tpLH;
n cazul porii NOR3 aceast condiie implic Rp Rn /3, adic Wp 10Wn.
Relaiile Wp Wn i Wp 10Wn determinate pentru poarta NAND3 i respectiv
pentru NOR3 indic faptul c n topologia CMOS standard porile NOR ocup
arie semnificativ mai mare dect porile NAND; din acest motiv sunt preferate
porile NAND.
Tensiunile de tranziie ale porii NOR3 se pot calcula cu ajutorul inversorului
echivalent, dup exemplul prezentat mai sus pentru poarta NAND3.
n fig.4.60 sunt desenate subcircuite CMOS standard de tip AOI i OAI;
reelele de tranzistoare p au configuraii duale fa de cele ale reelelor de
tranzistoare n, adic unui grup serie(paralel) de tranzistoare din blocul Bn i
corespunde un grup paralel(serie) n blocul complementar B
p i reciproc.
298
299
Wp
W
1
1 2
K'p
(VDD + VTp ) = K ' n n [(V IH VTn )VOL VOL
]
Lp
Ln
2
2
n care se impune VOL # VTn i se poate considera VIH = VDD.
(4.31)
300
301
Figura 4.64
n dintr-o structur DCVSL pot s conin
Blocurile complementare Bn i B
pri identice iar o astfel de parte poate s fie utilizat n comun de ctre reelele
n , obinndu-se o reducere a consumului de arie.
de tranzistoare din Bn i B
Acest lucru este ilustrat cu ajutorul circuitului din fig.4.65, care implementeaz
funciile logice complementare F = a + br c i F
= a + br c.
Figura 4.65
Tranzistorul M3 poate fi suplinit de ctre M1 (i invers) iar tranzistorul M2 poate
fi suplinit de ctre M4 (i invers); nu este necesar ca dimensiunile W, L ale
302
Figura 4.66
n poate fi determinat cu ajutorul dualismului
Observaie: Structura blocului B
serie-paralel pe baza structurii blocului Bn (i invers), ns aceasta nu nseamn
c se impune n mod obligatoriu o coresponden biunivoc ntre configuraiile
reelelor de tranzistoare ale celor dou blocuri complementare. Relaia de
n este una funcional i nu structural;
complementaritate a blocurilor Bn i B
structurile celor dou blocuri pot fi determinate n mod independent, nu
neaprat cu dualismul serie-paralel. Acest lucru este valabil i pentru blocurile
p din structurile CMOS standard.
complementare Bn i B
Complementaritatea structural, obinut cu ajutorul dualismului serie-paralel,
implic complementaritatea funcional dar nu i invers.
Reeaua de tranzistoare a blocului B
n din fig.4.65 poate fi reprezentat analitic
de expresia logic a
(bc + b c) i nu este obinut din reeaua blocului Bn prin
transformri serie-paralel i paralel-serie; prin astfel de transformri se obine
o reea de tranzistoare caracterizat de expresia logic a
(b + c)(b
+ c).
4.2.3.2 Circuite CMOS dinamice
Aceste circuite au vitez de operare mai mare, consum mai mic de arie i
putere disipat mai mic n comparaie cu circuitele CMOS statice. ns, din
punct de vedere funcional complexitatea crete; operaiile logice efectuate
trebuie controlate cu ajutorul unor semnale de ceas. De asemenea, circuitele
CMOS dinamice sunt mai sensibile la zgomot dect cele statice.
O categorie de circuite dinamice care poart denumirea de logic domino are
303
304
Figura 4.68
Momentul de referin 0 de pe axa timpului coincide cu tranziia 0Y1 a
ceasului , adic cu nceputul fazei de evaluare. nainte de acest moment, pe
durata fazei de prencrcare, toate intrrile circuitului sunt fixate la valoarea L.
Pe durata fazei de evaluare numai intrrile x i z capt valoarea H; aceste dou
schimbri se propag succesiv prin porile 1, 2 i 3 ale circuitului,
determinnd E = H, F = H i respectiv G = H.
Circuitele domino au o funcionare sensibil la erorile cauzate de:
- scurgerile de sarcin electric din nodurile de stocare n substrat prin
jonciunile polarizate invers;
- cuplajele capacitive parazite care, n general, provoac modificri nedorite ale
sarcinii din nodurile de stocare.
Scurgerile de sarcin au loc n faza de evaluare, cnd toate intrrile unui
subcircuit dinamic rmn la nivelul LOW. Dac durata fazei de evaluare este
suficient de mare atunci valoarea logic de la ieirea subcircuitului se schimb
305
306
(4.32)
307
308
309
310
311
Figura 4.76
ntre aceste trei soluii de rezolvare a intrrilor neutilizate exist deosebiri.
Astfel, dac poarta NAND3 este realizat ntr-o tehnologie bipolar atunci
curentul de ieire al sursei de semnal x crete proporional cu numrul de intrri
conectate mpreun. Dac poarta este realizat ntr-o tehnologie MOS atunci
ncrcarea capacitiv a sursei de comand x crete proporional cu numrul de
intrri conectate mpreun; de asemenea, acest numr influeneaz tensiunea de
312
313
314
315
316
317
Ck
=
C1
(4.33)
(4.34)
(4.35)
Introducnd kopt n relaia 4.33 rezult opt = e (2,718...). n general, kopt nu este
un numr ntreg; se alege pentru k valoarea ntreag cea mai apropiat de kopt.
4.5.4 Deconectarea parial a tensiunilor de alimentare
Sistemele digitale mari pot fi proiectate astfel nct pe diferite intervale
de timp unele subsisteme s se afle n regim normal de operare iar altele s fie
n repaus. Starea de repaus a unui bloc logic se obine fie prin deconectarea
tensiunii de alimentare a blocului, fie prin reducerea acesteia la valori mici. De
obicei se trec n repaus acele pri ale sistemului care temporar nu sunt
necesare. De exemplu, sistemele auto-reparabile conin copii de rezerv pentru
unele blocuri (subsisteme); toate rezervele sunt inute n repaus pn cnd se
detecteaz erori n funcionarea unui bloc titular, moment n care acesta din
318
Figura 4.86
319
Figura 4.87
Nivelul HIGH la ieirea blocului B1 polarizez direct dioda de protecie D1 i
alimenteaz blocul B3 cu tensiunea V1 - VD1(on). Pe de o parte funcionarea
blocului B1 este perturbat datorit ncrcrii excesive iar pe de alt parte dioda
D1 se poate distruge prin depirea curentului direct maxim admis (. 10 mA).
n fig.4.88 este desenat o reea de protecie modificat, care izoleaz B3 de B1
320
321
inversoarelor au valori relativ mici iar nivelele logice VOL i VOH sunt dou
tensiuni constante, nu neaprat egale cu 0V i respectiv cu +VDD;
- timpii de propagare ai inversoarelor sunt mult mai mici dect perioada T a
tensiunilor v1, v2, v;
- tensiunile de tranziie sau de comutare ale celor dou inversoare sunt Vtr1 i
Vtr2.
(4.36)
(4.37)
322
t1 = RC ln
(4.38)
t 2 = RC ln
(4.39)
Figura 4.91
De obicei, oscilatoarele se construiesc cu circuite logice speciale numite
triggere Schmitt. Simbolul grafic i caracteristica ideal de transfer n tensiune
ale unui trigger Schmitt inversor sunt desenate n fig.4.92.
323
(4.41)
t1 = RC ln
VOH Vtr
VOH Vtr +
(4.42)
t 2 = RC ln
Vtr + VOL
Vtr VOL
(4.43)
324
VE =
1,8V ; (4.44)
1
1
1
R1
R2
+
+
R1 R 2 R 3
325
(4.47)
(4.48)
326
(4.49)
Ecuaia 4.49 este valabil ct timp VB # Vin + VDD /3, adic pn ce tensiunea de
intrare, n scdere, atinge valoarea 4VDD /9; n acel moment tensiunea n nodul
B devine 7VDD /9 iar tranzistorul M4 se afl la limita intrrii n conducie.
Depirea pragului 4VDD /9 de ctre Vin determin conducia n saturaie a
tranzistorului M4, creterea brusc a tensiunii de ieire peste valoarea VDD /2,
blocarea lui M6, intrarea n conducie a tranzistorului M1 i blocarea lui M3.
Nodul de ieire se conecteaz la VDD prin M4-M5.
Tensiunile de tranziie ale circuitului sunt Vtr+ = 5VDD /9 i Vtr- = 4VDD /9 iar
tensiunea de histerezis are valoarea VDD /9.
Tensiunile de tranziie ale circuitului din fig.4.96 depind de tensiunile de
prag i de dimensiunile tranzistoarelor.
Dac VTn = *VTp* = VT i W2 = W3 = 4W1 , W4 = W5 = 4W6, W6 = 3,5W1 atunci se
obin pragurile
Vtr+ = (VDD + 2VT)/3 i Vtr- = (2VDD - 2VT)/3.
(4.50)
327
Figura 4.97
Dac VTn = *VTp* = VT i W2 = W3 = W1 , W4 = W5 = W6, W6 = 3,5W1 atunci se
obin pragurile
Vtr+ = (VDD + VT)/2 i Vtr- = (VDD - VT)/2.
(4.51)
Figura 4.98
Dimensiunile tranzistoarelor din schema desenat n fig.4.96 au o
influen mai mare asupra tensiunilor Vtr- i Vtr+ dect cea pe care o au tensiunile
328
de prag VTn i VTp. Acest lucru constituie un avantaj din punct de vedere practic,
deoarece modificarea tensiunilor de prag ale unor tranzistoare dintr-un circuit
CMOS complic procesul tehnologic.
Un simplu inversor CMOS (fig.4.49) cu sarcin capacitiv poate fi utilizat
ca trigger Schmitt. Pentru aceasta trebuie ndeplinit condiia
VTn + *VTp* > VDD.
(4.52)
Pragurile triggerului au valorile Vtr+ = VTn i Vtr- = VDD - *VTp*. Cnd tensiunea
de intrare a inversorului are o valoare cuprins n intervalul (Vtr- , Vtr+), ambele
tranzistoare se blocheaz; nivelul logic la ieire este pstrat de capacitatea de
sarcin a inversorului, la fel ca n funcionarea circuitelor dinamice.
Triggerele Schmitt pot fi utilizate ca celule de memorie. Ct timp
tensiunea de intrare se menine ntre pragurile Vtr- i Vtr+ , tensiunea de ieire nu
se modific; n cazul unui trigger neinversor nivelul logic la ieire este H sau
L dup cum ultima revenire a tensiunii de intrare n gama (Vtr- , Vtr+) s-a fcut
prin descretere, respectiv prin cretere. Controlul informaiei, adic
nscrierea, tergerea i memorarea se realizeaz cu ajutorul tensiunii de intrare
dup cum se arat n diagrama din fig.4.99.
329
330
331
332
333
334
16(Vin - VT)Vout - 8Vout2 = (VDD - Vout - VT)2 Y Vin 0,56Vout + 1,15/Vout + 0,16.
Caracteristica static de transfer n tensiune este desenat n figura de mai jos.
Re z o l v a r e:
Grupnd zerourile funciei, se obine expresia produs de sume cu cost minim
f = (b + d
)(b
+ c + d)(a + b
+ c),
care se poate rescrie n forma
f = bd + bc d
+a
bc = bd + b(c d
+a
c).
Structura unui circuit care implementeaz funcia f i funcia complementar
f = (b + d
)(b
+ c + d)(a + b
+ c) = (b + d
)[b
+ (c + d)(a + c)]
n sunt
este reprezentat n figura urmtoare. Reelele de tranzistoare Bn i B
complementare din punct de vedere funcional dar i din punct de vedere
structural; reeaua B
n se deduce din Bn cu ajutorul dualismului serie-paralel i
335
+ b(cd + ac).
f = (b + d)(b
+c+d
)(a
+b
+ c) = b
d
+a
c); pot fi utilizate n comun
Aceast expresie se aseamn cu f = bd + b(c d
336
de ctre blocurile Bn i B
n 4 tranzistoare nMOS, dup cum se arat n figura
urmtoare, iar circuitul conine numai 10 tranzistoare nMOS.
R e z o l v a r e:
a) Aceast schem este una tipic de oscilator cu trigger Schmitt (vezi
fig.4.93). n regim normal de funcionare tensiunea de intrare Vin crete pn la
337
Vin 0,1
R1 .
4,3 Vin
n aceast relaie tensiunea de intrare Vin are valori n intervalul [1,1V; 1,4V].
Situaia cea mai defavorabil descrcrii condensatorului C apare cnd Vin =
1,1V; nlocuind aceast valoare n condiia de mai sus se obine Rmax < 952.
b) Cnd condensatorul C se ncarc, tranzistorul Q7 funcioneaz n saturaie.
Dac Q7 ar opera n regim activ normal atunci
I7 (VCC - VBE7(on) - VD3(on) - Vin)/R = (3,6V - Vin)/R,
VBC7 R9I7 = (3,6V - Vin )R9/R > 0,73V Y saturaie.
Condensatorul se ncarc de la valoarea iniial 1,1V ctre valoarea final 4,3V
prin R1**(R9 + R) = 460 (s-a neglijat tensiunea VCE7(sat) i curentul de baz al
tranzistorului Q7), cu constanta de timp = 460100nF = 46s:
Vin ( t ) = 4,3 + (11
, 4,3)e t / = 4,3 3,2e t / .
338
339
340
341
R e z o l v a r e:
Tensiunea din nodul A depinde de tensiunea de intrare Vin i de tensiunea din
nodul B, n conformitate cu relaia:
VA =
R2
R1
Vin +
VB .
R1 + R 2
R1 + R 2
Dac R1 + R2 are valori suficient de mari atunci, pentru orice valoare a tensiunii
de intrare, tensiunea VB are fie nivelul LOW 0V fie nivelul HIGH VDD.
Aplicnd la intrarea circuitului o tensiune suficient de mic (eventual negativ),
n nodurile A i B se obin tensiunile VA < Vtr1 i VB 0 iar Vout = VDD; Vtr1 este
tensiunea de comutare sau de tranziie a inversorului 1. n aceast situaie
VA =
R2
Vin .
R1 + R 2
Vtr + = (1 +
R1
) Vtr1 .
R2
VA = Vtr1 +
R1
VDD .
R1 + R 2
342
Vtr1 =
R2
R1
R
Vtr +
VDD Y Vtr = Vtr + 1 VDD .
R1 + R 2
R1 + R 2
R2
VA = Vtr1
R1
VDD .
R1 + R 2
R1
VDD , atunci tensiunea de prag Vtr- are o valoare negativ.
R1 + R 2
343
Vtr = Vtr1
R1
VDD .
R2
R e z o l v a r e:
Circuitul este format din dou astabile. Tensiunea periodic v1 generat de
astabilul compus din inversoarele 1 i 2 reprezint comanda de autorizare
pentru astabilul realizat cu porile 3 i 4. Factorul de umplere i perioada
tensiunii dreptunghiulare v1, calculate cu ajutorul relaiilor 4.38-4.39, sunt 1 =
1/2 i respectiv T1 = 2R1C1ln3. Autorizarea i blocarea astabilului care
genereaz tensiunea Vout se realizeaz alternativ, pe intervale de timp egale cu
344
345
Revenirea circuitului napoi n starea stabil are loc atunci cnd v atinge
valoarea Vtr1. Durata strii instabile nu depinde de durata impulsului de
346
347
348
3 W
1 W
K ' (VDD VT ) 2 , I B = K ' (VDD VT ) 2 .
L
8
L
2
5V 2 VT
1
.
DD
3K ' (W / L ) (VDD VT ) 2
349
350
Rezult tpLH = tpHL1 + tpLH3 18,3ns, tpHL = tpLH1 + tpHL3 10,2ns, tp = 14,25ns.
Prin eliminarea inversorului 2 s-a obinut o cretere nesemnificativ a timpului
de propagare tp, de la 14ns la 14,25ns.
351
352
b) Oscilaiile din tensiunea de comand Vin, care apar imediat dup ce au loc
tranziiile LYH i HYL, sunt nedorite; aceste oscilaii pot s fie filtrate cu
ajutorul unui inversor de tip trigger Schmitt. Cunoscnd amplitudinea
oscilaiilor, s se precizeze valorile pragurilor triggerului astfel nct rspunsul
acestuia s nu conin erori.