Facultatea de Electronică, Telecomunicații și Tehnologia Informației

Bazele Tehnologice ale

Microelectronicii

Îndrumar de laborator

- Anul 4 -

Autor:
Nume: Dragoș VOCUREK

Contact: dragos_vocurek@yahoo.com

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

CUPRINS:

1. Proces CMOS generic

1.1 Caracteristici de bază ale tranzistorului MOS
1.2 Descrierea unui proces CMOS generic
1.2.1 Tranzistorul NMOS – exemplificare
1.3 Noțiuni de proiectare fizic ă – layout
1.3.1 Editorul Tanner L-Edit
2. Inversor CMOS
2.1 Sectiune transversala a structurii
2.2 Schema electrica si layout-ul unui inversor CMOS
2.3 Latch-up: cauze si solutii.
3. Componente pasive
3.1 Rezistoare
3.1.1 Clasificare
3.1.2 Exemplu de proiectare
proiectare fizica – rpoly2
3.2 Condensatoare
3.2.1 Clasificare
3.2.2 Exemplu de proiectare fizica
4. Oglinzi de curent CMOS
4.1 Oglinzi de curent simple
4.2 Noțiuni de împerechere a oglinzilor
4.3 Layout oglindă de curent
5. Etaje de intrare diferențiale
5.1 Noțiuni teoretice
5.2 Noțiuni de împerechere a etajelor de intrare: centroida
5.3 Layout etaj de intrare
6. Bibliografie

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

1 PROCES CMOS GENERIC – Laborator 1

1.1 Descrierea unui proces CMOS generic

1.1.1 Tranzistorul NMOS – exemplificare

In urmatoarele randuri se va descrie un proces tehnologic generic pentru definirea

si realizarea unui tranzistor NMOS. Se considera o placheta de siliciu de tip P. In
mod uzual se utilizeaza plachete de Si de 12 inch / 30 de cm. Grosimea unei
plachete de Si este in jurul a 600 um. Dispozitivele se realizeaza la suprafata la
aproximativ 20 – 30 um adancime. In Fig. 1.1 - Fig. 1.4 se vor prezenta principalii
pasii de procesare a plachetei de Si.
1) Placheta de Si:

Se pleaca de la o placheta de Si, de tip P, cu urmatorii parametrii:

grosime = 600um, rezistivitate ρ = 10...20cm, dopare = 1015 cm-3.
2) Cresterea stratului epitaxial:

Se creste un strat epitaxial. Epitaxie: cresterea unui strat semiconductor

pe un alt strat semiconductor, pastrandu-se orientarea cristalografica. Rolul
este acela de a permite scaderea rezistentei din substrat. Se poate astfel
fabrica o placheta cu o dopare mai mare iar stratul epitaxial este mai slab
dopat. Dispozitivele se vor forma in acest strat epitaxial. Rezistenta Si este
invers porportionala cu nivelul de dopare. Asfel, rezistenta totala din substrat
va fi mai mica.
3) Definirea zonelor ACTIVE si formarea oxidului de izolare (FOX):

Urmeaza un proces fotolitografic: se depune resist pe toata placheta si

folosind masca de ACTIVE se va expune la lumina: acolo unde nu este expus
se intareste. In rest va fi foarte usor indepartat de pe placheta. Se curata
resist-ul. Are loc o oxidare termica. Va creste un oxid gros de izolare acolo
unde nu avem definita masca de ACTIVE. Acest oxid poarta numele de FOX –
field oxide. La sfarsitul acestei etape se elimina cu anumiti solventi resist-ul
de pe placheta.
4) Cresterea oxidului de poarta (GOX)

Se va creste la suprafata un strat subtire de oxid de siliciu de foarte

buna calitate, GOX, gate oxide. Acesta este oxidul MOS pentru tranzistorul ce
va fi ulterior definit. Una dintre metodele de depunere este CVD – chemical
vapor deposition. Grosimea acestui oxid de poarta este de ordinul
nanometrilor. Proprietatea principala a acestui tip de oxid este o permitivitate
relativa mare (high K dieletric).
5) Depunerea polisiliciului pentru definirea portii tranzistorului NMOS:
Se depune pe toata placheta, polisiliciu, un Si policristalin, cu o
conductivitate ridicata. Principalul avantaj pentru folosirea acestui material la

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

realizarea grilelor tranzistorului MOS il reprezinta autoalinierea : in momentul

implantului de tip N+ pentru sursa si drena, grila de polisiliciu are rol de
mascare pentru atomii de impuritate si, in acest mod, se formeaza in mod
simetric, pe o parte si alta a portii, zonele de difuzie.
6) Corodarea oxidului si polisiliciului si formarea portii:

Folosind masca de POLY, se va va coroda oxidul si polisiliciul acolo

unde nu vrem sa formam o poarta NMOS.
7) Implantarea de tip P+, conexiune la substrat:

Se foloste masca de P SELECT si se va face implant cu atomi de B

(bor) pentru conexiunea ohmica la substrat.
8) Implantarea de tip N+, sursa si drena:

Se foloseste masca de N SELECT si se va face implant cu atomi de P

(fosfor) pentru formarea sursei si drenei. Are loc autoalinierea .
9) Cresterea oxidului de izolare:

Pe toata suprafata se depune un strat de oxid de siliciu cu rol de

protectie si izolare.
10) Definirea zonelor de contactare, ferestre in oxid:

Urmeaza un proces fotolitografic si se va folosi masca de CON

(contacte). Cu ajutorul acidului fluorhidric se vor descrie ferestre in oxid pentru
a ne conecta apoi cu metal la: sursa, drena, poarta si substrat.
11) Depunerea stratului de metal pe toata placheta:

Se depune apoi metal pe toata placheta. Acest metal este de obicei un

aliaj de Al si Cu. Metalul va umple aceste gauri in oxid si va permite
contactarea terminalelor dispozitivului.
12) Corodarea selectiva a metalului, definirea traseelor de metal pentru
conectare:

Se apeleaza la un nou proces fotolitografic. Se utilizeaza masca de

METAL1 si se corodeaza selectiv stratul de metal. Se genereaza in acest mod
traseele de metal folosite la interconectare.

UPB 2010
Facultatea de Electronică, Telecomunicații și Tehnologia Informației

Fereastra de layout

Sectiune
transversala

~600 um

1
substrat P

~20 um
strat P EPI

2
substrat P

ACTIVE

FOX FOX

3
Fig. 1.1 Proces tehnologic pentru formarea tranzistorului NMOS (1-3)

UPB 2010
Facultatea de Electronică, Telecomunicații și Tehnologia Informației

crestere GOX

depunere polisiliciu

POLY

6
Fig. 1.2 Proces tehnologic pentru formarea tranzistorului NMOS (4-6)

UPB 2010
Facultatea de Electronică, Telecomunicații și Tehnologia Informației

P SELECT

p+

N SELECT

n+ n+ p+

Crestere SiO2 de izolare

n+ n+ p+

9
Fig. 1.3 Proces tehnologic pentru formarea tranzistorului NMOS (7-9)

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

CON

Deschidere „ferestre” in
oxid pentru contactare

n+ n+ p+

10

Depunere strat de metal

n+ n+ p+

11

METAL1
corodare selectiva de metal

n+ n+ p+

12
Fig. 1.4 Proces tehnologic pentru formarea tranzistorului NMOS (10-12)

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

1.2 Noțiuni de proiectare fizică – layout

1.2.1 Editorul Tanner L-Edit

Soft-ul CAD utilizat pentru proiectarea fizica a circuitelor analogice si digitale este
L-Edit 10.1 produs de Tanner. Se ruleaza programul si va aparea interfata din Fig.
1.5 unde sunt descrise principalele zone de interes.

selectie
unelte coordonate verificare design
pentru
curente
editare

paleta
de
layere

zona de editare a layout-ului

functii
mouse

fereastra de editare in linie de comanda

vizualizare
status

Fig. 1.5 Interfata editorului de layout L-Edit 10.1

Primul pas ce trebuie urmat este alegerea procesului tehnologic folosit pentru
implementarea circuitului integrat. Fiecare proces tehnologic se caracterizeaza prin
reguli proprii: dimensiuni minime, spatieri minime etc. Pentru laboratorul de BTM vom
considera un proces generic de 0.5um (lambda). Pentru aceasta setare se
procedeaza in felul urmator:
File -> Replace Setup...


se deschide o fereastra de dialog – se selecteaza Browse



in noua fereastra selectam la Files of type extensia *.ttx.



selectam fisierul setup_ok.ttx si se confirma urmatoarele ferestre de



dialog.
In acest moment, am selectat un proces generic de 0.5 um. In cele ce urmeaza
vom realiza proiectarea fizica a unui tranzistor NMOS.
Se va crea un nou proiect:
File -> New...


se deschide o fereastra de dialog cu titlul New File



din lista pentru File type se alege Layout si se da OK.



Un proiect nou este creat, dar trebuie si salvat. Se merge in File -> Save As... si
se salveaza proiectul cu numele: proiect_nmos.tdb  in folderul corespunzator
fiecarei grupe.

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

Editarea in L-Edit se face in mod ierarhic . In acest sens se pot crea celule, care
apoi pot fi instantiate in alte celule superioare. In proiectarea fizica a circuitelor
integrate se lucreaza „bottom to top ”. Intai sunt create celule primare (ex: contacte),
apoi dispozitivele (ex: tranzistoare, rezistoare), apoi blocuri fundamentale (ex:
opamp-uri) ca in cele din urma totul sa fie pus cap la cap, generandu-se cipul final.
In acest moment ne aflam in celula Cell0 . Nu este un nume reprezentativ si de
aceea o vom redenumi. Procedam astfel: Cell -> Rename si schimbam numele in
nmos . O cale rapida pe viitor este tasta T (redenumire celula).
Se va proiecta tranzistorul NMOS din Fig. 1.6. Acesta are urmatorii parametrii:
lungimea canalului l=12um si latimea canalului w=24um. Tranzistorul prezinta 4
terminale dar substratul (bulk – de tip p) va fi conectat impreuna cu sursa la cel mai
mic potential existent pe placheta – masa (gnda).
drain

MN1

l=12u w=24u
gate

source bulk

gnda

Fig. 1.6 Tranzistor NMOS cu 4 terminale

Incepem proiectarea fizica propriu-zisa:
(1) din zona Drawing ToolBar  selectam Box -ul. Apoi selectam din paleta de 
layere , Active . In aria dedicata editarii layoutului trasam un dreptunghi cu
inaltime de 24um, corespunzatoare latimii canalului. Pentru a vedea
dimensiunea poligonului, il selectam si ne uitam in zona de vizualizare 
status . Aici sunt furnizate in momentul selectiei urmatoarele informatii:
layer, latime (W), inaltime (H), arie (A), perimetru (P). Pentru moment
latimea dreptughiului va fi aleasa arbitrar, sa zicem de 2 ori inaltimea.

Fig. 1.7 Editare zona Active

(2) selectam acum layer-ul Poly  pentru definirea zonei de poarta. Se
deseneaza un dreptunghi cu latimea de 12um, corespunzatoare lungimii

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

canalului. Inaltimea va fi aleasa deocamdata mai mare ca inaltimea

poligonului de Active . La un capat poligonul de Poly va fi facut un pic mai
lung pentru a permite contactarea portii.

Fig. 1.8 Editare zona Poly

(3) selectam acum layer-ul N Select . Acesta va fi utilizat pentru a defini zona
de implant n+  corespunzatoare sursei si drenei tranzistorului. Acest
poligon va trebui sa acopere toata zona activa si sa depaseasca poligonul
de Active  cu o distanta egala pentru fiecare latura. Sa consideram pentru
moment o distanta de 3um.

Fig. 1.9 Editare zona de implant N+ (N Select)

(4) in acest moment avem format tranzistorul NMOS. Canalul acestuia este
format din intersectia zonei active cu zona de poarta.
(5) selectam acum layer-ul Active Contact . Acesta va fi utilizat pentru
contactarea sursei si drenei tranzistorului. In practica, aceste ferestre in
oxid folosite la contactarea cu metal sunt sub forma de patrat. De aceea
vom crea 12 patrate, fiecare de dimensiune 1x1 um – aceasta dimensiune
minima este dictata de regulile de proces si difera de la o tehnologie la
alta. Aceste 12 patrate vor fi dispuse dupa cum urmeaza: 6 pentru
contactarea sursei si 6 pentru contactarea drenei. Contactele vor fi
dispuse simetric pe fiecare latura si la o distanta cat mica de marginea
layer-ului de Active . Pentru a minimiza spatiul ocupat apropiem de
marginea din stanga poligonul de Poly . In tot acest timp, layerul N Select 
va urmari modificarile aduse poligonului Active  pastrandu-se aceesi
valoare la suprapunere de 3um.

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

(a) (b)

Fig. 1.10 Definire contacte pentru zona activa a) initial b) compactarea structurii
(6) selectam layer-ul Poly Contact . Desi in prima faza pare similar cu cel
pentru contactarea zonei active, in practica aceste layere pot defini 2
masti de productie diferite. De asemenea pot exista alte reguli de spatiere
pentru contactarea polisiliciului. In mod similar trasam 2 patrate pentru
contactarea portii.

Fig. 1.11 Definire contacte pentru poarta de polisiliciu

(7) avem create 3 din cele 4 terminale ale tranzistorului: poarta, drena si
sursa. Aceasta din urma trebuie conectata la substrat si, impreuna, la
masa plachetei. Placheta este de tip p, deci conexiunea la substrat se va
face printr-o zona de tip p+  pentru a asigura un contact ohmic. Pentru
acest lucru vom selecta urmatoarele layere: Active  /  P Select  /  Active 
Contact si vom realiza zona de contactare la substrat.

Fig. 1.12 Definire zona pentru contactarea la substrat

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

(8) a mai ramas contactarea propriu-zisa a celor 4 terminale. Masca de

contacte doar deschide fereastra in stratul de oxid de siliciu de izolare. De
aceea trebuie realizate traseele de metal care sa lege dispozitivul nostru
de restul circuitului. Selectam layer-ul Metal1. Se conecteaza sursa la
substrat, iar din poarta si drena se traseaza cate o fasie de metal pentru
legaturi ulterioare.

Fig. 1.13 Structura finala fara verificare

(9) la final trebuie sa avem o structura ca in Fig. 1.13. Salvati proiectul.
(10) dar fiecare proces tehnologic are regulile proprii de spatiere, dimensiuni
etc. De aceea dupa realizarea layout-ului unui dispozitiv, bloc, circuit
trebuie sa facem o verificare. Acest lucru se realizeaza cu un fisier de
reguli furnizat de fabrica. In cazul nostru aceste reguli au fost incluse in
fisierul *.ttx. Verificarea poarta numele de DRC – Design Rule Check.
Selectam din zona de verificare, comanda de DRC (bifa rosie). Urmeaza
verificarea layout-ului iar la sfarsit se va deschide o fereastra cu posibilele
erori. Acestea sunt grupate pe categorii, in titlu fiind explicat destul de clar
cauza erorii: spatiere mai mica decat minimul, dimensiune mai mica decat
minimul etc. Se vor corecta aceste erori pana cand nu va mai fi furnizata
nici o eroare de DRC.

Fig. 1.14 Erorile de DRC – ex: spatierea contactului de poly fata de canal trebuie sa
fie minim 1.5um

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

(11) de obicei, la un proiect complex lucreaza mai multi ingineri de layout. De

aceea este nevoie sa realizam un design clar pentru oricine ar lucra dupa.
In cazul de fata este util sa adaugam etichete / porturi pentru cele 3
terminale ale dispozitivului (3 deoarece sursa e conectata la substrat).
Porturile sunt adaugate pe layer-ul Metal1.
(12) Design-ul corect, finalizat este urmatorul:

Fig. 1.15 Layout final tranzistor NMOS

(13) Dupa regulile de proces tehnologic (DRC) urmeaza verificarea
corectitudinii design-ului din punct de vedere electric. Aceasta verificare
poarta numele de LVS – Layout Versus Schematic. Pentru acest laborator
nu dispunem de acest tip de verificare, dar se poate vedea echivalenta
structura fizica – simbol electric ( Fig. 1.6 / Fig. 1.15)
In Fig. 1.16 este prezentata schema electrica a unui etaj sursa comuna cu
degenerare in sursa (rezistorul Rsub). Daca dorim ca efectul de substrat sa nu
conteze, atunci vom conecta substratul la sursa tranzistorului. In acest mod,
tranzistorul NMOS va fi flotant. Substratul sau de tip p, va fi legat la un potential
diferit de gnda. Ca urmare, trebuie creata o zona de tip p, separata de substratul p
(restul plachetei de Si).

v dda

out

XMNfloating
in
l=12u w=24u

source

Rsub
10k

gnda

Fig. 1.16 Exemplu tranzistor NMOS flotant

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

Acest lucru este posibil pentru proceste tehnologice care permit straturi
ingropate: N Burried Layer (NBL), sau pentru un proces de tip Twin Tub. In cazul de
fata, se va considera un proces ce dispune de posibilitatea de a realiza un strat
ingropat de tip n. In Fig. 1.17 este prezentata sectiunea transversala care
evidentiaza stratul ingropat. Pentru a izola substratul tranzistorului flotant, aceasta
zona ingropata trebuie inconjurata de o zona NWELL care apoi va fi contactata
printr-o zona de tip n+ la cel mai ridicat potential, in cazul nostru la vdda.

conexiune la VDDA

substratul P
NWELL  pentru NMOS NWELL
flotant

NBL
substrat p
Fig. 1.17 Sectiune transversala pentru tranzistorul NMOS flotant
Tinand cont de sectiunea transversala si de rolul stratului ingropat de tip n, se
va realiza layout-ul tranzistorului NMOS cu schema electrica din Fig. 1.16

Fig. 1.18 Detaliu de layout – tranzistor NMOS flotant

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

2 Inversor CMOS – Laborator 2

2.1 Sectiunea transversala a structurii

In Fig. 2.1 este prezentata sectiunea transversala corespunzatoare pentru un

inversor CMOS cu schema electrica din Fig. 2.2. Apare tranzistorul PMOS. Pentru
acest dispozitiv trebuie facut un implant N: „piscina” NWELL care reprezinta
substratul tranzistorului PMOS. In aceasta „piscina” se construieste tranzistorul
PMOS: implant P+ pentru sursa si drena si implant N+ pentru conexiunea ohmica la
substratul tranzistorului PMOS (nwell).

Fig. 2.1 Sectiune transversala pentru un inversor CMOS

2.2 Schema electrica si layout-ul unui inversor
v dd

l=5u w=20u

MPinv

in out

MNinv
l=5u w=10u

v ss

Fig. 2.2 Schema electrica a unui inversor

Consideram schema electrica a inversorului CMOS din Fig. 2.2. Structura
este urmatoarea: tranzistorul NMOS cu sursa legata la substrat – conexiunea la vss
(nivel „0” logic / gnda) si tranzistorul PMOS cu sursa legata la substrat (piscina de
NWELL) – conexiunea la vdd (nivelul „1” logic / vdda). Cele 2 grile ale tranzistoarelor
sunt legate impreuna si constituie intrarea inversorului, in. Cele 2 drene sunt
conectate prin metal si reprezinta iesirea inversorului CMOS, out.
Mobilitatea electronilor este cam de 2...3 ori mai buna ca cea a golurilor. De
aceea tranzistorul NMOS este de 2...3 ori mai rapid ca tranzistorul PMOS. Daca se
doreste un inversor echilibrat cu un prag la mijlocul alimentarii (vdd/2) trebuie sa
garantam ca tranzistorul PMOS este la fel de rapid cu tranzistorul NMOS. Astfel se

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

mareste latimea tranzistorului PMOS (W) de 2...3 ori fata de latimea tranzistorului
NMOS. In aceste conditii avem un inversor echilibrat.
Principiu de functionare: vdd=5V, vss=0V
- in=0V – nivel „0” logic, tranzistor NMOS blocat, tranzistor PMOS
este deschis si trage iesirea in vdd, nivel „1” logic.
- in=5V – nivel „1” logic, tranzistor PMOS blocat, tranzistor NMOS
este deschis si trage iesirea in vss, nivel „0” logic.
- inversor echilibrat, pragul de intrare este aproximativ la vdd/2.
Astfel la valori mai mici ca pragul, PMOS-ul „bate” NMOS-ul
(comanda pe poarta este mai puternica) si iesirea este trasa in
bara de alimentare. La valori mai mari ca pragul, NMOS-ul este
mai puternic si trage iesirea in masa.

Fig. 2.3 Layout final al unui tranzistor NMOS

In cele ce urmeaza se va proiecta fizic inversorul CMOS cu schema electrica
din Fig. 2.2. Se tine cont de dimensiunile celor 2 tranzistoare: NMOS L=5u W=10u si
PMOS L=5u W=20u. Pentru PMOS trebuie adaugat layer-ul suplimentar de NWELL
care va defini masca pentru implantul substratului tranzistorului PMOS.
La sfarsit se adauga etichetele: VDD,VSS, in si out. Se ruleaza verificarea DRC si se
corecteaza eventualele erori.

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

3 Componente pasive – Laborator 3

3.1 Rezistoare

3.1.1 Clasificare

PRECIZIA PRECIZIA
TIP SECTIUNE
ABSOLUTA RELATIVA

Rezistor
MOS 35% 2%
(difuzie)

poly2

SiO2
POLY FOX

(depunere) 40% 2%

NWELL
(difuzie) 40% 5%

Fig. 3.1 Tipuri de rezistoare intr-un proces CMOS

3.1.2 Exemplu de proiectare fizica – rpoly2

R1

n1 n2

l=20u w=5u
rpoly 2

Fig. 3.2 Schema electrica

În layout pentru o rezistenţă valoarea  este înglobată în dimensiuni  (adică
W =width ”lăţ ime” şi L=length ”lungime”).

1 2 W 
Wc

L
Fig. 3.3 Schema de principiu a unui rezistor de polisiliciu
Primul parametru important la un astfel de rezistor este rezistenţa pe pătrat :
ρ□. Valoarea rezistenţ ei se calculează cu formula:

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

R = ρ□ * W / L
W / L reprezinta numărul de pătrate repartizate de-a lungul lugimii. In Fig. 3.3
sunt două pătrate, deci pentru un ρ □ = 1k /pătrat (pentru polisiliciul de rezistivitate
mare) avem o rezistenţă de 2K valoare(W/L este egal cu 2 adica doua patrate:1 si
2).

Fig. 3.4 Corectie la colturi – aportul la valoarea rezistentelor

In Fig. 3.5 este prezentat layout-ul unui rezistor de poly2, cu l=20u, w=5u.
Valoarea acestuia este de 4k 

Fig. 3.5 Proiectarea fizica a rezistorului de poly2

vsys

Rfdbk1
l=200u w=5u
rpoly 2
n2

Rfdbk2
l=200u w=5u
rpoly 2

vfdbk

Rfdbk3
l=200u w=5u
rpoly 2

n1

Rfdbk4
l=200u w=5u
rpoly 2

gnda

Layout notes:
*use l=50u w=5u rpoly2 elements
*carefully stack matching

Fig. 3.6 Notiuni de imperechere a rezistoarelor – schema electrica

Precizia unui rezistor de polisiliciu este foarte proasta in valoare absoluta. De
aceea, in practica se lucreaza cu rapoarte de rezistente, care asigura o precizie, in

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

valoare relativa, de sub 2%. In Fig. 3.6 este prezentata schema electrica a unui
divizor rezistiv. Fiind vorba de un raport de rezistente, valoarea din nodul de
feedback va fi una foarte precisa, 0.5. Pentru a minimiza efectul diverselor surse de
dezimperechere, se propune varianta de asezare a „betelor” in modul urmator:

      4       4       4       4

      k       k       k       k
      b       b       b       b
      d       d       d       d       3       3
      3       3       f       f       f       f       k       k
      k       k       R       R       R       R       b       b
      b       b       d       d
      2       2       d       d       f       f       2       2
      k       k       f       f       R       R       k       k
      b       b       R       R       b       b
      1       1       d       d       d       d       1       1
      k       k       f       f       f       f       k       k
      b       b       R       R       R       R       b       b
      d       d       d       d
      f       f       f       f
      R       R       R       R

dummy dummy
Fig. 3.7 Exemplu de imperechere pentru schema Fig. 3.6

3.2 Condensatoare

3.2.1 Clasificare

PRECIZIA PRECIZIA
TIP SECTIUNE
ABSOLUTA RELATIVA

Condensator
MOS
nonmonotonic 10% 0.1%
neliniar
D=S=B

POLY2 POLY1

POLY1 – POLY2
putine parazitice SiO2

FOX
SiO2
20% 0.1%
independent de V

Fig. 3.8 Tipuri de condensatoare intr-un proces CMOS

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

3.2.2 Exemplu de proiectare fizica

n1
MPcap
l=20u w=20u m=8

gnda

Fig. 3.9 Schema electrica

Important: Pentru condensatoare MOS, aria de poarta este cea care conteaza:
C = W x L x Csp

Ca urmare, se poate alege orice forma pentru condensatorul MOS, cu orice

dimensiuni W si L pentru elemente. Trebuie ca produsul W x L echivalent sa fie egal
cu cel din schema electrica.

Fig. 3.10 Proiectarea fizica a condensatorului – varianta 1

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

4 Oglinzi de curent CMOS – Laborator 3

4.1 Oglinzi de curent simple

vdda

Iref
I1 = Iref I1 = 2 x Iref
2u

MNb1 MNb2 MNb3

gnda
l=10u w=20u m=2 l=10u w=20u m=2 l=10u w=20u m=4

Fig. 4.1 Oglinda de curent - principiu

In circuitele integrate avem nevoie de diversi curenti pentru a polariza
principalele blocuri. Se genereaza un curent de referinta (de exemplu dintr-o referinta
de tip bandgap) si, apoi, acest curent va trebui replicat de mai multe ori. Vor fi cazuri
cand vom dori multiplicarea / demultiplicarea acestuia cu diversi factori.
Acest lucru se poate realiza cu o oglinda de curent (simpla sau de tip cascoda
pentru o imperechere cat mai buna). In Fig. 4.1 este prezentata schema electrica
pentru o oglinda de curent de tip NMOS. Curentul de referinta de 2uA este injectat in
drena tranzistorului MNb1 („dioda” MOS – drena este conectata la poarta). Curentul
de 2uA este replicat prin ramura a 2-a data de tranzistorul MNb2. Daca dorim sa
obtinem un curent de 2 ori mai mare, acest lucru se poate obtine prin raportul de
dimensiuni dintre „dioda” NMOS, MNb1, si tranzistoarele „replicatoare”. Astfel, daca
tranzistorul MNb3 va fi de 2 ori mai lat, W este dublu fata de cel al lui MNb1, curentul
tras din drena lui MNb3 va fi dublul curentului de referinta.

out

Rpar
in in_mos

W Cpar mos_ideal

gnda

Welement
S D diminuare Rpar - S D S D S
drain/source sharing

Wef=4 x Welement
Fig. 4.2 „Source/Drain sharing” – minimizarea rezistentei parazite din poarta

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

Apare o problema atunci cand dorim sa crestem foarte mult W-ul. In Fig. 4.2
este prezentata schema echivalenta cu elementele parazite care apar in cazul
tranzisoarelor cu W mare. Apare o capacitate parazita (data de aria de poarta mare),
cat si o rezistenta parazita, datorata lungimii mari de polisiliciu de poarta. Solutia este
sa folosim ceea ce poarta numele de „drain sharing”. Tehnica consta in a „sparge”
tranzistorul in elemente cu W mai mic care apoi vor fi conectate impreuna. In acest
mod putem sa minimizam unul dintre cele 2 componente parazite, si anume
rezistenta. De exemplu daca consideram 4 elemente cu Welement = ¼ W, atunci prin
conexiunea in paralel a celor 4 elemente, rezistenta parazita va fi diminuata.

Cpar

S D S D S

Fig. 4.3 „Drain sharing” – minimizarea capacitatii parazite din drena

In cazul oglinzii de curent se utilizeaza „drain sharing” deoarece acesta asigura
minimizarea capacitatii parazite din drena. In Fig. 4.3 se observa ca prin punerea in
paralel a celor 2 elemente, capacitatea de drena este diminuata.
4.2 Notiuni de imperechere a oglinzilor

In Fig. 4.4 este prezentata o modalitate de imperechere pentru o oglinda de

curent NMOS. Consideram ca „dioda” MOS are multiplicitate egala cu 2 si
tranzistorul care replica curentul are multiplicitate egala cu 4. Pentru a minimiza cat
mai bine posibilele cauze de dezimperechere trebuie sa asiguram un layout simetric
fata de axa verticala. Din aceasta cauza, vom plasa „dioda” MOS pe centru si de o
parte si de alta va fi plasat tranzistorul B: jumatate in staga si jumatate in dreapta.

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

B B A A B B

bn out

A B
m=2 m=4
gnda

1:2 D D D

S S S S

B A B
Fig. 4.4 Modalitati de imperechere pentru oglinda de curent

4.3 Layout oglinda de curent

Se vor proiecta fizic cele 2 oglinzi de curent, NMOS si PMOS, cu schema

electrica din Fig. 4.5. Pentru oglinda PMOS se va tine cont de indicatiile de
imperechere din Fig. 4.4. Conectarea „betelor” de polisiliciu intre elemente se poate
realiza si prin polisiliciu dar, este indicat sa se utilizeze metal in ideea unui „metal
change” viitor – in fabrica se pastreaza un set de plachete dupa procesarea mastii de
CON. Astfel se permite modificarea schemei electrice din punct de vedere a traseelor
de metal, ceea ce asigura un cost mai mic al procesarii plachetelor ramase in fabrica
dupa fereastra de contact.
l=15u w=20u m=2 l=15u w=20u m=4
v dda

MPb1 MPb2

bp

bn
d1

MNb1 MNb2

gnda
l=20u w=20u m=2 l=20u w=20u m=2

Fig. 4.5 Schema electrica

UPB 2010
Facultatea de Electronică, Telecomunicații și Tehnologia Informației

Fig. 4.6 Layout oglinda de curent

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

5 Etaje de intrare diferentiale – Laborator 4

5.1 Notiuni teoretice

v dda

Ib1 Ib2

4u 4u

d1

d2

MNinp
l=15u w=40u m=4

inm
MNinm
l=15u w=40u m=4
com

inp

Itail

8u

gnda

Fig. 5.1 Etajul de intrare diferential

5.2 Notiuni de imperechere a etajelor de intrare: cross coupled

Posibile cauze ale dezimperecherii:

1. cauze geometrice:

 aria de poarta – dezimperecherile invers proportionale cu WL ;

 grosimea oxidului de poarta – anumite studii indica o
imperechere mai buna pentru oxid de poarta subtire. Discutia
este insa mult mai complexa.
 modularea lungimii canalului
 orientarea dispozitivelor
2. cauze datorate proceselor tehnologice

 dezimperecheri datorate difuziei

 corodarea inegala a portii de polisiliciu
3. efecte termice si mecanice

 stres mecanic datorat straturilor de metalizare superioare

 gradienti ai grosimii stratului de oxid de poarta
 gradienti termici de-a lungul plachetei

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

In Fig. 5.2 este prezentata o modalitate de imperechere a etajului diferential:

centroida de tip „cross-coupled”.

dA dB
A A B B

gA
A B gB
dA
gA
gB
com dB

bulk

B B A A

Fig. 5.2 Notiuni de imperechere pentru etajul de intrare diferential

5.3 Layout etaj de intrare

vdda

Ib1 Ib2

4u 4u

d1

d2

MNinp
l=15u w=40u m=4

inm
MNinm
l=15u w=40u m=4
com

inp
LAYOUT

Itail

8u

gnda

Fig. 5.3 Schema electrica a etajului de intrare

In Fig. 5.3 este prezentata schema electrica a etajului de intrare diferential.
Se va proiecta fizic doar perechea diferentiala. Principiu: se pleaca de la tranzistorul
NMOS, se realizeaza jumatatea de jos a etajului diferential conform Fig. 5.4. Apoi se
copiaza aceasta jumatate urmata de o „oglindire” pe verticala si una pe orizontala.
Cele 2 jumatati se pun cap la cap si se ajunge la layout-ul final al perechii diferentiale
din Fig. 5.5.

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

Fig. 5.4 Proiectarea fizica a etajului de intrare diferential – input stage half

Fig. 5.5 Proiectarea fizica a etajului de intrare diferential – final

UPB 2010
 Facultatea de Electronică, Telecomunicații și Tehnologia Informației

6 Bibliografie

1. SAINT, Christopher, IC Layout Basics – A practical guide, 2004

2. HASTINGS, Art of the analog layout, 2001
3. BAKER, CMOS Circuit Design, Layout and Simulation (2nd edition) – 2005

UPB 2010