Electronică Digitală 2 PDF

Electronică digitală 2
CURS 1
Sinteza circuitelor secvențiale:
Există două metode de sinteză: metoda matricială (pentru circuite cu un număr mic de
intrări) și metoda organigramei.
Etapele metodei organigramei:
• Construirea diagramei de stări, pornind de la datele temei date

• Codificarea stărilor
• Proiectarea schemei logice
Circuit :
Ls Ld
M
Ms , Md
C1
C2
Diagrama stărilor:
Ls·C2
M1 Iniţializare
Ls·C1
C2
M2 Depl.dreapta M4 Depl.dreapta
Ld Ld
C2
M3 Depl.stânga M5 Depl.stânga
Ls Ls
M6 Depl.dreapta
Ld
Ls
M7 Depl.stânga
În acest exemplu nu putem codifica cele 7 stări cu 3 vatiablile pentru că orice codificare
a stărilor duce la obținerea unor curse critice de aceea vom fi nevoiți să introducem stări
suplimentare. Codificarea va fi realizată cu 4 variabile.
Noua diagramă a stărilor:
initializare
Ls·C2
M1 0000
dreapta Ls·C1 x1x2x3x4 dreapta
C2
M2 0010 M8 1010 M4 1000
stânga stânga Ld
C2
M3 0110 M10 1110 M5 1100
Ls Ls
dreapta
M9 0100 M6 1101
Ld
stânga
M7 0101
Ls
M11 0001
La întocmirea matricilor de tranziţie se folosesc diagramele VID (Variabile Incluse în

Diagramă) – acestea sunt de fapt nişte diagrame Karnaugh în care se introduc variabilele
de intrare în relaţii.
Pentru cazul exemplului nostru, variabilele de intrare sunt Ls, Ld, C1 şi C2.
Pe baza matricii stărilor şi a tranziţiilor se determină digramele VID ale stărilor următoare:
x1, x2, x3 şi x4.
Matricea stărilor:
Scriem ecuaţiile de stare
Celulele care conţin aceeaşi expresie logică se

grupează cu celulele care conţin x şi cele care conţin
valoarea 1, cu alte celule ce conţin 1 sau x’
Făcând un SAU între termenii obţinuţi, obţinem ecuaţiile:
SE REALIZEAZĂ SCHEMA CU PORȚI LOGICE (curs 1.4)
Obţinerea ecuaţiilor de ieşire:
Ieşirile automatului sunt semnalele Ms şi Md (comandă rotire dreapta şi stânga a

motorului căruciorului).
CURS 2 : Implementarea circuitelor secvențiale sincrone cu bistabile și porți
Impun anumite restricții semnalelor aplicate la intrări (trebuie să condiționeze schimbarea
valorii unei singure variabile de stare).
Diagrama de stări:
initializare
Ls·C2
M1 0000
dreapta Ls·C1 x1x2x3x4 dreapta
C2
M2 0010 M8 1010 M4 1000
stânga Ld stânga Ld
C2
M3 0110 M10 1110 M5 1100
Ls Ls
dreapta
M9 0100 M6 1101
Ld
stânga
M7 0101
Ls
M11 0001
Tabelul de excitație:
Pentru realizarea circuitului de comandă folosim 4 bistabile de tip JK, variabilele de stare
sunt x1, x2, x3 şi x4.
Semnale de intrare
Qn Qn+1
J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
Jx1 şi Kx1:
x1x2 x3x4 00 01 11 10 x1x2 x3x4 00 01 11 10

00 LsC2 0 - C2 00 X X - X
01 0 0 - C2 01 X X - X
11 X X - X 11 0 Ld - 0
10 X - - X 10 0 - - 0
J X 1 = x1  x3  C 2 + x1  x 2  x3  x 4  Ls  C 2
K X 1 = x 4  Ld
Jx2 şi Kx2:
x1x2 x3x4 00 01 11 10 x1x2 x3x4 00 01 11 10
00 0 0 - Ld 00 X X - X
01 X X - X 01 1 Ls - 0
11 X X - X 11 0 0 - 0
10 Ld - - 0 10 X - - X
J X 2 = x1  x3  Ld + x1  x3  Ld
K X 2 = x1  x3  x 4 + x1  x 2  x 4  Ls
Jx3 şi Kx3:
x1x2 x3x4 00 01 11 10 x1x2 x3x4 00 01 11 10

00 LsC1 0 - X 00 X X - 0
01 0 0 - X 01 X X - Ls
11 0 0 - X 11 X X - 1
10 0 - - X 10 X - - 1
J X 3 = x1  x 2  x 4  Ls  C1
K X 3 = x1  x 2  Ls + x1
Jx4 şi Kx4:
x1x2 x3x4 00 01 11 10 x1x2 x3x4 00 01 11 10
00 0 X - 0 00 X 1 - X
01 0 X - 0 01 X 0 - X
11 Ls X - 0 11 X 0 - X
10 0 - - 0 10 X - - X
J X 4 = x1  x 2  x3  Ls
K X 4 = x1  x 2
Md și MS:
x1x2 x3x4 00 01 11 10 x1x2 x3x4 00 01 11 10

00 0 0 - 1 00 0 0 - 0
01 0 0 - 0 01 0 1 - 1
11 0 1 - 0 11 1 0 - 0
10 1 - - 0 10 0 - - 0
Md = x1 x 2  x3 + x1  x 2  x3 + x1 x 4
Ms = x1 x 2  x 4 + x1 x 2  x3 + x1 x 2  x3  x 4

Prin urmare, pe baza relaţiilor mai sus determinate, se poate proiecta circuitul de
comandă al căruciorului folosind 4 bistabile J-K conectate prin logica ecuaţiilor de mai
sus. (curs 2.3).
CURS 3 : Utilizarea decodificatoarelor la sinteza circuitelor secvențiale
sincrone
Utilizarea decodificatoarelor de stare simplifică sinteza circuitelor secvenţiale sincrone.

Având stările decodificate, ecuaţiile de excitaţie pentru intrările bistabilelor se pot scrie
direct din diagrama stărilor.
Pentru exemplul considerat se va studia implementarea automatului folosind circuitul

CDB442 (decodificator zecimal) (SN 7442 )
Considerăm rezolvată problema sincronizării intrărilor; prin urmare, prin punerea la masă
a intrării cu ponderea cea mai mare, vom transforma decodificatorul într-un decodificator
3 la 8.
Avem 3 variabile de stare => avem 3 bistabile. Intrările J ale acestora se activează la
trecerea variabilei asociate din 0 în 1, iar intrările K la trecerea variabilei din 1 în 0.
Notăm cu P0 până la P7 produsele standard pe care le obţinem la ieşirea

decodificatorului.
SN 7442
Diagrama stărilor:
Ls·C2
P0 Iniţializare 000
Ls·C1
C2
P3 Depl.dr. 011 P1 Depl.dr. 001
Ld Ld
C2
P4 Depl.stg. 100 P5 Depl.stg. 101
Ls Ls
P6 Depl.dr. 110
Ld
Ls
P7 Depl.stg. 111
Obţinem următoarele ecuaţii:
variabilă 0→1 => se activează J

variabilă 1→0 => se activează K
J X 1 = P3  Ld + P1  Ld K X 1 = P 4  Ls + P7  Ls
K X 2 = P3  Ld + P3  C 2 + P7  Ls
J X 2 = P0  Ls  C1 + P5  Ls
J X 3 = P0  Ls  C1 + P0  Ls  C 2 + P4  C 2 + P6  Ld K X 3 = P3  Ld + P5  Ls + P7  Ls
Md = P3 + P1 + P6
Ms = P4 + P5 + P7
Observații :
La scrierea acestor ecuaţii se observă că produsul logic dintre o stare şi un semnal de

intrare care determină trecerea automatului într-o altă stare se aplică la intrarea de tip J
a unui bistabil dacă aceasta este 0 în starea prezentă şi devine 1 în starea următoare;
sau la intrarea de tip K dacă ea este 1 în starea prezentă şi devine 0 în starea următoare.
Se observă că prin codificarea adiacentă a stărilor între care au loc tranziţii, o tranziţie
este însoţită de schimbarea stării unui singur bistabil.
Întrucât stările sunt decodificate, expresiile variabilelor de ieşire se exprimă direct în

funcţie de stări.
Automatul :
Ld
& JX1
P3 & X1
J R Q
P1 & T/ P0/
P4 K 20 0
P1/
& KX1 21 1 & Md
P7 & 22 2 P2/
Ls & P3/
23 3 Ms
J R Q D P4/ &
C1 X2 4
. T/ E P5/
5
C2 K P6/
. C 6
P7/
O 7
. X3 D 8
J R Q 9
T/ 10
K
Tact
Init
Teoremele lui de Morgan : ; .
J X 1 = P3  Ld + P1  Ld Md = P3 + P1 + P6
K X 1 = P 4  Ls + P7  Ls Ms = P4 + P5 + P7
Utilizarea multiplexoarelor şi a numărătoarelor la sinteza circuitelor secvenţiale
sincrone
Utilizarea numărătoarelor cu încărcare paralelǎ şi a multiplexoarelor simplificǎ şi mai mult
sinteza circuitelor secvenţiale.
Multiplexoarele folosite în rezolvarea problemei vor fi de tipul SN74151, cu 8 intrări de

date şi 3 intrări de adrese.
Numărătorul sincron cu încărcare paralelă SN74163 are:
4 ieşiri de date: QA, QB, QC, QD
o intrare de încărcare paralelă: LOAD

QA QB QC QD
o intrare de iniţializare: CLR
4 intrări de date: DA, DB, DC, DD LOAD CLR 3 2 1 0 CLK COUNT

COUNT
o intrare de tact: CLK
o intrare de numărare: COUNT
Funcționare:
Dacă la terminalul de încărcare se aplică nivel logic scăzut (LOAD=0) pe frontul

descrescător al impulsului de tact se va face încărcarea paralelă a datelor aplicate la
intrările de date DA, DB, DC, DD (sunt intrări ale bistabilelor)
De notat faptul că intrările de încărcare paralelă sunt separate, pe când intrările de

ştergere sunt legate împreună la intrarea comună de ştergere CLR. Aducerea la zero a
celor 4 bistabile se face prin aplicarea unui semnal 0 logic pe intrarea de ştergere
(CLR=0)
Când se aplică semnal 1 logic la intrarea de numărare (COUNT=1) conţinutul

numărătorului se incrementează pe frontul descrescător al impulsului de tact (IPRS
produce CDB 4193 = numărător binar reversibil cu încărcare paralelă pe 4 biţi ce are
funcţii asemănătoare).
Pentru ca numărătoarele binare cu încărcare paralelă să poată fi utilizate la memorarea

stărilor unui circuit secvenţial se impune condiţia ca diagrama stărilor să nu conţină decât
cel mult ramificaţii duble, condiţie care poate fi respectată prin introducerea unor stări
suplimentare.
Codificarea stărilor:
Si Si
I1 I3 I1 I2+I3
I2
Sj Sj Skl
Sk Sl
I2 I3
Sk S1
Codificarea stărilor se face astfel încât o stare următoare se obţine prin incrementarea
conţinutului numărătorului, iar cealaltă stare următoare se obţine prin incrementare.
Codificarea stărilor :
Ls·C2
M0 Iniţ. 000
Ls·C1
C2
M1 Depl.dr. 001 M6 Depl.dr. 110
Ld Ld
C2
M2 Depl.stg. 010 M3 Depl.stg. 011
Ls Ls
M4 Depl.dr. 100
Ld
Ls
M5 Depl.stg. 101
Analiza tranzițiilor:
La întocmirea diagramei stărilor nu sunt necesare stări suplimentare. Semnalele care se
vor aplica la intrările de numărare şi de încărcare paralelă vor fi sincronizate; prin aceasta
se sincronizează toate semnalele de intrare asincrone.
Din diagrama stărilor se observă că secvenţa de numărare este:
M0 -> M1 -> M2 -> M3 -> M4 -> M5.
Salturi există între stările:
M0 -> M6, M1 -> M6, M2 -> M0, M6 -> M3, M5 -> M0.
Explicații suplimentarea :
Diagrama stărilor e aceași. Numărătorul gestionează variabilele de intrare care vor da

secvențele: 000, 001, 010, 100. Acesta conține bistabilele gata interconectate, astfel încât
atunci când intrarea de numarare COUNT e pe 1 logic, numărărtorul numără impulsurile
care sosec pe intrarea de CLOCK: 0000, 0001, 0010, 0011, 0100, ...
Numărătorul are și o intrare de încărcare paralelă LOAD. Aceasta funcționează invers

față de COUNT: atunci când intrarea LOAD e pe 1 logic atunci numaratorul numără, dar
dacă LOAD este pe 0 logic, cele 4 bistabile se încarcă instant cu valoarea care e livrată
cu acastă intrare pe 4 biți, respectiv cele 4 ieșiri: A, B, C, D.
Când LOAD cade în 0 logic, QA, QB, QC, QD preiau valorile de la intrările 20, 21, 22, 23.
Dacă LOAD stă pe 1 logic și COUNT trece și el pe 1, atunci la următorul front pozitiv al
CLOCK numărătorul numără.
Multiplexoarele au ieșiri adevărate.
Codificarea stărilor: diagrama stărilor e bine să conțină doar ramificații duble. Dacă
dintr-o stare trebui să trecem în 3 stări diferite, introducem o stare intermediară astfel
încât mereu să avem 2 ieșiri.
În starea M0 , căruțul este sprijinit pe LS și dacă se apasă butonul C1 trece în M1 (deplasare

dreapta), apoi când atinge Ld trece în M2 (deplasare stânga) și când e atins Ls se revine
în starea M0 ; sau când sunt în M2 dacă apăs C2 trece în M3 (deplasare stânga), apoi M4
(deplasare dreapta), apoi M5 (deplasare stânga) și înapoi la M0 .
Numărul stărilor a evoluat în felul următor: 0 -> 1 -> 2 -> 3 -> 4 -> 5 (indicele stărilor a fost
incrementat); Tranzițiile sunt reprezentate cu linie intreruptă pentru a putea fi deosebite
de salturi care sunt reprezentate cu linie continuă.
Din M0 -> M1 -> M2 -> M3 -> M4 -> M5 numărătorul numără. Din M5 -> M0 nu mai numără ci
sare, la fel și M2 -> M0 , M6 -> M3 , M0 -> M6 , M1 -> M6 . Prin urmare intrările de încărcare
paralelă ale numărătorului intră în acțiune, așa că avem stări de numărare ( incrementare)
atunci când terminalul COUNT e activat pe 1 logic și avem stări de salt când COUNT este
pe 0 logic și LOAD este activat.
Scrierea ecuațiilor:
1. Funcția de numărare
COUNT = P0  Ls  C1 + P1 Ld + P2  C 2 + P3  Ls + P4  Ld
(unde avem numărare, adică intre M0 și M5)
2. Condiția de încărcare paralelă
LOAD = P0  Ls  C 2 + P1 C 2 + P2  Ls + P5  Ls + P6  Ld
(unde avem salt, adică M0 -> M6 , M1 -> M6 , M2 -> M0 , M5 -> M0 , M6 -> M3 )
3. Intrările de date (trebuie să conţină codul stării la care se face saltul)
Automatul
P0/ P1/ P2/ P3/ P4/ P5/ P6/
CDB 442
23 22 21 20
QC QB QA
CLR LOAD 23 22 21 20 CLK COUNT

CLEAR
C B A A B C
LsC2 0 0 LsC1
C2 1 P6/ 1 Ld
Ls 2 MUX MUX 2 C2
0 3 1 D Q & Q D 2 3 Ls
0 4 4 Ld
Ls 5 T & Q T 5 0
Ld 6 P0/ P6/ 6 0
0 7 P1/ 7 0
P0/ P1/
CLOCK
P1/ P2/
P4/ & Md P3/ & Ms
P6/ P5/
Numărătorul (cel care are LOAD și COUNT) urmează să gestioneze variabilele interne
prin intermediul ieșirilor QA, QB, QC (20,21,22)
Când variabilele de intrare = 000 sistemul este în starea 0 , adică este activată ieșirea 0
(P0)
Când variabilele de intrare = 001 atunci se dezactivează P0 și se activează P1

Pentru numărător avem intrarea COUNT care atunci când e pe 1 logic, un front pozitiv al
CLOCK ului determină numărătorul să numere.
Când LOAD se activează în numărător se încarcă ce s-a găsit la intrările 20, 21, 22 (DA,
DB, DC).
Transformăm ecuațiile de COUNT și LOAD în schemă electronică:
• Atunci când sistemul se află în starea 0 logic, A B C sunt pe 0 logic, la MUX2 e

selectată calea 0 (P0 ∙ LS ∙ C1)
• Starea: 001 se selectează ieșirea 1 și dacă la ieșirea 1 se va regăsi 1 logic, atunci
acel 1 logic trece la ieșirea multiplexorului, intră în bistabilul de tip D și la următorul
tact CLOCK ului, acest 1 logic trece mia departe la ieșirea Q și ajunge la COUNT,
numărătorul este pregătit pentru numărare și la următorul front pozitiv al CLOCK
ului numără și trece din 0 în 1, din 1 în 2, din 2 în 3 ...
Implementarea semnalului COUNT:
Când suntem în starea 0, e activă intrarea 0 care poate fi dusă mai departe prin bistabilul
COUNT. Dacă în acel moment, LS și C1 sunt activate, atunci acest 1 logic poate să
meargă mai departe la bisabil, următorul front crescător al CLOCK ului e transmis către
COUNT deci numărărtorul va știi că va face o umărare și când CLOCK ul cade înapoi la
0 prin inversor intrarea de CLOCK a numărătorului sare pe 1 și numărătorul va număra.
Pe de altă parte dacă eu(automatul) sunt în satrea 0 și e selectată calea, dar LS ∙ C1 nu
e pe 1 logic, atunci degeaba am cale selectată pentru că la ieșire voi avea zero, intrarea
COUNT nu se va activa și atunci dacă se va activa în schimb LS ∙ C2, tot asa, aclea 2 fiind
selectată (MUX1), acest 1 logic intră în bistabil, la următorul front pozitiv al CLOCK-ului,
versiunea sa negată e transmisă la LOAD și o activează când CLOCK cade înapoi pe
zero, acel front căzător e transformat în front crescător și CLOCK-ul urmează să comande
încărcarea valorii pe care o găsește la intrări. Deci, practic primul MUX1 lucrează cu
ecuația LOAD, iar MUX2 cu ecuaia COUNT. Deci MUX1 poate aduce numărărtorul în
starea de numărare, iar MUX2 poate să-l aducă în starea de salt.
Scrierea ecuațiilor pentru Ms și Md
Conform diagramei stărilor avem deplasare dreapta în stările: P1 P6 P4 => Md = P1+P6+P4

și avem deplasare stânga pentru sterile: P2 P3 P5 => Ms = P2+P3+P5
Semnalele electrice care arată în ce stare e automatul secvențial sunt date de către
decodificator. Deci
codul 000 = ieșire pe 0 activă;
codul 001 = ieșire pe 1 activă și se activează Md;
codul 010 = ieșirea 2 activă ți avem un salt la 0 și se activează Ms;
codul 011 = ieșirea 2 activă avem numărare și se activează Ms și așa mai departe.
CURS 4: Utilizarea numărătoarelor fixe programabile PROM la sinteza
circuitelor secvențiale sincrone

Utilizarea acestora împreună cu alte circuite cum ar fi registre, numărătoare,
multiplexoare, permite realizarea circuitelor secvenţiale sincrone caracterizate printr-o
flexibilitate sporită.
Indiferent de structura adoptată, memoriile PROM îndeplinesc în general următoarea

funcţie: aplicându-se la intrările de adresare ale memoriei codul stării prezente, la ieşire
apare codul stării următoare la care se poate face saltul şi eventual funcţiile de ieşire.
Ms Md
SN74188 DC DB DA
24 23 22 21 20
QC QB QA
CLR LOAD 23 22 21 20 CLK COUNT

Clear
C B A A B C
LsC2 0 0 LsC1
C2 1 1 Ld
Ls 2 MUX MUX 2 C2
0 3 1 D Q Q D 2 3 Ls
0 4 4 Ld
Ls 5 T Q/ T 5 0
Ld 6 6 0
0 7 7 0
Clock
Sistem cu unitate de control microprogramată:
Are circuite programanile; funcția de control e înmagazinată într-o memorie PROM.

Atunci când către memorie pleacă codul 000, la ieșirile DC, DB, DA se va regăsi cuvântul
“Valoarea stocată cu numărul 000”, “Valoarea stocată cu numărul 001”, cuvântul memorat
în adresa 1, “Valoarea stocată cu numărul 010”, cuvântul memorat în adresa 2 …
În memoria PROM se scriu direct codurile de salt. Când știm că urmează să avem un
salt, atunci din memoria PROM codul saltului e adus direct la intrările circuitului numărător
(22,21,20), urmând ca în funcție de semnalele externe care vin prin multiplexoarele MUX1
și MUX2 spre LOAD sau COUNT, să fie luate în considerare, dacă se activează LOAD
sau nu, dacă se activează COUNT.
Implementare:
Trebuie scris în memoria PROM exact ce vrem ca memoria să ne dea atunci când îi
cerem
SN74188 organizată în 32 cuvinte a câte 8 cifre binare (utilizată pentru codurile de salt și
pentru comenzile de Ms, Md)
Ne uităm în care stări avem salt și în care nu
Ls·C2
M0 Iniţ. 000
Ls·C1
C2
M1 Depl.dr. 001 M6 Depl.dr. 110
Ld Ld
C2
M2 Depl.stg. 010 M3 Depl.stg. 011
Ls Ls
M4 Depl.dr. 100
Ld
Ls
M5 Depl.stg. 101
Starea M0 (000): avem salt la 110 (deci codul 110 îl citim din memorie)
Starea M1 (001): avem salt la 110 (M6)
Starea M2 (010): avem salt la 000 (M0)

Starea M3 (011): nu avem salt (pentru că înainte e M6, deci nu se programează ieșiri)
Starea M0: Căruțul nu curculă, deci în biții 3 și 4 unde se stochează Ms și Md se pune 0.
Starea M1: Avem deplasare dreapta, deci bitul 4 alocat lui Md se pune pe 1, iar bitul 3
pentru Ms se lasă 0 și se pregătește codul de salt 110.
Starea M2: Avem deplasare stânga, deci bitul 4 alocat lui Md se pune pe 0, iar bitul 3
pentru Ms se pune pe 1 și se pregătește codul de salt 000, pentru că L s ne duce în starea
M0 (000).
pentru Ms se pune pe 1, nu avem salt (în ultimele 3 căsuțe de memorie se completează
cu ***)
Starea M4: Avem deplasare dreapta, deci bitul 4 alocat lui Md se pune pe 1, iar bitul 3
pentru Ms se pune pe 0, nu avem salt, se merge direct la M5 (deci se completează cu ***)
pentru Ms se pune pe 1 și se pregătește codul de salt 000 (se scrie 000)
Starea M6: Avem salt în starea M3, se scrie 011 și avem deplasare dreapta, bitul 4 alocat
lui Md se pune pe 1, iar bitul 3 pentru Ms se pune pe 0
Starea M7: Această stare nu există așa că Md = 0, Ms = 0 și ***. Această linie nu trebuie
să fie în tabel.
Pentru schemă trebuie să

urmărim care sunt stimulii care
provoacă numărarea
(incrementarea) – MUX2 (dreapta)
și stimulii care provoacă salt –
MUX1 (stânga)
CURS 5: Circuitele basculante
Circuitele caracterizate prin existența unor stări bine determinate, între care au loc tranziții
rapide = proces de basculare.
Proces de basculare = modificarea rapidă a unor curenți/tensiuni ceea ce implică

existența unor bucle de reacție pozitivă sau negativă.
Declanșarea basculării se poate face din exterior prin intermediul unor semnale de
comandă sau din interior prin acumulare lentă și atingerea unui stadiu cristic de către
anumite mărimi electrice din circuit.
Datoriă reacțiilor pozitive, tranzițiile se desfășoară foarte rapid.
Bascularea = comutarea rapidă dintr-o stare în cealaltă.
Circuitele basculante au 2 sau mai multe stări bine determinate între care au loc tranziții
foarte rapide. Acestea prezintă 2 stări bine determiante: stabil sau instabil.
Într-o stare stabilă, circuitul nostru rămâne până când nu intervine omul din exterior cu un
semnal care comandă bascularea, iar starea instabilă e cea în care circuitul rămâne o
bucată de timp, după care automat revine în starea stabilă. Astfel, conform stărilor stabile
putem avea circuite: bistabile (2 stări stabile), monostabile (o stare stabilă și una
instabilă), astabile (amândouă stările instabile). Un circuit astabil va sta un timp în prima
stare, după care va comuta automat în starea 2, apoi va comuta automat din nou în prima
stare și tot așa (exemplu:oscilatoarele).
Circuitele basculante bistabile:
În funcție de stări sau de semnale circuitele basculante bistabile se clasifică în:
Bistabile de tip Set-Reset – SR sau RS
Cele mai simple, au 2 intrări de comandă: Set pentru activare și Reset pentru dezactivare.
Circuitul se activează când ieșirea Q trece pe 1 logic. Există o combinație nepermisă a
acestor semnale de comandă: nu avem voie să activăm decât 1 semnal, nu avem voie
să activăm în același timp și Set și Reset.
Bistabilele de tip J K (jam and keep)
Mai complexe, permit toate cele patru combinații ale semnalelor de comandă J și K.
Bistabilele de tip D (delay)
Au o intrare D (date) și o intrare de tact (CLOCK). Nivelul logic al intrării D se propagă și

memorează la ieșirea Q la următorul front pozitiv al semnalului de tact.
Bistabilele de tip T (Toggle)
Au o intrare T („toggle” = basculare) și o intrare de tact (CLOCK). Dacă T este pe 1 logic,

atunci CBB basculează la fiecare front pozitiv al semnalului de tact.
O și alte clasificări ale CBB: asincrone sau sincrone (basculează numai la comanda unui
semnal exterior de tact), simple sau Master-Slave.
Orice circuit bistabil are 2 ieșiri: Q –> ieșire „adevărată” !Q –> ieșire negată.
Circuite basculante bistabile RS cu porți NOR

Tabel de adevăr
Simbol
Reacțiile pozitive încrucișate care se produc în acest dispozitiv. Într-o primă etapă R și S
sunt la 0 și circuitul este inactiv, pe ieșirea Q avem 0 și pe !Q avem 1, atunci 1 merge la
o intrare a primei porți NOR și avem așa:
1 SAU ORICE dă 1, negat 0. Acest 0 este menținut la ieșirea Q și acest 0 vine înapoi la
a doua poartă NOR și avem: 0 SAU 0 dă 0, negat 1. Cele 2 ieșiri venind încrucișat la
intrarea celeilalte porți NOR își creează amândouă reacție pozitivă. Deci 0 de pe prima
poartă intărește 1 de la poarta a doua, iar 1 de la poarta a doua intărește 0 de la prima
poartă. Deci până nu se trimite semnal pe vreo intrare: Set sau Reset nu se intâmplă
nimic. Circuitul nostru e în stare inactică. Chiar dacă pe intrarea de Reset trimitem 1, nu
se întâmplă nimic pentru că 1 sau 1 dă 1, negat 0 și acel 0 menține a doua poartă activată.
Dacă semnalul Set trece pe 1 logic: semnalul Q este pe 0. 0 SAU 1 dă 1, negat 0, deci
!Q cade pe 0. Acest 0 trece la prima poartă, 0 SAU 0 dă 1, deci Q sare la 1, care se
întoarce la a doua poartă si avem: 1 SAU ORICE dă 1, negat 0, deci circuitul a basculat
imediat în stare activă și chiar dacă semnalul S sidpare atunci la poarta a doua o să avem:
1 SAU 0 dă 1, negat 0, deci practic prima ieșire Q menține a doua ieșre !Q pe 0, iar 0 lui
!Q îl menține pe Q activat.
Tabela de adevăr
S – 1 R – 0 => Q trece pe 1 (activat)
S – 0 R – 1 => dezactivat
S – 0 R – 0 => starea unu a lui Q este tot Q pentru că circuitul meu rămâne în ultima
stare memorată (cea mai recentă)
S – 1 R – 1 => combinație nepermisă
Circuite basculante bistabile RS cu porți NAND

Tabel de adevăr
Simbol
Are funcționarea puțin inversată: porțile R și S și-au schimbat poziția și sunt negate:
intrările inactive trebuie menținute pe 1, iar intrările active pe 0.
Dacă !S și !R sunt pe 1, circuitul memorează starea in care a fost adus când !S este 0
atunci !S este activat și Q trece pe 1, se activează circuitul. Când !R este 0 !R este activat,
iar circuitul basculează în poziția dezactivat. Nu este permis să trecem pe 0 ambele intrări.
Ambele sunt circuite asicrone: în momentul sosirii frontului pozitiv la circuitul NOR sau a
frontului negativ pe circuitul NAND, imedait reacția pozitivă a avut loc și circuitul s-a și
blocat în poziția în care a basculat.
Aplicație: Ce se întâmplă în interiorul unui comutator mecanic basculant în

momentul comutării?
Un comutator basculant conține în interior o lamelă elastică arcuită care într-o poziție
apasă pe plotul 2, în cealaltă poziție apasă pe pltul 1. Atunci când se apasă pe un buton,
acea lamelă arcuită sare de pe 1 și ajunge pe 2, dar nu se așează imediat pe plotul
respectiv. S-ar putea ca mai întâi să facă un mic contact imperfect sau chiar să sară puțin
înapoi.
Ce se întâmplă într-un circuit digital servit de un astfel de comutator?
Într-o primă poziție, comutatorul stă pe poziția 2, deci intrarea e adusă la masă. Când
comutăm comutatorul pe 1 există un timp de zbor, când acest contact se ridică de pe
plotul 2 și zboară spre plotul 1 (intrarea rămâne practic în aer). E trasă ea la masă prin
rezistența R, dar totuși, conexiunea la masă e destul de aproximativă. Până când zboară
lamela până la celălalt plot, îl atinge și sare înapoi, sare din nou și apoi in sfârșit
aterizează. Aceste contacte imperfecte vor duce acestă ieșire a comutatorului când pe 1
când pe 0, iar și iar. Deci până la stabilizarea lamelei arcuite pe plotul 1, au loc o
multitudine de contacte multiple și dacă circuitul e suficient de sensibil, în loc să simtă o
singură basculare din 2 în 1, o să simtă 1, 2, 3, 4. Deci circuitul digital poate să primească
semnale false. Pentru a evita această situație se construiește un bistabil de tip RS cu
porți NAND.
Când comutatorul e în poziția 2, atunci Reset e transmis la masă și circuitul e dezactivat,

Q este 0, !Q este 1. Când comutam comutatorul din 2 în 1, pe durata timpului de zbor de
la 2 la 1 nu se întâmplă nimic pentru că bistabilul rămâne în poziția 1 – 1 adică memorează
starea anterioară. În momentul în care această lamelă arcuită atinge puțin plotul 1, se
transmite la masă intrarea Set și imediat bistabilul a comutat și a rămas comutat.
Versiunile de până acum sunt asincrone, deci exact în momentul în care intrarea pozitivă
e activată, se produce reacția pozitivă și bistabilul basculează.
Circuite basculante bistabile RS sincron cu porți NAND
Tabel de adevăr
Pot executa tranzițiile doar în momentul validării acestora de către un semnal de CLOCK
extern.
Atunci când CLOCK este 0, porțile și P3, P4 negate sunt blocate pentru că 0 și ORICE
este 0, negat 1. Bistabilul memorează starea în care a fost adus anterior, orice se
întâmplă cu semnalele R și S, semnalele 2 și 1 nu simt.
Când CLOCK este 1, P3 și P4 sunt active și care dintre ele va primi un semnal de 1 pe
intrarea de comandă, va reuși să transmită un 0 la ieșire. S trecut pe 1 cu CLOCK pe 1,
avem 1 și 1 adică 1, negat 0. Circuitul urmează să fie activat, deci Q trece pe 1 și rămâne
acolo. Pentru că acel 1 trece la cealaltă poartă, 1 și 1 dau 1, negat 0 și acest 0 blochează
și mai tare poarta P1, Q rămâne pe 1, deci bistabilul basculează doar când CLOCK e pe
1 sau apare un 1 la intrarea de Set, dar până când CLOCK e la zero, această valoare 1
la S nu e simțită. Așadar, doar la următoarae trecere a CLOCK-ului pe 1, această valoare
1 a lui S nu va putea să fie transmisă mia departe. CLOCK joacă rolul unei validări, practic
va bascula abia la următorul front pozitiv al CLOCK-ului adică la următoarea trecere în 1.
Cât timp CLOCK se află în 1 logic, dacă se activează S se activează și bistabilul, dacă
se activează R se dezactivează bistabilul pe durata timpului când CLOCK se află la 1.
Simbolul
O cutie neagră cu 3 intrări : S, R, CLOCK și 2 ieșiri: Q și !Q.
Bascularea e permisă când CLOCK este pe 1.
Nu este permisă activarea simultană a celor 2 intrări pentru că
cele 2 reacții pozitive încrucișate se vor bate una cu alta.
Tranzițiile se produc la următorul front pozitiv al semnalului de CLOCK, acest front pozitiv
poate fi creat cu niște mici dispozitive electronice digitale:
Detector de fron crescător Detector de fron scăzător

Generatorul de semnal pe front crescător
Exsită o poartă SI D la care semnalul de CLOCK intră pe terminalul al doilea al porții, iar
primul terminal intră printr-un negator. Atunci dacă CLOCK e pe 1, pe intrarea 2 se
primește 1, iar pe intrarea 1 se primește 0, CLOCK e blocat.
Parametru foarte important al circuitelor digitale: timpul de propagare / timpul de întârziere
CLOCK ajunge pe intrarea 2 a porții instantaneu, dar pe intrarea 1 ajunge mai tarziu dat
inversorului, care are rol de negare.
Circuitul basculant bistabil RS sincron cu porți NAND, comandat pe front pozitiv
Atunci când dotăm un RS sincron cu un detector de front: cât timp CLOCK este 0,
detectorul stă pe 0, iar bistabilul este blocat. Când CLOCK este 1, detectorul trimite pe
intrarea de validare a bistabilului un impuls pozitiv foarte foarte scurt, P3 și P4 neagă
nivelurile logice de la S și R, iar bistabilul basculează conform intrărilor S și R.
Circuitul basculant bistabil RS master-slave cu porți NAND, pe front descrescător
Dacă CLOCK este 1 circuitul Mater este activ, deci poate să basculeze, dar datorită
inversorului circuitul Slave e blocat. Dacă CLOCK este 0 circuitul Master e blocat, circuitul
Slave basculează nici acum nu e permisă comanda S = R = 1.
Circuitul basculant bistabil JK sincron
Are 2 intrări asincrone prioritare S (Set/Reset) și R (Reset/Clear), are 2 intrări sincrone J

și K, circuitul basculant bistabil basculează când CLOCK este 1. Sunt permise toate
combinațiile intrărilor J și K.
Porțile P1, P2 formează tot un RS, însă acet RS are și niște intrări suplimentare. Există
reacții încrucișate între ieșirea lui P1 și intrarea lui P2 și ieșirea lui P2 și prima intrare a lui
P1.
P3 P4 au rol de validare al semnalelor de intrare pe CLOCK pozitive. Toate porțile sunt cu
3 intrări.
Intrările J și K sunt sincrone, circuitul basculează doar când CLOCK este pe 1 !R și !S
sunt 2 intrări asincrone care mențin funcția Set – Reset .
Tabela de adevăr
0 0 0 (stare inactivă), la următorul front Qn+1 rămân tot pe 0
0 0 1 (stare activă), pe următorul front pozitiv al ceasului nu se întâmplă nimic, deci când
J și K sunt pe 0, circuitul returnează starea în care s-a aflat: Qn.
J = 0, K = 1, Qn = 0 (starea inițială => circuit blocat), deci nu se permite bascularea =>
Qn+1 = 0
J = 0, K = 1, Qn = 1 (circuitul activat) => circuitul basculează pe intrarea de Reset, circuitul
se dezactivează
Deci din orice stare s-ar afla circuitul, dacă avem 1 pe Kn, la următorul front pozitiv al
CLOCK-ului circuitul se dezactivează.
În orice stare e circuitul (0 sau 1), dacă JK este 1 , la următorul front pozitiv al CLOCK-
ului trece pe 1
Dacă J este 1 și K este 1, dar inițial circuitul era în stare inactivă Qn este 0, la următorul
front pozitiv al CLOCK-ului, trece în stare activă.
Dacă J este 1, K este 1, Qn este 1 (circuit activ), la următorul front pozitiv al CLOCK-ului,
circuitul trece în stare inactivă.
Circuitul basculant bistabil JK sincron, comandat pe front pozitiv
J este 0, K este 1 atunci la următorul impuls al CLOCK-ului, Q este resetat (șters)

J este 1, K este 0 atunci la următorul front pozitiv al CLOCK-ului, bistabilul este activat
(setat)
J este 0, K este 0 atunci la următorul front pozitiv al CLOCK-ului, nu se întâmplă nicio
modificare
J este 1, K este 1 atunci avem complementare, adicp circuitul își schimbă starea din 0 în
1 sau din 1 în 0
În ceea ce privește intrările prioritare asincrone S și R
S este 1, R este 1 adică intrările sunt inactive atunci are o funcționare normală
S este 0, R este 1 atunci circuitul este activat
S este 1, R este 0 atunci circuitul este resetat, șters
S este 0, R este 0 combinașie imposibilă
Circuitul basculant bistabil JK master-slave
Se permite activarea ambelor intrări J = K = 1.

Avem un RS în partea de Slave și un JK în partea de Master.
JK basculează dacă CLOCK stă pe 1, în tot acest timp CLOCK e negat și blochează
porțiunea Slave.
Când CLOCK este 0, JK rămâne cu valoarea memorată până în acel moment. După ce
inversorul trece la valoarea 1, devine activ și Slave-ul, R S memorează QM și !QM.
Circuitul basculant bistabil D
CLK
Este exact bistabilul RS sincron, memorat R = !S

Dacă CLOCK-ul este 0 ieșirile P1 și P2 sunt blocate pe 1, deci P3 și P4 memorează starea
out, dacă CLOCK-ul este 1, nivelul logic al intrării D se transmite la ieșirea Q.
Circuitul basculant bistabil D comutat pe front pozitiv
Când CLOCK trece pe 1, o să apaă la ieșire un foarte foarte scurt impuls, nivelul logic la
intrarea D se transferă la Q.
Dacă CLOCK este 1 și D este 0 atunci Q următor este 0.
Dacă CLOCK este 1 și D este 1 atunci Q următor este 1, deci D se tranmite la Q pe
următorul front pozitiv al CLOCK-ului.
Aplicația 1 - circuitul basculant bistabil D
Registrul pe 4 biți cu încărcare paralelă, ieșire paralelă, ștergere asincronă

Dacă Clear este 1, atunci toate cele 4 bistabile sunt resetate, registrul e șters.
Dacă Clear este 0, Load este 1, atunci la următorul front pozitiv al semnalului de CLOCK,
registrul memoreazp nivelurile logice ale intrărilor D și le afișează la ieșirile Q
Dacă Clear este 0, Load este 0, atunci registrele afișează la ieșirile Q, nivelurile logice
memorate la intrărilor D.
Aplicația 2 - circuitul basculant bistabil D
Registrul de deplasare pe 4 biți cu încărcare serială, ieșire paralelă, ștergere asincronă.

Dacă Clear este 1, atunci toate cele 4 bistabile sunt resetate și registrul e șters.
Dacă Clear este 0, Shift este 1, atunci la următorul front pozitiv al semnalului de CLOCK,
registrul memorează nivelul logic al intrări Serial_in în primul bistabil și translatează toate
nivelurile logice ale ieșirilor Qi la următoarele bistabile, respectiv Qi până la Qi+1.
Circuitul basculant bistabil T
E un JK master-slave, în care totdeauna J = K.

Dacă T este 0, atunci circuitul își menține starea. Dacă T este 1, atunci circuitul
basculează la fiecare front pozitiv al semnalului de tact.
Aplicație 1 - circuitul basculant bistabil T

Numărătorul binar sincron pe 4 biți, ștergere asincronă, cu ieșirile Q0, Q1, Q2, Q3
Poate fi dezvoltat – reversibil, presetabil, binar / BCD etc.
Enable = 1 și Clear = 0 => numără fiecare tact pozitiv al semnalului de CLOCK.
Clear = 1 => numărătorul este resetat.
Enable = 0 => numărarea este dezactivată.
Aplicație 2 - circuitul basculant bistabil T
Numărător binar ripple-carry pe 4 biți, ștergere asincronă, cu ieșirile Q0, Q1, Q2, Q3.
Poate fi dezvoltat – reversibil, presetabil, binar / BCD etc.
Enable = 1 și Clear = 0 => numără fiecare tact pozitiv al semnalului de CLOCK.
Clear = 1 => numărătorul este resetat.
Enable = 0 => numărarea este dezactivată.
CURS 6: Circuite basculante monostabile (CBM)
Sunt caracterizate prin existența unor stări bine determinate, între care au loc tranziții
rapide reprezentând procesul de basculare.
Bascularea este modificarea rapidă a unor curenți/tensiuni, ceea ce implică existența
unor bucle de reacție pozitiă sau a unor rezistențe negative.
Declanșarea basculării se face: din exterior (prin intermediul unor semnale de control)
sau din interior (prin acumularea lentă și atingerea unui stadiu critic de către anumite
mărimi electrice din circuit)
Stările circuitelor basculante pot să fie stabile sau instabile.
Starea stabilă este o stare în care circuitul poate să rămână o perioadă de timp nelimitată
în lipsa unui semnal extern de comandă a basculării
Starea instabilă este starea în care circuitul rămâne un timp limitat, după care basculează
în cealaltă parte, fără vreun semnal extern de comandă a basculării.
Conform stărilor stabile, circuitele basculante pot fi : bistabile, monostabile, astabile.
Circuite basculante monostabile (CBM)
• circuite basculante cu o singură stare stabilă, în care

poate rămâne o perioadă de timp nedeterminată;
• reacția pozitivă directă (galvanică) pe o ramură (între Q și
poarta 1), capacitivă pe cealaltă ramură
Reacția pozitivă este prezentată doar pe intervalul în care circuitul RC se încarcă și

respectiv pe durata regimului transitoriu prin acel condensator Cx în momentul în care s-
a terminat acea perioadă notată cu Tw, reacția pozitivă a incetat și a rămas doar cealaltă
reacție pozitivă care aduce circuitul înapoi în starea în care s-a aflat.
Funcționare:
Suntem în stare inactivă: stare stabilă Q este 0 și !Q este 1.
0 de la Q merge la poarta 1, la intrarea trigger (T) e 0, 0 SAU 0 dă 1, acest 1 înseamnă
că merge la armătura din stânga condensatorului Cx. Prin rezistența Rx, condensatorul
se află la plus deci e descărcat, adică x estre tras la plus de rezistorul R x, 1 SAU 1 dă 1,
intră în poartă și se transformă în 0, care e transmis la poarta 1 și reacția pozitivă își face
efectul.
Când de la T vine 1, atunci 1 SAU 0 dă 1, negat 0. 0 de la !Q pune la masă armătura din
stânga condesatorului Cx, care este în stare descărcată, conectat cu o armătură la masă
și cu cealaltă la +. Condensatorul începe să se încarce, atunci circulă curentul prin
rezistență și condensator și px este tras temporar la masă prin condensatorul care se
încarcă. Deci x a căzut la masă, 0 SAU 0 dă 0, negat 1 la Q, care ne arată că am trecut
în starea activă și acest 1 se propagă prin reacția pozitivă până la poarta 1 și avem 0
SAU 1 dă 1, negat 0. Deci Q e manținut în 0 datorită reacției pozitive, iar condesatorul Cx
se încarcă, deci potențialul px care a fost tras la masă începe să urce și tensiunea în px
urcă destul de lent conform constantei de temporizare RC, la un moment dat e atins
pragul de basculare al porții, atunci x urcă spre 1, depășește pragul de basculare al porți
și poate fă considerat ca fiind 1 . 1 SAU 1 dă 1, negat 0. Q basculează imediat la 0. 0
SAU 0 dă 0, negat 1, deci !Q imediat a basculat la 1. Condesatorul care e încărcat, acum
se descarcă pentru că se pomenește din nou cu cele 2 armături la același potențial + de
la !Q și + de la sursa de alimentare prin rezistența Rx. Deci starea instabilă se menține
atâta timp cât Cx inițial descărcat, s-a încărcat până la tensiunea adecvată pentru a se
declanșa bascularea.
În funcționarea simplă a CBM eventualele impulsuri de triggerare care sosesc în timpul
perioadei de activare sunt ignorate datorită acestei structuri foarte simple.
Circuitele basculante astabile (CBA)
• Funcționarea este aceeași ca și la CBM

• Reacția pozitivă încrucișată e capacitivă pe ambele
ramuri: de la ieșirea lui Q spre intrarea porții 1, de
la ieșirea lui !Q spre intrarea porții 2.
• Cel mai simplu CBA
Doar regimurile tranzitorii se transmit prin aceste reacții pozitive. Durata de timp în care
o stare instabilă e menținută e determinată de constanta de timp de la intrarea inversorului
respectiv. Pentru inversorul 1 constanta de timp este R1C1, pentru inversorul 2 contanta
de timp este R2C2.
Se poate calcula care este durata de comutare a acestui dispozitiv:
După 0,69 R1C1, comută din activ în inactiv, poarta 1.
După 0,69 R2C2, comută din activ în inactiv, poarta 2.
Perioada de oscilație e dată de cele 2 constante de timp, de suma lor T = td + ta.
Durata unei stări poate fi miaa lungă sau mai scurtă, în funcție de valorile acestor piese.
td = 0,69*R1C1; ta = 0,69*R2C2
Se poate obține o durată de activare foarte foarte scurtă și o durată de inactivitate foarte
foarte lungă.
Dacă se reușește egalarea celor 2 intervale de timp R1C1 = R2C2, durata de activare va
fi egală cu durata de inactivare. Va rezulta un factor de umplere de 50%.
NAND Trigger-Schmitt => basculează la 1 (tensiunea de ieșire)
Dacă tensiunea de intrare evoluează în continuare spre valori mai mari, deci de la
tensiunea de prag minim spre tensiunea de prag maxim, ieșirea rămâne pe 1.
Când e atins pragul maxim, tensiunea de ieșire cade imediat la 0. Dacă tensiunea de
intrare scade, tensiunea de ieșire rămâne pe 1, deci odată ce am coborât sub acest prag
Vp+, tensiunea de ieșire rămâne pe 1 până când se atinge pragul Vp - . Abia atunci se
face bascularea spre starea activată.
Când ne aflăm în stare activată, dacă tensiunea crește din nou, nu mai dezactivăm iar,
deși s-a depășit pragul minim, dar atenție suntem în starea activă. Deci rămânem în stare
activă până când tensiunea de la intrare atinge pragul de sus.
Trigger Schmitt este foarte util pentru construirea unui CBA foarte simplu
Condesatorul este conectat între inrări și masă, iar de la ieșire inapoi spre intrare avem
o rezistență R. Practic, există niște stări în care condensatorul se încarcă, se descarcă.
De la momentul conectării tensiunii de alimentare, condensatorul începe să se încarce
până se atinge tensiunea Vp+ (tensiunea de prag). Când tensiunea pe condendensator a
atins pragul de sus, atunci poarta Trigger Schmitt basculează, ieșirea cade în 0. Deci
condensatorul care s-a încărcat prin rezistența R de la plusul ieșirii, se descarcă prin
aceeași rezistență care acum se pomenește trasă la masă. Pentru că ieșirea acestui T s-
a coborât la masă, condesatorul se descarcă, deci tensiunea la intrarea porții T 1 începe
să scadă exponențial, până la atingerea pragului de jos, moment în care poarta
basculează din nou și trece pe 1. Deci această rezistență care era trasă la masă, acum
e pusă la +. Deci condensatorul care s-a descărcat până la Vp-, începe să se încarce din
nou până la Vp+ și așa mai departe. Așa că atât strea activată, cât și cea dezactivată se
autodeclanșează una pe alta.
Perioadele de activare și inactivare nu sunt egale. Circuitul asimetric T1 și T2 nu sunt
egale (T1 este perioada de încărcare, T2 perioada de descărcare), așa că semnalul va fi
mereu asimetric. (Acesta este un dejavantaj)
Circuitele basculante astabile (CBA)
• R2 și C stabilesc frecvența de oscilație

• R1 este o rezistență de stabilizare (R1 = 10 * R2)
• Nu sunt precise din cauza circuitelor RC
Devin precise dacă utilizează cristale de cuarț (care sunt de fapt bucăți foarte foarte mici
șlefuite după anumite plane astefel încât ele să aibă o anumită reactanță capacitivă,
frecvență de oscilație și rezonanță). Dacă reușim să conectăm un cristal de cuarț între
intrarea și ieșirea unui inversor de tip T – S, atunci cu următoarea schemă electronică cu
o rezistență serie și două mici condensatoare către masă, circuitul e în oscilație, iar
frecvența oscilației este chiar frecvența de rezonață a cristalului.
Cristalul de cuarț este unul dintre cele mai precise oscilatoare.
Aplicație – un microprocesor la bornele căruia se conectează cristalul
Circuite logice combinaționale

Sunt circuitele alcătuite din porțile logice de bază, a căror operare poate fi descrisă cu
ajutorul algebrei Booleene.
În fiecare moment de timp starea logică a ieșirii depinde de modul în care se combină
nivelurile logice ale intrărilor în acel moment de timp.
Nu au capacitatea de memorare a informației.
Exemple
Inversorul (are o singură funcție, neagă tot ce primește)
Poarta ȘI / AND (pentru ca poarta să se activeze trebuie ca ambele intrări să fie pe 1;

x intrare de control, y intrare de date)
Poarta ȘI-NU / NAND (0 ȘI 0 dă 0, negat 1; 0 ȘI 1 dă 0, negat 1; 1 ȘI 0 dă 0, negat 1;
1 ȘI 1 dă 1, negat 0)
Poarta SAU / OR (dacă cel puțin una dintre intrări este 1, ieșirea este activată)
Poarta SAU-NU / NOR
Poarta SAU-EXCLUSIV / XNOR (intrările se exclud una pe alta(0-1 sau 1-0) pentru a se
putea activa ieșirea. Poarta semnalează diferența dintre cele 2 intrări)
Poarta SAU-EXCLUSIV-NU / XNOR (poarta semnalizează egalitatea)
Exprimarea prin limbaj natural al funcției de transfer a unui CLC – circuit logic
combinațional
Dacă numărul de intrări ajunge la mai mult de 5, 6 variabile, manipularea cu tabele de
adevăr sau cu diagrame Karnaugh pentru sinteza funcției devine nepractică, varianta
practică fiind utilizarea unor programe pe calculator.
Pentru o structură repetitivă atenția trebuie concentrată asupra logicii de funcționare a
celulei componente care apoi prin replicare poate constitui structura completă.
Acest mod de structurare repetitivă apare intuitiv pentru realizarea circuitelor SAU şi ŞI
cu mai multe intrări cu ajutorul unor porți cu un număr mai mic de intrări.
Compunerea prin replicarea operației apare ca o consecință a proprietății de
asociativitate pentru operatorul sumă logică şi pentru operatorul produs logic.
CURS 7: Realizarea structurii unui sumator pe n biți
Sumator este un dispozitiv care efectuează o sumă (face operația de adunare nu operația
SAU (+)).
Semi-sumator
Cel mai simplu sumator, care adună 2 biți fără transport anterior
Ci+1
Si
Ai Bi (carry
(sumă)
out)
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
0 + 0 = 0 (și pe coloana 4 avem 0 pentru că nu e depășirea capacității sumatorului)

0 + 1 = 1 (fără depășirea capacității, nu există carry-out)
1 + 0 = 1 (fără transport)
1 + 1 = 0 (cu transport 1)
Sumatorul pe n biți
2 semi-sumatoare conectate în cascadă astfel încât A și B dau o sumă parțială, care se
adună cu carry-in. Transportul care poate fi obținut, care poate fi emis de acest dispozitiv
nu va putea fi dat decât de la A și B sau suma lui A XOR B, XOR produs, raportul nostru
anterior.
0 + 0 = 0 cu transport 0, carry-out 0
0 + 0 cu trasport inițial 1 = 1 cu carry-out 0
0 + 1 fără transport anterior = 1 cu carry-out 0
0 + 1 cu transport anterior 1 = 0 cu carrt-out 1
1 + 0 fără transport anterior = 1
1 + 0 cu transport anterior 1 = 0 cu carry-out 1
1 + 1 = 0 fărăr transport anterior = 1
1 + 1 cu transport anterior, suma = 1, carry-out este tot 1
Structuri pentru celula sumator și organizarea sumatorului cu propagarea
transportului
a) Se poate spune că prima poartă XOR adună B cu carry-in, iar suma acestora (SAU-
EXCLUSIV) e combinată cu celălalt factor de adunat Ai. Suma rezultă la ieșirea
ultimului XOR, iar semnalul carry-out nu poate fi dat decât fie de prima adunare, fie
de rezultatul adunării parțiale cu Ai. Ieșirile porților ȘI sunt conectate la o poartă SAU
care dă la ieșire semnalul carry-out.
Teoremele lui de Morgen:
Se optimizează sistemul cu ajutorul teoremelor lui Morgen pentru obtimizarea
dispozitivului: există două porți XOR, 2 porți ȘI și o poartă SAU (la punctul a)). Cele 2
porți ȘI și poarta SAU se transformă în 3 porți NAND (la punctul b)).
b) Organizarea sumatorului cu programarea transportului
Si = Ai  Bi  Ci Ci +1 = Ai ( Bi  Ci ) + Bi Ci
Un sumator de n biți se compune din n sumatoare (punctul c)).
Cn = indicator de overflow
Sumator pentru cuvinte de n biți

Simetria relațiilor celulei sumator admite următoarea rescriere:
S i = ( A  B)  Ci C i +1 = C i ( A  B) + AB = C i ( A  B)  AB
Cu cât avem mai multe celule de adunat, cu atâta transportul întârzie din ce în ce mai
mult pentru că: suma dintre A și B trece prin 2 porți XOR și ajunge imediat la ieșirea cu o
anumită întărziere corespunzătoare. Dar semnalul de transport trece prin 2 porți NAND
și se propagă la următoarea celulă sumatoare. Întârzierea semnalului carry devine
2*n*tpNAND (timp de propagare prin porțile NAND).
Se recomandă alte soluții pentru numere mari sume pe 32, 64, 128 biți (anticiparea
transportului).
Sumator pentru cuvinte de n biți
CD 4008
Este un sumator pe 4 biți de mare viteză, cu anticipare transport, realizat în tehnologia
CMOS. Acestea din urmă sunt mai puțin sensibile la zgomot decât TTL-urile și permit
foarte ușor realizarea de ieșiri adevărate. Transportul se propagă din aproape în aproape
de la un sumator la celălalt. Pentru a se conecta în cascadă astfel de circuite se
recomandă utilizarea unui carry-out paralel. Se folosește pentru aplicații de mare viteza.
Circuit de comparare a 2 cuvinte de 4 biți
O să avem 2 cuvinte A și B. În acest caz avem: A3,A2,A1,A0 și B3,B2,B1,B0 și trebuie
implementat un dispozitiv care poate să spună dacă cele 2 numere sunt egale sau care
dintre ele este mai mare.
Putem avea 4 celule comparatoare care să ne dea egalitatea, inferioritate sau
superioritate pentru fiecare pereche de biți din primul și al doilea număr urmând ca aceste
semnale de egalitate, inferioritate sau superioritate să fie prelucrate de niște circuite
suplimentare încât să obținem ceea ce ne interesează.
a) Circuitul comparator digital-celulă pentru compararea a 2 biți
A este mai mare decât B
A = 1 și B = 0, atunci avem superioritate, adică fs = 1
A este mai mic decât B

A = 0 și B = 1, atunci avem inferioritate, adică fi = 1
Explicație desen a :
A și B intră în dispozitiv. Dacă A = B, atunci fe se activează.
Dacă A = 1 și B = 0, atunci A = 1, negat, poarta de inferioritate este blocată. A este 1 și
intră în poarta de jos, B este 0 negat 1. 1 ȘI 1 dă 1, se activează superioritatea ( A mai
mare decât B)
Dacă B = 1 și A = 0, atunci A intră negat în poarta de sus și se transformă în 1, B este 1.
1 ȘI 1 dă 1, se activează inferioritatea (A mai mic decât B)
b) Circuitul comparator digital-modul pentru compararea cuvintelor de 4 biți
Introducem o funcție de egalitate suplimentară care poate veni de la un comparator
anterior (F’). Avem numere de 4 biți pe care vrem să le comparăm și ținem cont de
funcția de calitate de la comparatorul precedent. Dacă toate funcțiile de egalitate
parțială sunt active, atunci cele 2 numere sunt egale. Dacă o funcție de superioritate
este activă, atunci semnalul de superioritate pentru perechea de numere se activează
imediat.
Dacă pentru biți de ordin 3 avem egalitate la mii, atunci se compară sutele (unde avem
superioritate) și reiese că primul număr este mai mare, adică avem superioritate.
Dacă sunt egale si miile și sutele, ne uităm la zeci. Dacă avem mai multe zeci, adică
avem superioritate la biții care reprezintă zecile, atunci se activează semnalul de
superioritate.
Dacă miile, sutele, zecile sunt egale, iar la unități e semnal de superioritate, poarta ȘI
cu 4 intrări se activează, adică semnalul se superioritate se activează.
Dacă cei 4 biți sunt egali, ne uităm dacă nu cumva comparatorul de ordin superior F’s
are un semndal de superioritate. Dacă da, atunci avem superioritate pentru numărul A,
care poate fi compus din cei 4 biți și încă 4 biți de ordin superior. Comparările biților de
ordin superior vin la comparator prin intermediul funcțiilor de superioritate F’e, F’s, F’i.
La fel se deduce și funcția de inferioritate: dacă avem mai puține mii decât la celelalte,
numărul este mai mic și așa mai departe.
Egalitatea, superioritatea și inferioritatea sunt trei cazuri speciale. Putem avea 2 sau
mai multe dintre aceste semnale active simultan? Nu, ci doar unul singur.
c) Comparator pentru cuvinte de un byte realizat cu circuitul 7485
Circuit de comparare a două cuvinte pe 4 biți

Cele două numere sunt A3,A2,A1,A0 și B3,B2,B1,B0.
A = B adică A3 = B3, A2 = B2, A1 = B1, A0 = B0 (relația de egalitate care se exprimă prin
funcția logică)
Fe = fe3 * fe2 * fe1 * fe0

Dacă 1 > B atunci A3 > B3 sau A3 = B3 și A2 > B2 sau A3 = B3 și A2 = B2 și A1 > B1 sau A1
> B1 sau A3 = B3 A2 = B2 A1 = B1 și A0 > B0 (relația de superioritate se exprimă prin funcția
logică)
Fs = fs3 + fs3 * fs2 + fs3 * fs2 * fs1 + fs3 * fs2 * fs1 * fs0
Pentru A < B se deduce la fel
Fi = fi3 + fi3 * f i2 + f i3 * f i2 * f i1 + f i3 * f i2 * f i1 * f i0
Întotdeauna doar una din cele trei funcții poate să fie adevărată.
CURS 8: Sinteza circuitelor care realizează pentru un cuvânt de n biți
incrementarea, decrementarea şi complementul față de doi
1. Incrementarea
Prin adunarea bitului 1 la ultima poziție x0 a cuvântului, bitul rezultant totdeauna este !x0,
deci implementarea se face cu o poartă inversoare.
Un bit xi va fi negat dacă toți biții anteriori începând cu x0 sunt egali cu 1, deoarece
transferul generat prin incrementarea x0+1 se propagă până la bitul xi.
Detectarea şirului de cifre 1 de la x0 până la xi se poate realiza printr-un lanț de porți
ŞI(AND), iar negarea bitului xi se poate implementa cu o poartă inversoare comandată
(XOR) dacă transferul anterior (propagarea pe lanțul de ȘI) este 1.
De fapt acest circuit apare ca un numărător. Numărul se obține din cel anterior plus 1,
lipsindu-i doar componenta care să memoreze numărul anterior.
2. Decrementarea
Prin scăderea bitului 1 din ultima poziție x0 a cuvântului, bitul rezultant totdeauna este !x0,
deci implementarea pentru ultimul bit se face tot cu o poartă inversoare.
Dacă xi = 1 şi toți biții anteriori sunt 0 atunci, la operația de scădere x0-1, împrumutul se
propagă până la poziția i schimbând xi cu !xi, iar toate zerourile sunt schimbate în 1, deci
circuitul poate fi implementat cu porți XNOR.
Detectarea şirului de zerouri până la xi se poate realiza cu un lanț de porți SAU (OR).
3. Complementul față de 2
Forma de scriere în complement faţă de doi este utilizată pentru exprimarea numerelor
negative.
Există două reguli de aflare a complementului faţă de doi a unui număr
• se complementează toţi biții (complementul față de 1) apoi se adună 1
• se copiază toți biții mai puțin semnificativi până la primul bit egal cu 1, inclusiv, apoi
toți biții care urmează după acest bit 1 până la cel mai semnificativ bit se
complementează;
• de exemplu 390 | 10 = 01100000110 | 2, ultimii doi biți 10 rămân neschimbați, iar
ceilalți se complementează; deci 390|10 = 10011111010|C 2.
Implementarea circuitului se va face după regula a doua
Bitul b0 rămâne neschimbat. Începem să copiem biții de la cel mai nesemnificativ până
ajungem la primul 1 (adică toți ceilalți din fața lui 1 sunt 0) !0 + !0 = 1 + 1 = 0, !1 + 1 =1,
deci b0 rămâne neschimbat. Toți biții de la b0 la n rămân neschimbați, iar biții de la i+1
până la n-1 (capătul din stânga) se completează.
Pentru fiecare bit folosim câte o poartă XOR care se comortă ca repetor dacă la intrarea
de căntrol primește 0 și ca inversor dacă la intrarea de control primește 1.
Determinarea șirului de biți 0 pe intervalul b0 – bi se face cu un lanț de porți SAU (OR),
care propagă valoarea 1 de la intrare a bitului bi = 1.
Se presupune că b0 = 0, b1 = 0, b2 = 1: b0 trece mai departe neschimbat, adică 0, b1 trece
mai departe neschimbat pentru că primește 0 la toate bornele, b 2 este 1. 1 cu 0 dă 1 la
r2, dar acest 1 trece prin porțile ȘI (spre stânga) și ajunge la b n-2 pe care îl inversează
pentru că prin 1 pe intrarea de comandă și prin ultima poartă SAU, acest 1 ajunge la
bn-1, care e și el la rândul lui inversat.
Deci până la întâlnirea primului b care este 1, prin porțile SAU nu se propagă nimic. Când
se întâlnește un bit 1, prin porțile SAU care urmează, acest 1 se transmite până la capătul
cel mai semnidicativ al numărului inițial.
Circuitul codificator
Prin codificare înțelegem operația de alocare a unui cuvât de cod fiecărui element al unei
mulțimi, iar circuitul electonic care realizează acestă operație se numește codificator.
Codificatorul are m linii de intrare Im, Im-1, …, I1 pentru cele m elemente xm, xm-1, ..., x1 ale
mulțimii de codificat şi n linii de ieşire Yn, Yn-1, …, Y1, unde m ≤ 2n.
Acesta generează la ieşire un cuvânt de cod cu lungimea de
m biți când este activată o linie de intrare. Deoarece cuvintele de intrare au un singur bit
1 corespunzător intrării activate xi = 1, forma algebrică pentru cuvântul de ieșire se scrie:
Yk = a
i =1, n −1
i  xi unde i=1, 2, …, n; k=0,1, …, n-1; ai  (0,1).
Notație dispozitiv: n:m - reprezintă câte valori de intrare la câte valori de ieșire
(în cazul nostru sunt 10:4)
Dacă x0 = 1, atunci ieșirile = 0
...
Codul obținut este codul binar adecvat:
y0 = x1 + x3 + x5 + x7 + x9
y1 = x2 + x3 + x6 + x7
y2 = x4 + x5 + x6 + x7
y3 = x8 + x9
Montajul pentru dispozitivul 10:4
Decodificatorul (DCD)
Realizează operația inversă codificării: cuvântul de 4 biți trebuie transferat în cele 16
informații distincte. Reușește să activeze una dintre cele m ieșiri disponibile în funcție de
cuvântul de cod din n biți adus la intrările sale. m reprezintă informația, 2n biții codului.
Evident relația exprimată anterior m ≤ 2n trebuie respectată și acum. Se mai spune că
decodificatorul e un identificator de cod.
Pentru proiectare: trebuie construit tabelul de adevăr din care rezultă ecuațiile din care
rezultă schema electronică.
Decodificare de la 2:4 (2 intrări, 4 ieșiri)
Pe 2 biți putem codifica 4 informații
Implementarea decodificatoarelor, în oricare tehnologie, ridică probleme de complexitate

atunci când n creşte.
Soluții:
1. împărțirea cuvântului de intrare în două câmpuri cu lungimile m1 şi m2, m1+m2=m. 
Se realizează două decodificatoare DCD1 m1:2m1 şi DCD2 m2:2m2 pentru care
numărul ieşirilor 2m1 × 2m2 < 2m este mai mic decât la un singur decodificator.
✓ Ieşirile celor două decodificatoare selectează porțile AND cu două intrări
plasate în nodurile unei matrici de dimensiune 2m1 × 2m2, deci se obțin toate
cele 2m ieşiri. (figura a)
DCD 4:16 obținut din 2 DCD 2:4 cu organizarea ieșirilor într-o marice cu porți AND
(a)
Exemplu: 0000: se activează ieșirea output 0 de la DCD1 și output 0 de la DCD2, poarta
AND0 va fi actică si ieșirea x0 va fi activată și arată că numărul transmis a fost 0
Principiu: cei mai semnificativi 2 biți sunt descifrați de DCD2 și primi biți de DCD1
2. O altă metodă de reducere a complexității constă în organizarea DCD-ului pe două

niveluri, fiecare nivel având componente DCD de capacitate mai redusă.
✓ Această metodă este indicată în egală măsură şi pentru implementări cu
circuite MSI (Medium Scale Integrator – integrare pe scară medie) nu numai în
structurile integrate. Se consideră că fiecare DCD component prezintă şi câte
o intrare de validare (Enable) pe lângă intrările de date. Semnalul Enable
dezactivează ieșirile DCD atunci când are valoarea 0, respectiv le activează
când are valoarea 1.
La fel ca la metoda anterioară, cuvântul de intrare se împarte în două câmpuri. biții
câmpului superior se aplică la decodificatorul component din primul nivel iar biții din
câmpul inferior se aplică pe intrările de la toate decodificatoarele componente din nivelul
doi. Semnalele de ieşire din primul nivel sunt aplicate ca semnale de validare pentru
decodificatoarele din nivelul doi.
Fiecare decodificator din nivelul doi generează un număr egal de termeni canonici produs
dar situați în intervale disjuncte; intervalul acoperit de un decodificator este determinat de
modul cum se asignează ieşirile decodificatorului din nivelul 1 ca semnale de validare
pentru nivelul doi.
Acest mod de organizare a decodificatorului poate determina o depasire a incarcarii (fan-
out-ul) pentru semnalele care se aplică pe intrările din nivelul doi.
DCD 4:16 obținut prin organizarea pe 4 niveluri de decodificare cu DCD-uri 2:4
identice (b)
Când la semnalele de Enable avem:
0000 se activează DCD1
0001 se activează ieșirea O1 din DCD1
0100 se dezactivează ieșirea O0 din DCD5 și O1 se activează, deci pornește DCD2
0101 DCD1 rămâne blocat, se activează O1 din DCD2 care corespunde lui x5
1000 se activează O2 din DCD5 care activează DCD3 și avem activată ieșirea x8
De la o intrare la orice ieșire se traversează același numar de porți, util pentru simetria
semnalelor și pentru egalitatea timpurilor de propagare
0000 pe intrare activează ieșire 0
...
1001 pe intrare activează ieșirea 9
1010 pe intrare nu activează nicio ieșire
1111 pe intrare nu activează nicio ieșire
Circuitului codificator pentru o tastatură cu 16 taste
Implementarea unui codificator necesită un circuit cu 16 intrări - câte una de la fiecare
tastă - şi cinci ieşiri, pentru cei cinci biți , conectate prin porți TSL la o magistrală de date.
D4 = ( + ) + ( - ) + (  ) + (  ) + ( = ) + (  )
Dacă e apăsat butonul 0, atunci semnalul de fază care vine pe y0 intră prin buton și ajunge
în intrarea x3 în același timp cu semnalul y0. Deci dacă pe y0 și pe x3 se primește semnal
de fază, atunci înseamnă că a fost apăsată tasta 1. Dacă pe x3 se primește semnal de
fază y1, înseamnă că a fost apăsată tasta 1. Dacă pe intrarea x3 se primește semnal de
fază y2 prezent la intrarea I1, atunci s-a apăsat butonul 2. În acest mod, pe baza
coincidențelor dintre intrările I7,6 și celelalte intrări ale semnalelor de fază ne dăm seama
imediat ce tastă a fost apăsată și în interiorul acestui codificator e executat tabelul de
adevăr astfel încât dacă se simte că a fost apăsată tasta 0, se emite semnalul 00011 și
așa mai departe.
În momentul în care se apasî o tastă, atunci pe una dintre ieșirile tastaturii 0 – 1 – 2 – 3
apare semnalul de fază corespunzător și atunci o să avem: 1 SAU orice dă 1, negat 0.
Deci se va transmite ieșirea pe magistrală a codului corespunzător tastei apăsate doar
dacă e o tastă apăsată.
Prin perechea de semnale active la intrarea circuitului codificator se poate identifica tasta
apăsată.
Din tabelul de adevăr, utilizând perechile de intrări (xi, yi) care identifică fiecare tastă, se
pot obține funcțiile pentru biții de cod D4, D3, D2, D1, D0.
- are valoarea 1 când nu este apăsată nici o tastă.
Impulsul de stob ST a fost introdus pentru a valida conectarea porților TSL la magistrală
numai în momentul apăsării unei taste.
CURS 9: Circuitul multiplexor
Circuitele sunt :
• Secvențiale adică au o multitudine de secvențe și trec dintr-o stare în alta conform
unei anumite secvențe
• Reacționează la semnalele de intrare, dar țin cont de starea în care acestea se
află
• Circuit combinațional înzestrate cu memorie: combinațiile și semnalele de intrare
și cele care gestionează variabilele de stare
• Combinaționale adică combină semnalele de la intrare, dau la ieșire un rezultat
care depinde de combinațiile semnalelor de intrare.
Circuitul multiplexor realizează o funcție de comunicație prin selectarea oricărei linii de
intrare dintr-un număr de 2n linii, n = m linii și conectarea acesteia la o singură ieșire. Mai
este denumită și circuit selector selectarea liniei de intrare de date I pentru conectarea
acesteia la ieșirea O se face prin aplicarea pe intrările de selectare a indexului I exprimat
ca număr binar (cuvânt de selectare). Canalele sunt schimbate în modul break-before-
make.
Deci noi putem adresa orice linie de intrare dintr-un numar de n linii ătre o singură ieșire.
Cu cuvântul de selecție 000 se cuplează la ieșire electonic (galvanic) canalul 0.
Cu cuvântul de selecție 001 e selectat canalul 1 și atunci orice vine la canalul 0, nu se
transmite către ieșire. Și așa mai departe
CD 4051B
Acest circuit are in plus o intra de inhibit (deconecteză complet ieșirea indiferent de
cuvântul selectat).
Canalele sunt schimbate în modul break-before-make: înainte de a se stabili comunicarea
cu canalul ales, pentru un foarte foarte scurt delta t e întreruptă comunicarea cu fostul
canal.
De exemplu: dacă cuvântul de selecție este 000 (select canal 0), în momentul în care
vine cuvântul de select 001, mai întâi se decuplează canalul 0 și se cuplează canalul 1.
Multipleoarele pot fi construite pe 1 canal 2 sau 3
E un multiplexor de la 8 la 1: din 8 căiș e selectată una singură.
CD 4052B și CD 4053B
4052B este un multiplexor de la 8 la2 sau de la 4 la 2 pentru că avem perechile de canale
dintre care perechile selectate sunt puse în contact electic (galvanic) cu ieșirea.
De exemplu:
La cuvântul de selecție 00 sunt selectate intrările x0 și y0 astfel încât aceste contacte
mobile pe care le-am simulat aici, în realitate nu există. Legătura se face prin tranzistorul
adecvat FETC (tranzistor ef de câmp). X e transmis prin comutatorul adecvat la ieșirea
Dx, y prin comutator la ieșirea Dy. Avem și intrările de inhibit care pot intrerupe ieșirile.
La cuvântul de selecție 01 este selectată perechea de intrări 1, deci x 1 merge la ieșirea
x, iar y1 la ieșirea y, dar între x și y nu avem legături.
Practic se alege o pereche de căi din 4.
4053B merge pe 2 căi, dar cu intrările repartizate puțin diferit.
Avem ieșirea A care poate fi conectată la x sau la y, ieșirea B poate fi conectată la x sau
la y și ieșirea C la fel, butonul inhibit poate să întrerupă complet comunicația ieșirilor.
Deco prin multiplexoare mai multe informații pot fi transmise pe mai puține fire în mod
secvențial.
De exemplu: dacă trebuie transmise 8 informații atunci: în primul tact al ceasului canalul
0, în următorul canalul 1 și așa mai departe. În loc să transmită pe 8 fire diferite, o să
transmită pe 1 fir informația și pe celelalte 3 cuvântul de selecție. Noi trebuie să știm ce
am selectat pentru că la ieșire, pe baza acelui cuvânt de selecție, să putem trimite înapoi
informațiile corespunzătoare.
Structura internă 4051
TG (Transmision Gate) – porți din transmisie prin care se realizează o conexiune
galvanică între intre și ieșire dacă poarta respectivă e activată.
Structura unei astfel de porți de transmisie
Avem o intrare pe 3 biți (A, B, C) cu ajutorul cărăra urmează să activăm sau dezactivăm
mereu una dintre aceste porți de transmisie.
Decodificarea 1 din 8 pe 3 biti (a doilea patrat din figura): vin cei 3 biti, se decodifica prin
semnale de comanda pt portile TG si atunci e selectata una din intrarile respective.
Acest multiplexor realizat in tehnologie CMOS, permite conectarea galvanica intre intrari
si iesiri. Deci acest circuit poate fi folosit si pt multiplexare si pt demultiplexare.

intrarile pe cei 2 biti A si B sunt decodificare in 4 iesiri (deci avem decodificator de la 2 la
4) cu INHIBIT in care se comanda cate o pereche de astfel de porti de trnasmisie (TG)
astfel incat: o pereche formata din X respectiv Y e selectata de semnalele de comanda
dupa cum se observa: pt 0 (de la out/in12) si pt 0 (de la out/in 3), la fel 1 si 1, deci X0
SAU Y0, X1 SAU Y1 samd. Perechea de canale care e selectata e transmisa aproape
galvanic catre iesiri.

Fiecare bit A,B,C controleaza cate o pereche de intrari. Bitul A controleaza iesirii A,
selectandu-se Ax sau Ay. Bitul B controleaza perechea B: Bx si By, iar bitul C controleaza
pereche c: Cy si Cx. Daca A,B,C sunt pe 0, e selectat X, daca A,B,C sunt pe 1, o sa avem
un nepotel.
Deci de aceasta data cei 3 biti care formeaza cuvantul de selectie sunt total independenti
(avem 3 multiplexoare pe cate 2 cai dintre care avem 2 intrari si o singura iesire). Exista
aplicatii in care se pot oferi atat 4051 cat si 52 sau 53.
DEMULTIPLEXORUL
Realizeaza operatia inversa multiplexorului: vine informatia repartizata secvential pe linia
de intrare si repartizam acea informatie pe 2n linii de iesire. Selectarea liniei de iesire se
face tot printr-un cuvsnt de cod cu lungimea de n biti. Atata doar ca aceste circuite se
inverseaza. Deci demultiplexorul de la 1 la 8 functioneaza in aceeasi modalitate.
Fenomenele sunt relativ simple: e ca si cum am conecta intrarea la diverse iesiri cu un
comutator rotativ. Putem folosi si circuitele 4051, 4052, 4053, dar putem sa si construim
noi un astfel de circuit multiplexor prin aceleasi modalitati povestite la laboratoare.
Circuitele multiplexor si demultiplexor sunt circuite combinationale: deci pot sa fie
proiectate, pornind de la tabelul de adevar.
Din tabel se deduc ecuatiile semnalelor din care se deduc schemele electronice si
dupa aceea sunt proiectate.
Avem un demultiplexor de la 1 intrare la 4 iesiri care se poate construi fara
transmisie galvanica, prin transmisie logica astfel: daca intrarile de selectie sunt 0 0 =>
se selecteaza iesirea Y0
0 1 => Y1
1 0 =>Y2
1 1 => Y3
Intrarea e una singura, iar ceea ce vine pe aceasta intrare poate fi repartizat pe
aceste n linii prin cuvantul de selectie care vine prin intrarile X.
Ca un caz particular, incercam sa mergem de la 1 la 4. Cuvantul de selectie se
face pe 2 biti: 0 0=> se selecteaza iesirea Y0. Deci ceea ce vine de la intrare trebuie sa
fie reprodus dpdv logic la iesirea Y0. Atunci ceea ce vine pe intrare I trebuie sa intre intr-
o poarta logica si impreuna cu semnalele !X1, !X2.
Daca cuvantul de selectie e 0 1 => se selecteaza iesirea Y1. Deci ce vine pe
intrarea I trebuie sa fie reprodus dpdv logic la iesirea Y2.
SINTEZA UNUI CIRCUIT DETECTOR DE PARITATE PENTRU UN CUVANT DE

OPT BITI
Atunci cand vrem sa transmitem cuvinte adica secvente binare de lungime fixa n,
trebuie sa ne asiguram ca aceasta transmisie se face corect. Daca un singur bitdintr-un
cuvant se modifica, atunci riscam ca informatia transmisa de acel cuvant sa fie deformata,
alterata. De aceea, in cazul transmisiei unor informatii foarte importante, se apeleaza
redundante (informatia se transmite de mai multe ori amestecata dupa un algoritm bine
pus la punct astfel incat: daca o parte a informatiei transmisa prima data se pierde, poate
fi refacuta in a doua reluare a transmisiei sau printr-o codificare. De ex informatiile salvate
pe disc nu se afla intr-un singur loc fizic, ci sunt imprastiate in multe locuri ale discului
astfel incat daca se zgarie discul intr-o anumita portiune, informatia respective e
reconstituita din celelalte locuri care au ramas intregi.
Unul din algoritmii folositi pentru siguranta tranzitiei se cheama PARITATE. Astfel,
daca un cuvant de n biti are paritate para, atunci are nr par de biti cu valoarea 1. Daca
cuvantul de n biti are paritate impara, atunci are nr impar de biti cu valoarea 1. Practic,
se poate face o verificare preliminara a corectitudinii transmisiei unui cuvant, verificand
paritatea acestuia. Deci daca stim ca am transmis un cuvant cu paritate para, dar la
receptie paritatea imi da impara, atunci e clar ca ceva s-a intamplat, inseamna ca un bit
1 a fost alterat. Atunci cautam alte modalitati prin care sa reface informatia pe care am
droit sa o transmitem. De exemplu: transmia unui cuvant un cod ASCII 7. codul ASCII
se compune din 7 biti alaturi de care plasam inca un bit astfel incat: la transmisia cu
paritate para, bitul care se adauga in plus este 1, iar la paritatea impara e 0. Daca spunem
ca transmitem un cuvant cu paritate impara, atunci bitul care se adauga e 1, si 0 daca
paritatea e para. La emisie adaugam acel bit 8 care sa comunice in ce mod s-a facut
transmisia, iar la receptive verificam paritatea cuvantului care a fost receptionat. Deci
daca noi stim ca s-a facut o transmisie cu paritate para, verificam ce am gasit: daca gasim
tot paritate para, atunci cuvantul s-a transmis correct sau 2,4 sau 6 biti au fost alterati
simultan. Daca noi stim ca s-a facut o transmisie cu paritate impara, verificam ce am
gasit: daca gasim tot paritate impara, atunci cuvantul s-a transmis corect sau 2,4 sau 6
biti au fost alterati simultan. Dar daca stim ca s-a facut o transmisie cu paritate impara si
gasim paritate para, eroare.
Cum reusim sa detectam paritatea pentru acest cuvant de 8 biti?

La emisie ne trebuieun table cu 27 linii = 128, iar la receptive 28 linii = 256 linii (
implementare emisie: 64 porți AND cu câte 7 intrări și o poartă OR cu 64 de intrări!
implementare recepție: 128 porți AND cu câte 8 intrări și o poartă OR cu 128 de
intrări!)
Combinatiilepar-impar, par-impar duc la diagrame Karnaugh cu numerele 1 in
forma de table de sah. Deci nu se poate face vreo minimizare.
Putem folosi XOR pt ca:
➢ Suma aritmetică (XOR) a unui număr par de biți 1 dintr-un cuvânt este ZERO;
➢ Suma aritmetică (XOR) a unui număr impar de biți 1 dintr-un cuvânt este UNU.
paritatea numărului de 8 biți este:
Deci practic adunam bitii de ordin 1.

Sinteza circuitului dupa cum am vazut in ecuatie:
Ceea ce rezulta este paritatea cuvantului receptionat. Dispozitivul are structura
iterativa, repetitiva. Rezultatul o sa fie falsificat de catre diferentele de propagare
ale bitilor initiali pana la rezultatul final. Aceasta structura, pentru inceput, e buna,
dar se mai poate echilibra.
Incercam sa aplicam o structura repetitiva prin care sa ni se asigure cam acelasi
numar de porti. Toate semnalele de la intrari vor fi propagate de acest dispozitiv si
vor participa simultan la crearea rezultatului final.
Avem un circuit detector de paritate in tehnologie CMOS pe 12 biti.
Avem o structura simetrica: biti I0 I1 intra intr-un XOR, I2 I3 in al doilea XOR ……iar
I12 poate fi interpretat ca un semnal de stabilire, prescriere a paritatii. Deci
practice, sistemul acestui circuit poate sa si genereze paritate , da s-o si detecteze.
Iesirea dispozitivului este un repetor (buffer, etaj tampon) – necesar pentru
echilibrarea gradului de incarcare a unei iesiri. De exemplu, daca la iesirea unui
circuit integrat, eu trebuie sa pun mai multe intrari decat poate el sa suporte, atunci
nu-I bine pt ca iesirea va fi suprasolicitata iar parametrii semnalului electric vor fi
degradati foarte tare. Atunci la iesirea acelui circuit integrat al carui grad de
incarcare risca sa fie deposit, fie plasez un buffer putere care repeat semnalul
putere de la intrare, dar ii ofera o putere eelctrica mult mai mare (poate livra curenti
mai mari), fie in loc de 25 de intrari pot pune 5 buffere si fiecare buffer sa serveasca
cate 5 intrari din cele 25 pe care o singura iesire de circuit integrat trebuie sa le
deserveasca.
Un buffer are impedanta foarte mare de intrare. Daca am de lucrat cu un
oscillator cu quartz (cum era la circuitele basculante), prezenta unui circuit de
iesire cu impedanta redusa, distruge caracteristicile quartzului. Atunci la iesirea
oscilatorului lu quartz va trebui sa pun un buffer.
Deci noi reusim sa contruim paritatea unui semnal de 12 biti de la 0 pana la
11, folosind semnalul 12 ca pe o prescriere a paritatii si atunci: iesirea noastra
trece pe 1 pentru un nr impar de biti daca I12 e 0.
Oricare dintre semnale, exceptie I12, ajung la iesire parcurgand un numar
egal de porti, deci defazajele intre intrari si iesiri sunt perfect egale pentru toate
aceste intrari.
Daca vrem sa folosim pt 8 biti, nu mai folosim intrarile care nu prezinta
interes: 8,9,10,11 (le putem pune fie la masa, fie la 1).
Circuitele combinationale pot fi folosite pentru operatii aritmetice si logice.
---------------------aici se termina circuitele combinationale-----------
Retrospectiva (chestii predate in alte cursuri si recapitulate acuma):
Circuitele de mascare a bitilor intra deja in zona logica: daca vrem sa vedem doar
anumiti biti din cuvant, nu avem decat sa-i anulam pe toti ceilalti cu ajutorul unui
lant de porti SI si cu ajutorul unui cuvant masca. Bitii care sunt de interes vor trebui
sa aiba in dreptul lor, in cuvantul masca cate un bit 1.
Tot in zona logica sunt si circuitele comparatoare a doua cuvinte de patru
biti. Ele pot fi extinse astfel: se conteaza comparatoare in cascada unul dupa altul
incepand cu bitii cei mai semnificativi.
CURSUL 10: Memoria numai cu citire, ROM (READ ONLY

MEMORY)
Poate fi oricand citita, dar nu poate fi scrisa. Acele circuite digitale care sunt capabile
sa stocheze si sa regenereze, sa ofere informatia respectiva sub forma de
cuvant=memorie.
Nor organizam o memorie semiconductoare sub forma unei matrici de dimensiuni A
(adrese) linii şi D (date) coloane; În fiecare nod al matricei poate fi înmagazinat un bit. Se
consideră că la fiecare adresă este memorată o informație sub forma unui cuvânt,
lungimea cuvantului este egală cu numărul de coloane (linii de bit). Rezultă deci
capacitatea memoriei exprimată în biți ca fiind egală cu produsul A•D.
Memoria se poate exprima in biti sau bytes. În general, capacitatea memoriei se
exprimă în număr de adrese înmulțit cu lungimea cuvântului (1 bit, 1 byte, 1 cuvânt)
de exemplu, 1Kbit (1 Kadrese1bit, 1K=210=1024 ). 1Mbyte (1Madrese  1byte, ),
1Gcuvânt (1Gadrese  1cuvânt, 1G=230 ). Aceste capacitati mari nu se gasesc la
memoriile ROM, ci la memoriile sub forma de hard-disk-uri rotative/e sau electronice
(SSD).
Mem ROM sunt diferentiate pe mai multe criterii:
PROM (Programmable ROM)– poate sa fie doar citita, dar cu ajutorul unui
echipament special, poate fi programata.
EPROM (Erasable)– poate fi stearsa prin expunere la ultraviolete. Acele memorii erau
inzestrate cu un gemulet de quartz prin care se vedea cipul de momorie si in cazul in care
se doarea stergerea memoriei, se punea respectiva memorie intr-un aparat special care
em ite ultraviolete. Dar, expunand intregul chip la ultraviolete, se sterge tot. Nu putem
alege doar o portiune de memorie pe care s-o stergem. Memoria poate fi stearsa, editata,
rescrisa doar de un numar finit de ori.
OTPROM (One Time Programmable) – e o memorie PROM care poate fi scrisa o singura
data si nu poate fi stearsa.
UVPROM – pot fi programate de catre utilizator
EEPROM (Electrically Erasable PROM) – o memorie programabila care poate fi citita si
se poate sterge electronic. E cea mai flexibila.
a) organizarea matriceală a unei memorii;

b) terminalele unui cip de memorie;
c) sistemul de bază de mP cu trei magistrale;
d)semnalele şi temporizările pentru operația de citire a unei locații
a) Avem D coloane si A linii.
Cum se citeste din memorie un cuvant de la o anumita adresa?
Se scrie in registru de adrese numele adresei pe are vrem s-o citim, apoi se comanda
READ si atunci memoria adduce in registrul de date cuvantul gasit la adresa respective.
De exemplu, daca lucram pe n biti, atunci numarul de linii de adresa= 2n-1 pentru ca
daca avem n linii atunci putem combina in n moduri, deci numarul de linii de adresa 2n-1
pt ca incepem sa numaram de la 0. La orice intersectie dintre o linie de adresa si o linie
de coloane putem avea un contact electric, adica bitul corespunzator e 1 sau nu si atunci
bitul e 0.
Daca, de exemplu, vrem sa citit adresa 2 mem ROM, comandam in registrul de adrese
linia 2, pe care vin un 1 logic care merge de-a lungul sirului. Peste tot unde va gasi vreun
contact cu vreo linie verticala, acel 1 logic se va propaga spre iesirile de date si se va
regasi pe coloanele vertical unde a existat scurt.
Memoria va accesata de 3 magistrale (fig c): de adrese (ceea ce vine de la registrul
de adrese), de date (duce direct la registrul nostrum de date), de control.
Desfasuararea operatiei de citire a unei adrese in memorie:
Pe magistrala respectiva, la un moment dat circula adresa veche, dar se doreste
citirea de la o adresa noua. Aducem pe magistrala de adrese codul noii adrese, lansam
semnalele adecvate de la microprocesor si la un moment dat, bitii cuvantului de adresa
sunt stabili pe magistrala de adresare, deci toate tranzitiile s-au desfasurat, toti bitii
cuvantului adresa sunt stabili. Darn trebuie sa asteptam un moment de timp (timp de
accesare) ca stabilizarea acestor biti sa fie completa. Abia dupa acest pas, se permite
efectiv accesarea memoriei. Deci de la schimbarea cuvantului de adresa pana la
obtinerea noului cuvant, trece un mic moment de timp.
Implementarea funcţiilor logice cu memorii ROM
Unde dorim sa avem date (biti pe 1 logic), trebuie sa facem scurtcircuite intre linii si
coloane (cerculetele de pe desen).
Cu ajutorul mem ROM putem implementa diverse functii logice.
Memoria ROM ca circuit universal:
a) structura logică a memoriei ROM pentru implementarea funcțiilor FCD:
b) modalități de reducere a capacității memoriei la implementarea funcțiilor logice
2 Exemplu de implementare
a funcţiei logice cu circuite ROM: a- funcţia definită pe diagrama V-K;
b- implementarea funcţiei pe un circuit ROM de 64 x 1 biți;
c, d- implementarea a patru funcții F1, F2, F3, F4 pe acelaşi circuit ROM
Ce vedem in diagrama, putem sa tanscriem rapid in memorie.
Explicativă pentru succesiunea operațiilor pentru compresia variabilelor de intrare la o
implementare pe memorie ROM.
Circuite logice cu tranzistoare MOS
Familiile de circuite logice cu TEC-MOS se realizează fie exclusiv cu tranzistoare

canal p sau canal n, fie cu tranzistoare de ambele tipuri, obținându-se respectiv familiile
PMOS, NMOS, CMOS.
Aceste familii de circuite se deosebesc atât din punctul de vedere al parametrilor cât
și al tehnologiei de fabricație  al costului acestora.
Circuitele tip PMOS au procesul de fabricație cel mai simplu, dar viteza de comutație
cea mai coborâtă datorită mobilității mai mici a purtătorilor mobili (golurile – atomi
acceptori B, Al, Ga).
Circuitele de tip NMOS au un proces de fabricație mai complicat, dar mobilitatea mărită
a purtătorilor mobili (electronii – atomi donori P, As, Sb) le asigură o viteză de comutație
mai ridicată.
Circuitele de tip CMOS (Complementary MOS) au viteză de comutație medie dar
permit realizarea unei structuri de circuit care nu consumă energie de la sursele de
alimentare în nici una din stările stabile, consumul de curent apărând numai în timpul
tranziției dintr-o stare în alta.
Daca printre atomi conductori tetravalenti se mai strecoara si atomi pentavalenti (cu
5 electroni pe ultimul strat), acestia din urma isi pun in comun 4 electroni cu vecinii lor
tetravalenti si ramane un electron liber. Deci in semi-conductorii P avem deficit de
electroni, dar avem legaturi nesatisfacute, adica goluri sau putem avea surplus de atomi
pentavalenti si avem tranzistoare cu canale N.
Corcuitele MOS pot sa fie facute doar cu P-uri, doar cu N-uri sau cu ambele. Atunci
cand lucram cu ambele tehnologii, NMOS si PMOS, obtinem grupari complementare.
Practic, cele 2 familii se deosebesc: au parametrii diferiti, tehnologii de fabricatie diferite.
PMOS-urile se obtin cel mai simplu, dar purtatorii mobili (golurile) se misca mai greu
decat electronii in exces pentru ca golul de fapt, nu exista. Daca vreau sa se propage un
gol, inseamna ca o alta legatura trebuie sa se rupa, electronul din acea legatura sa vina
in legatura mea care nu exista, asa ca electronul vine spre mine, dar legatura
nesatisfacuta trece mai departe. Golul se misca mult mai greu decat electronul liber.
Asadar viteza de comutatie a PMOS-ului e mai scazuta.
NMOS-urile au procesul de fabricatie mai complicat, sunt mai scumpe, insa,
electronii liberi care chiar exista pot sa sare foarte usor de la un atom la altul, deci viteza
de comutatie e mai ridicata.
Circuitele CMOS contin un tranzistor NMOS si un PMOS, N si P complementare.
Viteza de comutatie scade, dar aceste circuite de tip CMOS ne asigura faptul ca: nu se
consuma energie de la sursele de alimentare in starile stabile. E foarte posibil, datorita
acestei structuri complementare. Si doar in timpul tranzitiilor o sa avem varfuri de curent,
in rest mic.
Structura unui tranzistor cu efect de camp cu grila izolata
Avem jos metalul, avem o pelicula ff subtire de oxid si pe deasupra ei avem folie ff
fina metalica. Intre sursa, poarta si drena nu exista niciun pic de contract electric.
Tranzistoarele acestea pot sa fie cu canal initial sau indus,
Cu canal initial inseamna ca intre cele doua zone puternic impurificate si drena
exista totusi un canal in care purtatorii de sarcina sunt multi si atunci: daca poarta nu e
polarizata, intre drena si sursa pot circula curenti electrici; daca avem de exemplu un
transistor NMOS cu canal initial, cu poarta nepolarizata, electroni pot sa circule foarte
usor intre drena si sursa. Dar daca polarizam poarta negativ, atunci minus pe poarta cu
minus la electroni => electronii sunt respinsi din canalul dintre drena si sursa, deci nu mai
pot participa la conductie, deci curentul prin aces dispozitiv scade odata cu cresterea
tensiunii negative pe poarta cee ace se observa in graficele de sub desen.
Graficul 2: tensiunea grila – sursa scazand, noi tinem o descrestere a curentului de
drena si in momentul in care ajungem la valoare tensiunii de taiere, curentul nostrum
de drena a adus ajuns la 0 pentru ca am respins toti electronii din stratul de conductie.
Daca avem un transistor de tip P si incercam sa polarizam grila negativ, golurile din
substrat sunt atrase in canal si incep sa participe la conductie. Acest lucru se intampla
in tranzistoarele cu canal initial. Purtatorii de sarcina pot fi atrasi sau respinsi de catre
poarta.
Daca sunt respinsi, atunci canalul nostrum e golit de purtatori de sarcina si nu mai
conduce.
Daca, cu o alta tehnologie, avem canal indus, atunci inseamna ca intre cele doua
zone puternic impurificate drena si sursa, nu avem curent. Nu avem purtatori de sarcina
si nu avem curent asa ca trebuie a aducem pe poarta o tensiune pozitiva. Se “momesc
electronii” din substrat sa se apropie de poarta care e pozitiva, intra astfel in campul
electric dintre drena si sursa ca sa participe la conductie. De aceea tranzistoarele cu
canal redus mai sunt numite si „cu imbogatire”. Adica acest canal, intre drena si sursa,
datorita polarizarii pozitive a grilei, va fi imbogatit cu purtatorii de sarcina care vor incepe
sa asigure conductia. Deci de aceea intre cele doua tipuri de tranzistoare, cu canal indus
si cu canal initial, exista diferente destu de mari in functionare.
Deci cu grila nealimentata, NMOS-ul cu canal indus nu conduce. Daca vrem sa-l
facem sa conduca trebuie da ii pozitivam grila. La tranzistorul cu canal initial, cu poarta
nelimentata, tranzistorul nostru conduce.
Daca vrem sa-i oprim conductia, vom negativa grila a.i. sa respingem electronii din
stratul de conductie. La fel se intampla si in cazul tranzistoarelor.
Efect de camp = cheia acestei functionari. Campul electric al grilei poate sa
momeasca purtatorii de sarcina sa vina in canal pentru conductie sau ii poate respinge
incat sa nu mai participice la conductie.
Structura unui tranzistor MOS-FET cu canal N
Avem un substrat N si 2 zone puternic impurificate pentru sursa si drena, iar
poarta e izolata.
Aceste tranzistoare sunt cu imbogatire si cu canal indus. Din simbol me dam
seama de canalul indus sau initial in felul urmator:
Canalul initial are o linie continua intre drena si sursa.
Canalul indus are linii intrerupte
La tranzistorul cu canal initial, avem conductie intre drena si sursa, in orice
moment daca grila e nealimentata.
Dincoace se observa ca nu avem legaturi electrice intre drena si sursa daca nu e
polarizata poarta
Tranzistoarele cu canal indus
Are sageata orientata de la substrat spre poarta. Cel cu canal P are sageata
orientata dinspre poarta spre substrat. „Tranzistorul N inspira si P expira”.
Familia de circuite logice NMOS
Construite doar din tranzistoare cu efect de camp, cu canal N si se poate lucra si
cu canal initial si cu imbogatire.
Avantaj: folosim o singura sursa de tensiune pozitiva cu valori intre 5 si 15V.
TTL-urile se alimenteaza la 5V. In cazul circuitelor MOS poate fi intre 5V si 15V.
Cel mai simplu dispozitiv e Inversorul NMOS:
a) schemă;
b) caracteristică de grilă a tranzistorului NMOS cu îmbogățire;
c) caracteristică de grilă a tranzistorului NMOS cu canal inițial;
d) echivalarea unui tranzistor MOS
E compus din 2 tranzistoare MOS N conectate in cascada. T1 reprezinta un
etaj de amplificare si T2 o rezistenta activa de drena.
In cazul tranzistoarelor cu imbogatire respectiv cu canal initial trebuie sa

pozitivam grila astfel incat sa aducem purtatorii de sarcina in canal. Daca nu
pozitivam suficient, tranzistorul nu conduce. De la o anumita tensiune, de la grila
la sursa in sus, tranzistorul are suficienti purtatori de sarcina si conduce. Tensiune
se va numi VT-tensiune de taiere. Daca tensiunea grila – sursa scade sub VT,
tranzistorul nu conduce.
VT pozitiv pentru tranzistoarele cu canal indus si VT negativa pentru
tranzistoarele cu canal initial.
De exemplu pentru tranzistoarul cu canal indus, avem urmatoarele 3 regimuri:
Cand tensiunea grila sursa < VT=> tranzistor intrerupt, nu conduce. Intre
aceste 2 praguri grila-drena peste VT si grila-sursa peste VT, avem un regim de
rezistenta neliniara.
Daca tensiunea grila-sursa>VT si grila-drena nu, atunci e un regim de
curent constant. Orice s-ar intampla cu tensiunea de grila, prin tranzistor trece un
curent constant.
Practic, curentii care trec prin acest dispozitiv, depind de caracteristicile
tranzistoarelor, VT, tensiunea de alimentare, tensiunea de intrare. In ceea ce
priveste caracteristica de transfer a acestei porti elementare, noi avem 3 regimuri:
Cand tensiunea de intrare <VT1 a primului tranzistor, cel de jos (Vi<VT1), atunci
acest tranzistor e blocat, nu trece curent prin el, deci iesirea nu e conectata la
masa. Datorita faptului ca T1 e blocat, atunci T2 functioneaza in regiunea liniara:
curentul drena-sursa1=0, tensiunea de iesire e conectata prin tranzistorul T2 la +
la VDD ceea ce se observa in grafic:
Deci cand Vi=0 => Viesire=1 pentru ca se gaseste conectata prin T2

La sursa de alimentare.
Cand Vi depaseste VT1, T1 incepe sa se deschida. Pana cand ajungem la
indeplinirea conditiei: VDS1 > VGS1 - VT1, T2 lucreaza in regiune liniara, iar T1 se
satureaza si se observa caderea neliniara a tensiunii de iesire catre aprox
jumatatea tensiunii de alimentare. Din acest moment, cele 2 tranzistoare se
satureaza, iar curentul prin dispozitiv cade brusc. Dupa ce se depaseste tensiunea
de taiere a ultimului tranzistor, incepem sa iesim din saturatie, T1 se deschide si
T2 incepe sa se inchida. Daca T2 se inchide, atunci nu mai avem legatura intre
iesire si plus, dar avem legatura intre iesire si masa (iesirea e trasa spre masa).
Cand Vi trecepe e 1 logic, adica la VDD la +, tranzistorul T1 e deschid
complet, e saturat, iar T2 e inchis complet si obtine exact functia de inversare:
cand la intrare am 0, la iesire am 1 si invers; deci recunoastem inversorul.
Scheme echivalente pentru inversorul NMOS

Se observa ca putem sa avem urmatorul regim: rezistenta neliniara si circuit
deschis jos (a); suntem in zona 1.
In a doua zona (b), cand incepe sa conduca tranzistorul de jos, dar sus inca
mai avem rezistenta neliniara, tensiunea de iesire scade neliniar pana spre
jumatatea tensiunii de alimentare.
Apoi ajungem la saturatie pentru ambele tranzistoare (c): ambele conduc
atat cat pot; tensiunea de iesire cade aproape vertical pana cad tranzistorul de jos
iese din saturatie (d) si incepe sa conduc tot mai zdravan. Tranzistorul de jos deja
se gaseste in zona neliniara, in timp ce tranzistorul de sus se transforma in sursa
de curent constant.
Pe noi ne intereseaza doar cele 2 cazuri extreme cand: Vi e la 1 adica VDD,
Viesire=0 si atunci cand Vi=0=> Viesire e VDD. Se observa clar caracterul de
inversor al acestui dispozitiv.
Caracteristica de transfer a inversorului NMOS
Tensiunea de prag
Depinde de tensiunea la care se alimentează substratul de bază, și de
doparea acestuia cu impurități.
Substratul semiconductor e impurificat cu atomi pentavalenti.
În majoritatea aplicațiilor borna substratului unui tranzistor MOS se leagă
cu borna sursei.
Sunt cazuri pentru care tensiunea substrat-sursă se alege diferită de zero
servind la modificarea tensiunii de prag în jurul valorii date în catalog.
Rezistența de sarcină
Avem tensiunea de grila pentru tranzisotrul V sus – V2 la o alta valoare cu care
putem jongla astfel incat sa aducem parametrii circuitului nostru unde dorim.
Circuite logice cu tranzistoare NMOS
3 tranzistoare inseriate in cascada si sus il avem pe al patrulea in regim de

rezistenta activa de sarcina. => poarta SI-NU (NAND)
Functionare: avem exact structura de inversor, doar ca in locul unui singur
tranzistor pe ramura inferioara, avem 3 conectate in cascada. Daca vrem sa
tragem catre masa iesirea vor trebui sa conduca toate cele 3 tranzistoare. Deci pe
intrarile de grila/ poarta ale tuturor tranzistoarelor inferioare trebuie sa am 1 logic
in acelasi timp. ViA SI ViB SI ViC trebuie sa fie pe 1 simultan => nodul va fi tras la
masa din cele 3 tranzistoare care conduc.
Schema din dreapta: 3 tranzistoare in parelel datorita drenelor si surselor, nu
portilor.
Sunt 2 tranzistoare conectate in paralel intre iesire si masa. Daca cel putin unul
dintre ele primeste plu pe grila, va conduce si va trage spre masa borna de iesire,
fie tranzistorul A, fie B, fie ambele. Se obtine functia NOR. Daca intrare A SAU
intrarea B trec pe 1, atunci iesirea cade in 0.
Poarta ȘI-NU statică
T1, T2 sunt tranzistoare de comanda pe grilele carora se aplica semnalele de
intrare. T3=rezistenta statica.
Daca la ambele intrari se aplica VDD tensiunea de plus VIH, atunci T1 si T2 conduc
si iesirea e trasa la masa. Vout (Vo)=0V
Daca una dintre grile nu e polarizata pozitiv, atunci tranzistorul respectiv nu
conduce, nu avem legatura intre iesire si masa, singura legatura ramane spre
susprin rezistenta de sarcina activa.
Daca punem prea multe rezistente in ramura superioara care e rezistenta de
sarcina, cresc timpii de comutare. Daca punem prea mult in zona inferioara, o sa
avem probleme cu tensiunile de comanda. Ideal e sa nu folosim multe tranzistoare
in aceasta grupare.
Poarta SAU-NU statică
T1 și T2 conectate in paralel, pe ale căror grile se aplică semnalele de intrare. Pe
oricare dintre aceste 2 intrari, daca vine un 1 logic, atunci tranzistorul
corespunzator se deschide si trage spre poarte iesirea.
Daca pe niciuna din bornele de intrare nu avem tensiune pozitiva, niciuna dintre
grila nu e pozitivata, niciunul dintre tranzistoare nu-si imbogateste canalul, deci nu
va putea conduce si atunci iesirea ramane conectata prin tranzistorul T3 =
rezistență de sarcină la +.
Legarea in paralel a tranzistoarelor nu afecteaza dimensionarea rezistentei active,
motiv pentru care numarul de intrari nu este limitat din considerente dinamice.
Dacă la ambele intrări se aplică VIL = 0V, T1 și T2 blocate, Vo ≈ VDD
Dacă la cel puțin o intrare se aplică o tensiune VIH = VDD, tranzistorul de intrare
respectiv conduce, Vo ≈ 0V
F = A+ B - functia indeplinita
Poarta ȘI-SAU-NU statică
Prin combinarea procedeelor de legare în serie și în paralel a tranzistoarelor
MOS se pot obține porți ce implementează funcții complexe, menținând o structură
simplă a circuitului.
CURS 11: Circuite logice CMOS

• structuri metal-oxid-semiconductor cu simetrie complementară
• parametri cei mai apropiați de cei ai unei familii ideale
• consum extrem de redus (100 nW în regim static, per poartă)
• gamă largă a tensiunilor de alimentare: 3-15V sau 3-18V
• posibilitatea ca în regim static numărul sarcinilor comandate să fie foarte mare
(peste 100)
• în regim dinamic, sarcina de circa 5pF a fiecărei intrări CMOS necesită realizarea
unui compromis între numărul sarcinilor comandate și viteză
• gamă largă a temperaturilor ambiante de funcționare (-40˚C ÷ +85˚C)
• nivele ale semnalelor de ieșire extrem de apropiate de 0V pentru starea 0 logic
și, respectiv, de valoarea tensiunii de alimentare, pentru starea 1 logic
Inversorul CMOS
• pereche de tranzistoare MOS, unul cu canal n și unul cu canal p
• Vi=VDD= 1L T1 deschis și T2 blocat, Vo=VSS= 0L
• Vi=VSS= 0L  T1 blocat și T2 deschis, Vo=VDD= 1L
Ambele tranzistoare sunt comandate pe grilă funcționând atât ca amplificatoare cât
și ca sarcini active unul pentru celălalt. Această particularitate face ca în stările
logice sau unul din tranzistoare să fie blocat, circuitul având un consum practic nul
de la sursa de alimentare.
În analiza inversorului se va considera că VTn=-VTp=VT
Pentru T2 → VGS2 = vI - VDD Pentru T1 → VGS2 = vI
vDS2 = vo - VDD vDS1 = vo
vGD2 = vI - vo vGD1 = vI - vo
Ecuațiile de funcționare a tranzistoarelor sunt:
Caracteristica statica de transfer
In dependenta vO(vI) avem 5 zone de functionare:
I 0  VI  VT  V0 = VDD
II VT  v i  VDD /2
 v i = 2(VDD − v 0 )(VDD − 2VT ) − VDD + VT + v 0
• Aceată ecuație se obține din egalarea curenților de drenă iDL=iDI corespunzători

relațiilor ce descriu funcționarea tranzistoarelor conform reprezentărilor din zona
II.
vI = VDD / 2  v = val.nedeterminata
III. O
V V 
v0   DD − VT , DD + VT 
 2 2 
IV.
VDD
 vI  VDD − VT  vI = VDD + VT + v0 − 2v0(vDD − 2vT )
2
V.
VDD − VT  VI  VDD  v0 = 0
dependentă de tensiunea de alimentare VDD

împărțită în cinci regiuni distincte
VTN tensiunea de prag a tranzistorului T1
VTP tensiunea de prag a tranzistorului T2
Caracteristica de transfer a porții CMOS
Tensiunea de alimentare minimă
• Dacă VDD este mai mică decât

VDDmin=VTn+|VTp|, inversorul va prezenta o
caracteristică de transfer cu histerezis, și
circuitul nu va mai putea fi utilizat ca
poartă logică
• Valoarea tipică a tensiunii de prag pentru

structurile CMOS standard este: VTn =
|VTp| = 1,5V
• VDDmin=3V
Nivelele de tensiune și marginea de imunitate la pertrurbații statice

• V0Hmin=VDD-0.5V (valoarea tipică: VDD-0.01V)
• V0Lmax=0.05V (valoarea tipică: 0.01V)
• VIHmin=70%VDD
• VILmax=30%VDD
• MZL=VILmax-VOLmax=30%VDD
• MZH=VOHmin-VIHmin=30%VDD
• Practic, imunitatea la zgomot este 45…50% din valoarea tensiunii de alimentare
Răspunsului circuitului la un impuls ideal
• Circuitul este încărcat cu o capacitate de sarcină CS

• tf și tr durata fronturilor de cădere și respectiv de creștere a impulsurilor la ieșire
• Factorii ce influențează viteza de comutare a circuitelor CMOS:
• valoarea tensiunii de alimentare
• modul de realizare a configurației (cu sau fără circuit de separare la ieșire)
• tehnologia de elaborare a structurii logice
• valoarea capacitatii de sarcina
Puterea disipată
În regim static unul dintre cele doua tranzistoare este blocat; poarta nu consumă
curent, cu excepția curentului de fugă ce se propagă prin rezistențe de ordinul
megaohmilor, rezistențele tranzistoarelor în regim de blocare
În regim dinamic, pe fiecare front de comutație crește consumul de putere. La
aceasta contribuie două cauze:
– ambele tranzistoare MOS complementare se află în regim de conducție
– apare necesitatea încărcării sau descărcării capacităților parazite de la
ieșirea circuitului și eventual a capacității de sarcină
Pt = Pcc + Pdc + Pdf
Pcc este puterea statică, disipată când circuitul este într-o stare stabilă, datorită
curentului rezidual prin tranzistorul blocat
Pdc este puterea dinamică disipată datorită încărcării și descărcării sarcinii
capacitive a circuitului
Pdf este puterea dinamică în momentul comutării circuitului, când fronturile
semnalului de comandă sunt nenule
Pcc, de ordinul nanowați (nW), datorată curenților reziduali ai joncțiunilor pn dintr-
un circuit CMOS. Valoarea curentului rezidual se poate considera proporțională
cu valoarea sursei de alimentare și își dublează valoarea la fiecare creștere cu
10˚C a temperaturii
1 Durata frontului
P df = V DD   I DDmax 
2 Perioada semnal
IDDmax curentul datorat comutării circuitului, fără a ține seama de curentul de
încărcare și descărcare a capacității parazite de la ieșirea circuitului
Deoarece durata cât cele două tranzistoare conduc simultan este determinată de
durata cât frontul semnalului se încadrează între valorile V T și VDD-VT, unde VT
reprezintă tensiunea de prag, se poate scrie:
Durata frontului V DD - 2  V T t r + t f
= 
Perioada semnal V DD T
C  V 2DD
P dc = = C  V 2DD  f
T
Factorul de încărcare
Impedanță de intrare mare, curent de intrare scăzut (10pA)
O componentă a curentului de intrare de valoare mai mare o reprezintă
curentul de incărcare-descărcare a capacității de intrare a structurilor CMOS. În
timpul comutării, capacitatea statică (tipic 5pF) crește de 5 până la 10 ori datorită
reacției prin capacitățile parazite
IOL=0,44mA, IOH= -0,5mA pentru VDD=5V;
IOL=0,9 mA, IOH=-0,9 mA pentru VDD=10V
Acești curenți de ieșire pot comanda un număr foarte mare de porți CMOS.
Având în vedere sarcina capacitivă, care este proporțională cu numărul de porți
comandate, și care are efecte negative asupra timpului de propagare și a puterii
disipate, în practică se limitează factorul de încărcare la ieșire la valori maxime de
50
Valoarea capacității totale de ieșire se poate considera maxim 8pF pe
fiecare ieșire
La conectarea unor capacități externe mari (peste 1μF), vârfurile de curent
pot atinge valori mari. Se recomandă să nu se depășească, pentru vârful de
curent, valoarea de 30mA pentru porțile standard și 100mA pentru circuitele buffer
de la ieșire.
Circuite logice CMOS
Poarta de transmisiune CMOS

Acest circuit, format în esență din două tranzistoare MOS unul cu canal p și
celălalt cu canal n, puse în paralel, permite transmiterea sau blocarea semnalului între
cele două puncte, notate intrare și ieșire
Comanda tranzistoarelor Tn si Tp și se face cu impulsuri de tact  în antifază
Conducția tranzistoarelor la poarta de transmisiune
• Pentru Φ =H si Φ/=L, adica v Φ=VDD si V Φ/=0
1. Pentru tranzistorul Tn avem:
Tranzistorul conduce dacă vGSn>VT. Aceasta implica:
vDD - v0 > VT  v0 < VDD - VT  vI < VDD - VT
2. Pentru tranzistorul Tp putem scrie: vGSp = - vI
Tranzistorul conduce dacă vGSp < - VT, unde s-a considerat că Tp are aceeași
tensiune de prag în valoare absolută ca și Tn.
Tp conduce deci pentru vI > VT.
VI 0 VT VDD-VT VDD
Tn Conduce Blocat
Tp Blocat Conduce
Rezultă că pentru orice tensiune vI  [ 0, VDD], în situația când Φ = H și Φ/ = L

există cel puțin un tranzistor în conducție, astfel încât poarta de transmisiune conduce și
v0=vI.
VI 0 VT VDD-VT VDD
Tn Conduce
Tp Blocat Conduce
Pentru Φ =L si Φ/=H, adica v Φ=0 si V Φ/=VDD

1. Pentru tranzistorul Tn avem:
vGSn=0-v0 si pentru v0 [0,VDD] rezulta vGSN [-VDD,0] .
Toate aceste valori sunt mai mici decât VT care este pozitivă și deci Tn este
blocat.
2. Pentru tranzistorul Tp putem scrie:
vGSp = VDD – vI și pentru vI [0,VDD]  vGSp [0,VDD] .
Ca urmare tensiunea VGSn este pozitivă și mai mare decât tensiunea de prag -VT
a tranzistorului . Rezultă că tranzistorul Tp este blocat.
Poarta de transmisie CMOS

VSS A
B C D
5/25
N-MOS N-MOS N-MOS
A
5/5 5/5 5/5
A F=ABCD B B Intrare Ieşire N-MOS P-MOS
+5V +5V +5V
0V +5V 0V în gol blocat blocat
UI 0V +5V +5V în gol blocat blocat
P-MOS P-MOS P-MOS UO +5V 0V 0V 0V 0V blocat
5/1 +5V 0V +5V +5V blocat 0V
B C D 0
Porţi de transmisie înseriate Buffer

a) b)
C=0 C=1
C C C C
C=0 C=1
c) d)
Poarta de transmisie CMOS:
a) structură;
b) tabelul cu semnalele aplicate și regimurile de funcționare corespunzătoare;
c) transmisia fără schimbarea căii;
d) transmisia cu schimbarea căii
Porți CMOS
VDD VDD
L 5
= P-MOS 5m
W 50 ENABLE VDD
5 50m
50 F=AB
F=A
F=A+B 5
5 B 20
A
A B 10 5
A 20
a) b) c)
a) poarta NOR; b) poarta NAND; c) poarta inversoare TSL
Seria CMOS 4000

A fost introdusă la începutul anilor ’70, fabricată cu poartă metalică, cu
tensiuni de alimentare VDD=315v asigurând o margine de zgomot de
aproximativ 1/3 VDD iar tp în domeniul 20 până la 150ns (funcție de tensiunea de
alimentare).
Deoarece curentul de comandă pe poartă este zero, factorul de încărcare
la ieșire, teoretic, este nelimitat. Totuși, fiecare poartă conectată ca sarcină la
ieșirea unei alte porți adaugă capacitatea sa de intrare, ceea ce duce la
creșterea timpului de propagare și a puterii disipate la poarta care comandă, deci
viteza de comutație a porții scade cu numărul sarcinilor comandate.
Uzual nu se construiesc porți cu mai multe de patru intrări. Intrările
neutilizate nu se lasă în gol pentru că impedanța de intrare mare face ca intrarea
liberă să floteze între 1 și 0 logic. Toate intrările neutilizate se leagă la VDD sau la
masă sau la alte intrări neutilizate.
Protectia portilor
Primele porți CMOS din seria 4000 erau susceptibile la străpungerile
statice ale stratului de SiO2 de sub poarta de comanda. Corpul uman are o
capacitate electrică de aproximativ 300pF, când se deplasează pe un covor se
poate încărca electrostatic până la ordinul kv
Această tensiune electrostatică prin descărcare pe stratul de SiO2, de
ordinul m, îl poate străpunge. Protecția împotriva străpungerilor adusă porții
constă în introducerea diodelor de descărcare pe intrare.
Pentru mărirea vitezei de lucru poarta de comandă a fost realizată din
polisiliciu iar ieșirea a fost dublu buffer-ată, pentru a putea comanda sarcini TTL.
Prin îmbunătățiri tehnologice succesive, după seria 4000 au aparut seriile
HC (High Speed CMOS) și AC (Advanced CMOS) cu tensiuni de alimentare între
2  6v
4000/74C(S) HC/HCT(LS) AC/ACT(ALS) VSS
D2
tp [ns] 120 8 3
Pd cc 5Nw/poartă 10W/poartă 50W/poatră Intrare 100 170
F
Pd ca (1MHz) 1mW/poartă 2mW/poartă 3mW/poartă Rezistenţ Diodă şi D1
M [V] 1,5 0,9/0,5 0,9/0,5 ă din rezistenţ
polisiliciu ă GND
difuzate
a) b)
Serii CMOS
S-a căutat ca aceste serii să fie compatibile și pin la pin cu seriile TTL, totodată
să aibă și aceleași niveluri de tensiune și , obținându-se astfel seriile CMOS:
74C, HCT, ACT.
Există corespondența următoare între TTL și CMOS:
– 74TTL(S)  74C;
– 74TTL(LP)  HCT;
– 74TTL(ALS)  ACT,
Valorile din figură sunt măsurate pentru iar sarcina este (echivalentul a zece
porți conectate pe ieșire).
Majoritatea dispozitivelor VLSI actuale (microprocesoare, memorii, dispozitive
semi- dedicate – semi-custom) sunt realizate în tehnologie CMOS, deoarece la
un număr mare de dispozitive pe cip se poate asigura o valoare relativ redusă
pentru .
Exista și dispozitive care combina atât tehnologia bipolara cât și cea
CMOS. Aceste dispozitive, referite BiCMOS, combina avantajele tehnologiei
bipolare (viteza și capacitatea de comanda a sarcinilor) cu cele ale tehnologiei
CMOS (puterea disipata redusa și margine de zgomot marita).
CURS 12 (penutimul curs): Familia de circuite logice I2L

CMOS-urile sunt bune pentru ca au impedante de intrare foarte, foarte mari,
impedante de iesire cat se poate de mici si gradul de incarcarea unei iesiri CMOS e foarte
mare: zeci de intrari de CMOS pot fi comandate de o singura iesire.
Integrated Injection Logic (IIL, I2L, I2L)
Circuitele integrate realizate in IIL sunt realizate numai cu tranzistoare bipolare
PNP si NPN.
Avantaje:
- Nu avem nevoie de difuzii suplimentare pentru izolarea componentelor
- Structura nu foloseşte decât tranzistoare ca elemente componente ale
circuitului.
- Aceasta tehnologie ne permite sa obtinem o densitate foarte mare de elemente
E ceal mai simplu dispozitiv IIL. Componenta de bază a acestei familii de circuite o
constituie inversorul.
T2- face parte dintr-un lant de tranzistoare si cunostea doar 2 regimuri: blocat cand
nu conduce sau saturat, cand conduce cu toti purtatorii de sarcina disponibili in jonctiuni.
In saturatie, curentul e constant.
Cand T2 e saturat, colectorul e tras la masa prin intermediul jonctiunii colector-baza-
emitor. Nivelul logic este dat de tensiunea de saturatie a tranzistorului – se numeste
nivelul logic L (low).
Cand T2 e blocat, atunci borna de colectare ramane in aer. Practic tranzistorul e
intrerupt, blocat. Baza tranzistorulul IIL e alimentata printr-un generator de curent
constant: I0 de la plus. Daca baza tranzistorului e trasa la masa, fie direct subcircuitata,
fie direct prin tranzistorul anterior, tranzistorul se blocheaza si atunci colectorul ramane
in aer.
Tensiunea colectorului depinde de urmatoarea conexiune: daca T2 merge la un
urmator tranzistor care are, de asemenea, baza alimentata prin generatorul de curent,
atunci: tranzistor intrerupt, inseamna ca se va gasi la borna aceasta de colector tensiunea
baza-emitor a tranzistorului urmator. Daca acest colector este in gol, deci nu exista T3,
avem circuit intrerupt. Dpdv electric, nivelul low corespunde unui scurt-circuit intre iesire
si masa, iar nivelul high corespunde unui circuit intrerupt. Deci asa functioneaza
inversorul IIL.
Pentru tranzistorul anterior saturat, practic baza: T2 e pusa la masa si atunci
generatorul de curent nu mai injecteaza curent in baza tranzistorului, ci direct in masa.
Baza nefiind polarizata, tranzistorul este blocat si atunci iesirea e in gol. Curentul nu mai
curge prin jonctiunea colector-emitor-masa, ci prin jonctiunea baza-emitor a
tranzistorului. Tranzistorul polarizat conduce, colectorul e tras la masa samd.
Realizand un tranzistor multi-colector, putem jongla cu aceste functii si sa cream niste
dispozitive mai complexe.
Realizarea generatorului de curent constant
Se realizeaza tot cu un tranzistor. Din moment ce tranzistorul noastru IIL e NPN, pt
generatorul de curent folosim un PNP. Din exteriorul circuitului integrat, avem o borna
care duce la toate tranzistoarele care formeaza generatoarele de curent pentru toate
fazele. Baza acestui tranzistor pentru polarizare e dusa la masa. Colectorul tranzistorului
e adus la baza tranzistorului nostru de lucru si atunci: din aceasta rezistenta externa se
poate control curentul care curge catre baza tranzistoarelor noastre de lucru.
2
Inversorul I L multicolector:
a) schemă;
b) structură.
Circuitul integrat, acea placut/ ace cip care formeaza integratul se poate contrui foarte
simplu. Transizotul PNP reuseste sa genereze curentul in baza tranzistorului de lucru.
Avem aici 3 inversoare de tip IIL multicolector: toate realizeaza inversari. Borna de
intrare A – borna de iesire non A, borna de intrare B – borna de iesire non B. Dar aceste
2 tranzistoare au mai multe colectoare.
A treia pereche de multicolectoare: non A, non B. Din moment ce cele 2 colectoare
sunt aduse impreuna, noi avem un SAU aici. Oricare dintre aceste colectoare e tras la
masa, baza tranzistorului e trasa la masa si atunci avem A+B la iesire.
Dincoace, pentru ca avem acest A SAU B va fi negat pentru ca e vorba despre aceste
doua colectoare , daca si A si B sunt 0, nu exista legaturi catre masa, iesirea o sa fie un
fel de high, un fel de 1. Oricare dintre aceste 2 baze trece pe 1, se deschide tranzistorul,
borna e trasa la masa, deci avem un A SAU B negat. Deci am reusit in tehnologia IIL sa
construim o poarta SAU cu iesiri adevarate, cu iesiri negate. Deci pe al treilea inversor
obtinem A SAU B, pe urm intrare obtinem A SAU B negat si datorita multicolectoarelor,
obtinem A negat si B negat. Avem circuit cu o structura cu 4 iesiri.
Valoare curentului care intra in toate bazele se poate ajusta cu acea rezistenta Rext. Deci
intreaga suma a curentilor de emitor e inchisa prin aceasta rezistenta si asa putem
deduce curentul sosit din exterior tinand cont de factorii de amplificare si de alti asemenea
parametrii.
Structura e foarte importanta pentru ca circuitul se adapteaza unor conditii diferite. Practic
curentul merge pe 6 decade, ci microAmperi sau Amperi. Deci grad de integrare foarte
mare, simplitate a structurii, aplicatii flexibile. Evident trebuie sa avem grija de puterea
disipata si de curentii pe care ii avem de suportat, produsul dintre putere si timp de
propagare este constant. Va trebui sa lucram cu acesti parametrii ca sa ajustam timpul
de propagare, dar trebuie sa pastram si o anumita putere utila.
Concluzie: se realizeaza exclusiv cu tranzistoare PNP, NPN care ne ajuta sa avem
densitate foarte mare de elemente si trebuie sa fim atenti la valorile tensiunilor high
si low; in functie de interconexiuni, aceste tensiuni pot vaea diverse valori.
Elementul de baza e inversorul care e de fapt un tranzistor cu emitorul la masa si
cu baza disponibila la o borna, dar alimentata in permanenta printr-un generator de
curent de la plus, in rest, baza in aer, baza la masa. Aici e diferenta dintre cele 2
moduri de functionare: saturat sau blocat. Structurile interne sunt ff simple.
CURS 13: Penultimul curs: Familia de circuite logice ECL -

Tehnologia ECL
Tehnologie mai pretentioasa, dar sunt foarte utile.
Circuitele combinationale ofera la iesire combinatii ale semnalelor de intrare. Se pot
construi doar din porti logice elementare SAU-NU.
Circuitele secventiale tin cont si de starea in care se afla circuitul. Sunt compuse tot
din porti logice elementare SAU NU.
Diferenta dintre cele 2 consta in modul de interconexiune. Daca interconectam iesirea
unei porti cu intrarea celeilalte si iesirea acelei porti cu intrarea primei, deja obtinem acele
reactii pozitive incrucisate care pot fi galvanice pentru circuitele bistabile sau pot fi una
galvanica si una RC pentru circuitele monostabile si ambele reactii pozitive realizate in
RC pentru astabil.
Portile logice pot fi realizate in tehnologie TTL, CMOS, MOS, NMOS, PMOS, IIL
.
2 porti NOR cu reactii pozitive incrucisate formeaza un circuit basculant RS.
ECL = Emitter-Coupled Logic)
Vom avea 2 tranzistoare NPN sau PNP cu emitoarele conectate impreuna.
Marele avantaj al ECL = viteza foarte ridicata.
Explicarea unor fenomene fizice:
Noi trebuie sa comutam tranzistoarele din structura acestui dispozitiv, sa le inchidem,
sa le deschidem. Timpul de comutatie inversa e mai mare decat cel de comutatie directa
pentru ca: la comutatie inversa noi trebuie sa blocam tranzistorul, deci trebuie sa scoate
repede sarcina stocata in baza tranzistorului (lucreaza in saturatie). Inseamna ca toti
purtatorii de sarcina pe care jonctiunile colector-baza si baza-emitor le pot da, circula
cand tranzistorul e in saturatie. Dar daca vrem sa blocam, atunci trebuie sa furam repede
sarcina surplus care se afla pe baza tranzistorului (o scoatem prin baza). Insa, sarcina
purtatorilor majoritari stocati in baza unui tranzistor in saturatie, nu vor putea fi eliminati
in intregime imediat, deci trebuie gasita o alta modalitate de lucru si anume regimul activ
normal. Practic, noi nu trebuie sa aducem tranzistorul in saturatie sau blocare. Noi o sa
lucram in regim activ normal.
VCC = +5V VBE
VT
RC1 1k 1k RC2 IE1 =100IE2 IE =IES e
VO1 VO2 IE
VR VBE = VT ln
Vin T1 T2 IES
IE1 IE2
VT =0.026V
IEE REE I la T = 27C
IE1 = IE2 =IEE = EE
2 UBE1
VEE = -5V
VR -120mV VR VR +120mV
a) b)
Funcţionarea circuitului ECL: a – structura amplificatorului diferenţial; b – comutarea
curenţilor pe caracteristica de transconductanţă
Structura amplificatorului diferenţial in care cele doua emitoare ale tranzistoarelor sunt
conectate impreuna si fie printr-o rezistenta de emitor fie printr-o sursa de curent de
emitor sunt conectate la o sursa VEE de -5V. EE= emitor-emitor, CC=colector-colector.
Avem o tensiune pozitiva de alimentare si una negativa, deci ne trebuie o sursa dubla de
alimentare pentru ca tensiunile vor fi intre masa, adica punctul comun al celor doua surse
si terminalele acestui dispozitiv. Practic, amplificatorul diferential e comandat, pus in
miscare de tensiunea diferenta intre prima baza si a doua. Dar se poate fixa una din
tensiunile de referinta. Sa presupunem ca tensiunea de intrare pentru a doua baza este
VR. Cealalta tensiune poate sa se afle deasupra lui VR sau sub si atunci tranzistorul care
primeste mai multa tensiune pe baza decat celalalt, se va deschide mai mult. Tranzistorul
care primeste mai putina tensiune decat celalalt, se inchide mai mult. Daca tensiunea de
intrare de pe primul tranzistor e egala cu tensiunea de referinta, atunci curentii prin cele
2 tranzistoare sunt perfect egali. IE1=IE2 care o sa fie curentul total fe emitor impartit la
2. Astfel alegem rezistentele de colector si rezistenta de emitor incat tranzistoarele sa nu
intre in saturatie pt ca un tranzistor saturat e greu de desaturat, de blocat pt ca in saturatie
e foarte multa sarcina inghesuita in regiunea de baza a acestuia. Daca se vrea blocarea
unui rezistor saturat, trebuie sa dam afara toate sarcinile din baza si asta nu se poate
foarte repede (timpul de comutatie de la saturat la blocat e destul de lung). Dar, noi nu
lucram in saturatie, asa ca ne uitam doar la diferentele de tensiune dintre primul tranzistor
si al doilea (ne referim la baza). Nisre variatii foarte mici ale tensiunii pe prima baza, duce
la variatii foarte mari ale curentului in intregul dispozitiv. Practic, doar 60 miliV variatie a
tensiunii baza-emitorprovoaca o modificare de 10x10 a curentului de baza. Si asa ne
gandim si la factorul de amplificare a tranzistorului, atunci spunem ca o variatie de 120
miliV va produce niste curentii de colector in stanga IC1 de 100x mai mari decat IC2. Deci
se reuseste blocarea aproape completa a unui tranzistor si deschiderea aproape
completa a celuilalt.
Daca tensiunea de intrare creste pe tranzistorul 1, atunci curentul prin acest tranzisor
este cam de 100x mai mare decat celalalt. Daca tensiunea scade sub valoarea tensiunii
de referinta, acest tranzistor este aproape blocat si aproape tot curentultrece prin celalalt
tranzistor. Deci comutatia structurii ECL se manifesta prin saltul curentului prin cele 2
ramuri. Tensiune de intrare usor pozitiva cu 120V, curentul circula prin T1, tensiune mai
mica de 120V, aproape tot curentul circula prin ramura 2. Astfel se realizeaza comutatia.
Datorita faptului ca lucram in regim activ normal, comutatiile se pot realiza foarte repede
pentru ca cantitatea de sarcina aflata pe baza acestor tranzistoare, e foarte mica. Deci
se reuseste construirea unui comutator de curent care trece cand prin primul tranzistor,
cand prin al doilea.
Sunt niste ecuatii prin care se poat calculat tensiunile si ecuatiile de intrare, iesire samd.
Dacă generatorul de curent este implementat ca o rezistenţă de valoare ridicată REE,
conectată la VEE atunci:
VR − VBE − VEE VR − VEE
IC  I E =  pentru VBE  VEE
REE REE
Tensiunea de ieşire va fi cuantizată în cele două niveluri logice:
VOH = VCC
RC
VOL = VCC − I C RC = VCC − (VR − VEE )
REE
RC
V0 = VOH − VOL = (VR − VEE )
REE
!!!De retinut: Cele 2 tranzistoare lucreaza in regim activ normal.
Din cauza acestei tehnologii foarte pretentioase, sunt deavantaje fff mari, dar nicio alta
structura nu va putea sa lucreze atat de rapid pe cat poate ECL.
Tensiunea low e dependenta de raportul dintre rezistenta de colector si rezistenta de
emitor.
La proiectarea circuitelor ECL trebuie sa tinem cont de faptul ca tensiunile de high si low
nu sunt chiar compatibile. Si atunci daca vrem sa interconectam mi multe astfel de
structuri ECL, va trebui sa realizam etaje de deplasare a nivelului.
“dirty” VCC1 = GND
“clean”
VCC2 = GND
R1 R2 R7
220 245 220
VO1 T5 T6 A
VO2
(OR)
(NOR) T4
A (OR)
D1 (NOR)
T3 T1 T2
B D2 B
R5 R5 R4 R3 IE R6 R8 R5
sau R4 50K 50K 779 RE 6,1K 4,98K sau R4
a) VEE = -5,2V VOH /VOL = -0,9V/-1,7V

[V]
VO VIH /VIL = -1,2V/-1,4V
VOH MH /ML = -0,3V/0,3V
VO1 VO2 (OR)
-1V VO = 0,8V
Fan-out = 10
VEE = -5,2V
VO1 VO1 (NOR)
VOL PD = 24mW
-0,5V -1V 0V [V] tP = 2 ns
-2V
-2V Vintr. PDP = 48 pJ
VR = -1,32V
b) VIL VIH
Poarta OR/NOR din seria ECL10K;
a – structura, b - caracteristica de transfer.
serie 10K se refera la parametrii acestei serii cu tensiuni, curenti samd. Important e
ca: se observa structura diferentiala realizata cu T1 si T2, cu emitoarele conectate in
comun. Baza lui T2 e alimentata de caderea de tensiune pe rezistenta R6 si aceasta
rezistenta e alimentata prin generatorul de curent constant realizat cu T4 si piesele
inconjuratoare. Deci, tensiunea de Referinta e obtinuta cu acest dispozitiv, sursa de
curent constant care debiteaza pe o rezistenta fixa....curent constant, rezistenta fixa =>
cadere de tensiune fixa, R tensiunea de Referinta e fixa. Tranzistorul T1 are baza
conectata la masa prin rezistenta R4 de 50Kohmi, dar tensiunea A poate sa creasca
deasupra tensiunii de referinta sau poate sa scada sub. La cresterea lui A teste valoarea
tens de referinta, T1 se deschide mai mult decat T2, curentul comuta prin T1. Daca A
coboara sub valoare tensiunii de referinta, curentul comuta prin tranzistorul T2.
Iesirile se obtin pe comutoarele celor 2 tranzistoare si valorile tensiunilor obtinute de
la baze si colectoare difera. Va trebui pe colectoarele tranzistoarelor sa aduc alte
tranzistoare care sa duca spre Vcc1 si avand tensiune pe baza data de aceste 2
rezistente de colector ale tranzistoarelor in ECL, sa poata fi deschise sau inchise. Pe
iesirile acestor emitoare se obtin cu valorile tensiunilor de iesire translatate. T3 se afla
conectat in paralel; daca tensiunea pe B urca putin mai sus, aproape tot curentul e tras
prin T3, daca B coboara, trebuie sa vedem ce face si A ca sa vedem daca curentul o sa
comute in tranzistorul al doilea. Datorita faptului ca cele 2 tranzistoare: T1, T3 sunt
conectate in paralel, inseamna ca oricare dintre ele intra in conductie si va determina
comutarea curentului din ramura 2 in ramura 1.
Functia structurii ECL: poarta OR. Daca oricare dintre intrarile A sau B urca pe
nivel 1, atunci tot curentul este tras prin acest tranzistor ramura 1. Prin ramura 2,
curentul cade. Datorita acestei conexiuni, tranzistorul T6 se deschide si atunci la borna
de iesire OR o sa incepem sa avem un 1 logic. Dar se observa ca sunt 2 iesiri. T6 e
alimentat prin rezistenta de colector R2, T5 prin rezistenta R1. Din moment ce curentul
a fugit dincoace, adica dintr-o parte in cealalta, acest tranzistor se inchide acum si
iesire NOR e trasa la masa. Deci avem un circuit de tip OR/NOR; prin tehnologie ECL,
am reusit sa obtinem un dispozitiv cu o poarta OR si NOR care are un avantaj enorm
fata de toate celelalte studiate pana in prezent si anume VITEZA (poate lucra cu
frecventa pana la un GHz). Dar trebuie alimentat cu surse negative: cu 2 trasee de
masa pentru ca in etajul diferential nu exista salturi mari de curent pentru ca acest
curent de emitor total, fie trece printr-o ramura, fie trece prin cealalta. Deci de la Vcc2
pana la Vee, tot timpul o sa circule acelasi curent numai ca: caderile de tensiune pe
rezistentele de colector vor inchide sau vor deschide tranzistoarele T5, T6; curentii prin
aceste tranzistoare sunt mari si atunci comutarile intre deschiderile si inchiderile
tranzistoarelor T5, T6 o sa dea la salturi foarte mari de curent asa ca va trebui sa
separam sursa de tensiune curata care alimenteaza doar ECL-ul, de sursa de tensiune
„dirty” care alimenteaza doar tranzistoarele T5, T6 care au ca functie generarea
semnalelor de iesire. Aceste tranzistoare sunt conectate intre Vcc1 si Vee.
Cand se deschide unul si se blocheaza celalalt, apar salturi mari de tensiune si
curent. Ca sa nu tulburam functionarea ECL-ului, va trebui sa separam circuitele de
executie de circuitul de generare. Sunt foarte multe precautii de asigurat.
Daca vrem sa conectam cumva mai multe porti impreuna, le putem conecta astfel:
X
T1 T2
F1 F2
R1 R2
VEE
O iesire de la acel GROUND, tranzistor emitor ramas in aer, de la un alt etaj vine
tot asa: colector tranzistor emitor ramas in aer. Daca vrem sa facem o functie SAU
cablat, putem foarte bine sa unim iesirile acestor porti pentru ca avem emitor in gol. N-
avem decat sa punem o singura rezistenta de emitor in locul celor doua si atunci pe
iesirea X, daca ambele tranzistoare sunt blocate, X-ul e tras la masa. Daca cel putin
unul dintre tranzistoare e activat, iesirea X e trasa la plus. Practic putem avea
rezistente FULL UP, adica trase in sus si FULL DOWN, trase in jos si putem obtine
functia SAU cablat cu un singur rezistor FULL DOWN.
Poarte ECL e un emitor gol.
POARTA SI -avantaj: VITEZA
VCC
R1
RC1 R2
VC1 T3 -0.35v
T4 -0.7v VC2
-1.5v A T’1 T5
T2 D1
F1=AB VBB=-1,1v F2=AB
B T7 D2
T’2 VBB’=
T6 T1 =-1,85v
R0 -1.45v RE RS R2 R0
-2.25v
VEE
În afara porţii ECL fundamentale, familia de circuite logice ECL oferă posibilitatea
obţinerii funcţiei logice ȘI şi ȘI-NU direct de la cele două ieşiri, prin înlocuirea
rezistenţei RE cu un alt amplificator diferenţial. În acest caz se obţin circuite ECL în
serie.
Conectarea în serie a două amplificatoare diferenţiale trebuie însoţită de o
deplasare a nivelului tensiunii de intrare şi de referinţă a noului amplificator pentru ca
tranzistoarele T1’ şi T2’ să nu se satureze. Deplasarea de nivel se realizează cu ajutorul
căderilor de tensiune pe joncţiunea bază-emitor ale tranzistoarelor T6 şi T7. În acest
caz tranzistoarele T1’ şi T2’ sunt comandate în bază cu tensiuni mai negative faţă de
tensiunea de intrare, respectiv prima tensiune de referinţă VBB.
1. Dacă la ambele intrări A şi B se aplică nivel logic superior (-0,7 V), atunci
tranzistoarele T1 şi T1’ conduc, fiind polarizate direct, şi curentul de emitor IE va
circula prin rezistenţa RC1. În colectorul tranzistorului T1 se obţine potenţialul VC1 =
-0.8 V, iar în colectorul tranzistorului T2 un potenţial de aproximativ VC2 = 0 V,
deoarece tranzistorii T2 şi T2’sunt blocaţi.
2. Dacă la cel puţin o intrare se aplică nivelul logic inferior (-1,5 V), unul dintre
tranzistoarele T1 şi T1’ va fi blocat, iar unul din tranzistorii T2 şi T2’ va conduce. În
acest caz curentul de emitor va circula prin rezistenţa RC2 pe una din următoarele
căi:
prin tranzistoarele T2 şi T1’ dacă la intrare se aplică nivelurile logice VA = VL (-1,5 V) şi VB
= -0,7 V.
prin tranzistorul T2 dacă la intrare se aplică nivelurile logice VB = VL (-1,5 V) şi VA pe
oricare nivel logic.
3. Dacă la ambele intrări A și B se aplică nivelul logic inferior, atunci tranzistoarele T2
şi T2’ conduc, iar curentul de emitor va circula prin rezistenţa RC2.
A B F1 F2
L L H L
L H H L
H L H L
H H L H
Decodificator octal cu trei intrări si 8 iesiri
R R R R R R R R
ABC ABC
ABC ABC ABC ABC ABC ABC
(7) (6) -1.1v
-1.1v (4) (5) (3) (2) (1) (0)
A T1 T’1 T2 T’2 T3 T’3 T4 T’4
VBB VBB
B -0,75v
T5 T’5 T6 T’6
-0.7v
VBB’
-1.5v
C -1.5v
T1 VBB”
-2.25v
-3v IE
Decodificator = un dispozitiv care transforma un cod in informatia initiala.

Decodificatorul octal primeste un cod format din 3 biti si in functie de acesti biti,
urmeaza sa activeze una dintre intrari. Are iesiri negate, deci iesirile neactivate se
gasesc la plus si gasirile activate se gasesc la LOW.
Interconectarea circuitelor ECL
Circuitele ECL reprezintă următoarele caracteristici:
➢ Modul de alimentare asigură performanţe foarte bune şi o bună comportare la
zgomote.
➢ Nivelurile logice se modifică neglijabil cu tensiunea de alimentare (pentru VEE
variabilă cu ±10%) şi temperatura de lucru (între 0ºC și 75ºC).
➢ Ele generează zgomote foarte mici.
➢ Timpul de ridicare este mai mic, ceea ce reduce constrângerea privind modul de
implantare şi cablare.
➢ Intrarea este protejată printr-o rezistenţă de 50 kΩ, ceea ce permite lăsarea
intrărilor neutilizate în gol.
➢ În raport cu familia TTL, raportul dintre saltul de tensiune şi zgomot este mai bun,
15,6% pentru ECL față de 10% pentru TTL.
➢ În general tensiunea perturbatoare intervine sub formă de energie perturbatoare.
În ceea ce priveşte ECL, zgomotul se aplică pe o intrare cu o impedanţă ridicată,
faţă de TTL. În consecinţă, tensiunea dezvoltată este redusă. Mai mult, timpii de
ridicare şi coborâre ai semnalelor în raport cu excursia nivelurilor logice este mai
mică comparativ cu TTL (183 mV/ns faţă de 1000 mV/ns la TTL). Datorită acestor
două aspecte fundamentale, în practică se constată că imunitatea la zgomot a
circuitelor ECL este tot aşa de bună ca a celor TTL.
15cm 15cm
RP=510 AT=50
VEE=-5,2V a) VTT=-2V b)
30cm
RS=50
RP=510
VEE=-5,2V c)
Principiul de interconectare a două circuite ECL.
Z0
Z0
RT RT
RT=Z0 2 2
VTT=-2v VTT=-2v
VTT
RT
RT
VTT
Interconexiunea prin cablu coaxial.
50
-2v
a)
-2v
50
VEE 510
b)
100
VEE 510 RT
c)
RT
VTT
Interconexiunea prin fire răsucite.
CURSUL 14:ULTIMUL CURS Interconectarea familiilor de

porţi logice
Cele mai frecvente interfaţări se realizează între TTL şi CMOS şi invers.
Prin interfaţare trebuie să se compatibilizeze nivelurile de tensiune si să se asigure
curenţii necesari.
Dar conectarea porţilor din familii diferite, pentru o funcţionare corectă,
necesită uneori utilizarea unor circuite de interfaţare.
Circuitele de interfatare aduc nivelurile de tensiune si curentii la valorile necesare.
Trebuie sa fie compatibilizate.
Se ia în discuţie situaţia când porţile din seriile TTL standard, TTL(LS)-Load
Schottky, TTL(AS)-Advanced Schottky, TTL(ALS) sunt comandate de la o
poartă 74HCMOS
Diodele Schottky asigura viteza mai mare de comutatie. LS-puter mai mica,
TTl(AS)-caracteristici avansate si viteza mai mare, TTL(ALS)-cele mai bune.
TLL recunosc o tensiune alimentare de pana la 5V, CMOS merg pana la
15V. Deci trebuie redusa tensiunea de alimentare a CMOS-ului, alimentam totul la
5V. Apoi mai trebuie verificati si alti parametri: marginile semnalelor; tensiunea de
intrare pentru un nivel maxim e pt CMOS de 3,5V, iat la TTL e 2V; tensiunea
maxima la intrare pentru nivelul low e 1V pt CMOS si 0.8V pt TTL. Deci daca vrem
sa avem o tensiune care sa fie socotita LOW, trebuie sa mearga mai jos decat cel
mai mic nivel al acestei valori, adica sub nivelul TTL-ului.
Parametru 74HCMOS 74TTL 74TTL(LS) 74TTL(AS) 74TTL(LAS)
VIHmin 3,5 v 2v 2v 2v 2v
VILmax 1,0 v 0,8 v 0,8 v 0,8 v 0,8 v
VOLmin 4,9 v 2,4 v 2,7 v 2,7 v 2,7 v
VOLmax 0,1 v 0,4 v 0,4 v 0,4 v 0,4 v
IIhmax(curentii de 1 A 40 A 20 A 200 A 20 A
la intrare)
IIlmax(crt de - 1 A - 1,6 - 400 A - 2 mA - 100 A

iesire) A
IOHmax(crt de - 4 mA - 400 - 400 A - 2 mA - 400 A

iesire) A
IOLmax 4 mA 16 mA 8 20 mA 4 mA
mA
CMOS-urile au portile izolate, deci e clar ca nu vom avea curenti de intrare decat
acea conductie parazita care s-ar putea sa mai existe prin straturile de oxid de semi-
conductor. De aceea curentii de intrare sunt de ordinul microA.
Curentii iesire sunt micuti la CMOS, dar la unele TTL sunt comparabili. Atunci camd
suntem la HIGH si LOW: TTL suporta curenti putin mai mari, CMOS putin mai mici.
Comanda porţilor din familia TTL de la porţi din seria 74HCMOS
TTL(LS) TTL(ALS)
TTL 1 TTL(AS) 1
HCMOS 1 HCMOS 2 HCMOS 1 HCMOS 2
3 3
2 2
FE=2 FE=2
FE=10 10 FE=40 40
a) b) c) d)
Cate porti poate comanda o singura iesire a circuitului nostru?

a. FE OUT=2: Un CMOS poate sa comande foarte frumos 2 porti TTL pentru ca:
curentii de intrare pentru TTL sunt cam mari, iar curentii de iesire ai CMOS-ului
sunt cam micuti.
b. FE=10: O iesire de poarta HCMOS duce 10 porti TTL
c. FE=2: Curentii de intrare sunt cam mari si atunci o poarta CMOS suporta doar
doua porti TTL.
d. FE=40:
Se parcurg pentru analiză următorii paşi:
1. Trebuie sa adaptam nivelurile de tensiune.
Pentru starea HIGH, CMOS asigura 4.9V> ceea ce suporta intrarea TTL-ului.
Poarta CMOS asigura nivelurile de tensiune HIGH pentru TTL.
Pentru starea LOW, CMOS da 0.8V < acel prag pe care suporta TTL: 0.8V. poarta
CMOS asigura nivelul de tensiune LOW pentru comandarea TTL-ului.
Deci si in HIGH si in LOW, CMOS-ul asigura interfatarea.
Dar daca tensiunea de alimentare a CMOS-ului depaseste 5V, atunci va trebui sa
conectam intrarea TTL-ului cu o dioda la +Vcc (tensiunea de alimentare) astfel
incat catodul sa fie adus la tensiunea + a TTL-ului. Tensiunile de comanda la nivel
HIGH sa fie limitate la 5V+ Vd(on) (tensiunea de conditie pe dioda) pentru ca nu
avem voie ca sa depasim tensiunea de alimentare. Daca e necesar sa folosim in
CMOS, trebuie sa ne asiguram ca dam TTL-ului ceea ce ii trebuie.
Incarcarea la iesire
2. Determinarea factorilor de încărcare la ieşiri – FE – pentru situaţiile analizate:
Daca incercam sa comandam o poarta TTL standard (fig a): (factorul de

incarcare se refera la numarul de porti care pot fi comandate de catre o iesire a
portii pe care o studia) CMOS-ul ofera la iesire 4mA, o poarta TTL are curent de
intrare 1,6mA. Factorul de incarcare se calculeaza astfel: ce dau la iesirea portii
CMOS/ ceea ce e necesar la intrarea portii TTL: 4/1.6=2,.. Deci putem comanda
de la un CMOS 2 porti TTL. Daca am incerca sa comandam mai mult de 2, curentii
insumati ai TTL-urilor depasesc capacitatea de iesire a CMOS-ului si parametrii
CMOS-ului incep sa scada, poarta intra in suprasolicitare si apar alte fenomene.
Daca incercam sa comandam o poarta TTL(LS)( fig b):CMOS-ul imi da 4miliA,
TTL-ul absoarbe 400microA....=> FE=10
Daca incercam sa comandam o poarta TTL(AS)( fig c): CMOS 4miliA, TTL da
2 miliA...=> FE=2
Daca incercam sa comandam o poarta TTL(ALS)( fig d): CMOS 100microA, TTL
da 4 miliA...=> FE=40
Comanda porţilor din seria 74HCMOS de către porţi din familia TTL
CMOS
VCC VCC IIL
1
TTL RP TTL IRp
CMOS IIL
IOL 2
starea H VILmax-ML IIL
a) b) N
Deci practic, daca vreau sa am putere redusa si factor de incarcare mare, e

recomandata folosirea ALS.
Daca vreau sa interconectez un TTL care sa comande CMOS-ul: nivelurile de
tensiune sunt ok; pentru starea LOW, TTL-ul asigura 0.4V. CMOS cere un nivel maxim
de 1V; pentru starea HIGH, tensiunea pe care ar putea-o asigura CMOS-ul este 2.4-
2.7V, mai mica decat pragul pe care TTL-ul il considera ca fiind HIGH, deci e o
problema. Si atunci trebuie compatibilizate nivelurile de tensiune: conectam intre
iesirea CMOS si +, o rezistenta de tragere Rp (pull-up). Atunci cand TTL trece pe 1
logic cu acel prag pe care il are el, daca nu e trasa spre masa tensiunea CMOS-ului,
va fi tras spre + rezistenta pull-up si se rezolva compatibilizarea.
In starea LOW, poarta TTL trebuie sa absoarba acel curent ai rezistentei de
tragere la + si curentii de intrare in portile CMOS. Si atunci tensiunea de iesire ar trebui
sa fie cea corespunzatoare.
Din relaţia: Rp(IOL(TTL)+N•IIL(CMOS)|VCCmax-(VIL(max)CMOS-ML)|  valoarea lui Rp
pentru un număr de porţi CMOS. – asta nu ne-o cere
Aceasta problema de interfatare a circuitelor din diverse familii nu e simpla deloc.
Trebuie studiati parametrii de catalog, trebuie comparate pragurile de tensiuni la
care intrarile pot fi considerate HIGH sau LOW,pentru ca nu mergem chiar pana
la 0 sau +, avem acele praguri pentru iesiri trebuiesc studiate, sa vedem ce
inseamna HIGH, LOW pentru cele 2 familii pe care le interconectam si trebuie sa
fim foarte atenti la curentii care ii pot debita iesirile si pe care-i pot absorbi intrarile.

Electronică Digitală 2 PDF

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Electronică Digitală 2 PDF

Încărcat de

Drepturi de autor:

Formate disponibile

Electronică digitală 2

Etapele metodei organigramei:

• Construirea diagramei de stări, pornind de la datele temei date

Noua diagramă a stărilor:

La întocmirea matricilor de tranziţie se folosesc diagramele VID (Variabile Incluse în

Scriem ecuaţiile de stare

Celulele care conţin aceeaşi expresie logică se

Făcând un SAU între termenii obţinuţi, obţinem ecuaţiile:

SE REALIZEAZĂ SCHEMA CU PORȚI LOGICE (curs 1.4)

Obţinerea ecuaţiilor de ieşire:

Ieşirile automatului sunt semnalele Ms şi Md (comandă rotire dreapta şi stânga a

x1x2 x3x4 00 01 11 10 x1x2 x3x4 00 01 11 10

x1x2 x3x4 00 01 11 10 x1x2 x3x4 00 01 11 10

x1x2 x3x4 00 01 11 10 x1x2 x3x4 00 01 11 10

Ms = x1 x 2  x 4 + x1 x 2  x3 + x1 x 2  x3  x 4

CURS 3 : Utilizarea decodificatoarelor la sinteza circuitelor secvențiale

Utilizarea decodificatoarelor de stare simplifică sinteza circuitelor secvenţiale sincrone.

Pentru exemplul considerat se va studia implementarea automatului folosind circuitul

Notăm cu P0 până la P7 produsele standard pe care le obţinem la ieşirea

Obţinem următoarele ecuaţii:

variabilă 0→1 => se activează J

La scrierea acestor ecuaţii se observă că produsul logic dintre o stare şi un semnal de

Întrucât stările sunt decodificate, expresiile variabilelor de ieşire se exprimă direct în

Teoremele lui de Morgan : ; .

Multiplexoarele folosite în rezolvarea problemei vor fi de tipul SN74151, cu 8 intrări de

Numărătorul sincron cu încărcare paralelă SN74163 are:

4 ieşiri de date: QA, QB, QC, QD

o intrare de încărcare paralelă: LOAD

4 intrări de date: DA, DB, DC, DD LOAD CLR 3 2 1 0 CLK COUNT

o intrare de numărare: COUNT

Dacă la terminalul de încărcare se aplică nivel logic scăzut (LOAD=0) pe frontul

De notat faptul că intrările de încărcare paralelă sunt separate, pe când intrările de

Când se aplică semnal 1 logic la intrarea de numărare (COUNT=1) conţinutul

Pentru ca numărătoarele binare cu încărcare paralelă să poată fi utilizate la memorarea

Din diagrama stărilor se observă că secvenţa de numărare este:

M0 -> M1 -> M2 -> M3 -> M4 -> M5.

Salturi există între stările:

Diagrama stărilor e aceași. Numărătorul gestionează variabilele de intrare care vor da

Numărătorul are și o intrare de încărcare paralelă LOAD. Aceasta funcționează invers

Multiplexoarele au ieșiri adevărate.

În starea M0 , căruțul este sprijinit pe LS și dacă se apasă butonul C1 trece în M1 (deplasare

CLR LOAD 23 22 21 20 CLK COUNT

Când variabilele de intrare = 001 atunci se dezactivează P0 și se activează P1

Când variabilele de intrare = 010 atunci se dezactivează P1 și se activează P2

Când variabilele de intrare = 011 atunci se dezactivează P2 și se activează P3

Când variabilele de intrare = 100 atunci se dezactivează P3 și se activează P4

Când variabilele de intrare = 101 atunci se dezactivează P4 și se activează P5

Transformăm ecuațiile de COUNT și LOAD în schemă electronică:

• Atunci când sistemul se află în starea 0 logic, A B C sunt pe 0 logic, la MUX2 e

Implementarea semnalului COUNT:

Conform diagramei stărilor avem deplasare dreapta în stările: P1 P6 P4 => Md = P1+P6+P4

codul 000 = ieșire pe 0 activă;

codul 001 = ieșire pe 1 activă și se activează Md;

codul 010 = ieșirea 2 activă ți avem un salt la 0 și se activează Ms;

CURS 4: Utilizarea numărătoarelor fixe programabile PROM la sinteza

circuitelor secvențiale sincrone

Indiferent de structura adoptată, memoriile PROM îndeplinesc în general următoarea

CLR LOAD 23 22 21 20 CLK COUNT

Sistem cu unitate de control microprogramată:

Are circuite programanile; funcția de control e înmagazinată într-o memorie PROM.

Ne uităm în care stări avem salt și în care nu

Starea M1 (001): avem salt la 110 (M6)

Starea M2 (010): avem salt la 000 (M0)