Electronică şi interfețe pentru sisteme încorporate – note de curs pentru uzul studenţilor

Tranzistoare cu efect de câmp

Tranzistoarele cu efect de câmp (Field-Effect Transistors – FET) utilizează câmpurile

electrice pentru a comanda dimensiunile și conductanțele unor canale conductive în
materiale semiconductoare. Spre deosebire de tranzistoarele bipolare cu joncțiuni
(TBJ), tranzistoarele cu efect de câmp se numesc unipolare, deoarece conducția este
asigurată de un singur tip de purtători (electroni sau „goluri”).
După principiul de funcționare și tehnologia de realizare, FET pot fi :
- cu poartă izolată (Insulated Gate FET) :
- cu oxid de siliciu (Metal-Oxid-Semiconductor – MOS-FET)
- cu alte materiale izolatoare (Metal-Izolator-Semiconductor – MIS-FET).
- cu joncțiune p-n polarizată invers (J-FET).
Ambele variante pot funcționa cu canal indus („n” sau „p”) sau cu canal inițial („n”
sau „p”). Primele au conducție inițială nulă, care se poate mări prin aplicarea unei
tensiuni corespunzătoare terminalului de comandă (poarta). Secundele au conducție
inițială maximă, care poate fi diminuată prin aplicarea ]n poartă a unei tensiuni
corespunzătoare.
Câmpul care controlează rezistența canalului FET (și, implicit, curentul principal)
este creat cu o tensiune (de comandă) aplicată pe electrodul de comandă al FET
(poarta). Zona în care se stabilește câmpul electric are rezistență electrică suficient
de mare (x10...x100MΩ) pentru a fi considerată izolantă și este realizată în două
variante:
- strat din material ne-conductiv (la MOS-FET);
- joncțiune polarizată invers (la J-FET).
Curenții de comandă și, implicit, puterile de comandă sunt foarte mici. Ca urmare,
rezistențele de intrare și câștigurile în putere ale FET sunt foarte mari. În plus,
volumele ocupate de tranzistoarele cu efect de câmp în pastila de siliciu (chip) sunt
mult mai mici decât cele ocupate de TBJ (determinant pentru circuitele integrate pe
scară largă și foarte largă).

1.1. MOS-FET cu canal indus

În figura următoare este reprezentată o secțiune transversală printr-un MOSFET cu canal

indus n (NMOS), la care purtătorii de sarcină sunt electronii.

Se remarcă:
- un substrat din material semiconductor pur sau impurificat de tip „p”;
- o zona centrală a suprafeței superioare a substratului, acoperită cu un strat izolant
subțire din oxid de siliciu metalizat pe suprafața superioară, unde se conectează
terminalul denumit „poartă” (G - Gate); în literatura veche se întâlnește încă termenul
„grilă”, din terminologia specifică tuburilor electronice cu vacuum. Asocierea acestui
termen cu inițiala „G” este consecința ignoranței semantice și/sau lingvistice, dar nu
este nicidecum greșită din punct de vedere funcțional, deoarece poarta FET funcționează
identic cu grila tuburilor electronice. Ambele folosesc efectul câmpului electric
generat de diferența de potențial dintre poartă și sursă (dintre grilă și catod, la
tuburi) prin care se ajustează conductanța canalului (a spațiului dintre anod și catod,
la tuburi). Tensiunea poartă-sursă (uGS) controlează curentul de drenă ID, la fel cum
tensiunea grilă-catod (uGC) controla curentul anodic IA);
- două zone volumice situate la marginile zonei de oxid dopate cu impurități donoare n,
conectate la terminalele denumite „sursă” (S) prin care purtătorii sunt injectați în
canalul conductiv și „drenă” (D) prin care purtătorii părăsesc canalul conductiv
formând curentul ID;

1/7
Electronică şi interfețe pentru sisteme încorporate – note de curs pentru uzul studenţilor

Terminalul de comandă (poarta) G este conectat la suprafața metalizată care acoperă

stratul izolant. Uneori, un al patrulea electrod: „B - Bulk (substrat)” este conectat
intern la sursă (S). Dacă G nu este polarizată, atunci între sursă și drenă sunt trei
zone: n, p, n, echivalente cu două diode cu anozii înseriați. Prin urmare, între D și S
nu poate circula decât un infim curent rezidual.
Daca G este polarizată cu o tensiune pozitivă +uGS (figura următoare) atunci întreaga
tensiune se aplică stratului izolant, foarte subțire, în care creează un câmp electric
cu intensitate ridicată, care va „împinge” spre interior sarcinile pozitive și va
atrage electronii în apropierea suprafeței de separație, formând (prin inducție
electrică) un strat conductor n (electronic).

MOS-FET cu această structură se numesc „cu canal indus”.

Dacă se aplică tensiune între electrozii S și D, prin canalul conductor va apare un
curent numit „de drenă”. Se consideră că tensiunea drenă-sursă este pozitivă (uDS > 0)
dacă este aplicată ca în figură. Tensiunea drenă-sursă poate fi aplicată și invers,
producând un curent de drenă cu sens opus. Intensitatea curentului de drenă depinde
doar de grosimea canalului conductor. Aceasta poate fi controlată prin modificarea
câmpului E adică prin modificarea tensiunii de comandă uGS.
MOS se realizează și în varianta complementară (cu canal indus „p”). Simbolurile pentru
MOS-FET cu canal indus sunt reprezentate în figura următoare.

Simbolizarea MOSFET cu canal indus

MOSFET cu canal indus “n” MOSFET cu canal indus “p”

Prin analogie cu tranzistoarele bipolare, sursa, drena și poarta corespund emitorului,

colectorului și bazei, având aceleași roluri funcționale. Cel de-al patrulea terminal
al FET (B - substrat) nu apare întotdeauna explicit, fiind conectat intern la sursă;
astfel tranzistoarele cu efect de câmp seamănă cu cele bipolare, cu doar 3 terminale.

1.2. MOS-FET cu canal inițial

La aceste tranzistoare canalul conductor dintre sursa si drena este realizat prin
constructie, el existând în absența tensiunii de polarizare (de comandă) aplicate pe
poartă. Oricare tensiune aplicată între sursă și drenă va conduce la un curent de drenă
iD a cărui valoare maximă este specificată de fabricant.
În figura următoare este ilustrată structura generică a MOS-FET cu canal inițial tip
„n”, la care potențializarea negativă a porții față de sursă (uGS < 0) îngustează
canalul electronic, mărindu-i rezistivitatea și scăzând proporțional curentul iD până
la blocarea completă a tranzistorului prin închiderea completă a canalului conductor.
Nivelul uGS la care are loc blocarea FET se numește tensiune de strangulare uP (pinch-
off voltage).

2/7
Electronică şi interfețe pentru sisteme încorporate – note de curs pentru uzul studenţilor

Reciproc, o tensiune pozitivă (uGS > 0) aplicată porții unui FET cu canal n atrage
electronii din substrat către poartă. Primii electroni ajunși în zona porții
neutralizează ionii pozitivi proveniți din doparea semiconductorului, formând o zonă
lipsită de purtători de sarcină. Tensiunea la care apare această zonă lipsită de
purtători în vecinătatea porții se numește tensiune de prag. Depășind tensiunea de
prag, creșterea uGS formează și lărgește canalul electronic dintre drenă și sursă,
având rezultatul creșterii curentului iD. Acest proces fizic se numește inversiune. La
limită, când tensiunea pozitivă aplicată porții maximizează canalul conductor,
tranzistorul intră în regim de saturație, iar rezistența drenă-sursă poate coborî până
la x10mΩ...x1mΩ.

Simbolurile pentru MOS-FET cu canal inițial „n” și cu canal inițial „p” sunt
reprezentate în figura următoare.

1.3. Caracteristici tipice pentru MOS-FET

Caracteristicile tranzistoarelor reprezintă dependențele funcționale între mărimile de
intrare (caracteristici de intrare), între mărimile de ieșire (caracteristici de
ieșire), sau între mărimile de intrare și de ieșire (caracteristici de transfer).
Cea mai importantă este familia caracteristicilor de ieșire: dependențele curenților de
drenă de tensiunile drenă-sursă iD(uDS), cu parametrul de intrare tensiunea grila-sursa
(uGS).
Pentru tensiuni uDS < uGS, FET se comportă ca rezistențe comandate în tensiune.
Menținând uGS = const., curentul de drenă ID este proproțional cu uDS, iar regimul de
funcționare se numește liniar sau ohmic.
Pentru tensiuni uDS comparabile cu uGS, forma canalului conductiv devine asimetrică,
datorită gradientului de potențial dintre drenă și sursă. Regiunea de inversiune se
strangulează în vecinătatea drenei, iar mărirea în continuare a uDS prelungește zona
strangulată către sursă, producând regimul de saturație, în care curentul de drenă nu
mai variază proporțional cu tensiunea uDS.
În regimul de saturație, canalul conductiv format de tensiunea uGS nu mai unește sursa
cu drena, dar purtătorii continuă să se deplaseze prin zonele sărăcite din
semiconductor sub acțiunea câmpului electric din zona drenei.

Lipsa purtătorilor liberi din zonele sărăcite face ca acestea să aibă rezistivitate
similară celei a siliciului, iar creșterea potențialului drenei (a tensiunii uDS) nu

3/7
Electronică şi interfețe pentru sisteme încorporate – note de curs pentru uzul studenţilor

face decât să crească distanța dintre drenă și punctul de strangulare a canalului

conductiv, având ca efect creșterea rezistenței RDS dintre drenă și sursă. Ca urmare,
curentul de drenă rămâne aproape constant la creșterea uDS, iar FET saturat se comportă
ca o sursă de curent constant comandată prin tensiunea uGS.

În figura de mai jos este reprezentată o familie de caracteristici de ieșire pentru un

MOS-FET cu canal indus n polarizat uzual, cu + pe drenă și – pe sursă. (Spre deosebire
de tranzistorul bipolar, MOS-FET pot funcționa cu ambele polarități ale tensiunii
drenă-sursă).

Dacă uGS ≤ 0, iD = 0 (tranzistorul este blocat). Dacă uGS devine pozitivă, între drenă
și sursă se formează canalul conductor. Polarizând corespunzător circuitul drenă-sursă
apare un curent de drenă, direct proporțional (în domeniul tensiunilor mici) cu uDS.
Panta caracteristicii iD(uDS) depinde de tensiunea de comanda uGS. În zona liniară a
caracteristicii (care cuprinde și valori negative ale uDS) FET se comportă ca o
rezistență reglabilă comandată de uGS.
Limita uDS = uGS (linia întreruptă) delimitează intrarea în zona de saturație. Curentul
iDsat rămâne constant, independent de uDS. Dependența iDsat(uGS) este, evident,
neliniară (la fiecare creștere cu 5V a uGS, iDsat crește mai mult decat la variația
anterioară a uGS).

La MOS-FET cu canal inițial, caracteristicile de ieșire au aceeași alură ca la MOS-FET

cu canal indus, dar tranzistorul nu mai este blocat la uGS =0 (figura următoare). Curba
iD(uDS) corespunzătoare uGS = 0 ocupă o poziție mediană în familia de caracteristici.

La fel ca la MOS-FET cu canal indus, există o zona liniară de creștere în care

tranzistorul se comportă ca o rezistență reglabilă, una neliniară de trecere și zona de
saturație cu iD independent de uDS. Pentru a bloca tranzistorul este nevoie de o
tensiune negativă de comandă (uGS = uP).

1.4. Circuite de polarizare pentru MOS-FET

Pentru a situa un tranzistor unipolar într-un punct de funcționare de pe caracteristica
statică dispunând de o singură sursă de alimentare este necesar un circuit de
polarizare precum cele reprezentate în figura următoare.

Pentru MOS-FET cu canal indus, circuitul este similar circuitului de polarizare cu

divizor rezistiv pentru tranzistorul bipolar.

4/7
Electronică şi interfețe pentru sisteme încorporate – note de curs pentru uzul studenţilor

Polarizarea FET cu canal indus Polarizarea FET cu canal inițial

MOS-FET este mai puțin influențat de temperatură, de aceea rezistența de stabilizare

termică (din sursa tranzistorului) lipsește din schemă.
Pentru MOS-FET cu canal inițial se utilizează o schemă denumită „cu negativare automată
a porții”. Curentul de poartă fiind nul, RG menține uGS = 0, însă iD produce o cădere
de tensiune pe RS prin care crește potențialul sursei, negativând automat tensiunea uGS
(uGS <0).

1.5. Scheme echivalente în curent alternativ

Analiza în curent alternativ a circuitelor cu MOS-FET se poate face grafic, utilizând
caracteristicile și specificațiile electrice, sau analitic, cu scheme echivalente
liniarizate.
În curent continuu și la frecvențe joase, rezistența de intrare foarte mare poate fi
considerată infinită. Schema echivalentă este reprezentată mai jos.

Circuitul drenă-sursă al FET se comportă ca un generator de curent (iD) comandat de

tensiunea de intrare (uGS). Factorul de proporționalitate între iD și uGS se numește
panta tranzistorului, gm. Uneori se consideră și rezistența echivalentă între drenă și
sursă, rDS.
La frecvențe mari sunt preponderente capacitățile definite între zonele din structura
fizică a FET. Se definesc capacități electrice semnificative între poartă și sursă
(CGS), și între drenă și poartă (CGD).

5/7
Electronică şi interfețe pentru sisteme încorporate – note de curs pentru uzul studenţilor

1.6. Ieșirea CMOS standard

Circuitele logice realizate cu tranzistoare unipolare (FET) sunt superioare deoarece în
regim static disipă putere extrem de mică, iar în regim dinamic – putere mult mai mică
decât cele cu tranzistoare bipolare. Imunitatea la zgomot este deasemenea superioară,
datorită nivelurilor logice definite avantajos (nivelul logic 0 cu limită mai mare, iar
nivelul logic 1 – cu limită mai mică). În plus, ieșirile sunt mai apropiate de valorile
ideale, adică nivelul logic 0 de Vss, iar nivelul logic 1 de VDD. Circuitul tipic este
reprezentat de inversorul CMOS, reprezentat în figura următoare.

Când tranzistorul PMOS este saturat, starea ieșirii este 1 logic (Vo=VDD), iar când
tranzistorul NMOS este saturat, starea ieșirii este 0 logic (Vo=VSS).
Cele două stări sunt complementare, determinate fiind de nivelul logic al intrării
(Vi=0...0,33VDD pentru 0 logic sau Vi=0,66...1VDD pentru 1 logic).

1.7. Ieșirea MOS cu drena în gol (open-drain)

Pentru circuitele logice în tehnologie CMOS, conexiunea echivalentă colectorului în gol
este drena în gol. Poarta tranzistorului din etajul de ieșire este conectată la ieșirea
circuitului logic respectiv, iar drena – oferită ca terminal de ieșire pentu
compatibilitatea cu circuite alimentate la alte tensiuni decât VDD.
De regulă, penru ieșirile cu drena în gol se folosesc tranzistoare NMOS, care conferă
logică de comandă similară ieșirilor cu colector în gol.
La fel ca ieșirea cu colectorul în gol, ieșirea cu drena în gol este inversoare,
deoarece potențialul pozitiv (nivel logic 1) aplicat porții conduce la saturarea
tranzistorului NMOS și nivel logic 0 la ieșire. Absența potențialului pe poartă (VGS=0)
conduce la starea de înaltă impedanță a ieșirii.

Nivelul logic 1 la ieșire necesită o rezistență ”de ridicare” (pull-up) conectată între
drena FET și VDD. În majoritatea circuitelor numerice complexe realizate în tehnologie
CMOS rezistențele “de pull-up” sunt incluse si au valori x1kΩ pentru a fixa
potențialele ieșirilor, reducand (prin micsorarea impedantelor de iesire) oscilațiile,
ameliorand performanțele temporale (timp de creștere, timp de cădere, oscilații minime
la comutațiile intre niveluri de iesire), minimizand zgomotele si puterile disipate în
regim static. Pentru rezistențele de pull-up pot fi reduse până la ordinul x1kΩ.
Circuitele numerice avansate (microcontrolere) pot deconecta rezistoarele de pull-up
interne, atunci când în schemele sistemelor numerice complexe sunt prevăzute rezistoare
externe.

6/7
Electronică şi interfețe pentru sisteme încorporate – note de curs pentru uzul studenţilor

1.8. Rezistențe “pull-up” și “pull-down”

Rezistențele „de pull-up” sunt acelea prin care ieșirile OC cu tranzistoare “npn” sau
ieșirile OD cu NMOS sunt fixate la niveluri pozitive. Ele sunt conectate între bara de
alimentare cu tensiune pozitivă și respectivele ieșiri, având rolul de a le „trage în
sus” în lipsa comenzilor la intrări.
Rezistențele „de pull-down” au rol similar pentru ieșirile OC cu tranzistoare „pnp” sau
cu PMOS pentru a le „trage” spre masă în lipsa comenzilor la intrări. Ele se conectează
între ieșirile respective și masă.
Ambele tipuri de astfel de rezistențe reprezintă sarcini suplimentare pentru ieșirile
OC, dar acesta aeste prețul care trebuie plătit pentru reducerea nivelului de zgomot pe
liniile de ieșire. Aceste rezistențe trebuie dimensionate asftel încât să nu afecteze
determinant capabilitățile de ieșire (fan-out) dar să fixeze niveluri certe
respectivelor ieșiri. Valorile tipice sunt 470Ω pentru circuitele OC din seriile TTL
(și altele cu ieșiri echivalente, precum HCT) și 10kΩ pentru seriile CMOS.
Nu numai potențialele ieșirilor trebuie menținute la niveluri precizate. Intrările „în
gol” ale circuitelor numerice pot avea efecte la fel de nefaste în sistemele numerice
ca zgomotele sau variațiile mari ale tensiunilor de alimentare (în afara limitelor
admisibile).
„Lăsarea” în gol a unei intrări înseamnă neconectarea ei la nici unul din nivelurile de
referință. Acea intrare va funcționa ca o antenă care va capta zgomotele electrice,
reacționând conform nivelurilor lor, furnizând la ieșire o succesiune aleatoare de
stări complementare. Se spune că ieșirea este „în vânt”.
De aceea, tuturor intrărilor trebuie să li se asigure niveluri determinate, conform
convențiilor de nivel (TTL, CMOS, etc.), prin rezistențe „de pull-up” și/sau „de pull-
down” după cum nivelurile necesar a fi asigurate respectivelor intrări este ridicat
(1=Vcc) sau coborât (0=NGND). Primele se conectează între bara de alimentare și
intrările respective, iar ultimele - între intrări și masă.
Valorile uzuale sunt: 4,7kΩ pentru intrările circuitelor TTL și 100kΩ pentru intrările
circuitele din seriile CMOS sau HCT. Valorile concrete depind exclusiv de
configurațiile schemelor, care pot conține ambele tipuri de circuite.
Exemple: pentru o poartă TTL cu 3 intrări la care sunt utilizate doar 2 intrări a treia
se conectează la Vcc cu un rezistor „de pull-up”. Intrarea RST a unui circuit numeric
trebuie conectată la NGND cu un rezistor „de pull-down”.

7/7