Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

UNIVERSITATEA TRANSILVANIA DIN BRAOV

FACULTATEA INGINERIE ELECTRICA I
TIINA CALCULATOARELOR
CATEDRA DE AUTOMATIC
SPECIALIZAREA INGINERIA SISTEMELOR

PROIECT LA ANALIZA I SINTEZA

CIRCUITELOR NUMERICE

Student:
Grupa:

Ilie Catalin Stefan

IS 4471

PROFESOR INDRUMTOR: F.MOLDOVEANU

2009

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

TEM PROIECT Nr.35

Un circuit logic combinaional este definit prin urmtoarele funcii logice booleene:
f1FCD (x1, x2, x3, x4) = P0+P4+P5+P9;
f2FCD (x1, x2, x3, x4) = P1+P3+P7+P8+P10+P11+P12;
f3FCD (x1, x2, x3, x4) = P0+P3+P4+P5;
f4FCD (x1, x2, x3, x4) = P7+P9+P11+P13+P15.
Se cere:
a) S se exprime funciile f1, f2, f3 i f4 cu FCC (forma canonic conjunctiv), tabel de adevr
i diagrame Karnaugh.
b) S se obin ambele forme minime (disjunctiv i conjunctiv) ale funciilor logice,
utilizndu-se metoda diagramelor Karnaugh; se vor obine, de asemenea formele minime
disjunctive pentru funciile f 1 i f 3 i prin metoda metoda Quine-McCluskey.
c) S se obin formele minime disjunctive ale celor patru funcii logice, folosindu-se metoda
minimizrii ansamblului.
d) S se implementeze funciile logice, independent, numai cu pori logice I-NU (porile
logice sunt realizate n tehnologia TTL).
e) S se implementeze funciile logice, independent, numai cu pori logice SAU-NU (porile
logice sunt realizate n tehnologia CMOS).
f) S se implementeze ansamblul funciilor logice numai cu pori logice I-NU (porile logice
sunt realizate n tehnologia TTL).
g) S se implementeze ansamblul funciilor logice n urmtoarea variant: funciile f1 i f2 cu
pori logice I-NU, realizate n tehnologia TTL, iar funciile f3 i f4 cu pori logice SAU-NU,
realizate n tehnologia CMOS.
h) S se implementeze ansamblul funciilor logice cu MUX-uri de 8 respectiv 16 ci (circuitele
sunt realizate n tehnologia TTL).
i) S se implementeze ansamblul funciilor logice cu DMUX-uri de 8 respectiv 16 ci i pori
logice I-NU n prima variant, respectiv I n a doua variant (toate circuitele sunt
realizate n tehnologia CMOS).
j) S se calculeze timpii de propagare intrare-ieire, pentru toate schemele logice obinute.
k) S se calculeze puterile disipate pentru toate schemele logice obinute.
l) S se compare soluiile de implementare obinute.
m) Se va face analiza, prin simulare, a tuturor schemelor logice obinute utilizndu-se pachetul
de programe OrCAD.
Pe schemele logice obinute se vor specifica tipul i gradul de utilizare al fiecrui circuit
integrat.compare soluiile de implementare obinute.

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471
Echiv.
zecimal
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

Intrari
x1
x2
0
0
0
0
0
0
0
0
0
1
0
1
0
1
0
1
1
0
1
0
1
0
1
0
1
1
1
1
1
1
1
1

x3
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

x4
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Iesirile functiilor
f1
f2
f3
f4
1
0
1
0
0
1
0
0
0
0
0
0
0
1
1
0
1
0
1
0
1
0
1
0
0
0
0
0
0
1
0
1
0
1
0
0
1
0
0
1
0
1
0
0
0
1
0
1
0
1
0
0
0
0
0
1
0
0
0
0
0
0
0
1

Forma canonic conjunctiv a unei funcii booleene dat prin tabel de adevr se obine n modul
urmtor:
1. Din tabelul de adevr al funciei se consider toate n-uplele pe care funcia le aplic n 0.
2. Se scriu termenii canonici disjunctivi care corespund acestor n-uple. n expresia TCD argumentul x i
intr ca atare sau negat dup cum n combinaia considerat are valoarea 0 sau 1.
3. Termenii canonici disjunctivi obinui la pasul 2 se reunesc prin semnul conjunciei.
f 1FCC ( x1 , x 2 , x3 , x 4 ) = ( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )
( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )
( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 ) = S1 * S 2 * S 3 * S 6 * S 7 * S 8 * S10 * S11 *
* S12 * S13 * S14 * S15 = (1,2,3,6,7,8,10,11,12,13,14,15)
f 2FCC ( x1 , x 2 , x3 , x 4 ) = ( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )
( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 ) =
S 0 * S 2 * S 4 * S 5 * S 6 * S 9 * S13 * S14 * S15 = (0,2,4,5,6,9,13,14,15)
f 3FCC ( x1 , x 2 , x3 , x 4 ) = ( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )
( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )
( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 ) = S1 * S 2 * S 6 * S 7 * S 8 * S 9 * S10 * S11 *
* S12 * S13 * S14 * S15 = (1,2,6,7,8,9,10,11,12,13,14,15)
f 4FCC ( x1 , x 2 , x3 , x 4 ) = ( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )
( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 )
( x1 + x 2 + x3 + x 4 )( x1 + x 2 + x3 + x 4 ) = S 0 * S1 * S 2 * S 3 * S 4 * S 5 * S 6 * S 8 * S10 * S12 * S14 =
= (0,1,2,3,4,5,6,8,10,12,14)

f1

f2

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

X1X2
X3
X4

X1X2
00

01

11

10

00

01

11

10

X3
X4

00

01

11

10

00

01

11

10

00

01

11

10

f3

f4
X1X2

X3
X4

X1X2
X3
X4

00

01

11

10

00

00

01

01

11

11

10

10

b) S se obin ambele forme minime (disjunctiv i conjunctiv) ale funciilor logice, utilizndu-se
metoda diagramelor Karnaugh; se vor obine, de asemenea formele minime disjunctive pentru funciile
f 1 si f 3 i prin metoda metoda Quine-McCluskey.

Minimizarea funciilor booleene prin metoda diagramelor Karnaugh:

Pentru a gsi forma minim disjunctiv (FMD) a unei funcii trebuie alei numai acei implicani
primi care includ toi termenii canonici ai funciei i conduc la o form a funciei realizat cu cost
minim. Pentru gsirea acoperirii cu cost minim trebuie cutate toate acoperirile posibile pentru funcia
dat din care se alege acoperirea care ndeplinete condiia de cost minim fa de un anumit criteriu de
cost. Costul CR se definete ca fiind suma costurilor implicanilor primi din acoperirea considerat.
O funcie boolean are i o form minim conjunctiv (FMC). Pentru a vedea care dintre aceste
dou forme minime, disjunctiv sau conjunctiv, conduce la o reea cu cost mai mic trebuie gsite
ambele. O metod simpl de determinare a FMC este aceea a cutrii FMD pentru negata funciei date i
negarea acesteia. Negata unei funcii se obine lundu-se n considerare compartimentele marcate cu
zero.

Formele minime disjunctive:

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

X1X2
X3
X4

X1X2
00

01

11

10

00

01

11

10

X3
X4

00

01

11

10

00

01

11

10

f 1FMD ( x1 , x 2 , x3 , x 4 ) = x1 x3 x 4 + x1 x 2 x3 + x1 x 2 x3 x 4

f 3FMD ( x1 , x 2 , x3 , x 4 ) = x1 x3 x 4 + x1 x 2 x3 + x1 x 2 x3 x 4

X1X2
X3
X4

FMD
2

X1X2
00

01

11

10

00

01

11

10

X3
X4

00

01

11

10

00

01

11

10

( x1 , x 2 , x3 , x 4 ) = x1 x3 x 4 + x1 x 2 x 4 + x1 x3 x 4 + x1 x 2 x3

f 4FMD ( x1 , x 2 , x3 , x 4 ) = x1 x 4 + x 2 x3 x 4

Formele minime conjunctive:

X1X2
X3
X4

X1X2
00

01

11

10

00

01

11

10

X3
X4

f 1FMC ( x1 , x 2 , x3 , x 4 ) = x3 ( x1 + x 2 )

00

01

11

10

00

01

11

10

f 2FMC ( x1 , x 2 , x3 , x 4 ) = ( x1 + x 4 )

( x1 + x 2 + x 4 ) ( x1 + x3 )

( x 2 + x3 + x 4 ) ( x1 + x3 + x 4 )
10

X1X2
X3
X4

00

01

11

10

f 3FMC ( x1 , x 2 , x3 , x 4 ) = x1 ( x3 + x 4 )

00

( x 2 + x3 ) ( x 2 + x3 + x 4 )

01

11

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

X1X2
X3
X4

00

01

11

10

00

01

11

10

f 4FMC ( x1 , x 2 , x3 , x 4 ) = x 4 ( x1 + x 2 ) ( x1 + x3 )

Minimizarea funciilor prin metoda Quine-McCluskey

Aceast metod pornete de la forma canonic a funciei de minimizat. Metoda are dou etape:
- se determin implicanii primi;
- se selecteaz dintre implicanii primi obinui doar aceia care acoper total termenii
canonici ai funciei date i asigur realizarea acesteia la un pre de cost minim.
Termenii canonici se compar n felul urmtor:
- se compar fiecare termen canonic cu toi ceilali;
- cnd se gsesc doi termeni care au proprietate de adicen, variabila redundant se
elimin, obinndu-se un termen elementar;
- primul ciclu de comparaii se consider ncheiat n momentul n care s-au comparat ntre
ei toi termenii canonici, obinndu-se toi implicanii primi posibili;
- se compar ntre ei pe acelai criteriu termenii elementari obinui;
- se vor face attea cicluri de comparaie cte sunt necesare, pentru a nu mai exista termeni
elementari cu proprietatea de adiacen.
f1

Grupa
0
1
2

Indici

x1 x 2

0
0
0
1

P0

P4
P5
P9

Grupa Indici

x1 x 2

0
1
1
0

x3

x4

0
0
0
0

0
0
1
1

x3

x 4 Implicani

P0 ,
P4

primi
x

P4 ,

P5

P9

Implicani
Primi
x
y

P0

P4

P5

*
*

P9

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

z
f1

FMD

( x1 , x 2 , x3 , x 4 ) = x1 x 2 x3 x 4 + x1 x3 x 4 + x1 x 2 x3

f3

Grupa
0
1
2

Indici

x1 x 2

0
0
0
0

P0

P4
P3
P5

Grupa Indici

0
1
0
1

x3

x4

0
0
1
0

0
0
1
1

P0 ,
P4

Implicani
primi
x

P4 ,

x1 x 2

x3

x4

P5

P3

Implicani
primi
x
y
z

P0

P3

P4

P5

*
*

FMD

f3
( x1 , x 2 , x3 , x 4 ) = x1 x3 x 4 + x1 x 2 x3 + x1 x 2 x3 x 4
c) S se obin formele minime disjunctive ale celor patru funcii logice, folosindu-se metoda
minimizrii ansamblului.
f 1FCD ( x1 , x 2 , x3 , x 4 ) = (0,4,5,9)
f 2FCD ( x1 , x 2 , x3 , x 4 ) = (1,3,7,8,10,11,12)
f 3FCD ( x1 , x 2 , x3 , x 4 ) = (0,3,4,5)
f 4FCD ( x1 , x 2 , x3 , x 4 ) = (7,9,11,13,15)
f 1 f 2 = 0; f 1 f 3 = (0,4,5); f 1 f 4 = (9); f 2 f 3 = (3)
f 2 f 4 = (7,11); f 3 f 4 = 0; f 1 f 2 f 3 = 0; f 1 f 3 f 4 = 0
f 2 f 3 f 4 = 0; f 1 f 2 f 3 f 4 = 0

f1

f2
X1X2

X3
X4

X1X2
00

01

11

10

X3
X4

00

01

11

10

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

00

00

01

01

11

11

10

10

00

01

11

10

f3

f4
X1X2

X3
X4

X1X2
X3
X4

00

01

11

10

00

00

01

01

11

11

10

10

00

01

11

10

00

01

11

10

00

01

11

10

00

01

11

10

00

01

11

10

f1 f 3
X1X2
X3
X4

f1 f 4
X1X2
X3
X4

f2 f3
X1X2
X3
X4
00

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

01

11

10

00

01

11

10

00

01

11

10

f2 f4
X1X2
X3
X4

Funcia
f1

Implicani primi
Indici
Expresia
Notaia
x1 x 3 x 4
0,4
4,5

f2

9
8,12
1,3
3,7

f3

10,11
0,4
4,5

f4

3
13,15
7,15

x1 x 2 x 3
x1 x 2 x3 x 4
x1 x3 x 4
x1 x 2 x 4
x1 x3 x 4
x1 x 2 x3

x1 x3 x 4
x1 x 2 x3
x1 x 2 x3 x 4

x1 x 2 x 4
x 2 x3 x 4
x1 x3 x 4

11,15
Implicani primi
Notai Indici Funci
e
e
a

11

Funcia
f1 f 3

Implicani primi
Indici
Expresia
Notaia
0,4
x1 x 2 x 3
f
x1 x 3 x 4

4,5

f1 f 4

x1 x 2 x3 x 4

f2 f3

x1 x 2 x3 x 4

f2 f4

x1 x 2 x3 x 4

l
k
j
i
h

11

x1 x 2 x3 x 4

g
Termeni canonici
f1

f3

f2

0 4 5 9 1 3 7 8

f2 f4

1
0

1
1
*

1
2

0 3 4 5 7 9

f4

1
1
*

1
3

15

Proiect A.S.C.N.

b
c
d
e
f
g
h
i
j
k
l
m

7
3
9
4,5
0,4
11,15
7,15
13,15
10,11
3,7
1,3
8,12

Ilie Catalin
Grupa 4471

f2 f4

f2 f3

f1 f 4
f1 f 3

f1 f 3

f4
f4
f4
f2
f2
f2
f2

*
*

* *
* *

* *
*
*
*
*

*
*
*

* *
* *
*

f1

FMD

( x1 , x 2 , x3 , x 4 ) = d + e + f = x1 x 2 x3 x 4 + x1 x3 x 4 + x1 x 2 x3

f2

FMD

( x1 , x 2 , x3 , x 4 ) = l + k + m + j = x1 x 2 x 4 + x1 x3 x 4 + x1 x3 x 4 + x1 x 2 x3

f3

FMD

( x1 , x 2 , x3 , x 4 ) = c + e + f = x1 x 2 x3 x 4 + x1 x3 x 4 + x1 x 2 x3

f4

FMD

( x1 , x 2 , x3 , x 4 ) = d + g + h + i = x1 x 2 x3 x 4 + x1 x3 x 4 + x 2 x3 x 4 + x1 x 2 x 4

d) S se implementeze funciile logice, independent, numai cu pori logice I-NU (porile logice sunt
realizate n tehnologia TTL).

10

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

f 1FMD ( x1 , x 2 , x3 , x 4 ) = x1 x 3 x 4 + x1 x 2 x 3 + x1 x 2 x3 x 4 = x1 x3 x 4 x1 x 2 x 3 x1 x 2 x 3 x 4

x1

x2

x3

x4

U 50A

74LS00

1*74LS10

2
U 50A

74LS00

74LS00

U 50A

1*74LS20(-1)

74LS00

U 50A

1*74LS00

1
2
13

1
2
13
1
2

U 51A
12
74LS10
U 51A
12

1
2
13

f1

U 51A
12
74LS10

74LS10
U 52A
6

4
5
74LS20

f 2FMD ( x1 , x 2 , x3 , x 4 ) = x1 x3 x 4 + x1 x 2 x 4 + x1 x3 x 4 + x1 x 2 x3 = x1 x3 x 4 x1 x 2 x 4 x1 x3 x 4 x1 x 2 x3

x1

x2

x3

x4

13
2
1
U 53A

74LS 10

12

12

13
2
1
U 53A

74LS10

1*74LS20(-1)

U 53A

74LS10

74LS10

12

U 53A

12

13
2
1

13
2
1

3*74LS10(-1)

U 53A
1
2
13

12
1
2

U7 45 L3 SA 1 0
1
2
13

6
12

4
5
74LS20

1
2
13

U7 45 L3 SA 1 0
12

U7 45 L3 SA 1 0
1
2
13

12

74LS10

f 3FMD ( x1 , x 2 , x3 , x 4 ) = x1 x3 x 4 + x1 x 2 x3 + x1 x 2 x3 x 4 = x1 x3 x 4 x1 x 2 x3 x1 x 2 x3 x 4

11

f2

U 54A

Proiect A.S.C.N.

x1

Ilie Catalin
Grupa 4471

x2

x3

x4

U 56A

74LS00

1*74LS10

2
U 56A

74LS 00

74LS00

U 56A

1*74LS20(-1)

74LS00

U 56A

1*74LS00

1
2
13

1
2
13

U 55A
12
74LS10
U 55A

1
2
13

12

f3

U 55A
12
74LS10

1
2

74LS10
U 57A
6

4
5
74LS20

f 4FMD ( x1 , x 2 , x3 , x 4 ) = x1 x 4 + x 2 x3 x 4 = x1 x 4 x 2 x3 x 4

x1

x2

x3

x4
1*74LS10
1
2
13

U 58A
12
74LS10

1
2
13

1
2
13

U 58A
12

f4

U 58A
12
74LS10

74LS10

e) S se implementeze funciile logice, independent, numai cu pori logice SAU-NU (porile logice sunt
realizate n tehnologia CMOS).
12

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

f 1FMD ( x1 , x 2 , x 3 , x 4 ) = x1 x3 x 4 + x1 x 2 x3 + x1 x 2 x3 x 4 = x1 x3 x 4 x1 x 2 x3 x1 x 2 x3 x 4 = ( x1 + x3 + x 4 ) ( x1 + x 2 + x3 )
( x1 + x 2 + x3 + x 4 ) = x1 + x 3 + x 4 + x1 + x 2 + x3 + x1 + x 2 + x 3 + x 4

x3

x4

13
2
1
U 12A

U 12A

U 12A

1*74HC4002(-1)

74H C 27

12

74H C 27

12

12

74H C 27

2*74HC27

13
2
1

x2

13
2
1

x1

U 12A
1
2
13

12

74H C 27
U 12A
1
2
13

12

1
2
13

74H C 27
U 14A

2
3

2
3

U 12A
12

f1

U 14A
1

4
5
74H C 4002

74H C 27
1

4
5
74H C 4002

f 2FMD ( x1 , x 2 , x 3 , x 4 ) = x1 x 3 x 4 + x1 x 2 x 4 + x1 x 3 x 4 + x1 x 2 x3 = x1 x 3 x 4 x1 x 2 x 4 x1 x 3 x 4 x1 x 2 x 3 =
= ( x1 + x3 + x 4 ) ( x1 + x 2 + x 4 ) ( x1 + x3 + x 4 ) ( x1 + x 2 + x 3 ) = x1 + x3 + x 4 + x1 + x 2 + x 4 +
+ x1 + x3 + x 4 + x1 + x 2 + x 3

x4

U 16A

13
2
1

x3

13
2
1

x2

13
2
1

x1

U 16A

74H C 27

U 16A

74H C 27

3*74HC27(-1)

74H C 27

12

12

12

1*74HC4002(-1)
1
2
13

U 16A
12
74H C 27

1
2
13

U 16A
12
74H C 27

1
2
13

2
3

U 15A
1

4
5

U 16A
12

74H C 4002

74H C 27
1
2
13

U 16A
12
74H C 27

f 3FMD ( x1 , x 2 , x3 , x 4 ) = x1 x3 x 4 + x1 x 2 x3 + x1 x 2 x3 x 4 = x1 x3 x 4 x1 x 2 x 3 x1 x 2 x3 x 4 =
= ( x1 + x 3 + x 4 ) ( x1 + x 2 + x3 ) ( x1 + x 2 + x3 + x 4 ) = x1 + x 3 + x 4 + x1 + x 2 + x 3 + x1 + x 2 + x3 + x 4

13

1
2
13

f2

U 16A
12
74H C 27

Proiect A.S.C.N.

x4

U 18A

U 18A

1*74HC4002

U 18A
74H C 27

12

74H C 27

12

12

74H C 27

2*74HC27

13
2
1

x3

13
2
1

x2

13
2
1

x1

Ilie Catalin
Grupa 4471

1
2
13

U 18A
12
2
3

74H C 27
1
2
13

U 18A

U 18A

1
2
13

12

4
5

12

74H C 4002

74H C 27
2
3

f3

U 19A

74H C 27

U 19A
1

4
5
74H C 4002

f 4FMD ( x1 , x 2 , x3 , x 4 ) = x1 x 4 + x 2 x3 x 4 = x1 x 4 x 2 x3 x 4 = ( x1 + x 4 ) ( x 2 + x3 + x 4 ) = x1 + x 4 + x 2 + x3 + x 4

U 21A

74H C 27

U 21A

74H C 27

3*74HC27(-1)

13
2
1

U 21A

x4

13
2
1

x3

13
2
1

x2

13
2
1

x1

U 21A

74H C 27

12

12

12

12

74H C 27

1
2
13

1
2
13

U 21A
12
74H C 27
U 21A

1
2
13

U 21A
12

1
2
13

f4

U 21A
12
74H C 27

74H C 27
12

74H C 27

f) S se implementeze ansamblul funciilor logice numai cu pori logice I-NU (porile logice sunt
realizate n tehnologia TTL).

14

Proiect A.S.C.N.

x1

Ilie Catalin
Grupa 4471

x2

x3

x4

U 59A

74LS00

4*74LS10

2
U 59A

74LS00

U 59A

74LS00

74LS00

2*74LS20

U 59A

1*74LS00

1
2
13

U 60A
12
74LS10

1
2
13
1
2

U 60A
12

f1

U 60A

1
2
13

12
74LS10

74LS10
U 61A
6

4
5
74LS20
1
2
13

1
2
13
1
2

U 60A
12
74LS10
U 60A
12

1
2
13

1
2
13

1
2
13

f3

U 60A
12
74LS10

74LS10
U 61A
6

4
5
1
2
13

1
2
13

74LS20
U 60A
12
1
2

74LS10
U 60A
12

f2

U 61A
6

4
5
74LS20

74LS10
U 60A
12
74LS10
U 60A
12
74LS10

1
2
13

U 60A
12
74LS10

1
2
13

1
2

4
5

U 60A
12

f4

U 61A

74LS20

74LS10

g)S se implementeze ansamblul funciilor logice n urmtoarea variant: funciile f1 i f2 cu pori logice
I-NU, realizate n tehnologia TTL, iar funciile f3 i f4 cu pori logice SAU-NU, realizate n tehnologia

15

Proiect A.S.C.N.

CMOS.
x1

Ilie Catalin
Grupa 4471

x2

x3

x4

U 63A

U 63A

74LS 00

U 63A

74LS00

2*74LS10

1*74LS00
U 63A

74LS00

74LS 00

2*74LS20(-1)

R 1

2*74HC27
1*74HC4002

U 64A

1
2
13

12
74LS 10

R 2

1
2
13

12

74LS10

4
5
74LS 20
1
2

U 62A
6

4
5
74LS 20
R 4

12

74LS 10
U 62A

1
2

R 3

f1

U 64A

1
2
13

U 64A

1
2

U 64A

1
2
13

12

4
5
74LS20

74LS 10
U 64A

1
2
13

f2

U 62A

12

1
2
13

74LS 10
U 64A
12
74LS 10
U 65A

1
2
13

12
1
2
13

74H C 27
U 65A

1
2
13

12

U 65A
12

2
3

4
5

74H C 27

74H C 4002

74H C 27
U 66A

2
3

f3

U 68A

4
5
74H C 4002

1
2
13

1
2
13

U 65A
12
74H C 27
U 65A
12
74H C 27

16

1
2
13

U 65A
12
74H C 27

1
2
13

f4

U 65A
12
74H C 27

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

74LS00

74LS10

74LS20

Implementarea funciei f 1 cu circuite integrate

x1
x2
x3
x4
x4n
x3n
x2n
x1n

14
13
12
11
10
9
8

1
2
3
4
5
6
7

74LS10

74LS00

1
2
3
4
5
6
7

14
13
12
11
10
9
8

f1

1*74LS00
1*74LS10
1*74LS20

74LS20

1
2
3
4
5
6
7

14
13
12
11
10
9
8

VC C

Implementarea ansamblului de funcii cu circuite integrate

17

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

x1

f1

x2

f3
f2

x3

f4

x4
x4n
x3n
x2n
x1n

1
2
3
4
5
6
7

14
13
12
11
10
9
8

74LS20

1
2
3
4
5
6
7

1
2
3
4
5
6
7

74LS10

1
2
3
4
5
6
7

14
13
12
11
10
9
8

74LS20

1
2
3
4
5
6
7

74LS10

14
13
12
11
10
9
8

14
13
12
11
10
9
8

74LS10

74LS10

1
2
3
4
5
6
7

74LS00

1
2
3
4
5
6
7

14
13
12
11
10
9
8

14
13
12
11
10
9
8

14
13
12
11
10
9
8

VC C

1*74LS00
4*74LS10
2*74LS20
h) S se implementeze ansamblul funciilor logice cu MUX-uri de 8 respectiv 16 ci (circuitele sunt
realizate n tehnologia TTL).
Un circuit de multiplexare este un circuit logic combinaional care, n cazul general, are 2 n intrri de
date (I2n-1 I2 I1 I0), n intrri de selecie (S0 S1 Sn+1) i o ieire (Z). Expresia ieirii Z la un moment
dat este dat de intrare Ik, k=0, ,2n-1 unde k reprezint echivalentul zecimal al numrului binar dat de
strile 1 i 0 ale intrrilor de selecie: k=Sn-1, Sn-2, , S1, S0.

Implementarea funciei f 1 cu 2xMUX de 8 ci conectate n paralel

18

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

La implementarea unei funcii logice cu 2 multiplexoare de 8 ci legate n paralel variabilele

funciei de implementat se aplic astfel : prima variabil (cea mai semnificativ ) se aplic pe intrarea de
strobare la primul multiplexor aa cum este ea iar la al doilea multiplexor negat, celelalte variabile
aplicndu-se n ordinea semnificativitaii lor pe intrrile de date. Pe intrrile de selecie se vor aplica
semnale corespunztoare echivalenilor zecimali prezeni n expresia funciei urmnd ca ieirile celor
dou multiplexoare s fie legate ntr-o poart SAU.
Implementarea funciei f 2 cu MUX de 8 ci i o variabil aplicat pe intrrile de date
La implementarea unei functii cu un multiplexor de 8 ci i o variabil aplicat pe intrrile de
date se pleaca de la tabelul de adevr al funciei de implementat separndu-se variabila cea mai puin
semnificativ. Astfel din cele n variabile se separ n-1 avnd ponderile cele mai mari si se plic pe
intrrile de selecie ale multiplexorului. Astfel se obin termeni canonici de n-1 variabile. Pentru a obine
ns termenii canonici de n variabile prezeni n expresia funciei de implementat trebuie adugat
variabila separat. Acest lucru se realizeaz prin aplicarea variabilei pe intrrile de date ale MUX-ului.
Nr. Crt.
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

Intrari
x1
x2
0
0
0
0
0
0
0
0
0
1
0
1
0
1
0
1
1
0
1
0
1
0
1
0
1
1
1
1
1
1
1
1

x3
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

x4
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

x1 x 2 x3 = 000 F2 = 1 pentru x 4 = 1 D0 = x 4
x1 x 2 x3 = 001 F2 = 1 pentru x 4 = 1 D1 = x 4
x1 x 2 x3 = 010 F2 = 0 oricare ar fi x 4 D2 = 0

x1 x 2 x3
x1 x 2 x3
x1 x 2 x 3
x1 x 2 x3
x1 x 2 x3

= 011 F2 = 1
= 100 F2 = 1
= 101 F2 = 1
= 110 F2 = 1
= 111 F2 = 0

pentru x4 = 1 D3 = x4
pentru x 4 = 0 D4 = x 4
oricare ar fi x 4 D5 = 1
pentru x 4 = 0 D6 = x 4
oricare ar fi x 4 D7 = 0

Implementarea funciei f 3 cu MUX de 16 ci

19

Iesirea funciei f2
f2
0
1
0
1
0
0
0
1
1
0
1
1
1
0
0
0

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

La implementarea cu multiplexoare de 16 ci variabilele funciei se vor aplica pe intrrile de

date. Deoarece circuitul are ieiri active n 0 logic rezult c pe intrrile de selecie se vor lega la 1
logic termenii canonici care nu sunt prezeni n expresia funciei iar termenii canonici prezeni n
expresia funciei se vor lega la 0 logic.
U 38A
1

X1

2
74LS04

X2
X3
VC C

12
13
14
15
1
2
3
4
7
6
5
4
3
2
1
0

U 69A
3

F1

74LS32

2
3
4
5
7
6
5
4
3
2
1
0

74LS151

F2

15
14
13
12
11
10
E9
E8
E7
E6
E5
E4
E3
E2
E1
E0

1
1
1
1
2
2
2
2
1
2
3
4
5
6
7
8

6
7
8
9
0
1
2
3

U 37

D
D
D
D
D
D
D
D

G
C
B
A

1
1
1
1
1
2
3
4

7
9
10
11

74LS04

9
11
13
14
15

U 25
74LS150

10

E
E
E
E
E
E

G
D
C
B
A

74LS151

U 38A
1

U 37

D
D
D
D
D
D
D
D
5

74LS151

U 37

G
C
B
A

7
9
10
11

2
3
4
5
D
D
D
D
D
D
D
D

G
C
B
A

7
6
5
4
3
2
1
0

1
1
1
1
1
2
3
4

7
9
10
11

X4

F3

Implementarea cu circuite integrate:

3x74LS151(-)

1x74LS150(-)
20

Proiect A.S.C.N.

1x74LS04(-4)

Ilie Catalin
Grupa 4471

1x74LS02(-3)

21

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

x1
x2
x3
x4

1
2
3

4
5
6
7

1
2
3
4

4
6
7

5
21

20

19

18

17

16

15

13

13

14

10

11

12

74LS151
9

8
14

22

10

15
23

11

4
1

16
24

12

5
6
7

10

F1
F2
F3

11

10

12

10

11

10

74LS02

11

12

11

74LS04

13

12

74LS151

12

13

13

14

13

74LS151

14

74LS151

14

14

15

15

16

16

VC C

i) S se implementeze ansamblul funciilor logice cu DMUX-uri de 8 respectiv 16 ci i pori logice INU n prima variant, respectiv I n a doua variant (toate circuitele sunt realizate n tehnologia
CMOS).
Demultiplexoarele sunt circuite combinaionale care, n cazul general au o intrare de date I, n
intrri de selecie S0, S1, , Sn-1 si 2ieiri Z0, Z1, , Z2.
Pentru implementarea funciilor cu DMUX variabilele funciei se vor aplica pe intrrile de selecie n
raport cu ponderile acestora.
Pentru realizarea nivelului logic SAU se pot folosi pori:
1. I-NU, n acest caz se leag la intrrile porilor I-NU ieirile DMUX corespunztoare termenilor
canonici prezentai n expresia funciei de implementat.
2. I, n acest caz se leag la intrrile porilor I ieirile DMUX corespunztoare termenilor canonici
care nu apar n expresia funciei (se vor considera funciile negate).

22

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

n cazul n care funcia are, n caz general, n variabile i se impune s se implementeze un DMUX
1:2 se va separa variabila cu ponderea cea mai mare, iar cele n-1 variabile de stare se vor aplica pe
intrarile DMUX n raport cu ponderile lor. Deoarece la ieirile acestor circuite se obin termeni canonici
de n-1 variabile, iar n forma n care a fost funcia de implementat sunt termeni canonici de n variabile,
este necesar sa se adauge si variabila lips. Acest lucru se realizeaza prin intermediul unei reele cu pori
logice. La intrrile unei pori I se vor aplica ieirile DMUX-ului corespunztoare termenilor canonici
care nu apar n expresia funciei (se ia n considerare negata funciei).

Implementarea funciilor f 1 si f 2 cu DMUX-uri de 8 ci conectate n paralel:

La implementarea cu demultiplexoare de 8 ci cele dou demultiplexoare se conecteaz n paralel
pe intrrile de selecie respectiv de strobare cu variabila cea mai semnificativ aplicat pe intrrile de
strobare pentru primul demultiplexor aa cum este ea si pentru al doilea negat.
U 67A

1
2
3
4

3
13
B
A

U 29
74H C 155

Y
Y
Y
Y
Y
Y
Y
Y
2
2
2
2
1
1
1
1
4
3
2
1

12
11
6
5

12
11
10
9
4
5
6
7

2
2
2
2
1
1
1
1

Y
Y
Y
Y
Y
Y
Y
Y

3
2
1
0
3
2
1
0

74H C 155

1C
1G

2C
2G

1
2

15
14

3
13
B
A

1
2
1C
1G

U 28

3
2
1
0
3
2
1
0

2C
2G

15
14

74H C 04

12
11
10
9
4
5
6
7

U 40
74H C 30

2
1

5
4

U 36A

74H C 20

F2
F1

X
X
X
X

23

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

Implementarea cu circuite integrate:

74HC155

74HC04

74HC20

74HC30

24

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

x1
x2
x3
x4
VC C

2
3
4

3
4

11

11
6

10

11

12

12

12

13

13

13

74HC04

14

74HC155

14

15

15

10

10

14

16

16

74HC155

14

14
13
10

3
4

11

10

12

11

74HC30

12

13

74HC20

9
6

8
7

Implementarea funciei

f4

F2
F1

cu DMUX 8 ci i reea de pori logice

La implementarea unei funcii cu DMUX-uri de 8 ci i reea de pori logice dintre cele n

variabile ale funciei se separ n-1 avnd ponderile cele mai mici i se aplic pe intrrile DMUX-ului.
Astfel la ieirile acestuia se obin termeni canonici de n-1 variabile. Pentru a obine termeni canonici de
n variabile trebuie adaugat variabila separat . Acest lucru se face n exteriorul DMUX-ului de obicei
printr-o reea de pori logice. Deoarece ieirile DMUX-ului sunt active n 0 logic rezult c pentru
realizarea nivelului SAU se folosesc pori logice I-NU ale funciei negate.

25

Proiect A.S.C.N.

Echiv.
zec.
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

Ilie Catalin
Grupa 4471

Variabilele de
intrare
X1

X2

X3

X4

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Funcia
F4
0
0
0
0
0
0
0
1
0
1
0
1
0
1
0
1

f 4FCD ( x1 , x 2 , x3 , x 4 ) = P7 + P9 + P11 + P13 + P15 =

x1 x 2 x3 x 4 + x1 x 2 x3 x 4 + x1 x 2 x3 x 4 + x1 x 2 x3 x 4 + x1 x 2 x 3 x 4 =
x1 ( x 2 x3 x 4 ) + x1 ( x 2 x3 x 4 ) + x1 ( x 2 x 3 x 4 ) + x1 ( x 2 x3 x 4 ) +
+ x1 ( x 2 x3 x 4 ) = P7 + x1 P1 + x1 P3 + x1 P5 =
= P7 x1 P1 x1 P3 x1 P5 = P7 ( x1 + P1 )( x1 + P3 )( x1 + P5 ) =
= P7 ( x1 + x1 P3 + x1 P1 + P1 P3 )( x1 + P5 ) =
= x1 P7 + x1 P5 P7 + x1 P3 P7 + x1 P3 P5 P7 + x1 P1 P7 + x1 P1 P5 P7 +
+ x1 P1 P3 P7 + P1 P3 P5 P7 = x1 P7 x1 P5 P7 x1 P3 P7 x1 P3 P5 P7
x1 P1 P7 x1 P1 P5 P7 x1 P1 P3 P7 P1 P3 P5 P7

26

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

x1
x2
x3

x4

3
13
B
A

1C
1G

U 42
74H C 155

12
11
10
9
4
5
6
7

2
2
2
2
1
1
1
1

Y
Y
Y
Y
Y
Y
Y
Y

3
2
1
0
3
2
1
0

2C
2G

74H C 04

1
2

15
14

U 43A

U 31A

2
U 31A

U 31A

74H C 00

74H C 00

74H C 00

2
U 31A

74H C 00

2
1

5
4

1
U 31A

74H C 00

U 45A
74H C 20
1
2
6

2
U 31A

74H C 00

U 31A

74H C 00

U 45A
6

4
5
U 31A

74H C 20

1
3

2
1
2

U 45A
6

4
5
74H C 20

27

74H C 00

F4

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

Implementarea cu circuite integrate:

1x74HC155
2x74HC20(-1)

2x74HC00

1x74HC04(-5)

28

12

11

10

2
7

7
8

6
5

5
4

4
5

3
4

1
1

2
1

2
3

2
6

13

11

10

74HC20

12

14

13

14

10

10

10

11

11

11

12

74HC00

12

12

5
13

74HC00

13

29

6
14

14

g
a

13

15

x4

14

16

74HC20
6

74HC04
x3

8
9
10
11
12
13
14

x2

e
c

74HC155

Ilie Catalin
Grupa 4471
Proiect A.S.C.N.

VC C

x1

F4
1

Proiect A.S.C.N.

Implementarea funciei

f3

cu DMUX de 16 ci i pori logice I-NU :

D
C
B
A

U 32
74H C 154

2
1

5
4

1
1
1
1
1
1
1
9
8
7
6
5
4
3
2
1

7
6
5
4
3
1
0

1
1
1
1
1
1
9
8
7
6
5
4
3
2
1
0

5
4
3
2
1
0

G 2
G 1

2
2
2
2

0
1
2
3

1
2
3
4

19
18

X
X
X
X

Ilie Catalin
Grupa 4471

U 33A

74H C 20

F3
Implementarea cu circuite integrate:
1x74HC154
1x74HC20(-1)

30

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

31

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

Implementarea funciei f 1 cu DMUX de 16 ci i pori I

0
1
2
3

U 32

D
C
B
A

G 2
G 1

2
2
2
2

19
18

1
2
3
4

U 46A

2
1

5
4

2
1

5
4

1
1
1
1
1
1
1
9
8
7
6
5
4
3
2
1

7
6
5
4
3
1
0

1
1
1
1
1
1
9
8
7
6
5
4
3
2
1
0

5
4
3
2
1
0

74H C 154

2
1

5
4

U 47A

U 48A

2
1

5
4

74H C 21

74H C 21

74H C 21

U 49A
74H C 21

X
X
X
X

F2

32

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

3
4

4
5
6

10

10

11

11

12

12

13

13

14

14

V C C

74HC21

1
2
3
4

74HC21

F 3
24

23

22

21

20

19

18

17

16

15

14

13

74HC154
11

10

33

12

X
X
X
X

Implementarea cu circuite integrate:

1x74HC154
2x74HC21

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

j) S se calculeze timpii de propagare intrare-ieire, pentru toate schemele logice obinute.

Date de catalog ale circuitelor integrate folosite
C.I.

Tehnologie

74LS00
74LS02
74LS04
74LS10
74LS20
74LS150
74LS151
74HC00
74HC02
74HC04
74HC20
74HC21
74HC27
74HC30
74HC154
74HC155
74HC4002

TTL
TTL
TTL
TTL
TTL
TTL
TTL
CMOS
CMOS
CMOS
CMOS
CMOS
CMOS
CMOS
CMOS
CMOS
CMOS

t PLH

t PHL

[ns]

[ns]

9
10
9
9
9
23
17
9
9
9
14
14
10
26
35
15
20

10
10
10
10
10
22
19
9
9
9
14
14
10
26
35
15
20

I CCH (TTL )

I CCL (TTL )

I OH (CMOS ) I OL (CMOS )
[mA]
0.8
1.6
1.2
0.6
0.4
40
29
-20
-20
-20
-20
-20
-20
-10
-10
-10
-10

[mA]
2.4
2.8
3.6
1.8
1.2
40
29
20
20
20
20
20
20
10
10
10
10

Pd
[mW]

200
30

Toi parametrii sunt msurai la temperatura de 25 de grade C si tensiunea de alimentare de

Vcc=4.5V.

Calculul timpilor de propagare

Timpii de propagare se vor calcula dup formula:
tp =

1
(t PLH + t PHL )
2
9 + 10
= 9,5ns
2

74LS00,74LS04,74LS10,74LS20: t p =

10 + 10
= 10ns
2
23 + 22
= 22,5ns
74LS150: t p =
2
17 + 19
= 18ns
74LS151: t p =
2
9+9
= 9ns
74HC00,74HC02,74HC04: t p =
2
14 + 14
= 14ns
74HC20,74HC21: t p =
2
10 + 10
= 10ns
74HC27: t p =
2

74LS02: t p =

34

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

26 + 26
= 26ns
2
35 + 35
= 35ns
74HC154: t p =
2
15 + 15
= 15ns
74HC155: t p =
2
20 + 20
= 20ns
74HC4002: t p =
2

74HC30: t p =

Pentru implementarea cu pori logice SI-NU a funciei F1:

t p = 9,5 + 9,5 + 9,5 = 28,5ns

Pentru implementarea cu pori logice SI-NU a funciei F2:

t p = 2 * 9,5 + 9,5 = 28,5ns

Pentru implementarea cu pori logice SI-NU a funciei F3:

t p = 9,5 + 9,5 + 9,5 = 28,5ns

Pentru implementarea cu pori logice SI-NU a funciei F4:

t p = 9,5 + 9,5 = 19ns

Pentru implementarea cu pori logice SAU-NU a funciei F1:

t p = 10 + 20 +10 = 40ns

Pentru implementarea cu pori logice SAU-NU a funciei F2:

t p = 10 +10 + 20 = 40ns

Pentru implementarea cu pori logice SAU-NU a funciei F3:

t p = 9 + 20 + 10 = 39ns

Pentru implementarea cu pori logice SAU-NU a funciei F4:

t p = 9 + 2 * 10 = 29 ns

Pentru implementarea ansamblului cu pori logice SI-NU:

t p = 9,5 + 9,5 + 9,5 = 28,5ns

Pentru implementarea ansamblului cu pori logice SI-NU i SAU-NU:

t p = 9,5 + 20 + 20 = 49,5

Pentru implementarea cu MUX-uri de 8 cai conectate in paralel a funciei F1:

t p = 9,5 +18 +10 = 37,5ns

Pentru implementarea cu MUX de 8 cai si var. aplicata pe intrarile de date a funciei F2:
t p = 9,5 +18 = 27,5ns

Pentru implementarea cu MUX de 16 cai a funciei F3:

t p = 22,5ns

Pentru implementarea funciilor F1 si F2 cu DMUX-uri de 8 ci conectate n paralel:

t p = 9 +15 + 26 = 50ns

Pentru implementarea funciei F4 cu DMUX 8 ci i reea de pori logice:

t p = 15 + 3 * 9 + 14 + 9 = 67 ns

Pentru implementarea funciei F3 cu DMUX de 16 ci i pori logice I-NU :

t p = 35 +14 = 49ns

Pentru implementarea funciei F1 cu DMUX de 16 ci i pori I:

t p = 35 + 2 * 14 = 63ns

35

Proiect A.S.C.N.

Pd = VCC

I CCL + I CCH
2

Ilie Catalin
Grupa 4471

Calculul puterilor disipate

0,8 + 2,4
= 7,2mW
2
1,6 + 2,8
= 9,9mW
74LS02: Pd = 4,5
2
1,2 + 3,6
= 10,8mW
74LS04: Pd = 4,5
2
0,6 + 1,8
= 5,4mW
74LS10: Pd = 4,5
2
0,4 + 1,2
= 3,6mW
74LS20: Pd = 4,5
2
40 + 40
= 180mW
74LS150: Pd = 4,5
2
29 + 29
= 130,5mW
74LS151: Pd = 4,5
2

74LS00: Pd = 4,5

Pd = Vcc fi ( C PD + C PL )
2

74HC00,04: Pd = 4,5 2 10 5 (20 + 50) = 1417,5 10 5 10 12 = 1,417 10 4 = 0,141mW

5
74HC02: Pd = 20,25 10 (22 + 50) = 0,145mW
74HC20,21,27,30: Pd = 20,25 10 5 (25 + 50) = 0,151mW
5
74HC154: Pd = 20,25 10 (88 + 50) = 0,279mW
74HC155: Pd = 20,25 10 5 (53 + 50) = 0,208mW
5
74HC4002 Pd = 20,25 10 (22 + 15) = 0,074mW
Pentru implementarea cu pori logice SI-NU a funciei F1:
Pd = 7,2 + 5,4 + 3,6 = 16,2mW

Pentru implementarea cu pori logice SI-NU a funciei F2:

Pd = 3 * 5,4 + 3,6 = 19,8mW

Pentru implementarea cu pori logice SI-NU a funciei F3:

Pd = 7,2 + 5,4 + 3,6 = 16,2mW

Pentru implementarea cu pori logice SI-NU a funciei F4:

Pd = 5,4mW

Pentru implementarea cu pori logice SAU-NU a funciei F1:

Pd = 2 * 0,151 + 0,074 = 0,225mW

Pentru implementarea cu pori logice SAU-NU a funciei F2:

Pd = 3 * 0,151 + 0,074 = 0,527 mW

Pentru implementarea cu pori logice SAU-NU a funciei F3:

Pd = 0,145 + 0,151 + 0,074 = 0,37mW

Pentru implementarea cu pori logice SAU-NU a funciei F4:

Pd = 0,145 + 0,151 = 0,296 mW

36

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

Pentru implementarea ansamblului cu pori logice SI-NU:

Pd = 7,2 + 4 * 5,4 + 2 * 3,6 = 36mW

Pentru implementarea ansamblului cu pori logice SI-NU si SAU-NU:

Pd = 7,2 + 2 * 5,4 + 2 * 3,6 + 2 * 0,151 + 0,074 = 25,57 mW

Pentru implementarea cu MUX-uri de 8 cai conectate in paralel a funciei F1:

Pd = 2 * 130,5 +10,8 + 9,9 = 281,7 mW

Pentru implementarea cu MUX de 8 cai si var. aplicata pe intrarile de date a funciei F2:
Pd =130,5 +10,8 =141,3mW

Pentru implementarea cu MUX de 16 cai a funciei F3:

Pd = 180mW

Pentru implementarea funciilor F1 si F2 cu DMUX-uri de 8 ci conectate n paralel:

Pd = 2 * 0,208 + 0,141 + 0,151 + 0,151 = 0,859mW

Pentru implementarea funciei F4 cu DMUX 8 ci i reea de pori logice:

Pd = 0,141 + 0,208 + 2 * 0,141 + 2 * 0,151 = 0,933mW

Pentru implementarea funciei F3 cu DMUX de 16 ci i pori logice I-NU :

Pd = 0,279 + 0,151 = 0,43mW

Pentru implementarea funciei F1 cu DMUX de 16 ci i pori I:

Pd = 0,279 + 2 * 0,151 = 0,581mW

Cuprins:
1. Tema proiect .............................................................................................................................. 2
2. Tabel de adevar .......................................................................................................................... 3
3. Forme canonice conjunctive(FCC) ............................................................................................ 3
4. Diagramele Karnaugh ................................................................................................................ 4
5. Minimizarea functiilor prin metoda diagramelor Karnaugh ...................................................... 4
6. Minimizarea functiilor prin metoda Quinn McCluskey .......................................................... 6

37

Proiect A.S.C.N.

Ilie Catalin
Grupa 4471

7. Minimizarea functiilor prin metoda minimizarii ansamblului ... 7

8. Implementarea functiilor, independent, numai cu pori I-NU . 11
9. Implementarea functiilor, independent, numai cu pori SAU-NU . 13
10. Implementarea ansamblului funciilor logice numai cu pori logice I-NU ............................ 15
11. Implementarea ansamblului funciilor logice cu pori logice I-NU si pori logice SAU-NU 16
12. Implementarea funciei f 1 cu circuite integrate ........................................................................ 17
13. Implementarea ansamblului de functii cu circuite integrate ..................................................... 18
14. Implementarea funciei f 1 cu 2xMUX de 8 ci conectate n paralel ....................................... 21
15. Implementarea funciei f 2 cu MUX de 8 ci i o variabil aplicat pe intrrile de date ......... 21
16. Implementarea funciei f 3 cu MUX de 16 ci ......................................................................... 21
17. Implementarea functiilor f 1 , f 2 si f 3 cu MUX-uri (circuite integrate) ................................... 23
18. Implementarea funciilor f 1 si f 2 cu DMUX-uri de 8 ci conectate n paralel ...................... 24
19. Implementarea funciilor f 1 si f 2 cu DMUX-uri (circuite integrate) ..................................... 25
20. Implementarea funciei F4 cu DMUX 8 ci i reea de pori logice ......................................... 28
21. Implementarea funciei F4 cu DMUX (circuite integrate) ....................................................... 30
22. Implementarea funciei F3 cu DMUX de 16 ci i pori logice I-NU ................................... 31
23. Implementarea funciei F3 cu DMUX de 16 ci i pori logice I-NU (circuite integrate) .... 32
24. Implementarea funciei F1 cu DMUX de 16 ci i pori I ..................................................... 33
25. Implementarea funciei F1 cu DMUX de 16 ci i pori I (circuite integrate) ....................... 34
26. Calculul timpilor de propagare ................................................................................................. 35
27. Calculul puterilor disipate ........................................................................................................ 37

38